JPH11162164A - Ｄｒａｍ、及び３トランジスタ型ｄｒａｍ - Google Patents
Ｄｒａｍ、及び３トランジスタ型ｄｒａｍInfo
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- JPH11162164A JPH11162164A JP9324863A JP32486397A JPH11162164A JP H11162164 A JPH11162164 A JP H11162164A JP 9324863 A JP9324863 A JP 9324863A JP 32486397 A JP32486397 A JP 32486397A JP H11162164 A JPH11162164 A JP H11162164A
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Abstract
(57)【要約】
【課題】 ダミーセルをメモリセルと同一のディメンジ
ョンで構成でき、しかもダミーセルの初期電圧として装
置の単一電源を用いることができる３トランジスタ型Ｄ
ＲＡＭを提供する。 【解決手段】 ワード線選択回路とダミーセルとの間の
位置のダミー用ワード線に介設された拡散抵抗と、リー
ド用ビット線とダミー用ビット線を入力信号とする差動
増幅器とを備え、読み出しモード時に、前記リード用ビ
ット線及び前記ダミー用ビット線をプリチャージしてお
き、前記リード用ワード線及び前記ダミー用ワード線の
選択後の所定のタイミングで、前記差動増幅器により前
記リード用ビット線と前記ダミー用ビット線の電位を比
較し、メモリセルより読み出された情報を判別して出力
する。
ョンで構成でき、しかもダミーセルの初期電圧として装
置の単一電源を用いることができる３トランジスタ型Ｄ
ＲＡＭを提供する。 【解決手段】 ワード線選択回路とダミーセルとの間の
位置のダミー用ワード線に介設された拡散抵抗と、リー
ド用ビット線とダミー用ビット線を入力信号とする差動
増幅器とを備え、読み出しモード時に、前記リード用ビ
ット線及び前記ダミー用ビット線をプリチャージしてお
き、前記リード用ワード線及び前記ダミー用ワード線の
選択後の所定のタイミングで、前記差動増幅器により前
記リード用ビット線と前記ダミー用ビット線の電位を比
較し、メモリセルより読み出された情報を判別して出力
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダミーセルを用い
た読み出し方式を採るＤ−ＲＡＭ及び３トランジスタ型
ＤＲＡＭに関する。
た読み出し方式を採るＤ−ＲＡＭ及び３トランジスタ型
ＤＲＡＭに関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭは、各メモリセル内の
キャパシタに蓄積した電荷の有無に対応して、１ビット
の情報（“１”，“０”）を記憶する。その読み出し時
には、予め一定の電圧にプリチャージされたビット線に
前記キャパシタの電荷を転送し、その微小電圧をセンス
アンプで増幅して情報の読み出しを行っている。
キャパシタに蓄積した電荷の有無に対応して、１ビット
の情報（“１”，“０”）を記憶する。その読み出し時
には、予め一定の電圧にプリチャージされたビット線に
前記キャパシタの電荷を転送し、その微小電圧をセンス
アンプで増幅して情報の読み出しを行っている。
【０００３】そして、通常では、誤読み出しを防ぐため
に、“Ｈ”レベルと“Ｌ”レベルの中間の中間電位を出
力するダミーセルを用いる読み出し方式が採られてい
る。
に、“Ｈ”レベルと“Ｌ”レベルの中間の中間電位を出
力するダミーセルを用いる読み出し方式が採られてい
る。
【０００４】このダミーセルを用いる読み出し方式によ
れば、センスアンプはメモリセルの保持容量を感知する
際に、ダミーによる中間電位と選択したセルの保持容量
の値とを比較し、その比較結果により読み出しデータの
“Ｈ”レベル、“Ｌ”レベルを判別している。
れば、センスアンプはメモリセルの保持容量を感知する
際に、ダミーによる中間電位と選択したセルの保持容量
の値とを比較し、その比較結果により読み出しデータの
“Ｈ”レベル、“Ｌ”レベルを判別している。
【０００５】以下、このダミーセル方式を用いた従来の
ＤＲＡＭについて説明する。
ＤＲＡＭについて説明する。
【０００６】図６は、特開昭５４−５２４３２号公報に
開示された従来のＤＲＡＭの等価回路図であり、６４×
６４のメモリアレイの一行について示している。図７
は、図６に示したＤＲＡＭのロウ・デコーダの構成を示
す回路図である。
開示された従来のＤＲＡＭの等価回路図であり、６４×
６４のメモリアレイの一行について示している。図７
は、図６に示したＤＲＡＭのロウ・デコーダの構成を示
す回路図である。
【０００７】このＤＲＡＭは、バランス型フリップフロ
ップを用いたセンスアンプＳＡの左右ノードに一対のビ
ット線ＤＬ1 ，ＤＬ2 が接続され、その各ビット線ＤＬ
1 ，ＤＬ2 に、それぞれ複数個のメモリセルＭＣ1 ｍ
（ｍ＝１，…ｉ…ｊ，…３２），ＭＣ2 ｍ（ｍ＝１，…
ｋ…ｌ，…３２）と１個のダミーセルＤＣ1 ，ＤＣ21が
接続されている。そして、一方のビット線のメモリセル
と他方のビット線のダミーセルを同時に選択して情報の
読み出しを行うものである。
ップを用いたセンスアンプＳＡの左右ノードに一対のビ
ット線ＤＬ1 ，ＤＬ2 が接続され、その各ビット線ＤＬ
1 ，ＤＬ2 に、それぞれ複数個のメモリセルＭＣ1 ｍ
（ｍ＝１，…ｉ…ｊ，…３２），ＭＣ2 ｍ（ｍ＝１，…
ｋ…ｌ，…３２）と１個のダミーセルＤＣ1 ，ＤＣ21が
接続されている。そして、一方のビット線のメモリセル
と他方のビット線のダミーセルを同時に選択して情報の
読み出しを行うものである。
【０００８】例えば、センスアンプＳＡの左側のメモリ
セルＭＣ1 ｍの情報（例えば“０”）を読み出す場合
は、まず、信号φP ，φR の“Ｌ”レベルにより、ビッ
ト線ＤＬ1 ，ＤＬ2 のプリチャージとダミーセルＤＣ1
，ＤＣ2 の書き込みが行われる。そして、信号φQ が
“Ｈ”レベルとなり、図７のロウ・デコーダにより、６
４本のワードラインＷＬ1 ｍ（ｍ＝１，…ｉ…ｊ，…３
２）のうちの所定の１本と、ダミーセル用ワードライン
ＤＷＬ2 とが選択されて“Ｈ”レベルとなる。
セルＭＣ1 ｍの情報（例えば“０”）を読み出す場合
は、まず、信号φP ，φR の“Ｌ”レベルにより、ビッ
ト線ＤＬ1 ，ＤＬ2 のプリチャージとダミーセルＤＣ1
，ＤＣ2 の書き込みが行われる。そして、信号φQ が
“Ｈ”レベルとなり、図７のロウ・デコーダにより、６
４本のワードラインＷＬ1 ｍ（ｍ＝１，…ｉ…ｊ，…３
２）のうちの所定の１本と、ダミーセル用ワードライン
ＤＷＬ2 とが選択されて“Ｈ”レベルとなる。
【０００９】これによって、メモリセルＭＣ1 ｍとダミ
ーセルＤＣ2 のトランジスタがオンし、その結果、メモ
リセルＭＣ1 ｍとビット線ＤＬ1 とダミーセルＤＣ2 と
ビット線ＤＬ1 との間で電荷の分配が行われる。その
後、信号φｓが“Ｈ”レベルとなることにより、センス
アンプＳＡによる記憶情報の弁別が行われ、ビット線Ｄ
Ｌ1 は“Ｌ”レベルに、ビット線ＤＬ2 は“Ｈ”レベル
になる。このようにして、メモリセルＭＣ1 ｍの記憶情
報（例えば“０”）を読み出している。
ーセルＤＣ2 のトランジスタがオンし、その結果、メモ
リセルＭＣ1 ｍとビット線ＤＬ1 とダミーセルＤＣ2 と
ビット線ＤＬ1 との間で電荷の分配が行われる。その
後、信号φｓが“Ｈ”レベルとなることにより、センス
アンプＳＡによる記憶情報の弁別が行われ、ビット線Ｄ
Ｌ1 は“Ｌ”レベルに、ビット線ＤＬ2 は“Ｈ”レベル
になる。このようにして、メモリセルＭＣ1 ｍの記憶情
報（例えば“０”）を読み出している。
【００１０】本例のＤＲＡＭでは、この読み出し時にメ
モリセルの記憶レベルがΔＶだけ浮いている場合に、セ
ンスアンプＳＡの情報弁別能力が著しく低下するという
問題を解決するため、選択されたメモリセルをビット線
に接続するトランジスタのゲート印加信号φQ に対し、
同時に選択されるダミーセルをビット線に接続するトラ
ンジスタのゲート印加信号φQ ’の立上がりを遅延回路
ＤＥＬで遅らせるようにしている。
モリセルの記憶レベルがΔＶだけ浮いている場合に、セ
ンスアンプＳＡの情報弁別能力が著しく低下するという
問題を解決するため、選択されたメモリセルをビット線
に接続するトランジスタのゲート印加信号φQ に対し、
同時に選択されるダミーセルをビット線に接続するトラ
ンジスタのゲート印加信号φQ ’の立上がりを遅延回路
ＤＥＬで遅らせるようにしている。
【００１１】上記のＤＲＡＭは、ＭＯＳトランジスタと
ＭＯＳキャパシタを１個ずつ設けて１個のメモリセルを
構成する１トランジスタ型であったが、近年、これより
も製造プロセスを簡素化できる３トランジスタ型のＤＲ
ＡＭが一般化されつつある。
ＭＯＳキャパシタを１個ずつ設けて１個のメモリセルを
構成する１トランジスタ型であったが、近年、これより
も製造プロセスを簡素化できる３トランジスタ型のＤＲ
ＡＭが一般化されつつある。
【００１２】すなわち、読みだし時において、１トラン
ジスタ型ＤＲＡＭでは、メモリセル内のキャパシタとビ
ット線との間で直接電荷の分配を行うため、キャパシタ
の容量を大きくする必要があるのに対し、３トランジス
タ型では、メモリセルのキャパシタとビット線との間で
電荷の分配が行われない。従ってメモリセルのキャパシ
タを１トランジスタ型よりも小さくすることができるた
め、その分、製造プロセスを複雑化しないで済む。
ジスタ型ＤＲＡＭでは、メモリセル内のキャパシタとビ
ット線との間で直接電荷の分配を行うため、キャパシタ
の容量を大きくする必要があるのに対し、３トランジス
タ型では、メモリセルのキャパシタとビット線との間で
電荷の分配が行われない。従ってメモリセルのキャパシ
タを１トランジスタ型よりも小さくすることができるた
め、その分、製造プロセスを複雑化しないで済む。
【００１３】図８、従来の３トランジスタ型ＤＲＡＭに
おける要部構成を示す回路図であり、選択された１個の
メモリセルが示されている。図９は、図８のＤＲＡＭに
おける読み出し時のビット線電位の変動を示すグラフで
ある。
おける要部構成を示す回路図であり、選択された１個の
メモリセルが示されている。図９は、図８のＤＲＡＭに
おける読み出し時のビット線電位の変動を示すグラフで
ある。
【００１４】このＤＲＡＭの書き込み時には、ライトワ
ード線１０２が“Ｈ”レベルになり、その結果、メモリ
セル１０５のトランジスタ１０５ｃがオンして、ライト
ビット線１０３に転送された“Ｈ”レベル（“１”）、
“Ｌ”レベル（“０”）の書き込みデータをキャパシタ
ＣＳに書き込む。
ード線１０２が“Ｈ”レベルになり、その結果、メモリ
セル１０５のトランジスタ１０５ｃがオンして、ライト
ビット線１０３に転送された“Ｈ”レベル（“１”）、
“Ｌ”レベル（“０”）の書き込みデータをキャパシタ
ＣＳに書き込む。
【００１５】読み出し時には、プリチャージ信号ＰＣＳ
によりトランジスタ１２１、１２２がオンされ、メモリ
セルビット線１０４，ダミービット線１１２がプリチャ
ージされ、リードワード線１０１とダミーリードワード
線１１１が同時に“Ｈ”レベルとなる。その結果、メモ
リセル１０５では、トランジスタ１０５ａがオンし、こ
のとき、キャパシタＣＳに“１”が記憶されていれば、
トランジスタ１０５ｂを介して“Ｌ”レベルがメモリセ
ルビット線１０４へ転送され（図９のＰ１参照）、逆に
キャパシタＣＳに“０”が記憶されていれば、トランジ
スタ１０５ｂがオフであるため、メモリセルビット線１
０４は“Ｈ”レベルのまま保持される（図９のＰ２参
照）。
によりトランジスタ１２１、１２２がオンされ、メモリ
セルビット線１０４，ダミービット線１１２がプリチャ
ージされ、リードワード線１０１とダミーリードワード
線１１１が同時に“Ｈ”レベルとなる。その結果、メモ
リセル１０５では、トランジスタ１０５ａがオンし、こ
のとき、キャパシタＣＳに“１”が記憶されていれば、
トランジスタ１０５ｂを介して“Ｌ”レベルがメモリセ
ルビット線１０４へ転送され（図９のＰ１参照）、逆に
キャパシタＣＳに“０”が記憶されていれば、トランジ
スタ１０５ｂがオフであるため、メモリセルビット線１
０４は“Ｈ”レベルのまま保持される（図９のＰ２参
照）。
【００１６】一方、ダミーセル１１３では、トランジス
タ１１３ｂのゲートに初期電圧ＶＤＤ／２が供給されて
いるため、ダミーリードワード線１１１の“Ｈ”レベル
によりトランジスタ１１３ａがオンすると、ダミービッ
ト線１１２が“Ｈ”レベルと“Ｌ”レベルの中間電位に
設定される（図９のＰ３参照）。この中間電位は、正確
にはメモリセルに“Ｈ”レベルまたは“Ｌ”レベルが保
持されているときの電荷の時間に対するリーク量の変化
に対して、その中間程度の変化をするような電位であ
る。
タ１１３ｂのゲートに初期電圧ＶＤＤ／２が供給されて
いるため、ダミーリードワード線１１１の“Ｈ”レベル
によりトランジスタ１１３ａがオンすると、ダミービッ
ト線１１２が“Ｈ”レベルと“Ｌ”レベルの中間電位に
設定される（図９のＰ３参照）。この中間電位は、正確
にはメモリセルに“Ｈ”レベルまたは“Ｌ”レベルが保
持されているときの電荷の時間に対するリーク量の変化
に対して、その中間程度の変化をするような電位であ
る。
【００１７】センスアンプ１３０は、センスタイミング
信号ＳＴＳにより、所定のＳＴでメモリセルビット線１
０４の電位をダミービット線１１２の電位と比較し、読
み出しデータの“Ｈ”レベル、“Ｌ”レベルを判別す
る。
信号ＳＴＳにより、所定のＳＴでメモリセルビット線１
０４の電位をダミービット線１１２の電位と比較し、読
み出しデータの“Ｈ”レベル、“Ｌ”レベルを判別す
る。
【００１８】図１０は、従来の他の３トランジスタ型Ｄ
ＲＡＭにおける要部構成を示す回路図である。
ＲＡＭにおける要部構成を示す回路図である。
【００１９】このＤＲＡＭは、図８のＤＲＡＭにおい
て、ダミーセル１１３を別の構造のダミーセル１４１に
置き換えたものであり、他の構成は図８と同様である。
て、ダミーセル１１３を別の構造のダミーセル１４１に
置き換えたものであり、他の構成は図８と同様である。
【００２０】本例のダミーセル１４１は、他のメモリセ
ルとディメンジョン（トランジスタサイズ）が異なるト
ランジスタ１４１ａ，１４１ｂで構成され、トランジス
タ１４１ｂのゲートには、ＤＲＡＭの供給電圧ＶＤＤが
初期電圧として印加されており、読み出し時にダミービ
ット線１１２を中間電位に設定する。
ルとディメンジョン（トランジスタサイズ）が異なるト
ランジスタ１４１ａ，１４１ｂで構成され、トランジス
タ１４１ｂのゲートには、ＤＲＡＭの供給電圧ＶＤＤが
初期電圧として印加されており、読み出し時にダミービ
ット線１１２を中間電位に設定する。
【００２１】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＲＡＭでは次のような問題点があった。
来のＤＲＡＭでは次のような問題点があった。
【００２２】（１）上記公報（図６，図７）の１トラン
ジスタ型ＤＲＡＭでは、ダミーセルによりビット線ＤＬ
2 を中間電位に設定するため、そのディメンジョンを他
のメモリセルと変える必要があった。回路の対称性や集
積度の観点から、ダミーセルのディメンジョンも他のメ
モリセルのそれと同じであることが望ましく、ダミーセ
ルのディメンジョンがメモリセルと異なって回路の対称
性が崩れると、ＤＲＡＭの特性にバラツキが生ずる恐れ
があった。
ジスタ型ＤＲＡＭでは、ダミーセルによりビット線ＤＬ
2 を中間電位に設定するため、そのディメンジョンを他
のメモリセルと変える必要があった。回路の対称性や集
積度の観点から、ダミーセルのディメンジョンも他のメ
モリセルのそれと同じであることが望ましく、ダミーセ
ルのディメンジョンがメモリセルと異なって回路の対称
性が崩れると、ＤＲＡＭの特性にバラツキが生ずる恐れ
があった。
【００２３】仮に、ダミーセルのディメンジョンを他の
メモリセルと同じにした場合でも、上記公報の例では、
ダミーセルのキャパシタに印加する初期電圧を、装置の
電源電位ＶＤから、これよりも低い中間電位に変える必
要がある。この中間電位を生成するためには例えば抵抗
分割などの簡単な方法があるが、この方法では所望の電
位を正確に得るのが困難であり、また、そのために複雑
な回路を入れるのも集積度が重要なＤＲＡＭにとっては
問題である。
メモリセルと同じにした場合でも、上記公報の例では、
ダミーセルのキャパシタに印加する初期電圧を、装置の
電源電位ＶＤから、これよりも低い中間電位に変える必
要がある。この中間電位を生成するためには例えば抵抗
分割などの簡単な方法があるが、この方法では所望の電
位を正確に得るのが困難であり、また、そのために複雑
な回路を入れるのも集積度が重要なＤＲＡＭにとっては
問題である。
【００２４】（２）上記図８及び図１０の３トランジス
タ型ＤＲＡＭでも、上記公報のＤＲＡＭと同様の問題が
生ずる。すなわち、図８のＤＲＡＭでは、ダミーセル１
１３のトランジスタ１１３ｂのゲートに印加する初期電
圧ＶＤＤ／２を生成する必要があり、また、図１０のＤ
ＲＡＭでは、ダミーセル１４０のトランジスタ１４０
ａ，１４０ｂのディメンジョンを変える必要がある。
タ型ＤＲＡＭでも、上記公報のＤＲＡＭと同様の問題が
生ずる。すなわち、図８のＤＲＡＭでは、ダミーセル１
１３のトランジスタ１１３ｂのゲートに印加する初期電
圧ＶＤＤ／２を生成する必要があり、また、図１０のＤ
ＲＡＭでは、ダミーセル１４０のトランジスタ１４０
ａ，１４０ｂのディメンジョンを変える必要がある。
【００２５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ダミーセルを
メモリセルと同一のディメンジョンで構成でき、しかも
ダミーセルの初期電圧として装置の単一電源を用いるこ
とができるＤＲＡＭ及び３トランジスタ型ＤＲＡＭを提
供することである。またその他の目的は、特性及び集積
度の向上を可能にするＤＲＡＭ及び３トランジスタ型Ｄ
ＲＡＭを提供することである。
するためになされたもので、その目的は、ダミーセルを
メモリセルと同一のディメンジョンで構成でき、しかも
ダミーセルの初期電圧として装置の単一電源を用いるこ
とができるＤＲＡＭ及び３トランジスタ型ＤＲＡＭを提
供することである。またその他の目的は、特性及び集積
度の向上を可能にするＤＲＡＭ及び３トランジスタ型Ｄ
ＲＡＭを提供することである。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるＤＲＡＭの特徴は、読み出しモー
ド時に第１及び第２のビット線を電源電位でプリチャー
ジするプリチャージ回路と、前記読み出しモード時に供
給される外部信号に基づき、ロウアドレスで指定される
第１及び第２のワード線の選択動作を行うワード線選択
回路と、前記第１のビット線と前記第１のワード線との
交差箇所に接続され、該第１のワード線の選択時に開い
て、プリチャージされた前記第１のビット線へ高レベル
／低レベルに対応した記憶情報を出力するメモリセル
と、前記第２のビット線と前記第２のワード線との交差
箇所に接続され、該第２のワード線の選択時に開いて、
プリチャージされた前記第２のビット線を前記高レベル
と低レベルの中間のレベルである中間電位に設定するダ
ミーセルと、前記第１及び第２のワード線の選択後の所
定のタイミングで前記第１と第２のビット線の電位を比
較し、前記メモリセルより読み出された情報を判別して
出力するセンスアンプとを備えたＤＲＡＭにおいて、前
記ダミーセルの開くタイミングを前記メモリセルの開く
タイミングよりも所定時間遅らせるディレイ手段を設
け、前記ダミーセルは、前記メモリセルと同一のディメ
ンジョンで構成すると共に、前記第２のビット線を前記
中間電位に設定するための電荷を前記電源電位を用いて
保持する構成にしたことにある。
に、第１の発明であるＤＲＡＭの特徴は、読み出しモー
ド時に第１及び第２のビット線を電源電位でプリチャー
ジするプリチャージ回路と、前記読み出しモード時に供
給される外部信号に基づき、ロウアドレスで指定される
第１及び第２のワード線の選択動作を行うワード線選択
回路と、前記第１のビット線と前記第１のワード線との
交差箇所に接続され、該第１のワード線の選択時に開い
て、プリチャージされた前記第１のビット線へ高レベル
／低レベルに対応した記憶情報を出力するメモリセル
と、前記第２のビット線と前記第２のワード線との交差
箇所に接続され、該第２のワード線の選択時に開いて、
プリチャージされた前記第２のビット線を前記高レベル
と低レベルの中間のレベルである中間電位に設定するダ
ミーセルと、前記第１及び第２のワード線の選択後の所
定のタイミングで前記第１と第２のビット線の電位を比
較し、前記メモリセルより読み出された情報を判別して
出力するセンスアンプとを備えたＤＲＡＭにおいて、前
記ダミーセルの開くタイミングを前記メモリセルの開く
タイミングよりも所定時間遅らせるディレイ手段を設
け、前記ダミーセルは、前記メモリセルと同一のディメ
ンジョンで構成すると共に、前記第２のビット線を前記
中間電位に設定するための電荷を前記電源電位を用いて
保持する構成にしたことにある。
【００２７】この第１の発明によれば、ディレイ手段に
より、ダミーセルの開くタイミングをメモリセルの開く
タイミングよりも所定時間遅らせるので、ダミーセル
を、メモリセルと同一のディメンジョンで構成し且つ装
置の単一の電源電位を用いる構成にしても、ダミーセル
は第２のビット線を的確に中間電位に設定し、センスア
ンプは、読み出された情報の判別を正確に行って出力す
る。
より、ダミーセルの開くタイミングをメモリセルの開く
タイミングよりも所定時間遅らせるので、ダミーセル
を、メモリセルと同一のディメンジョンで構成し且つ装
置の単一の電源電位を用いる構成にしても、ダミーセル
は第２のビット線を的確に中間電位に設定し、センスア
ンプは、読み出された情報の判別を正確に行って出力す
る。
【００２８】第２の発明であるＤＲＡＭの特徴は、上記
第１の発明において、前記ディレイ手段を、前記ワード
線選択回路と前記ダミーセルとの間の位置の前記第２の
ワード線に介設された拡散抵抗としたことにある。
第１の発明において、前記ディレイ手段を、前記ワード
線選択回路と前記ダミーセルとの間の位置の前記第２の
ワード線に介設された拡散抵抗としたことにある。
【００２９】この第２の発明によれば、ディレイ手段
は、集積化された回路内でも容易に形成される。
は、集積化された回路内でも容易に形成される。
【００３０】第３の発明であるＤＲＡＭの特徴は、上記
第１の発明において、前記ディレイ手段は、前記第２の
ワード線を前記第１のワード線よりも遅らせて選択する
ために前記外部信号を遅延するディレイ回路で構成した
ことにある。
第１の発明において、前記ディレイ手段は、前記第２の
ワード線を前記第１のワード線よりも遅らせて選択する
ために前記外部信号を遅延するディレイ回路で構成した
ことにある。
【００３１】この第３の発明によれば、ディレイ手段
は、簡単に構成される。
は、簡単に構成される。
【００３２】第４の発明である３トランジスタ型ＤＲＡ
Ｍの特徴は、第１のＭＯＳ型トランジスタのソースまた
はドレインとなる一方の電極を第２のＭＯＳ型トランジ
スタのゲートに接続し、もう一方の電極をライト用ビッ
ト線に接続し、第２のＭＯＳ型トランジスタのソースを
接地し、そのドレインを第３のＭＯＳ型トランジスタの
ソースまたはドレインとなる一方の電極に接続し、もう
一方の電極をリード用ビット線に接続し、前記第１のＭ
ＯＳ型トランジスタのゲートをライト用ワード線に接続
し、前記第３のＭＯＳ型トランジスタのゲートをリード
用ワード線に接続したメモリセルと、前記第２のＭＯＳ
型トランジスタと同一サイズで構成された第４のＭＯＳ
型トランジスタのゲートを電源に接続し、そのソースを
接地し、そのドレインを前記第３のＭＯＳ型トランジス
タと同一サイズで構成された第５のＭＯＳ型トランジス
タのソースまたはドレインとなる一方の電極に接続し、
もう一方の電極をダミー用ビット線に接続し、前記第５
のＭＯＳ型トランジスタのゲートをダミー用ワード線に
接続したダミーセルと、第６のＭＯＳ型トランジスタの
ドレインを前記電源に接続し、そのソースを前記リード
用ビット線に接続すると共に、第７のＭＯＳ型トランジ
スタのドレインを前記電源に接続し、そのソースを前記
ダミー用ビット線に接続したプリチャージ回路と、読み
出しモード時に、ロウアドレスで指定される前記リード
用ワード線及び前記ダミー用ワード線を選択して活性化
するワード線選択回路と、前記ワード線選択回路と前記
ダミーセルとの間の位置の前記ダミー用ワード線に介設
された拡散抵抗と、前記リード用ビット線と前記ダミー
用ビット線を入力信号とする差動増幅器とを備え、前記
読み出しモード時に、前記リード用ビット線及び前記ダ
ミー用ビット線をプリチャージしておき、前記リード用
ワード線及び前記ダミー用ワード線の選択後の所定のタ
イミングで、前記差動増幅器により前記リード用ビット
線と前記ダミー用ビット線の電位を比較し、前記メモリ
セルより読み出された情報を判別して出力することにあ
る。
Ｍの特徴は、第１のＭＯＳ型トランジスタのソースまた
はドレインとなる一方の電極を第２のＭＯＳ型トランジ
スタのゲートに接続し、もう一方の電極をライト用ビッ
ト線に接続し、第２のＭＯＳ型トランジスタのソースを
接地し、そのドレインを第３のＭＯＳ型トランジスタの
ソースまたはドレインとなる一方の電極に接続し、もう
一方の電極をリード用ビット線に接続し、前記第１のＭ
ＯＳ型トランジスタのゲートをライト用ワード線に接続
し、前記第３のＭＯＳ型トランジスタのゲートをリード
用ワード線に接続したメモリセルと、前記第２のＭＯＳ
型トランジスタと同一サイズで構成された第４のＭＯＳ
型トランジスタのゲートを電源に接続し、そのソースを
接地し、そのドレインを前記第３のＭＯＳ型トランジス
タと同一サイズで構成された第５のＭＯＳ型トランジス
タのソースまたはドレインとなる一方の電極に接続し、
もう一方の電極をダミー用ビット線に接続し、前記第５
のＭＯＳ型トランジスタのゲートをダミー用ワード線に
接続したダミーセルと、第６のＭＯＳ型トランジスタの
ドレインを前記電源に接続し、そのソースを前記リード
用ビット線に接続すると共に、第７のＭＯＳ型トランジ
スタのドレインを前記電源に接続し、そのソースを前記
ダミー用ビット線に接続したプリチャージ回路と、読み
出しモード時に、ロウアドレスで指定される前記リード
用ワード線及び前記ダミー用ワード線を選択して活性化
するワード線選択回路と、前記ワード線選択回路と前記
ダミーセルとの間の位置の前記ダミー用ワード線に介設
された拡散抵抗と、前記リード用ビット線と前記ダミー
用ビット線を入力信号とする差動増幅器とを備え、前記
読み出しモード時に、前記リード用ビット線及び前記ダ
ミー用ビット線をプリチャージしておき、前記リード用
ワード線及び前記ダミー用ワード線の選択後の所定のタ
イミングで、前記差動増幅器により前記リード用ビット
線と前記ダミー用ビット線の電位を比較し、前記メモリ
セルより読み出された情報を判別して出力することにあ
る。
【００３３】この第４の発明によれば、３トランジスタ
型ＤＲＡＭにおいて、上記第１及び第２の発明と同様の
作用を呈する。
型ＤＲＡＭにおいて、上記第１及び第２の発明と同様の
作用を呈する。
【００３４】第５の発明である３トランジスタ型ＤＲＡ
Ｍの特徴は、第１のＭＯＳ型トランジスタのソースまた
はドレインとなる一方の電極を第２のＭＯＳ型トランジ
スタのゲートに接続し、もう一方の電極をライト用ビッ
ト線に接続し、第２のＭＯＳ型トランジスタのソースを
接地し、そのドレインを第３のＭＯＳ型トランジスタの
ソースまたはドレインとなる一方の電極に接続し、もう
一方の電極をリード用ビット線に接続し、前記第１のＭ
ＯＳ型トランジスタのゲートをライト用ワード線に接続
し、前記第３のＭＯＳ型トランジスタのゲートをリード
用ワード線に接続したメモリセルと、前記第２のＭＯＳ
型トランジスタと同一サイズで構成された第４のＭＯＳ
型トランジスタのゲートを電源に接続し、そのソースを
接地し、そのドレインを前記第３のＭＯＳ型トランジス
タと同一サイズで構成された第５のＭＯＳ型トランジス
タのソースまたはドレインとなる一方の電極に接続し、
もう一方の電極をダミー用ビット線に接続し、前記第５
のＭＯＳ型トランジスタのゲートをダミー用ワード線に
接続したダミーセルと、第６のＭＯＳ型トランジスタの
ドレインを前記電源に接続し、そのソースを前記リード
用ビット線に接続すると共に、第７のＭＯＳ型トランジ
スタのドレインを前記電源に接続し、そのソースを前記
ダミー用ビット線に接続したプリチャージ回路と、読み
出しモード時に供給される外部信号に基づき、ロウアド
レスで指定される前記リード用ワード線及び前記ダミー
用ワード線を選択して活性化するワード線選択回路と、
前記ダミー用ワード線を前記リード用ワード線よりも遅
らせて活性化するために前記外部信号を遅延するディレ
イ回路とを備え、前記読み出しモード時に、前記リード
用ビット線及び前記ダミー用ビット線をプリチャージし
ておき、前記リード用ワード線及び前記ダミー用ワード
線の選択後の所定のタイミングで、前記差動増幅器によ
り前記リード用ビット線と前記ダミー用ビット線の電位
を比較し、前記メモリセルより読み出された情報を判別
して出力することにある。
Ｍの特徴は、第１のＭＯＳ型トランジスタのソースまた
はドレインとなる一方の電極を第２のＭＯＳ型トランジ
スタのゲートに接続し、もう一方の電極をライト用ビッ
ト線に接続し、第２のＭＯＳ型トランジスタのソースを
接地し、そのドレインを第３のＭＯＳ型トランジスタの
ソースまたはドレインとなる一方の電極に接続し、もう
一方の電極をリード用ビット線に接続し、前記第１のＭ
ＯＳ型トランジスタのゲートをライト用ワード線に接続
し、前記第３のＭＯＳ型トランジスタのゲートをリード
用ワード線に接続したメモリセルと、前記第２のＭＯＳ
型トランジスタと同一サイズで構成された第４のＭＯＳ
型トランジスタのゲートを電源に接続し、そのソースを
接地し、そのドレインを前記第３のＭＯＳ型トランジス
タと同一サイズで構成された第５のＭＯＳ型トランジス
タのソースまたはドレインとなる一方の電極に接続し、
もう一方の電極をダミー用ビット線に接続し、前記第５
のＭＯＳ型トランジスタのゲートをダミー用ワード線に
接続したダミーセルと、第６のＭＯＳ型トランジスタの
ドレインを前記電源に接続し、そのソースを前記リード
用ビット線に接続すると共に、第７のＭＯＳ型トランジ
スタのドレインを前記電源に接続し、そのソースを前記
ダミー用ビット線に接続したプリチャージ回路と、読み
出しモード時に供給される外部信号に基づき、ロウアド
レスで指定される前記リード用ワード線及び前記ダミー
用ワード線を選択して活性化するワード線選択回路と、
前記ダミー用ワード線を前記リード用ワード線よりも遅
らせて活性化するために前記外部信号を遅延するディレ
イ回路とを備え、前記読み出しモード時に、前記リード
用ビット線及び前記ダミー用ビット線をプリチャージし
ておき、前記リード用ワード線及び前記ダミー用ワード
線の選択後の所定のタイミングで、前記差動増幅器によ
り前記リード用ビット線と前記ダミー用ビット線の電位
を比較し、前記メモリセルより読み出された情報を判別
して出力することにある。
【００３５】この第５の発明によれば、３トランジスタ
型ＤＲＡＭにおいて、上記第１及び第３の発明と同様の
作用を呈する。
型ＤＲＡＭにおいて、上記第１及び第３の発明と同様の
作用を呈する。
【００３６】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るＤＲＡＭの全体構成を示すブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るＤＲＡＭの全体構成を示すブロック図である。
【００３７】このＤＲＡＭは、情報を記憶するメモリセ
ルアレイ１と、メモリセルアレイ１の行方向を選択する
ロウデコーダ２と、メモリセルアレイ１の列方向を選択
するカラムデコーダ３とを備えている。さらに、メモリ
セルアレイ１には、読み出しデータ／書き込みデータを
増幅するためのセンスアンプ部４が接続され、このセン
スアンプ部４を介して入力バッファ５Ａ、出力バッファ
５Ｂが接続されている。
ルアレイ１と、メモリセルアレイ１の行方向を選択する
ロウデコーダ２と、メモリセルアレイ１の列方向を選択
するカラムデコーダ３とを備えている。さらに、メモリ
セルアレイ１には、読み出しデータ／書き込みデータを
増幅するためのセンスアンプ部４が接続され、このセン
スアンプ部４を介して入力バッファ５Ａ、出力バッファ
５Ｂが接続されている。
【００３８】入力バッファ５Ａには書き込みデータＩ０
〜Ｉ１５が入力され、出力バッファ５Ｂからは読み出し
データＯ０〜Ｏ１５が出力されるようになっている。出
力バッファ５Ｂは、出力イネーブルＯＥ（バー）で出力
状態が制御される。
〜Ｉ１５が入力され、出力バッファ５Ｂからは読み出し
データＯ０〜Ｏ１５が出力されるようになっている。出
力バッファ５Ｂは、出力イネーブルＯＥ（バー）で出力
状態が制御される。
【００３９】また、ロウデコーダ２には、ロウアドレス
Ａ９〜Ａ１６を駆動するロウアドレスバッファ６が接続
され、カラムデコーダ３にはカラムアドレスＡ０〜Ａ８
を駆動するカラムアドレスバッファ７が接続されてい
る。そして、リフレッシュ用（ＣＢＲ方式）のアドレス
発生カウンタ８が設けられ、さらに、本ＤＲＡＭの動作
タイミングを生成するクロック生成回路９が設けられて
いる。クロック生成回路９には、書き込みイネーブルＷ
Ｅ（バー）とロウアドレスストローブＲＡＳ（バー）と
カラムアドレスストローブＣＡＳ（バー）が供給され
る。
Ａ９〜Ａ１６を駆動するロウアドレスバッファ６が接続
され、カラムデコーダ３にはカラムアドレスＡ０〜Ａ８
を駆動するカラムアドレスバッファ７が接続されてい
る。そして、リフレッシュ用（ＣＢＲ方式）のアドレス
発生カウンタ８が設けられ、さらに、本ＤＲＡＭの動作
タイミングを生成するクロック生成回路９が設けられて
いる。クロック生成回路９には、書き込みイネーブルＷ
Ｅ（バー）とロウアドレスストローブＲＡＳ（バー）と
カラムアドレスストローブＣＡＳ（バー）が供給され
る。
【００４０】図２は、図１に示したメモリセルアレイ１
及びロウデコーダ２の構成を示す概略図である。
及びロウデコーダ２の構成を示す概略図である。
【００４１】本実施形態のメモリセルアレイ１は、複数
のビット線対１１−１ａ，１１−１ｂ、１１−２ａ，１
１−２ｂ、…と、ワード線１２−１，１２−２…の各交
差箇所に、“１”または“０”の情報を記憶する３トラ
ンジスタ型のメモリセル１４がそれぞれ接続されてい
る。さらに、各ビット線対１１−１ａ，１１−１ｂ、１
１−２ａ，１１−２ｂ、…とダミーリードワード線１３
との各交差箇所には、ダミーセル１５が接続されてい
る。ダミーリードワード線１３には、本実施形態の特徴
を成す拡散抵抗１６が挿入されている。
のビット線対１１−１ａ，１１−１ｂ、１１−２ａ，１
１−２ｂ、…と、ワード線１２−１，１２−２…の各交
差箇所に、“１”または“０”の情報を記憶する３トラ
ンジスタ型のメモリセル１４がそれぞれ接続されてい
る。さらに、各ビット線対１１−１ａ，１１−１ｂ、１
１−２ａ，１１−２ｂ、…とダミーリードワード線１３
との各交差箇所には、ダミーセル１５が接続されてい
る。ダミーリードワード線１３には、本実施形態の特徴
を成す拡散抵抗１６が挿入されている。
【００４２】そして、各ビット線対１１−１ａ，１１−
１ｂ、…には、それぞれセンスアンプ４−１，４−２…
が接続され、ワード線１２−１…は、ロウデコーダ２に
接続され、さらにダミーリードワード線１３が拡散抵抗
１６を介してロウデコーダ２に接続されている。
１ｂ、…には、それぞれセンスアンプ４−１，４−２…
が接続され、ワード線１２−１…は、ロウデコーダ２に
接続され、さらにダミーリードワード線１３が拡散抵抗
１６を介してロウデコーダ２に接続されている。
【００４３】ロウデコーダ２は、メモリセル用デコード
部２ａとダミー用デコード部２ｂで構成され、メモリセ
ル用デコード部２ａは、クロック生成回路９でＲＡＳ
（バー）より生成されるロウデコードクロックＲＣＬに
より、ロウアドレスバッファ６からのロウアドレスＡ９
〜Ａ１６をデコードし、ワード線１２−１…中の所定の
ものを選択する。ダミー用デコード部２ｂは、ロウデコ
ードクロックＲＣＬにより、ロウアドレスバッファ６か
らのアドレスＡ９をデコードし、ダミーリードワード線
１３を活性化する。
部２ａとダミー用デコード部２ｂで構成され、メモリセ
ル用デコード部２ａは、クロック生成回路９でＲＡＳ
（バー）より生成されるロウデコードクロックＲＣＬに
より、ロウアドレスバッファ６からのロウアドレスＡ９
〜Ａ１６をデコードし、ワード線１２−１…中の所定の
ものを選択する。ダミー用デコード部２ｂは、ロウデコ
ードクロックＲＣＬにより、ロウアドレスバッファ６か
らのアドレスＡ９をデコードし、ダミーリードワード線
１３を活性化する。
【００４４】図３は、図２に示したメモリセルアレイ１
の詳細を示す回路図であり、説明を簡単にするためにセ
ンスアンプ４−１の列のみが示されている。
の詳細を示す回路図であり、説明を簡単にするためにセ
ンスアンプ４−１の列のみが示されている。
【００４５】同図に示すように、メモリセル１４は、左
右対称の一対のメモリセル１４Ａ（偶数用），１４Ｂ
（奇数用）からなり、各メモリセル１４Ａ，１４Ｂは、
それぞれ読み出し用トランジスタ１４ａと電荷保持用ト
ランジスタ１４ｂと書き込み用トランジスタ１４ｃとキ
ャパシタＣＳとで構成されている。メモリセル１４Ａに
は、リードワード線（偶数）１２−１ａとライトワード
線（偶数）１２−１ｂが接続され、メモリセル１４Ｂに
は、リードワード線（奇数）１２−１ｃとライトワード
線（奇数）１２−１ｄが接続されている。
右対称の一対のメモリセル１４Ａ（偶数用），１４Ｂ
（奇数用）からなり、各メモリセル１４Ａ，１４Ｂは、
それぞれ読み出し用トランジスタ１４ａと電荷保持用ト
ランジスタ１４ｂと書き込み用トランジスタ１４ｃとキ
ャパシタＣＳとで構成されている。メモリセル１４Ａに
は、リードワード線（偶数）１２−１ａとライトワード
線（偶数）１２−１ｂが接続され、メモリセル１４Ｂに
は、リードワード線（奇数）１２−１ｃとライトワード
線（奇数）１２−１ｄが接続されている。
【００４６】また、ダミーセル１５も左右対称の一対の
ダミーセル１５Ａ（偶数用），１５Ｂ（奇数用）からな
り、各ダミーセル１５Ａ，１５Ｂは、読み出し用トラン
ジスタ１５ａと電荷保持用トランジスタ１５ｂとで構成
され、トランジスタ１５ｂのゲートに印加される初期電
圧は、ＤＲＡＭの電源電位ＶＤＤと同じであり、さらに
はトランジスタ１５ａ，１５ｂのディメンジョンは、メ
モリセル１４のトランジスタ１４ａ，１４ｂと同一にな
っている。すなわち、ダミーセル１５Ａ，１５Ｂは、そ
れぞれメモリセル１４Ａ，１４Ｂの書き込み部を省いた
形状となっている。
ダミーセル１５Ａ（偶数用），１５Ｂ（奇数用）からな
り、各ダミーセル１５Ａ，１５Ｂは、読み出し用トラン
ジスタ１５ａと電荷保持用トランジスタ１５ｂとで構成
され、トランジスタ１５ｂのゲートに印加される初期電
圧は、ＤＲＡＭの電源電位ＶＤＤと同じであり、さらに
はトランジスタ１５ａ，１５ｂのディメンジョンは、メ
モリセル１４のトランジスタ１４ａ，１４ｂと同一にな
っている。すなわち、ダミーセル１５Ａ，１５Ｂは、そ
れぞれメモリセル１４Ａ，１４Ｂの書き込み部を省いた
形状となっている。
【００４７】そして、ダミーセル１５Ａ，１５Ｂには、
ダミーリードワード線（偶数）１３ａ、ダミーリードワ
ード線（奇数）１３ｂがそれぞれ接続され、その各ダミ
ーリードワード線（偶数）１３ａ及びダミーリードワー
ド線（奇数）１３ｂが拡散抵抗１６ａ，１６ｂを介して
ロウデコーダ２に接続されると共に、ワード線１２−１
ａ〜ワード線１２−１ｄが直接ロウデコーダ２に接続さ
れている。
ダミーリードワード線（偶数）１３ａ、ダミーリードワ
ード線（奇数）１３ｂがそれぞれ接続され、その各ダミ
ーリードワード線（偶数）１３ａ及びダミーリードワー
ド線（奇数）１３ｂが拡散抵抗１６ａ，１６ｂを介して
ロウデコーダ２に接続されると共に、ワード線１２−１
ａ〜ワード線１２−１ｄが直接ロウデコーダ２に接続さ
れている。
【００４８】さらに、電源ＶＤＤとビット線対１１−１
ａ，１１−１ｂとの間には、プリチャージ用トランジス
タ１８ａ，１８ｂがそれぞれ接続されると共に、ビット
線対１１−１ａ，１１−１ｂ間にはプリチャージ用トラ
ンジスタ１８ｃが接続されて、プリチャージ回路１８が
構成されている。これらトランジスタ１８ａ〜１８ｃの
ゲートには、プリチャージ時にプリチャージ信号ＰＣＧ
が印加されるようになっている。
ａ，１１−１ｂとの間には、プリチャージ用トランジス
タ１８ａ，１８ｂがそれぞれ接続されると共に、ビット
線対１１−１ａ，１１−１ｂ間にはプリチャージ用トラ
ンジスタ１８ｃが接続されて、プリチャージ回路１８が
構成されている。これらトランジスタ１８ａ〜１８ｃの
ゲートには、プリチャージ時にプリチャージ信号ＰＣＧ
が印加されるようになっている。
【００４９】また、ビット線対１１−１ａ，１１−１ｂ
間に接続されたセンスアンプ４−１は、トランジスタ４
ａ，４ｂからなる差動増幅器で構成され、センスタイミ
ング信号ＳＴＳによる所定のタイミングで動作し、読み
出し時におけるビット線対１１−１ａ，１１−１ｂの微
妙な電位差を増幅してメモリセル１４の記憶情報の
“Ｈ”レベル、“Ｌ”レベルを判別し、データ線１９
ａ，１９ａへ出力するものである。
間に接続されたセンスアンプ４−１は、トランジスタ４
ａ，４ｂからなる差動増幅器で構成され、センスタイミ
ング信号ＳＴＳによる所定のタイミングで動作し、読み
出し時におけるビット線対１１−１ａ，１１−１ｂの微
妙な電位差を増幅してメモリセル１４の記憶情報の
“Ｈ”レベル、“Ｌ”レベルを判別し、データ線１９
ａ，１９ａへ出力するものである。
【００５０】次に、本実施形態のＤＲＡＭの読み出し時
の動作を図４のグラフを参照しつつ説明する。なお、図
４は、本実施形態の読み出し時のビット線電位の変動を
示すグラフである。
の動作を図４のグラフを参照しつつ説明する。なお、図
４は、本実施形態の読み出し時のビット線電位の変動を
示すグラフである。
【００５１】読み出し時では、書き込みイネーブルＷＥ
（バー）を“Ｈ”レベル（非活性化）にし、アドレスＡ
０〜Ａ１６を与えて行う。プリチャージ信号ＰＣＧは
“Ｈ”レベルになり、ビット線対１１−１ａ，１１−１
ｂがＶＤＤにプリチャージされる。また、ロウアドレス
ストローブＲＡＳ（バー）は“Ｌ”レベル（活性化）と
なり、ロウアドレスバッファ６からのロウアウドレスＡ
９〜Ａ１６がロウデコーダ２に取り込まれる。ロウアド
レスＡ９〜Ａ１６がロウデコーダ２でデコードされる
と、ロウデコーダ２により、ｎ本のリードワード線１２
−１…のうちの所望のワード線と、ダミーリードワード
線１３とが同時に選択される。
（バー）を“Ｈ”レベル（非活性化）にし、アドレスＡ
０〜Ａ１６を与えて行う。プリチャージ信号ＰＣＧは
“Ｈ”レベルになり、ビット線対１１−１ａ，１１−１
ｂがＶＤＤにプリチャージされる。また、ロウアドレス
ストローブＲＡＳ（バー）は“Ｌ”レベル（活性化）と
なり、ロウアドレスバッファ６からのロウアウドレスＡ
９〜Ａ１６がロウデコーダ２に取り込まれる。ロウアド
レスＡ９〜Ａ１６がロウデコーダ２でデコードされる
と、ロウデコーダ２により、ｎ本のリードワード線１２
−１…のうちの所望のワード線と、ダミーリードワード
線１３とが同時に選択される。
【００５２】例えばリードワード線（偶数）１２−１ａ
が選択されて“Ｈ”レベルになったとすると、トランジ
スタ１４ａがオンし、このとき、キャパシタＣＳに
“１”が記憶されていれば、トランジスタ１４ｂを介し
て“Ｌ”レベルがビット線対１１−１ｂへ転送され（図
４のＱ１参照）、逆にキャパシタＣＳに“０”が記憶さ
れていれば、トランジスタ１４ｂがオフであるため、ビ
ット線対１１−１ｂは“Ｈ”レベルのまま保持される
（図９のＱ２参照）。このとき、ビット線対１１−１ｂ
の電位は、図４のＱ１，Ｑ２に示すように、リークによ
って時間と共に低減していく。
が選択されて“Ｈ”レベルになったとすると、トランジ
スタ１４ａがオンし、このとき、キャパシタＣＳに
“１”が記憶されていれば、トランジスタ１４ｂを介し
て“Ｌ”レベルがビット線対１１−１ｂへ転送され（図
４のＱ１参照）、逆にキャパシタＣＳに“０”が記憶さ
れていれば、トランジスタ１４ｂがオフであるため、ビ
ット線対１１−１ｂは“Ｈ”レベルのまま保持される
（図９のＱ２参照）。このとき、ビット線対１１−１ｂ
の電位は、図４のＱ１，Ｑ２に示すように、リークによ
って時間と共に低減していく。
【００５３】一方、ダミーセル１５では、ダミーリード
ワード線（偶数）１３ａが選択された結果、該ダミーリ
ードワード線（偶数）１３ａが“Ｈ”レベルになってダ
ミーセル１５Ａのトランジスタ１５ａがオンするが、こ
のとき拡散抵抗１６ａのディレイ作用により、トランジ
スタ１５ａのオンするタイミングがメモリセル１４のト
ランジスタ１４ａのオンタイミングよりも所定時間ＤＬ
（図４参照）だけ遅れる。
ワード線（偶数）１３ａが選択された結果、該ダミーリ
ードワード線（偶数）１３ａが“Ｈ”レベルになってダ
ミーセル１５Ａのトランジスタ１５ａがオンするが、こ
のとき拡散抵抗１６ａのディレイ作用により、トランジ
スタ１５ａのオンするタイミングがメモリセル１４のト
ランジスタ１４ａのオンタイミングよりも所定時間ＤＬ
（図４参照）だけ遅れる。
【００５４】その結果、ビット線対１１−１ａの電位
は、図４のＱ３に示すように低減し、センスタイミング
ＳＴ時付近では“Ｌ”レベル（Ｑ１）と“Ｈ”レベル
（Ｑ２）の中間の電位（Ｑ３）を推移することになる。
したがって、ダミーセル１５の読み出しビット線がＱ３
のような推移状態になるように拡散抵抗１６の抵抗値を
設定する必要がある。
は、図４のＱ３に示すように低減し、センスタイミング
ＳＴ時付近では“Ｌ”レベル（Ｑ１）と“Ｈ”レベル
（Ｑ２）の中間の電位（Ｑ３）を推移することになる。
したがって、ダミーセル１５の読み出しビット線がＱ３
のような推移状態になるように拡散抵抗１６の抵抗値を
設定する必要がある。
【００５５】そして、所定のセンスタイミングＳＴで活
性化するセンスタイミング信号ＳＴＳにより、センスア
ンプ４−１はビット線対１１−１ｂの電位をビット線対
１１−１ａの中間電位と比較して、読み出しデータの
“Ｈ”レベル、“Ｌ”レベルを判別し、その結果をデー
タ線１９ａ，１９ｂを介して出力バッファ５Ｂへ出力す
る。このとき、出力イネーブルＯＥ（バー）は活性化さ
れているので、１６ビットの読み出しデータＯ０〜Ｏ１
５が出力バッファ５Ｂより外部へ出力される。
性化するセンスタイミング信号ＳＴＳにより、センスア
ンプ４−１はビット線対１１−１ｂの電位をビット線対
１１−１ａの中間電位と比較して、読み出しデータの
“Ｈ”レベル、“Ｌ”レベルを判別し、その結果をデー
タ線１９ａ，１９ｂを介して出力バッファ５Ｂへ出力す
る。このとき、出力イネーブルＯＥ（バー）は活性化さ
れているので、１６ビットの読み出しデータＯ０〜Ｏ１
５が出力バッファ５Ｂより外部へ出力される。
【００５６】このように、本実施形態では、ダミーリー
ドワード線１３に拡散抵抗１６を挿入することにより、
読み出し時に、選択したメモリセル１４よりタイミング
を遅らせてダミーセル１５を開かせるているので、従来
回路のように、ダミーセルの初期電圧に中間電位を使用
しなくとも済むだけでなく、ダミーセル１５は、書き込
み部を除いてメモリセル１４と同一のものを使用するこ
とができる。これにより、回路が簡単化され、高集積化
が可能になる。
ドワード線１３に拡散抵抗１６を挿入することにより、
読み出し時に、選択したメモリセル１４よりタイミング
を遅らせてダミーセル１５を開かせるているので、従来
回路のように、ダミーセルの初期電圧に中間電位を使用
しなくとも済むだけでなく、ダミーセル１５は、書き込
み部を除いてメモリセル１４と同一のものを使用するこ
とができる。これにより、回路が簡単化され、高集積化
が可能になる。
【００５７】次に、本発明の第２実施形態を説明する。
【００５８】図５は、本発明の第２実施形態に係るＤＲ
ＡＭにおけるメモリセルアレイ１及びロウデコーダ２の
構成を示す概略図である。
ＡＭにおけるメモリセルアレイ１及びロウデコーダ２の
構成を示す概略図である。
【００５９】本実施形態が上述の第１実施形態と異なる
点は、第１実施形態では拡散抵抗１６を用いてダミーセ
ル１５を開くタイミングをメモリセルアレイ１内部にて
自動発生しているのに対し、本実施形態ではダミーセル
１５を開くタイミングを外部信号にて制御できるような
構成になっている点である。
点は、第１実施形態では拡散抵抗１６を用いてダミーセ
ル１５を開くタイミングをメモリセルアレイ１内部にて
自動発生しているのに対し、本実施形態ではダミーセル
１５を開くタイミングを外部信号にて制御できるような
構成になっている点である。
【００６０】具体的には、ロウデコーダ２内に複数個の
インバータを縦続接続したディレイ回路２ｃを設け、ク
ロック生成回路９からのロウデコードクロックＲＣＬを
ディレイ回路２ｃを介してダミー用デコード部２ｂへ供
給するものである。ディレイ回路２ｃのディレイ値は、
図４に示したように、ダミーセル１５の読み出しビット
線がＱ３のような推移状態になるように設定する必要が
ある。
インバータを縦続接続したディレイ回路２ｃを設け、ク
ロック生成回路９からのロウデコードクロックＲＣＬを
ディレイ回路２ｃを介してダミー用デコード部２ｂへ供
給するものである。ディレイ回路２ｃのディレイ値は、
図４に示したように、ダミーセル１５の読み出しビット
線がＱ３のような推移状態になるように設定する必要が
ある。
【００６１】このような構成であっても、上記第１実施
形態と同様の作用効果を得ることができる。
形態と同様の作用効果を得ることができる。
【００６２】
【発明の効果】以上詳細に説明したように、第１の発明
であるＤＲＡＭによれば、ダミーセルの開くタイミング
をメモリセルの開くタイミングよりも所定時間遅らせる
ディレイ手段を設け、ダミーセルは、メモリセルと同一
のディメンジョンで構成したので、回路の特性を向上さ
せることが可能になる。さらに、ダミーセルは、第２の
ビット線を中間電位に設定するための電荷を装置の電源
電位を用いて保持する構成にしたので、ダミーセルの初
期電圧として装置の単一電源を用いることができる。こ
れにより、従来のようなダミーセル用に中間電位を生成
する必要がなくなり、回路の集積度を向上させることが
可能になる。
であるＤＲＡＭによれば、ダミーセルの開くタイミング
をメモリセルの開くタイミングよりも所定時間遅らせる
ディレイ手段を設け、ダミーセルは、メモリセルと同一
のディメンジョンで構成したので、回路の特性を向上さ
せることが可能になる。さらに、ダミーセルは、第２の
ビット線を中間電位に設定するための電荷を装置の電源
電位を用いて保持する構成にしたので、ダミーセルの初
期電圧として装置の単一電源を用いることができる。こ
れにより、従来のようなダミーセル用に中間電位を生成
する必要がなくなり、回路の集積度を向上させることが
可能になる。
【００６３】第２の発明であるＤＲＡＭによれば、上記
第１の発明において、ディレイ手段を、ワード線選択回
路とダミーセルとの間の位置の第２のワード線に介設さ
れた拡散抵抗としたので、第１の発明と同様の効果の奏
するほか、集積化された回路内にディレイ手段を簡単に
形成することができる。
第１の発明において、ディレイ手段を、ワード線選択回
路とダミーセルとの間の位置の第２のワード線に介設さ
れた拡散抵抗としたので、第１の発明と同様の効果の奏
するほか、集積化された回路内にディレイ手段を簡単に
形成することができる。
【００６４】第３の発明であるＤＲＡＭによれば、上記
第１の発明において、ディレイ手段は、第２のワード線
を第１のワード線よりも遅らせて選択するために外部信
号を遅延するディレイ回路で構成したので、第１の発明
と同様の効果の奏するほか、ディレイ手段をより簡単に
構成することができる。
第１の発明において、ディレイ手段は、第２のワード線
を第１のワード線よりも遅らせて選択するために外部信
号を遅延するディレイ回路で構成したので、第１の発明
と同様の効果の奏するほか、ディレイ手段をより簡単に
構成することができる。
【００６５】第４の発明である３トランジスタ型ＤＲＡ
Ｍによれば、上記第１及び第２の発明と同様の効果を奏
する。
Ｍによれば、上記第１及び第２の発明と同様の効果を奏
する。
【００６６】第５の発明である３トランジスタ型ＤＲＡ
Ｍによれば、上記第１及び第３の発明と同様の効果を奏
する。
Ｍによれば、上記第１及び第３の発明と同様の効果を奏
する。
【図１】本発明の第１実施形態に係るＤＲＡＭの全体構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示したメモリセルアレイ１及びロウデコ
ーダ２の構成を示す概略図である。
ーダ２の構成を示す概略図である。
【図３】図２に示したメモリセルアレイ１の詳細を示す
回路図である。
回路図である。
【図４】第１実施形態における読み出し時のビット線電
位の変動を示すグラフである。
位の変動を示すグラフである。
【図５】本発明の第２実施形態に係るＤＲＡＭにおける
メモリセルアレイ１及びロウデコーダ２の構成を示す概
略図である。
メモリセルアレイ１及びロウデコーダ２の構成を示す概
略図である。
【図６】従来のＤＲＡＭの等価回路図である。
【図７】図６に示したＤＲＡＭのロウ・デコーダの構成
を示す回路図である。
を示す回路図である。
【図８】従来の３トランジスタ型ＤＲＡＭにおける要部
構成を示す回路図である。
構成を示す回路図である。
【図９】図８のＤＲＡＭにおける読み出し時のビット線
電位の変動を示すグラフである。
電位の変動を示すグラフである。
【図１０】従来の他の３トランジスタ型ＤＲＡＭにおけ
る要部構成を示す回路図である。
る要部構成を示す回路図である。
１ メモリセルアレイ ２ ロウデコーダ ２ｃ ディレイ回路 ４−１，４−２… センスアンプ ５Ｂ 出力バッファ ６ ロウアドレスバッファ ９ クロック生成回路 １１−１ａ，１１−１ｂ… ビット線対 １２−１ａ リードワード線（偶数） １２−１ｂ ライトワード線（偶数） １２−１ｃ ライトワード線（奇数） １２−１ｄ リードワード線（奇数） １３ ダミーリードワード線 １３ａ ダミーリードワード線（偶数） １３ｂ ダミーリードワード線（奇数） １４ メモリセル １４ａ 読み出し用トランジスタ １４ｂ 電荷保持用トランジスタ １４ｃ 書き込み用トランジスタ １５ ダミーセル １５ａ ダミーセルの読み出し用トランジスタ １５ｂ ダミーセルの電荷保持用トランジスタ １６ 拡散抵抗 １６ａ，１６ｂ 拡散抵抗 １９ａ，１９ａ データ線 ＣＳ キャパシタ ＲＡＳ（バー） ロウアドレスストローブ ＲＣＬ ロウデコードクロック Ａ９〜Ａ１６ ロウアドレス
フロントページの続き (72)発明者 安部 隆行 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 小川 恭輔 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 木村 昌浩 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (5)
- 【請求項１】 読み出しモード時に第１及び第２のビッ
ト線を電源電位でプリチャージするプリチャージ回路
と、前記読み出しモード時に供給される外部信号に基づ
き、ロウアドレスで指定される第１及び第２のワード線
の選択動作を行うワード線選択回路と、前記第１のビッ
ト線と前記第１のワード線との交差箇所に接続され、該
第１のワード線の選択時に開いて、プリチャージされた
前記第１のビット線へ高レベル／低レベルに対応した記
憶情報を出力するメモリセルと、前記第２のビット線と
前記第２のワード線との交差箇所に接続され、該第２の
ワード線の選択時に開いて、プリチャージされた前記第
２のビット線を前記高レベルと低レベルの中間のレベル
である中間電位に設定するダミーセルと、前記第１及び
第２のワード線の選択後の所定のタイミングで前記第１
と第２のビット線の電位を比較し、前記メモリセルより
読み出された情報を判別して出力するセンスアンプとを
備えたＤＲＡＭにおいて、 前記ダミーセルの開くタイミングを前記メモリセルの開
くタイミングよりも所定時間遅らせるディレイ手段を設
け、 前記ダミーセルは、前記メモリセルと同一のディメンジ
ョンで構成すると共に、前記第２のビット線を前記中間
電位に設定するための電荷を前記電源電位を用いて保持
する構成にしたことを特徴とするＤＲＡＭ。 - 【請求項２】 前記ディレイ手段は、前記ワード線選択
回路と前記ダミーセルとの間の位置の前記第２のワード
線に介設された拡散抵抗であることを特徴とする請求項
１記載のＤＲＡＭ。 - 【請求項３】 前記ディレイ手段は、前記第２のワード
線を前記第１のワード線よりも遅らせて選択するために
前記外部信号を遅延するディレイ回路で構成したことを
特徴とする請求項１記載のＤＲＡＭ。 - 【請求項４】 第１のＭＯＳ型トランジスタのソースま
たはドレインとなる一方の電極を第２のＭＯＳ型トラン
ジスタのゲートに接続し、もう一方の電極をライト用ビ
ット線に接続し、第２のＭＯＳ型トランジスタのソース
を接地し、そのドレインを第３のＭＯＳ型トランジスタ
のソースまたはドレインとなる一方の電極に接続し、も
う一方の電極をリード用ビット線に接続し、前記第１の
ＭＯＳ型トランジスタのゲートをライト用ワード線に接
続し、前記第３のＭＯＳ型トランジスタのゲートをリー
ド用ワード線に接続したメモリセルと、 前記第２のＭＯＳ型トランジスタと同一サイズで構成さ
れた第４のＭＯＳ型トランジスタのゲートを電源に接続
し、そのソースを接地し、そのドレインを前記第３のＭ
ＯＳ型トランジスタと同一サイズで構成された第５のＭ
ＯＳ型トランジスタのソースまたはドレインとなる一方
の電極に接続し、もう一方の電極をダミー用ビット線に
接続し、前記第５のＭＯＳ型トランジスタのゲートをダ
ミー用ワード線に接続したダミーセルと、 第６のＭＯＳ型トランジスタのドレインを前記電源に接
続し、そのソースを前記リード用ビット線に接続すると
共に、第７のＭＯＳ型トランジスタのドレインを前記電
源に接続し、そのソースを前記ダミー用ビット線に接続
したプリチャージ回路と、 読み出しモード時に、ロウアドレスで指定される前記リ
ード用ワード線及び前記ダミー用ワード線を選択して活
性化するワード線選択回路と、 前記ワード線選択回路と前記ダミーセルとの間の位置の
前記ダミー用ワード線に介設された拡散抵抗と、 前記リード用ビット線と前記ダミー用ビット線を入力信
号とする差動増幅器とを備え、 前記読み出しモード時に、前記リード用ビット線及び前
記ダミー用ビット線をプリチャージしておき、前記リー
ド用ワード線及び前記ダミー用ワード線の選択後の所定
のタイミングで、前記差動増幅器により前記リード用ビ
ット線と前記ダミー用ビット線の電位を比較し、前記メ
モリセルより読み出された情報を判別して出力すること
を特徴とする３トランジスタ型ＤＲＡＭ。 - 【請求項５】 第１のＭＯＳ型トランジスタのソースま
たはドレインとなる一方の電極を第２のＭＯＳ型トラン
ジスタのゲートに接続し、もう一方の電極をライト用ビ
ット線に接続し、第２のＭＯＳ型トランジスタのソース
を接地し、そのドレインを第３のＭＯＳ型トランジスタ
のソースまたはドレインとなる一方の電極に接続し、も
う一方の電極をリード用ビット線に接続し、前記第１の
ＭＯＳ型トランジスタのゲートをライト用ワード線に接
続し、前記第３のＭＯＳ型トランジスタのゲートをリー
ド用ワード線に接続したメモリセルと、 前記第２のＭＯＳ型トランジスタと同一サイズで構成さ
れた第４のＭＯＳ型トランジスタのゲートを電源に接続
し、そのソースを接地し、そのドレインを前記第３のＭ
ＯＳ型トランジスタと同一サイズで構成された第５のＭ
ＯＳ型トランジスタのソースまたはドレインとなる一方
の電極に接続し、もう一方の電極をダミー用ビット線に
接続し、前記第５のＭＯＳ型トランジスタのゲートをダ
ミー用ワード線に接続したダミーセルと、 第６のＭＯＳ型トランジスタのドレインを前記電源に接
続し、そのソースを前記リード用ビット線に接続すると
共に、第７のＭＯＳ型トランジスタのドレインを前記電
源に接続し、そのソースを前記ダミー用ビット線に接続
したプリチャージ回路と、 読み出しモード時に供給される外部信号に基づき、ロウ
アドレスで指定される前記リード用ワード線及び前記ダ
ミー用ワード線を選択して活性化するワード線選択回路
と、 前記ダミー用ワード線を前記リード用ワード線よりも遅
らせて活性化するために前記外部信号を遅延するディレ
イ回路とを備え、 前記読み出しモード時に、前記リード用ビット線及び前
記ダミー用ビット線をプリチャージしておき、前記リー
ド用ワード線及び前記ダミー用ワード線の選択後の所定
のタイミングで、前記差動増幅器により前記リード用ビ
ット線と前記ダミー用ビット線の電位を比較し、前記メ
モリセルより読み出された情報を判別して出力すること
を特徴とする３トランジスタ型ＤＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324863A JPH11162164A (ja) | 1997-11-26 | 1997-11-26 | Ｄｒａｍ、及び３トランジスタ型ｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324863A JPH11162164A (ja) | 1997-11-26 | 1997-11-26 | Ｄｒａｍ、及び３トランジスタ型ｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11162164A true JPH11162164A (ja) | 1999-06-18 |
Family
ID=18170494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9324863A Withdrawn JPH11162164A (ja) | 1997-11-26 | 1997-11-26 | Ｄｒａｍ、及び３トランジスタ型ｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11162164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343138B2 (en) | 2013-12-16 | 2016-05-17 | Samsung Electronics Co., Ltd. | Sense amplifier, semiconductor memory device using thereof and read method thereof |
| WO2018047035A1 (en) * | 2016-09-12 | 2018-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, driving method thereof, semiconductor device, electronic component, and electronic device |
-
1997
- 1997-11-26 JP JP9324863A patent/JPH11162164A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343138B2 (en) | 2013-12-16 | 2016-05-17 | Samsung Electronics Co., Ltd. | Sense amplifier, semiconductor memory device using thereof and read method thereof |
| US9672895B2 (en) | 2013-12-16 | 2017-06-06 | Samsung Electronics Co., Ltd. | Sense amplifier, semiconductor memory device using thereof and read method thereof |
| WO2018047035A1 (en) * | 2016-09-12 | 2018-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, driving method thereof, semiconductor device, electronic component, and electronic device |
| JP2018152152A (ja) * | 2016-09-12 | 2018-09-27 | 株式会社半導体エネルギー研究所 | 記憶装置とその動作方法、並びに半導体装置、電子部品および電子機器 |
| CN109643572A (zh) * | 2016-09-12 | 2019-04-16 | 株式会社半导体能源研究所 | 存储装置及其工作方法、半导体装置、电子构件以及电子设备 |
| US10388364B2 (en) | 2016-09-12 | 2019-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, driving method thereof, semiconductor device, electronic component, and electronic device |
| US10943646B2 (en) | 2016-09-12 | 2021-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, driving method thereof, semiconductor device, electronic component, and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |