JP2003273361A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高性能の周辺駆動回路用トランジスタを有す
る半導体装置およびその製造方法を提供する。 【解決手段】 周辺駆動回路部１１において、石英基板
２１上に下層導電膜２３を形成し、下層導電膜２３上に
第１の層間絶縁膜２４を形成し、第１の層間絶縁膜２４
上に、チャネル領域２９ａとなる半導体層２５と、第２
の層間絶縁膜２６と、ゲート電極２８とを順次積層し、
下層導電膜２３と周辺駆動回路用ＴＦＴ４１のゲート電
極２８と電気的に接続させ、ドライバーモノリシック型
アクティブマトリックス回路基板１を製造する。このよ
うにして製造されるドライバーモノリシック型アクティ
ブマトリックス回路基板１は、高い移動度および高いオ
ン特性が付与された高性能の周辺駆動回路用ＴＦＴ４１
を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】薄型で低消費電力という特長を有する液
晶表示装置の中でも、駆動素子として薄膜トランジスタ
（Thin Film Transistor；略称：ＴＦＴ）を用いるアク
ティブマトリックス方式の液晶表示装置は、コントラス
トが高く、応答速度が速いなど、高性能であるので、主
にパーソナルコンピュータなどの表示部および携帯用の
テレビジョン装置などに使用されており、近年その市場
規模は大きく伸びている。

【０００３】ＴＦＴの活性領域であるチャネル領域の部
分には、従来から非晶質のシリコン（元素記号：Ｓｉ）
であるアモルファスシリコン（以下、「ａ−Ｓｉ」と略
記する）が使用されているけれども、近年、結晶性のシ
リコンである多結晶シリコン（以下、「poly−Ｓｉ」と
略記する）をチャネル領域に使用した高性能のＴＦＴを
用いる液晶表示装置が開発されている。チャネル領域に
多結晶シリコンを用いることによって、表示部の画素用
ＴＦＴと表示部の周辺に配置される駆動用の電子回路
（以下、単に「周辺駆動回路」とも称する）とを、同一
基板上に同時に作製した、いわゆるドライバーモノリシ
ック型液晶表示装置が実現され、将来の有望な商品とし
て注目を集めている。

【０００４】ドライバーモノリシック型液晶表示装置
は、小型化が可能であるので、プロジェクション装置に
使用されている。プロジェクション装置用の液晶表示装
置には、小型であるとともに、高輝度および高精細であ
ることが要求されており、液晶表示装置の中でも特に高
い技術を必要とする。

【０００５】プロジェクション装置は、小型の液晶表示
装置に対して非常に強い光を通過させてスクリーン上な
どに表示を行うものであり、プロジェクション装置の小
型化および高輝度化の進捗に応じて、液晶表示装置には
高い耐光性が必要とされる。液晶表示装置の表示部に設
けられる画素用ＴＦＴを形成するａ−Ｓｉまたはpoly−
Ｓｉなどのシリコン膜に光が入射すると、光導電効果に
よって電流が流れやすくなり、オフ状態においてＴＦＴ
に流れる電流であるオフ電流が増大し、画素電極の電位
を保持することが困難になるので、コントラストなどの
表示品位が低下する。

【０００６】ドライバーモノリシック型液晶表示装置
は、基板上に前述の表示部の画素用ＴＦＴと周辺駆動回
路とを形成した半導体装置を含んで構成される。ドライ
バーモノリシック型液晶表示装置に用いられる半導体装
置の一例として、ドライバーモノリシック型アクティブ
マトリックス回路基板５を示す。図１４は、ドライバー
モノリシック型アクティブマトリックス回路基板５の概
略構成を示す断面図である。図１４では、マトリックス
状に配列される複数の画素電極７９および各画素電極７
９に接続される複数の画素用ＴＦＴ８２を含む表示部５
２の一部と、表示部５２の周辺に設けられ周辺駆動回路
用ＴＦＴ８１を含む周辺駆動回路部５１の一部とを示
す。

【０００７】図１４に示すように、ドライバーモノリシ
ック型アクティブマトリックス回路基板５には、透光性
基板６１上に、第１の層間絶縁膜６３を介して、周辺駆
動回路用ＴＦＴ８１と画素用ＴＦＴ８２とが形成されて
いる。周辺駆動回路用ＴＦＴ８１および画素用ＴＦＴ８
２は、不純物が添加されたソース領域６４およびドレイ
ン領域６６と不純物が添加されていないチャネル領域６
５とを有する半導体層８０の上層側に、ゲート絶縁膜６
７を介して、ゲート電極６８を備える。ゲート電極６８
の上層側には、第２の層間絶縁膜７０を介して、ソース
電極コンタクトホール７１によってソース領域６４と電
気的に接続されるソース電極７３と、ドレイン電極コン
タクトホール７２によってドレイン領域６６と電気的に
接続されるドレイン電極７４とが形成されている。表示
部５２では、ソース電極７３およびドレイン電極７４の
上層側に第３の層間絶縁膜７５を介して上層遮光膜７６
が形成され、さらに上層遮光膜７６の上層側に第４の層
間絶縁膜７７を介して、画素電極コンタクトホール７８
の表面に形成された導電膜９０によってドレイン電極７
４と電気的に接続される透光性を有する画素電極７９が
形成されている。ここで、画素電極コンタクトホール７
８の表面とは、画素電極コンタクトホール７８に臨む第
３の層間絶縁膜７５および第４の層間絶縁膜７７の表面
のことである。

【０００８】また表示部５２には補助容量電極６９が形
成されている。ドライバーモノリシック型アクティブマ
トリックス回路基板５を用いる液晶表示装置では、ドラ
イバーモノリシック型アクティブマトリックス回路基板
５に設けられる画素電極７９と、画素電極７９に対向す
るように設けられる図示しない対向電極と、画素電極７
９および前記対向電極に挟まれる液晶とによって形成さ
れる液晶容量と呼ばれるキャパシタに電圧を印加した
後、その電圧を保持することによって液晶を駆動する。
電圧を十分長く保持するため、液晶容量と並列に、補助
的に電圧を保持する補助容量と呼ばれるキャパシタが設
けられる。補助容量電極６９は、この補助容量を構成す
るための電極である。

【０００９】また表示部５２の半導体層８０の下層側に
は、第１の層間絶縁膜６３を介して下層遮光膜６２が形
成されている。下層遮光膜６２は、特開平１１−８４３
５９号公報に開示されているように、画素用ＴＦＴ８２
に対して下方向から入射する光、たとえば透光性基板６
１からの反射光などを遮るために設けられる。下層遮光
膜６２を設けることによって、画素用ＴＦＴ８２に対し
て下方向から入射する光を減少させることができるの
で、前述のようにオフ電流が増大することがなく、液晶
表示装置の表示品位の低下を防ぐことができる。

【００１０】下層遮光膜６２および上層遮光膜７６は、
周辺駆動回路部５１には設けられていない。画素用ＴＦ
Ｔ８２とは異なり、周辺駆動回路用ＴＦＴ８１には直接
光を当てる必要がないので、周辺駆動回路用ＴＦＴ８１
はドライバーモノリシック型アクティブマトリックス回
路基板５の外方に設けられるパッケージなどによって遮
光される。したがって、周辺駆動回路部５１には、表示
部５２に設けられる下層遮光膜６２および上層遮光膜７
６などの内部から遮光する部材は必要でない。

【００１１】周辺駆動回路用のトランジスタは、液晶表
示装置の外部から入力される液晶表示用のデータを高速
演算し、表示部に入力するための信号に変換し、表示部
に入力する素子である。周辺駆動回路には、液晶表示装
置を駆動させるために、複雑な回路や多種多様な応答特
性が必要であるので、周辺駆動回路用トランジスタに
は、高いキャリア移動度（以下、単に「移動度」とも称
する）、高速動作および高いオン特性などの高い性能が
要求される。

【００１２】実用化されているドライバーモノリシック
型の液晶表示装置の周辺駆動回路用ＴＦＴの移動度は、
活性領域にpol y−Ｓｉを使用するものの場合、伝導電
子をキャリアとするＮ型および正孔をキャリアとするＰ
型のいずれのＴＦＴにおいても１００cm²/V・s程度とな
っている。

【００１３】

【発明が解決しようとする課題】しかしながら、液晶表
示装置の表示品位の向上のために周辺駆動回路の駆動方
式を改良したり、液晶表示装置の小型化のために周辺駆
動回路の占める面積を縮小するためには、周辺駆動回路
用トランジスタの性能のさらなる向上が求められる。

【００１４】本発明の目的は、高性能の周辺駆動回路用
トランジスタを有する半導体装置およびその製造方法を
提供することである。

【００１５】

【課題を解決するための手段】本発明は、基板上に、マ
トリックス状に配列される複数の画素電極および各画素
電極に接続される複数の画素用トランジスタを含む表示
部と、前記表示部の周辺に設けられ周辺駆動回路用トラ
ンジスタを含む周辺駆動回路部とを有する半導体装置で
あって、前記周辺駆動回路用トランジスタは、半導体層
で形成されるチャネル領域の上層側に、絶縁膜を介し
て、導電層が積層されて形成されるゲート電極を備え、
前記周辺駆動回路部には、前記半導体層の下層側に、絶
縁膜を介して導電膜が設けられ、前記半導体層の下層側
に設けられる導電膜は、前記ゲート電極と電気的に接続
されることを特徴とする半導体装置である。

【００１６】本発明に従えば、半導体装置は、基板上
に、マトリックス状に配列される複数の画素電極および
各画素電極に接続される複数の画素用トランジスタを含
む表示部と、前記表示部の周辺に設けられ周辺駆動回路
用トランジスタを含む周辺駆動回路部とを有し、前記周
辺駆動回路用トランジスタは、半導体層で形成されるチ
ャネル領域の上層側に、絶縁膜を介して、導電層が積層
されて形成されるゲート電極を備え、前記周辺駆動回路
部には、前記半導体層の下層側に、絶縁膜を介して導電
膜が設けられ、前記半導体層の下層側に設けられる導電
膜は、前記ゲート電極と電気的に接続される。このこと
によって、前記半導体層の下層側に設けられる導電膜と
前記ゲート電極とを同じ電位にすることができるので、
前記半導体層の下層側に設けられる導電膜を、前記周辺
駆動回路用トランジスタを流れる電流を制御する第２の
ゲート電極として使用し、前記周辺駆動回路用トランジ
スタをダブルゲート構造とすることができる。すなわ
ち、前記チャネル領域のうち、前記ゲート電極に臨む表
面付近に加えて、前記導電膜に臨む表面付近を、前記周
辺駆動回路用トランジスタをオン状態にしたときに電流
が通過する領域として利用することができるので、半導
体装置に設けられる周辺駆動回路用トランジスタに高い
移動度および高いオン特性を付与し、高性能の周辺駆動
回路用トランジスタとすることができる。したがって、
周辺駆動回路部の縮小による液晶表示装置の小型化およ
び周辺駆動回路の駆動方式の改良による液晶表示装置の
表示品位の向上が可能になるので、高機能のドライバー
モノリシック型アクティブマトリックス液晶表示装置、
特に高輝度で高精細のプロジェクション装置用の液晶表
示装置を実現し、プロジェクション装置の小型化および
高性能化を図ることができる。

【００１７】また本発明は、前記画素用トランジスタ
は、半導体層で形成されるチャネル領域の上層側に、絶
縁膜を介して、導電層が積層されて形成されるゲート電
極を備え、前記表示部には、前記半導体層の下層側に、
絶縁膜を介して遮光性導電膜が設けられ、前記周辺駆動
回路部に設けられる導電膜は、遮光性導電膜であり、前
記表示部に設けられる遮光性導電膜と同時に形成される
ことを特徴とする。

【００１８】本発明に従えば、前記画素用トランジスタ
は、半導体層で形成されるチャネル領域の上層側に、絶
縁膜を介して、導電層が積層されて形成されるゲート電
極を備え、前記表示部には、前記半導体層の下層側に、
絶縁膜を介して遮光性導電膜が設けられ、前記周辺駆動
回路部に設けられる導電膜は、遮光性導電膜であり、前
記表示部に設けられる遮光性導電膜と同時に形成され
る。このことによって、製造時の工程数を増加させるこ
となく、前記周辺駆動回路部に導電膜を設け、前記周辺
駆動回路用トランジスタの性能を向上させることができ
る。したがって、前記周辺駆動回路部には、高移動度お
よび高オン特性を有する周辺駆動回路用トランジスタを
形成し、前記表示部には、前記画素用トランジスタのオ
フ状態において前記画素用トランジスタを流れる電流で
あるオフ電流が光によって増大することの少ない画素用
トランジスタを形成することができる。

【００１９】また本発明は、前記表示部に設けられる遮
光性導電膜は、前記画素用トランジスタのゲート電極と
電気的に接続されないことを特徴とする。

【００２０】本発明に従えば、前記表示部に設けられる
遮光性導電膜は、前記画素用トランジスタのゲート電極
と電気的に接続されないので、前記表示部に設けられる
遮光性導電膜と前記画素用トランジスタのゲート電極と
を異なる電位とすることができる。前記表示部に設けら
れる遮光性導電膜と前記画素用トランジスタのゲート電
極とが電気的に接続されて同じ電位になると、前記画素
用トランジスタのオフ状態において、オフ電流が増大
し、前記画素用トランジスタによって与えられる前記画
素電極の電位を保持することが困難になる。したがっ
て、前述のように、前記表示部に設けられる遮光性導電
膜と、前記画素用トランジスタのゲート電極とを異なる
電位とすることによって、前記画素用トランジスタのオ
フ時の前記画素電極の電位の低下を防ぐことができ、こ
のような半導体装置を用いた液晶表示装置の表示品位を
向上させることができる。

【００２１】また本発明は、前記周辺駆動回路用トラン
ジスタのチャネル領域と前記周辺駆動回路部の導電膜と
の間に設けられる絶縁膜の膜厚ｄ１は、前記画素用トラ
ンジスタのチャネル領域と前記表示部の遮光性導電膜と
の間に設けられる絶縁膜の膜厚ｄ２よりも薄い（ｄ１＜
ｄ２）ことを特徴とする。

【００２２】本発明に従えば、前記周辺駆動回路用トラ
ンジスタのチャネル領域と前記周辺駆動回路部の導電膜
との間に設けられる絶縁膜の膜厚ｄ１は、前記画素用ト
ランジスタのチャネル領域と前記表示部の遮光性導電膜
との間に設けられる絶縁膜の膜厚ｄ２よりも薄い（ｄ１
＜ｄ２）。電界の強さは距離の二乗に反比例するので、
第２のゲート電極として使用される前記周辺駆動回路部
の導電膜と前記周辺駆動回路用トランジスタのチャネル
領域との距離が近いほど、前記周辺駆動回路部の導電膜
が前記周辺駆動回路用トランジスタのチャネル領域に付
与する電界の強さは強くなる。前記周辺駆動回路部の導
電膜から前記周辺駆動回路用トランジスタのチャネル領
域に付与される電界の強さが強いと、前記周辺駆動回路
用トランジスタのチャネル領域を流れる電流は、前記周
辺駆動回路用トランジスタのオン／オフのスイッチング
に対して応答性よく増減するので、前記周辺駆動回路部
の導電膜のゲート電極としての効果が高まる。一方、前
記表示部の遮光性導電膜は導電性を有するので、前記表
示部の遮光性導電膜と前記画素用トランジスタのチャネ
ル領域との距離が近すぎると、前記表示部の遮光性導電
膜と前記画素用トランジスタの半導体層との間に寄生容
量が発生することがある。前記表示部の遮光性導電膜と
前記画素用トランジスタの半導体層との間に寄生容量が
発生すると、前記画素用トランジスタのオフ状態におい
て、オフ電流が増大し、前記画素用トランジスタによっ
て与えられる前記画素電極の電位を保持することが困難
になる。したがって、前述のように、前記周辺駆動回路
用トランジスタのチャネル領域と前記周辺駆動回路部の
導電膜との間に設けられる絶縁膜の膜厚ｄ１を、前記画
素用トランジスタのチャネル領域と前記表示部の遮光性
導電膜との間に設けられる絶縁膜の膜厚ｄ２よりも薄く
（ｄ１＜ｄ２）することによって、前記周辺駆動回路部
の導電膜のゲート電極としての効果を高めるとともに、
前記表示部の遮光性導電膜と前記画素用トランジスタの
半導体層との間の寄生容量の発生を防止し、前記画素用
トランジスタのオフ時の前記画素電極の電位の低下を防
ぐことができる。

【００２３】また本発明は、前記周辺駆動回路部の導電
膜は、前記周辺駆動回路用トランジスタのチャネル領域
に対応するように設けられ、また導電膜の前記チャネル
領域に臨む表面に前記チャネル領域を投影するとき、チ
ャネル領域の投影像が導電膜の前記表面に包含されるよ
うに設けられることを特徴とする。

【００２４】本発明に従えば、前記周辺駆動回路部の導
電膜は、前記周辺駆動回路用トランジスタのチャネル領
域に対応するように設けられ、また導電膜の前記チャネ
ル領域に臨む表面に前記チャネル領域を投影するとき、
チャネル領域の投影像が導電膜の前記表面に包含される
ように設けられる。このことによって、第２のゲート電
極として使用される前記周辺駆動回路部の導電膜は、前
記周辺駆動回路用トランジスタのチャネル領域のすべて
の領域に対して電界を付与することができるので、前記
周辺駆動回路部の導電膜のゲート電極としての効果を高
めることができる。

【００２５】また本発明は、前記周辺駆動回路用トラン
ジスタの半導体層は、前記チャネル領域と、チャネル領
域の両側に形成されチャネル領域に沿って延びる不純物
が添加されたソース領域およびドレイン領域と、チャネ
ル領域とソース領域との間およびチャネル領域とドレイ
ン領域との間に形成されソース領域およびドレイン領域
よりも低濃度に不純物が添加された低濃度不純物領域と
を有し、前記周辺駆動回路部の導電膜は、前記周辺駆動
回路用トランジスタのチャネル領域に対応するように設
けられ、また導電膜の前記チャネル領域に臨む表面に前
記チャネル領域と低濃度不純物領域とを投影するとき、
チャネル領域および少なくともチャネル領域寄りの低濃
度不純物領域端部の投影像が導電膜の前記表面に包含さ
れるように設けられることを特徴とする。

【００２６】本発明に従えば、前記周辺駆動回路用トラ
ンジスタの半導体層は、前記チャネル領域と、チャネル
領域の両側に形成されチャネル領域に沿って延びる不純
物が添加されたソース領域およびドレイン領域と、チャ
ネル領域とソース領域との間およびチャネル領域とドレ
イン領域との間に形成されソース領域およびドレイン領
域よりも低濃度に不純物が添加された低濃度不純物領域
とを有し、前記周辺駆動回路部の導電膜は、前記周辺駆
動回路用トランジスタのチャネル領域に対応するように
設けられ、また導電膜の前記チャネル領域に臨む表面に
前記チャネル領域と低濃度不純物領域とを投影すると
き、チャネル領域および少なくともチャネル領域寄りの
低濃度不純物領域端部の投影像が導電膜の前記表面に包
含されるように設けられる。このことによって、後述す
る図１０および図１１に示すように、前記周辺駆動回路
部の導電膜の端部に対向する位置には、低濃度不純物領
域が配置されることになる。前記周辺駆動回路部の導電
膜に電圧を印加し第２のゲート電極として使用する際、
前記周辺駆動回路部の導電膜の端部における電界は他の
部分よりも強くなっている。この強い電界が導電性の高
い前記周辺駆動回路用トランジスタのソース領域および
ドレイン領域に付与されると、高いエネルギーを有する
キャリアであるホットキャリアが発生し、前記周辺駆動
回路用トランジスタとしての特性が劣化するけれども、
強い電界が導電性の低い低濃度不純物領域に付与される
場合、前述のソース領域およびドレイン領域に付与され
る場合に比べて、ホットキャリアの発生が抑制される。
したがって、前述のように、前記周辺駆動回路用トラン
ジスタの半導体層に、チャネル領域とソース領域とドレ
イン領域と低濃度不純物領域とを設け、前記周辺駆動回
路部の導電膜を、前記周辺駆動回路用トランジスタのチ
ャネル領域に対応するように、また導電膜の前記チャネ
ル領域に臨む表面に前記チャネル領域と低濃度不純物領
域とを投影するとき、チャネル領域および少なくともチ
ャネル領域寄りの低濃度不純物領域端部の投影像が導電
膜の前記表面に包含されるように設けることによって、
前記周辺駆動回路用トランジスタの特性の経時劣化を抑
えることができる。

【００２７】また本発明は、基板上に、マトリックス状
に配列される複数の画素電極および各画素電極に接続さ
れる複数の画素用トランジスタを含む表示部と、前記表
示部の周辺に設けられ周辺駆動回路用トランジスタを含
む周辺駆動回路部とを有する半導体装置の製造方法であ
って、基板上に、遮光性導電膜を形成する工程と、前記
遮光性導電膜上に、絶縁膜を形成する工程と、前記絶縁
膜上に、チャネル領域となる半導体層と、絶縁膜と、ゲ
ート電極となる導電層とを順次積層する工程と、前記周
辺駆動回路部となるべく予め定められる部分の前記遮光
性導電膜と前記ゲート電極とを電気的に接続する工程と
を含むことを特徴とする半導体装置の製造方法である。

【００２８】本発明に従えば、基板上に、マトリックス
状に配列される複数の画素電極および各画素電極に接続
される複数の画素用トランジスタを含む表示部と、前記
表示部の周辺に設けられ周辺駆動回路用トランジスタを
含む周辺駆動回路部とを有する半導体装置は、基板上
に、遮光性導電膜を形成する工程と、前記遮光性導電膜
上に、絶縁膜を形成する工程と、前記絶縁膜上に、チャ
ネル領域となる半導体層と、絶縁膜と、ゲート電極とな
る導電層とを順次積層する工程と、前記周辺駆動回路部
となるべく予め定められる部分の前記遮光性導電膜と前
記ゲート電極とを電気的に接続する工程とを経て製造さ
れる。このことによって、前記周辺駆動回路部に設けら
れ前記ゲート電極と電気的に接続される前記遮光性導電
膜を、前記画素用トランジスタに入射する光を減少させ
オフ電流の増大を抑えるために前記表示部に設けられる
遮光性導電膜と同時に形成することができる。また、前
記周辺駆動回路部に設けられる遮光性導電膜と前記周辺
駆動回路用トランジスタのゲート電極とを同じ電位にす
ることができるので、前記周辺駆動回路部に設けられる
遮光性導電膜を、前記周辺駆動回路用トランジスタを流
れる電流を制御する第２のゲート電極として使用し、前
記周辺駆動回路用トランジスタをダブルゲート構造とす
ることができる。すなわち、前記周辺駆動回路用トラン
ジスタのチャネル領域のうち、前記ゲート電極に臨む表
面付近に加えて、前記遮光性導電膜に臨む表面付近を、
前記周辺駆動回路用トランジスタをオン状態にしたとき
に電流が通過する領域として利用することができるの
で、半導体装置に設けられる周辺駆動回路用トランジス
タに高い移動度および高いオン特性を付与し、高性能の
周辺駆動回路用トランジスタとすることができる。した
がって、工程数を増加させることなく、高性能の周辺駆
動回路用トランジスタを有する半導体装置を製造するこ
とができる。

【００２９】また本発明は、前記遮光性導電膜上に、絶
縁膜を形成する工程は、前記遮光性導電膜上に、下層絶
縁膜を形成する工程と、前記周辺駆動回路部となるべく
予め定められる部分の前記下層絶縁膜をエッチングによ
って除去する工程と、前記エッチング後の基板の表面に
上層絶縁膜を形成する工程とを含むことを特徴とする。

【００３０】本発明に従えば、前記遮光性導電膜上に、
絶縁膜を形成する工程は、前記遮光性導電膜上に、下層
絶縁膜を形成する工程と、前記周辺駆動回路部となるべ
く予め定められる部分の前記下層絶縁膜をエッチングに
よって除去する工程と、前記エッチング後の基板の表面
に上層絶縁膜を形成する工程とを含む。このことによっ
て、前記周辺駆動回路用トランジスタのチャネル領域と
前記周辺駆動回路部の遮光性導電膜との間に、前記画素
用トランジスタのチャネル領域と前記表示部の遮光性導
電膜との間に設けられる絶縁膜の膜厚ｄ２よりも薄い膜
厚ｄ１（ｄ１＜ｄ２）の絶縁膜を設けることができる。
電界の強さは距離の二乗に反比例するので、第２のゲー
ト電極として使用される前記周辺駆動回路部の遮光性導
電膜と前記周辺駆動回路用トランジスタのチャネル領域
との距離が近いほど、前記周辺駆動回路部の遮光性導電
膜が前記周辺駆動回路用トランジスタのチャネル領域に
付与する電界の強さは強くなる。前記周辺駆動回路部の
遮光性導電膜から前記周辺駆動回路用トランジスタのチ
ャネル領域に付与される電界の強さが強いと、前記周辺
駆動回路用トランジスタのチャネル領域を流れる電流
は、前記周辺駆動回路用トランジスタのオン／オフのス
イッチングに対して応答性よく増減するので、前記周辺
駆動回路部の遮光性導電膜のゲート電極としての効果が
高まる。一方、前記表示部の遮光性導電膜は導電性を有
するので、前記表示部の遮光性導電膜と前記画素用トラ
ンジスタのチャネル領域との距離が近すぎると、前記表
示部の遮光性導電膜と前記画素用トランジスタの半導体
層との間に寄生容量が発生することがある。前記表示部
の遮光性導電膜と前記画素用トランジスタの半導体層と
の間に寄生容量が発生すると、前記画素用トランジスタ
のオフ状態において、オフ電流が増大し、前記画素用ト
ランジスタによって与えられる前記画素電極の電位を保
持することが困難になる。したがって、前述のように、
前記周辺駆動回路用トランジスタのチャネル領域と前記
周辺駆動回路部の遮光性導電膜との間に、前記画素用ト
ランジスタのチャネル領域と前記表示部の遮光性導電膜
との間に設けられる絶縁膜の膜厚ｄ２よりも薄い膜厚ｄ
１（ｄ１＜ｄ２）の絶縁膜を設けることによって、前記
周辺駆動回路部の遮光性導電膜のゲート電極としての効
果を高めるとともに、前記表示部の遮光性導電膜と前記
画素用トランジスタの半導体層との間の寄生容量の発生
を防止し、前記画素用トランジスタのオフ時の前記画素
電極の電位の低下を防ぐことができる。

【００３１】

【発明の実施の形態】本発明の第１の実施形態である半
導体装置として、ドライバーモノリシック型アクティブ
マトリックス回路基板１を例示する。図１は、ドライバ
ーモノリシック型アクティブマトリックス回路基板１の
概略構成を示す断面図である。図１では、マトリックス
状に配列される複数の画素電極３９および各画素電極３
９に接続される複数の画素用薄膜トランジスタ（ＴＦ
Ｔ）４２を含む表示部１２の一部と、表示部１２の周辺
に設けられ周辺駆動回路用ＴＦＴ４１を含む周辺駆動回
路部１１の一部とを示す。また、周辺駆動回路用ＴＦＴ
４１として、金属−酸化物−半導体構造を有する電界効
果トランジスタ（Metal−Oxide−SemiconductorField E
ffect Transistor；略称：ＭＯＳ ＦＥＴ）のうち、キ
ャリアが伝導電子であるＮ型のＭＯＳ ＦＥＴ（以下、
「ＮＭＯＳ」と称する）を示す。

【００３２】図１に示すように、ドライバーモノリシッ
ク型アクティブマトリックス回路基板１には、石英基板
２１上に、第１の層間絶縁膜２４を介して、周辺駆動回
路用ＴＦＴ４１と画素用ＴＦＴ４２とが形成されてい
る。周辺駆動回路用ＴＦＴ４１および画素用ＴＦＴ４２
は、半導体層２５で形成されるチャネル領域２９ａ、ソ
ース領域２９ｂおよびドレイン領域２９ｃの上層側に、
第２の層間絶縁膜２６を介して、導電層が積層されて形
成されるゲート電極２８を備える。ゲート電極２８の上
層側には、第３の層間絶縁膜３０を介して、ソース電極
コンタクトホール３１によってソース領域２９ｂと電気
的に接続されるソース電極３３と、ドレイン電極コンタ
クトホール３２によってドレイン領域２９ｃと電気的に
接続されるドレイン電極３４とが形成されている。表示
部１２では、ソース電極３３およびドレイン電極３４の
上層側に第４の層間絶縁膜３５を介して上層遮光膜３６
が形成され、さらに上層遮光膜３６の上層側に第５の層
間絶縁膜３７を介して、画素電極コンタクトホール３８
の表面に形成された導電膜４０によってドレイン電極３
４と電気的に接続される画素電極３９が形成されてい
る。ここで、画素電極コンタクトホール３８の表面と
は、画素電極コンタクトホール３８に臨む第４の層間絶
縁膜３５および第５の層間絶縁膜３７の表面のことであ
る。また表示部１２には補助容量電極２８ａが形成され
ている。また半導体層２５の下層側には、第１の層間絶
縁膜２４を介して、周辺駆動回路部１１では下層導電膜
２３が形成され、表示部１２では遮光性導電膜である下
層遮光膜２２が形成されている。

【００３３】図２（ａ）は、図１に示すドライバーモノ
リシック型アクティブマトリックス回路基板１の周辺駆
動回路部１１にゲート電極２８までを形成した状態を、
矢符１３の方向から平面的に示す図である。なお、図２
（ａ）において、第１の層間絶縁膜２４および第２の層
間絶縁膜２６は、図が錯綜して理解が困難になるので記
載を省略する。図２（ｂ）は、図２（ａ）に示す周辺駆
動回路部１１の切断面線Ｉ−Ｉ′における断面構成を示
す断面図である。

【００３４】図２（ｂ）に示すように、下層導電膜２３
は、ゲート電極コンタクトホール２７を介して、周辺駆
動回路用ＴＦＴ４１のゲート電極２８と電気的に接続さ
れる。このことによって、下層導電膜２３と周辺駆動回
路用ＴＦＴ４１のゲート電極２８とを同じ電位にするこ
とができるので、下層導電膜２３を、周辺駆動回路用Ｔ
ＦＴ４１を流れる電流を制御する第２のゲート電極とし
て使用し、周辺駆動回路用ＴＦＴ４１をダブルゲート構
造とすることができる。

【００３５】一方、前述の図１４に示すドライバーモノ
リシック型アクティブマトリックス回路基板５の周辺駆
動回路用ＴＦＴ８１では、ゲート電極はゲート電極６８
のみである。ＴＦＴと呼ばれる素子は、ゲート電極に電
圧を印加し電界を発生させ、発生した電界の効果によっ
て、ソース領域とドレイン領域との間のチャネル領域を
通過する電流の流れを制御することによってオン／オフ
のスイッチングを行う素子である。前述の図１４に示す
ドライバーモノリシック型アクティブマトリックス回路
基板５の場合、ゲート電極６８に電圧を印加し、周辺駆
動回路用ＴＦＴ８１をオン状態にしたとき、周辺駆動回
路用ＴＦＴ８１のチャネル領域６５を通過する電流であ
るオン電流の大部分は、チャネル領域６５とゲート絶縁
膜６７との界面から数ｎｍ程度の深さの部分、すなわち
チャネル領域６５のゲート電極６８に臨む表面付近を通
過する。したがって、チャネル領域６５のうち、チャネ
ル領域６５とゲート絶縁膜６７との界面から大きく離れ
た部分、すなわちチャネル領域６５の透光性基板６１に
臨む表面付近はオン電流にはあまり寄与しない。

【００３６】本実施の形態によるドライバーモノリシッ
ク型アクティブマトリックス回路基板１では、前述のよ
うに、下層導電膜２３がゲート電極２８と電気的に接続
され、周辺駆動回路用ＴＦＴ４１がダブルゲート構造に
なっているので、チャネル領域２９ａのうち、ゲート電
極２８に臨む表面付近に加えて、下層導電膜２３に臨む
表面付近を、周辺駆動回路用ＴＦＴ４１をオン状態にし
たときに電流が通過する領域として利用することができ
るので、周辺駆動回路用ＴＦＴ４１に高い移動度および
高いオン特性を付与し、高性能の周辺駆動回路用ＴＦＴ
４１とすることができる。したがって、半導体装置に設
けられる周辺駆動回路部の縮小および周辺駆動回路の駆
動方式の改良が可能になる。このような半導体装置を用
いれば、液晶表示装置の小型化および表示品位の向上が
可能になるので、高機能のドライバーモノリシック型ア
クティブマトリックス液晶表示装置、特に高輝度で高精
細のプロジェクション装置用の液晶表示装置を実現し、
プロジェクション装置の小型化および高性能化を図るこ
とができる。

【００３７】また下層導電膜２３は、図１に示すよう
に、周辺駆動回路用ＴＦＴ４１のチャネル領域２９ａに
対応するように設けられ、また下層導電膜２３のチャネ
ル領域２９ａに臨む表面２３ａにチャネル領域２９ａを
投影するとき、チャネル領域２９ａの投影像は下層導電
膜２３の前記表面２３ａに包含される。このことによっ
て、前述のように第２のゲート電極として使用される下
層導電膜２３は、周辺駆動回路用ＴＦＴ４１のチャネル
領域２９ａのすべての領域に対して電界を付与すること
ができるので、下層導電膜２３のゲート電極としての効
果を高めることができる。

【００３８】また下層導電膜２３は、遮光性導電膜であ
り、表示部１２の下層遮光膜２２と同時に形成される。
このことによって、製造時の工程数を増加させることな
く、周辺駆動回路部１１に下層導電膜２３を設け、周辺
駆動回路用ＴＦＴ４１の性能を向上させることができ
る。したがって、周辺駆動回路部１１には、高移動度お
よび高オン特性を有する周辺駆動回路用ＴＦＴ４１を形
成し、表示部１２には、光によってオフ電流が増大する
ことの少ない画素用ＴＦＴ４２を形成することができ
る。

【００３９】また下層遮光膜２２は、画素用ＴＦＴ４２
のゲート電極２８と電気的に接続されないので、下層遮
光膜２２と画素用ＴＦＴ４２のゲート電極２８とを異な
る電位とすることができる。画素用ＴＦＴ４２では、周
辺駆動回路用ＴＦＴ４１と異なり、画素用ＴＦＴ４２の
オフ時の画素電極３９の電位の低下を防ぐ必要があるの
で、低オフ電流特性が最も重要である。下層遮光膜２２
と画素用ＴＦＴ４２のゲート電極２８とが電気的に接続
されて同じ電位になると、画素用ＴＦＴ４２のオフ状態
において、オフ電流が増大し、画素用ＴＦＴ４２によっ
て与えられる画素電極３９の電位を保持することが困難
になる。したがって、前述のように、下層遮光膜２２と
画素用ＴＦＴ４２のゲート電極２８とを異なる電位とす
ることによって、画素用ＴＦＴ４２のオフ時の画素電極
３９の電位の低下を防ぐことができ、このような半導体
装置を用いた液晶表示装置の表示品位を向上させること
ができる。また下層遮光膜２２は導電性を有するので、
下層遮光膜２２と画素用ＴＦＴ４２の半導体層２５との
間に寄生容量が発生し、オフ電流が増大することがあ
る。寄生容量の発生を防止するためにも下層遮光膜２２
と画素用ＴＦＴ４２のゲート電極２８とを異なる電位と
することが好ましい。

【００４０】以上のことから、周辺駆動回路部１１の遮
光性導電膜である下層導電膜２３は周辺駆動回路用ＴＦ
Ｔ４１のゲート電極２８と同じ電位にし、表示部１２の
遮光性導電膜である下層遮光膜２２は画素用ＴＦＴ４２
のゲート電極２８と異なる電位とすることが特に好まし
い。

【００４１】図１に示すドライバーモノリシック型アク
ティブマトリックス回路基板１の製造方法を説明する。
図３〜図９は、ドライバーモノリシック型アクティブマ
トリックス回路基板１の製造における各工程の状態を模
式的に示す図である。なお、図３〜図５および図７〜図
９は、図１と同様に、周辺駆動回路部１１の一部と表示
部１２の一部とを示す断面図である。

【００４２】図３は、石英基板２１上に、下層遮光膜２
２、下層導電膜２３および第１の層間絶縁膜２４を形成
した状態を示す図である。まず、石英基板２１上に、た
とえば、膜厚５０ｎｍ程度のpoly−Ｓｉ膜および膜厚１
００ｎｍ程度のケイ化タングステン（化学式：ＷＳｉ）
膜を連続して成膜し、導電性遮光膜であるＷＳｉ／poly
−Ｓｉの二層膜を形成する。形成したＷＳｉ／poly−Ｓ
ｉ二層膜をフォトリソグラフ法およびドライエッチング
によってパターニングすることによって、周辺駆動回路
部１１の下層導電膜２３と表示部１２の下層遮光膜２２
とを形成する。

【００４３】以上のようにすることによって、前述のよ
うに、周辺駆動回路部１１に設けられ周辺駆動回路用Ｔ
ＦＴ４１のゲート電極２８と電気的に接続される下層導
電膜２３を、画素用ＴＦＴ４２に入射する光を減少させ
オフ電流の増大を抑えるために表示部１２に設けられる
下層遮光膜２２と同時に形成することができる。したが
って、工程数を増加させることなく、高性能の周辺駆動
回路用ＴＦＴ４１を有するドライバーモノリシック型ア
クティブマトリックス回路基板１を製造することができ
る。

【００４４】次いで、下層遮光膜２２および下層導電膜
２３を形成した石英基板２１の表面全体に、たとえば二
酸化ケイ素（化学式：ＳｉＯ₂）膜を膜厚Ａが３８０ｎ
ｍ程度になるように成膜することによって、第１の層間
絶縁膜２４を形成する。周辺駆動回路部１１の下層導電
膜２３は、前述のようにゲート電極２８と同じ電圧を印
加され第２のゲート電極として使用されるので、第１の
層間絶縁膜２４は、周辺駆動回路部１１では下層導電膜
２３に対するゲート絶縁膜として機能する。

【００４５】図４は、第１の層間絶縁膜２４上に、半導
体層２５および第２の層間絶縁膜２６を形成した状態を
示す図である。第１の層間絶縁膜２４上に、たとえば、
非晶質Ｓｉ膜を膜厚が６０ｎｍ程度になるように形成
し、この非晶質Ｓｉ膜を結晶化させ結晶性Ｓｉ膜とする
ことによって、半導体層２５を形成する。この非晶質Ｓ
ｉ膜の結晶化の方法としては、６００℃程度の温度にて
結晶を成長させる方法、またはエキシマレーザを照射す
ることによって融解させた後、結晶化させる方法などを
用いることができる。形成した半導体層２５をフォトリ
ソグラフ法およびドライエッチングによって所定の形状
にパターニングする。

【００４６】半導体層２５のパターニング後の石英基板
２１の表面全体に、たとえば、ＳｉＯ₂膜を膜厚が６０
ｎｍ程度になるように形成した後、酸素原子が含まれる
雰囲気中にて９５０℃で加熱し結晶性Ｓｉ膜からなる半
導体層２５の一部を酸化させ、先に形成したＳｉＯ₂膜
の半導体層２５上の膜厚を８０ｎｍ程度に増加させるこ
とによって、半導体層２５上の膜厚Ｂが８０ｎｍ程度で
ある第２の層間絶縁膜２６を形成する。この酸化処理に
よって、半導体層２５および第２の層間絶縁膜２６の内
部の欠陥を減少させ、また半導体層２５と第２の層間絶
縁膜２６との界面の状態を良好にすることができるの
で、高信頼性、高移動度および高オン特性を有する周辺
駆動回路用ＴＦＴ４１および画素用ＴＦＴ４２を形成す
ることができる。

【００４７】図５は、ゲート電極コンタクトホール２
７、ゲート電極２８、補助容量電極２８ａ、チャネル領
域２９ａ、ソース領域２９ｂおよびドレイン領域２９ｃ
を形成した状態を示す図である。表示部１２の半導体層
２５に補助容量電極２８ａと電気的に接続され補助容量
電極２８ａに電位を与える領域を形成するために、フォ
トリソグラフ法によって、半導体層２５のうち少なくと
もチャネル領域２９ａとなるべく予め定められる部分の
第２の層間絶縁膜２６をレジストで覆った後、ソース領
域２９ｂおよびドレイン領域２９ｃとなるべく予め定め
られる部分に伝導電子の供給源となる５価の不純物、た
とえば２×１０¹⁵atoms/cm²程度の燐イオンを注入す
る。この燐イオンを注入した領域は、表示部１２では、
後にドレイン領域２９ｃの一部となり、補助容量電極２
８ａと電気的に接続され補助容量電極２８ａに電位を与
える領域として機能する。

【００４８】図６（ａ）は、周辺駆動回路部１１にゲー
ト電極コンタクトホール２７までを形成した状態を、図
５の矢符１４の方向から平面的に示す図である。なお、
図６（ａ）において、第１の層間絶縁膜２４および第２
の層間絶縁膜２６は、図が錯綜して理解が困難になるの
で記載を省略する。図６（ｂ）は、図６（ａ）に示す周
辺駆動回路部１１の切断面線ＩＩ−ＩＩ′における断面
構成を示す断面図である。図６（ｂ）に示すように、フ
ォトリソグラフ法およびドライエッチングによってゲー
ト電極コンタクトホール２７となるべく予め定められる
部分の第１の層間絶縁膜２４および第２の層間絶縁膜２
６を除去することによって、周辺駆動回路部１１に下層
導電膜２３に達するゲート電極コンタクトホール２７を
形成し下層導電膜２３の一部を露出させる。このエッチ
ングでは、表示部１２の第１の層間絶縁膜２４および第
２の層間絶縁膜２６は除去されない。

【００４９】エッチング後の石英基板２１の表面に、た
とえば、膜厚５０ｎｍ程度のpoly−Ｓｉ膜および膜厚１
００ｎｍ程度のＷＳｉ膜を連続して成膜し、導電層であ
るＷＳｉ／poly−Ｓｉの二層膜を形成する。形成したＷ
Ｓｉ／poly−Ｓｉ二層膜をフォトリソグラフ法およびド
ライエッチングによってパターニングすることによっ
て、ゲート電極２８および補助容量電極２８ａを形成す
る。このとき、周辺駆動回路部１１のゲート電極コンタ
クトホール２７の内部は、前述の図２（ｂ）に示すよう
に、導電材料であるＷＳｉおよびpoly−Ｓｉで充填さ
れ、この導電材料で充填されたゲート電極コンタクトホ
ール２７によってゲート電極２８と下層導電膜２３とが
電気的に接続される。したがって、周辺駆動回路部１１
の下層導電膜２３と周辺駆動回路用ＴＦＴ４１のゲート
電極２８とを同じ電位にすることができるので、前述の
ように、下層導電膜２３を第２のゲート電極として使用
し、周辺駆動回路用ＴＦＴ４１を上下にゲート電極を有
するダブルゲート構造とすることができる。一方、表示
部１２では、前述のように、画素用ＴＦＴ４２のオフ状
態における漏れ電流を低減するために、下層遮光膜２２
とゲート電極２８とを異なる電位とすることが好ましい
ので、下層遮光膜２２とゲート電極２８とは電気的に接
続されない。

【００５０】ゲート電極２８および補助容量電極２８ａ
をマスクとして、半導体層２５中に、伝導電子の供給源
となる５価の不純物、たとえば２×１０¹⁵atoms/cm²程
度の燐イオンを注入する。これによって、不純物が添加
されていないチャネル領域２９ａと、不純物が添加され
たソース領域２９ｂおよびドレイン領域２９ｃとを形成
する。

【００５１】図７は、第３の層間絶縁膜３０、ソース電
極コンタクトホール３１およびドレイン電極コンタクト
ホール３２を形成した状態を示す図である。チャネル領
域２９ａ、ソース領域２９ｂおよびドレイン領域２９ｃ
を形成した後の石英基板２１の表面全体に、たとえばＳ
ｉＯ₂膜を膜厚Ｃが６００ｎｍ程度になるように成膜す
ることによって、第３の層間絶縁膜３０を形成する。ソ
ース電極コンタクトホール３１およびドレイン電極コン
タクトホール３２となるべく予め定められる部分の第２
の層間絶縁膜２６および第３の層間絶縁膜３０を除去す
ることによって、ソース領域２９ｂに達するソース電極
コンタクトホール３１およびドレイン領域２９ｃに達す
るドレイン電極コンタクトホール３２を形成する。

【００５２】図８は、ソース電極３３、ドレイン電極３
４および第４の層間絶縁膜３５を形成した状態を示す図
である。ソース電極コンタクトホール３１およびドレイ
ン電極コンタクトホール３２を形成した後の石英基板２
１の表面全体に、たとえば、チタン（元素記号：Ｔｉ）
−タングステン（元素記号：Ｗ）合金（以下、「Ｔｉ
Ｗ」と略記する）膜、アルミニウム（元素記号：Ａｌ）
−シリコン合金（以下、「ＡｌＳｉ」と略記する）膜お
よびＴｉＷ膜の三層を連続して成膜することによって、
ＴｉＷ／ＡｌＳｉ／ＴｉＷの三層膜を形成する。形成し
たＴｉＷ／ＡｌＳｉ／ＴｉＷ三層膜をフォトリソグラフ
法およびドライエッチングによってパターニングするこ
とによって、ソース電極３３およびドレイン電極３４を
形成する。このとき、ソース電極コンタクトホール３１
およびドレイン電極コンタクトホール３２の内部は導電
材料であるＴｉＷおよびＡｌＳｉで充填される。この導
電材料で充填されたソース電極コンタクトホール３１お
よびドレイン電極コンタクトホール３２によって、ソー
ス電極３３とソース領域２９ｂおよびドレイン電極３４
とドレイン領域２９ｃがそれぞれ電気的に接続される。

【００５３】ソース電極３３およびドレイン電極３４を
形成した後の石英基板２１の表面全体に、たとえば窒化
シリコン膜を膜厚Ｄが２００ｎｍ程度になるように成膜
することによって、第４の層間絶縁膜３５を形成する。
次いで、９５０℃にて３０分間の熱処理を施す。この熱
処理は、ソース領域２９ｂおよびドレイン領域２９ｃに
含まれる不純物である燐イオンを活性化させるためと、
結晶性Ｓｉ膜からなる半導体層２５中に水素原子を導入
し膜質を向上させるためとに行う。

【００５４】図９は、上層遮光膜３６、第５の層間絶縁
膜３７、画素電極コンタクトホール３８および画素電極
３９を形成した状態を示す図である。第４の層間絶縁膜
３５上に、たとえばＴｉＷ膜を膜厚が１５０ｎｍ程度に
なるように成膜した後パターニングすることによって、
表示部１２に上層遮光膜３６を形成する。上層遮光膜３
６を形成した後の石英基板２１の表面全体に、たとえば
ＳｉＯ₂膜を成膜することによって、第５の層間絶縁膜
３７を形成する。画素電極コンタクトホール３８となる
べく予め定められる部分の第４の層間絶縁膜３５および
第５の層間絶縁膜３７を除去することによって、画素用
ＴＦＴ４２のドレイン電極３４に達する画素電極コンタ
クトホール３８を形成し、画素用ＴＦＴ４２のドレイン
電極３４の一部を露出させる。第５の層間絶縁膜３７の
表面全体と、画素電極コンタクトホール３８の表面、す
なわち画素電極コンタクトホール３８に臨む第４の層間
絶縁膜３５および第５の層間絶縁膜３７の表面とに、た
とえばインジウム−錫合金酸化物（Indium−Tin Oxid
e；略称：ＩＴＯ）を堆積することによって透光性を有
する導電膜４０を形成した後、フォトリソグラフ法およ
びドライエッチングを用いてパターニングすることによ
って、画素電極３９を形成する。このとき、画素電極コ
ンタクトホール３８の表面に形成された導電膜４０も除
去されずに残り、この画素電極コンタクトホール３８の
表面に形成された導電膜４０によって画素電極３９と画
素用ＴＦＴ４２のドレイン電極３４とが電気的に接続さ
れる。以上のようにして、ドライバーモノリシック型ア
クティブマトリックス回路基板１を得る。

【００５５】本発明の第２の実施形態である半導体装置
として、ドライバーモノリシック型アクティブマトリッ
クス回路基板２を例示する。図１０は、ドライバーモノ
リシック型アクティブマトリックス回路基板２の概略構
成を示す断面図である。図１０では、図１と同様に、周
辺駆動回路部１１の一部と表示部１２の一部とを示す。
また、周辺駆動回路用ＴＦＴ４１として、ＮＭＯＳを示
す。図１１（ａ）は、図１０に示すドライバーモノリシ
ック型アクティブマトリックス回路基板２の周辺駆動回
路部１１にゲート電極２８までを形成した状態を、矢符
１５の方向から平面的に示す図である。なお図１１
（ａ）において、第１の層間絶縁膜２４および第２の層
間絶縁膜２６は、図が錯綜して理解が困難になるので記
載を省略する。図１１（ｂ）は、図１１（ａ）に示す周
辺駆動回路部１１の切断面線ＩＩＩ−ＩＩＩ′における
断面構成を示す断面図である。本実施の形態のドライバ
ーモノリシック型アクティブマトリックス回路基板２
は、実施の第１形態のドライバーモノリシック型アクテ
ィブマトリックス回路基板１と類似し、対応する部分に
ついては同一の参照符号を付して説明を省略する。

【００５６】注目すべきは、周辺駆動回路用ＴＦＴ４１
の半導体層１２５が、チャネル領域２９ａと、チャネル
領域２９ａの両側に形成されチャネル領域２９ａに沿っ
て延びる不純物が添加されたソース領域２９ｂおよびド
レイン領域２９ｃと、チャネル領域２９ａとソース領域
２９ｂとの間およびチャネル領域２９ａとドレイン領域
２９ｃとの間に形成されソース領域２９ｂおよびドレイ
ン領域２９ｃよりも低濃度に不純物が添加された低濃度
不純物領域であるＬＤＤ（Lightly DopedDrain）領域２
９ｄとを有し、周辺駆動回路用ＴＦＴ４１がＬＤＤ構造
となっていることである。また、周辺駆動回路部１１の
下層導電膜２３が、周辺駆動回路用ＴＦＴ４１のチャネ
ル領域２９ａに対応するように設けられ、また下層導電
膜２３のチャネル領域２９ａに臨む表面２３ａにチャネ
ル領域２９ａとＬＤＤ領域２９ｄとを投影するとき、チ
ャネル領域２９ａおよび少なくともチャネル領域２９ａ
寄りのＬＤＤ領域２９ｄの端部の投影像が下層導電膜２
３の前記表面２３ａに包含されるように設けられること
である。

【００５７】このことによって、周辺駆動回路部１１の
下層導電膜２３の端部に対向する位置には、低濃度不純
物領域であるＬＤＤ領域２９ｄが配置されることにな
る。前述のように、下層導電膜２３に電圧を印加し第２
のゲート電極として使用する際、下層導電膜２３の端部
における電界は他の部分よりも強くなっている。この強
い電界が導電性の高いソース領域２９ｂおよびドレイン
領域２９ｃに付与されると、ホットキャリアが発生し、
周辺駆動回路用ＴＦＴ４１としての特性が劣化するけれ
ども、強い電界が導電性の低い低濃度不純物領域である
ＬＤＤ領域２９ｄに付与される場合、前述のソース領域
２９ｂおよびドレイン領域２９ｃに付与される場合に比
べて、ホットキャリアの発生が抑制される。したがっ
て、前述のように、周辺駆動回路部１１の下層導電膜２
３の端部に対向する位置に低濃度不純物領域であるＬＤ
Ｄ領域２９ｄが配置されるようにすることによって、ホ
ットキャリアの発生を抑制し、周辺駆動回路用ＴＦＴ４
１の特性の経時劣化を抑えることができる。

【００５８】図１０に示すドライバーモノリシック型ア
クティブマトリックス回路基板２の製造方法を説明す
る。本実施の形態のドライバーモノリシック型アクティ
ブマトリックス回路基板２の製造方法は、実施の第１形
態のドライバーモノリシック型アクティブマトリックス
回路基板１の製造方法と類似するので、同様の工程につ
いては説明を省略し、異なる工程、すなわち、図５およ
び図６に示す不純物の添加とゲート電極コンタクトホー
ル２７、ゲート電極２８および補助容量電極２８ａの形
成とを行う工程について以下に説明する。

【００５９】本実施の形態では、図５および図６に示す
不純物の添加とゲート電極コンタクトホール２７、ゲー
ト電極２８および補助容量電極２８ａの形成とを行う工
程において、表示部１２の半導体層２５に補助容量電極
２８ａと電気的に接続され補助容量電極２８ａに電位を
与える領域を形成するために不純物を添加する際には、
半導体層１２５および半導体層２５のチャネル領域２９
ａとなるべく予め定められる部分に加えて、低濃度不純
物領域であるＬＤＤ領域２９ｄとなるべく予め定められ
る部分の第２の層間絶縁膜２６をレジストで覆った後、
ソース領域２９ｂおよびドレイン領域２９ｃとなるべく
予め定められる部分に不純物、たとえば２×１０¹⁵atom
s/cm²程度の燐イオンを注入する。ＬＤＤ領域２９ｄと
なるべく予め定められる部分は、第２のゲート電極とし
て使用される周辺駆動回路部１１の下層導電膜２３の端
部に対向する位置にＬＤＤ領域２９ｄが配置されるよう
に定められる。

【００６０】次いで、実施の第１形態と同様にして、ゲ
ート電極コンタクトホール２７、ゲート電極２８および
補助容量電極２８ａを形成する。形成したゲート電極２
８および補助容量電極２８ａをマスクとして、半導体層
１２５および半導体層２５中に不純物を添加する際に
は、ソース領域２９ｂおよびドレイン領域２９ｃとなる
べく予め定められる部分に添加した不純物の濃度よりも
低い濃度の不純物を添加する。たとえば、前述のよう
に、ソース領域２９ｂおよびドレイン領域２９ｃとなる
べく予め定められる部分に２×１０¹⁵atoms/cm²程度の
燐イオンを注入した場合には、２×１０¹³atoms/cm²程
度の燐イオンを注入する。これによって、不純物が添加
されていないチャネル領域２９ａと、不純物が添加され
たソース領域２９ｂおよびドレイン領域２９ｃとに加え
て、ソース領域２９ｂおよびドレイン領域２９ｃよりも
低濃度に不純物が添加された低濃度不純物領域であるＬ
ＤＤ領域２９ｄを、半導体層１２５のチャネル領域２９
ａとソース領域２９ｂとの間およびチャネル領域２９ａ
とドレイン領域２９ｃとの間に形成することができる。

【００６１】以上に述べた工程以外は実施の第１形態と
同様にして、ＬＤＤ構造の周辺駆動回路用ＴＦＴ４１を
有するドライバーモノリシック型アクティブマトリック
ス回路基板２を得る。

【００６２】本発明の第３の実施形態である半導体装置
として、ドライバーモノリシック型アクティブマトリッ
クス回路基板３を例示する。図１２は、ドライバーモノ
リシック型アクティブマトリックス回路基板３の概略構
成を示す断面図である。図１２では、図１と同様に、周
辺駆動回路部１１の一部と表示部１２の一部とを示す。
また、周辺駆動回路用ＴＦＴ４１として、ＮＭＯＳを示
す。本実施の形態のドライバーモノリシック型アクティ
ブマトリックス回路基板３は、実施の第１形態のドライ
バーモノリシック型アクティブマトリックス回路基板１
と類似し、対応する部分については同一の参照符号を付
して説明を省略する。

【００６３】注目すべきは、画素用ＴＦＴ４２のチャネ
ル領域２９ａと表示部１２の遮光性導電膜である下層遮
光膜２２との間に設けられる第１の層間絶縁膜１２４が
画素下層絶縁膜１２４ａと上層絶縁膜１２４ｂとを含
み、周辺駆動回路用ＴＦＴ４１のチャネル領域２９ａと
下層導電膜２３との間に設けられ上層絶縁膜１２４ｂか
らなる第１の層間絶縁膜１２４の厚みｄ１が、画素用Ｔ
ＦＴ４２のチャネル領域２９ａと下層遮光膜２２との間
に設けられ画素下層絶縁膜１２４ａと上層絶縁膜１２４
ｂとからなる第１の層間絶縁膜１２４の厚みｄ２よりも
薄く（ｄ１＜ｄ２）なっていることである。

【００６４】電界の強さは距離の二乗に反比例するの
で、第２のゲート電極として使用される周辺駆動回路部
１１の下層導電膜２３と周辺駆動回路用ＴＦＴ４１のチ
ャネル領域２９ａとの距離が近いほど、下層導電膜２３
が周辺駆動回路用ＴＦＴ４１のチャネル領域２９ａに付
与する電界の強さは強くなる。下層導電膜２３から周辺
駆動回路用ＴＦＴ４１のチャネル領域２９ａに付与され
る電界の強さが強いと、周辺駆動回路用ＴＦＴ４１のチ
ャネル領域２９ａを流れる電流は、周辺駆動回路用ＴＦ
Ｔ４１のオン／オフのスイッチングに対して応答性よく
増減するので、下層導電膜２３のゲート電極としての効
果が高まる。一方、表示部１２の下層遮光膜２２は導電
性を有するので、下層遮光膜２２と画素用ＴＦＴ４２の
チャネル領域２９ａとの距離が近すぎると、下層遮光膜
２２と画素用ＴＦＴ４２の半導体層２５との間に寄生容
量が発生することがある。下層遮光膜２２と画素用ＴＦ
Ｔ４２の半導体層２５との間に寄生容量が発生すると、
画素用ＴＦＴ４２のオフ状態において、オフ電流が増大
し、画素用ＴＦＴ４２によって与えられる画素電極３９
の電位を保持することが困難になる。

【００６５】したがって、前述のように、周辺駆動回路
用ＴＦＴ４１のチャネル領域２９ａと下層導電膜２３と
の間に設けられる第１の層間絶縁膜１２４の膜厚ｄ１
を、画素用ＴＦＴ４２のチャネル領域２９ａと下層遮光
膜２２との間に設けられる第１の層間絶縁膜１２４の膜
厚ｄ２よりも薄く（ｄ１＜ｄ２）することによって、下
層導電膜２３のゲート電極としての効果を高めるととも
に、下層遮光膜２２と画素用ＴＦＴ４２の半導体層２５
との間の寄生容量の発生を防止し、画素用ＴＦＴ４２の
オフ時の画素電極３９の電位の低下を防ぐことができ
る。

【００６６】図１２に示すドライバーモノリシック型ア
クティブマトリックス回路基板３の製造方法を説明す
る。本実施の形態のドライバーモノリシック型アクティ
ブマトリックス回路基板３の製造方法は、実施の第１形
態のドライバーモノリシック型アクティブマトリックス
回路基板１の製造方法と類似するので、同様の工程につ
いては説明を省略し、異なる工程、すなわち、図３に示
す下層遮光膜２２、下層導電膜２３および第１の層間絶
縁膜２４を形成する工程について以下に説明する。

【００６７】本実施の形態では、まず、実施の第１形態
と同様にして、遮光性導電膜である下層遮光膜２２およ
び下層導電膜２３を形成する。次いで、実施の第１形態
では下層遮光膜２２および下層導電膜２３を形成した石
英基板２１の表面全体に第１の層間絶縁膜２４を形成す
るけれども、本実施の形態では画素下層絶縁膜１２４ａ
と上層絶縁膜１２４ｂとを含む第１の層間絶縁膜１２４
を形成する。

【００６８】第１の層間絶縁膜１２４は、以下のように
して形成する。まず、下層遮光膜２２および下層導電膜
２３を形成した後の石英基板２１の表面全体に、たとえ
ばＳｉＯ₂膜を膜厚ｄ３が２８０ｎｍ程度になるように
成膜することによって、画素下層絶縁膜１２４ａを形成
する。形成した画素下層絶縁膜１２４ａのうち、周辺駆
動回路部１１となるべく予め定められる部分の画素下層
絶縁膜１２４ａをフォトリソグラフ法およびドライエッ
チングによって除去する。次いで、エッチング後の石英
基板２１の表面全体に、たとえばＳｉＯ₂膜を膜厚ｄ１
が１００ｎｍ程度となるように成膜することによって、
上層絶縁膜１２４ｂを形成する。これによって、画素下
層絶縁膜１２４ａと上層絶縁膜１２４ｂとからなり、画
素用ＴＦＴ４２のチャネル領域２９ａと下層遮光膜２２
との間の膜厚ｄ２が、画素下層絶縁膜１２４ａの膜厚ｄ
３と上層絶縁膜１２４ｂの膜厚ｄ１との和（ｄ２＝ｄ３
＋ｄ１）である第１の層間絶縁膜１２４が形成される。

【００６９】以上のようにすることによって、周辺駆動
回路用ＴＦＴ４１のチャネル領域２９ａと下層導電膜２
３との間に、画素用ＴＦＴ４２のチャネル領域２９ａと
下層遮光膜２２との間に設けられる第１の層間絶縁膜１
２４の膜厚ｄ２よりも薄い膜厚ｄ１（ｄ１＜ｄ２）の第
１の層間絶縁膜１２４を設けることができる。

【００７０】以上に述べた工程以外は実施の第１形態と
同様にして、ドライバーモノリシック型アクティブマト
リックス回路基板３を得る。

【００７１】本発明の第４の実施形態である半導体装置
として、ドライバーモノリシック型アクティブマトリッ
クス回路基板４を例示する。図１３は、ドライバーモノ
リシック型アクティブマトリックス回路基板４の概略構
成を示す断面図である。図１３では、図１と同様に、周
辺駆動回路部１１の一部と表示部１２の一部とを示す。
また、周辺駆動回路用ＴＦＴ４１として、ＮＭＯＳを示
す。本実施の形態のドライバーモノリシック型アクティ
ブマトリックス回路基板４は、実施の第２形態のドライ
バーモノリシック型アクティブマトリックス回路基板２
と実施の第３形態のドライバーモノリシック型アクティ
ブマトリックス回路基板３とを組合せたものであり、対
応する部分については同一の参照符号を付して説明を省
略する。

【００７２】本実施の形態によるドライバーモノリシッ
ク型アクティブマトリックス回路基板４では、前述の実
施の第２形態のドライバーモノリシック型アクティブマ
トリックス回路基板２と同様に、半導体層１２５が、不
純物が添加されていないチャネル領域２９ａと、不純物
が添加されたソース領域２９ｂおよびドレイン領域２９
ｃと、ソース領域２９ｂおよびドレイン領域２９ｃより
も低濃度に不純物が添加された低濃度不純物領域である
ＬＤＤ領域２９ｄとを有し、周辺駆動回路部１１の下層
導電膜２３の端部に対向する位置には低濃度不純物領域
であるＬＤＤ領域２９ｄが配置される。このことによっ
て、ホットキャリアの発生を抑制し、周辺駆動回路用Ｔ
ＦＴ４１の特性の経時劣化を抑えることができる。

【００７３】また、前述の実施の第３形態のドライバー
モノリシック型アクティブマトリックス回路基板３と同
様に、周辺駆動回路用ＴＦＴ４１のチャネル領域２９ａ
と下層導電膜２３との間に設けられる第１の層間絶縁膜
１２４の膜厚ｄ１が、画素用ＴＦＴ４２のチャネル領域
２９ａと下層遮光膜２２との間に設けられる第１の層間
絶縁膜１２４の膜厚ｄ２よりも薄く（ｄ１＜ｄ２）なっ
ている。このことによって、下層導電膜２３のゲート電
極としての効果を高めるとともに、下層遮光膜２２と画
素用ＴＦＴ４２の半導体層２５との間の寄生容量の発生
を防止し、画素用ＴＦＴ４２のオフ時の画素電極３９の
電位の低下を防ぐことができる。

【００７４】図１３に示すドライバーモノリシック型ア
クティブマトリックス回路基板４は、前述の実施の第２
形態における不純物の添加とゲート電極コンタクトホー
ル２７、ゲート電極２８および補助容量電極２８ａの形
成とを行う工程と、実施の第３形態の下層遮光膜２２、
下層導電膜２３および第１の層間絶縁膜１２４を形成す
る工程とを組合せ、それ以外の工程は実施の第１形態と
同様にすることによって製造することができるので、製
造方法の詳細な説明は省略する。

【００７５】以上に述べた本発明の第１〜第４の実施の
形態の半導体装置は、本発明によって作製される半導体
装置の一例であり、半導体装置の各部に用いられる材
料、各部の膜厚および各部の形成方法はこれに限定され
るものではない。

【００７６】また本発明の第１〜第４の実施の形態で述
べたように、周辺駆動回路用ＴＦＴ４１としてキャリア
が伝導電子であるＮ型のＭＯＳ ＦＥＴを形成するため
に、半導体層２５または半導体層１２５に添加する不純
物として、伝導電子の供給源となる５価の不純物を用い
たけれども、これに限定されることなく、正孔の供給源
となる３価の不純物、たとえばホウ素またはガリウムな
どを用いることによって、キャリアが正孔であるＰ型の
ＭＯＳ ＦＥＴを形成してもよい。

【００７７】

【発明の効果】以上のように本発明によれば、チャネル
領域のうち、ゲート電極に臨む表面付近に加えて、導電
膜に臨む表面付近を、周辺駆動回路用トランジスタをオ
ン状態にしたときに電流が通過する領域として利用する
ことができるので、半導体装置に設けられる周辺駆動回
路用トランジスタに高い移動度および高いオン特性を付
与し、高性能の周辺駆動回路用トランジスタとすること
ができる。

【００７８】また本発明によれば、製造時の工程数を増
加させることなく、周辺駆動回路部に導電膜を設け、周
辺駆動回路用トランジスタの性能を向上させることがで
きる。

【００７９】また本発明によれば、表示部に設けられる
遮光性導電膜と画素用トランジスタのゲート電極とを異
なる電位とすることができるので、画素用トランジスタ
のオフ状態において画素電極の電位が低下することを防
ぐことができ、このような半導体装置を用いた液晶表示
装置の表示品位を向上させることができる。

【００８０】また本発明によれば、周辺駆動回路部の導
電膜のゲート電極としての効果を高めるとともに、表示
部の遮光性導電膜と画素用トランジスタの半導体層との
間の寄生容量の発生を防止し、画素用トランジスタのオ
フ時の画素電極の電位の低下を防ぐことができる。

【００８１】また本発明によれば、第２のゲート電極と
して使用される周辺駆動回路部の導電膜は、周辺駆動回
路用トランジスタのチャネル領域のすべての領域に対し
て電界を付与することができるので、周辺駆動回路部の
導電膜のゲート電極としての効果を高めることができ
る。

【００８２】また本発明によれば、周辺駆動回路部の導
電膜の端部に対向する位置には、低濃度不純物領域が配
置されるので、周辺駆動回路用トランジスタの特性の経
時劣化を抑えることができる。

【００８３】また本発明によれば、周辺駆動回路部に設
けられゲート電極と電気的に接続される遮光性導電膜
を、画素用トランジスタに入射する光を減少させオフ電
流の増大を抑えるために表示部に設けられる遮光性導電
膜と同時に形成することができるので、工程数を増加さ
せることなく、高性能の周辺駆動回路用トランジスタを
有する半導体装置を製造することができる。

【００８４】また本発明によれば、周辺駆動回路用トラ
ンジスタのチャネル領域と周辺駆動回路部の遮光性導電
膜との間に、画素用トランジスタのチャネル領域と表示
部の遮光性導電膜との間に設けられる絶縁膜の膜厚ｄ２
よりも薄い膜厚ｄ１（ｄ１＜ｄ２）の絶縁膜を設けるこ
とができるので、周辺駆動回路部の遮光性導電膜のゲー
ト電極としての効果を高めるとともに、表示部の遮光性
導電膜と画素用トランジスタの半導体層との間の寄生容
量の発生を防止し、画素用トランジスタのオフ時の画素
電極の電位の低下を防ぐことができる。

【図面の簡単な説明】

【図１】ドライバーモノリシック型アクティブマトリッ
クス回路基板１の概略構成を示す断面図である。

【図２】図１に示すドライバーモノリシック型アクティ
ブマトリックス回路基板１の周辺駆動回路部１１にゲー
ト電極２８までを形成した状態を示す図である。

【図３】石英基板２１上に、下層遮光膜２２、下層導電
膜２３および第１の層間絶縁膜２４を形成した状態を示
す図である。

【図４】第１の層間絶縁膜２４上に、半導体層２５およ
び第２の層間絶縁膜２６を形成した状態を示す図であ
る。

【図５】ゲート電極コンタクトホール２７、ゲート電極
２８、補助容量電極２８ａ、チャネル領域２９ａ、ソー
ス領域２９ｂおよびドレイン領域２９ｃを形成した状態
を示す図である。

【図６】周辺駆動回路部１１にゲート電極コンタクトホ
ール２７までを形成した状態を示す図である。

【図７】第３の層間絶縁膜３０、ソース電極コンタクト
ホール３１およびドレイン電極コンタクトホール３２を
形成した状態を示す図である。

【図８】ソース電極３３、ドレイン電極３４および第４
の層間絶縁膜３５を形成した状態を示す図である。

【図９】上層遮光膜３６、第５の層間絶縁膜３７、画素
電極コンタクトホール３８および画素電極３９を形成し
た状態を示す図である。

【図１０】ドライバーモノリシック型アクティブマトリ
ックス回路基板２の概略構成を示す断面図である。

【図１１】図１０に示すドライバーモノリシック型アク
ティブマトリックス回路基板２の周辺駆動回路部１１に
ゲート電極２８までを形成した状態を示す図である。

【図１２】ドライバーモノリシック型アクティブマトリ
ックス回路基板３の概略構成を示す断面図である。

【図１３】ドライバーモノリシック型アクティブマトリ
ックス回路基板４の概略構成を示す断面図である。

【図１４】ドライバーモノリシック型アクティブマトリ
ックス回路基板５の概略構成を示す断面図である。

【符号の説明】

１，２，３，４ ドライバーモノリシック型アクティブ
マトリックス回路基板 １１ 周辺駆動回路部 １２ 表示部 ２１ 石英基板 ２２ 下層遮光膜 ２３ 下層導電膜 ２４，１２４ 第１の層間絶縁膜 ２５，１２５ 半導体層 ２６ 第２の層間絶縁膜 ２７ ゲート電極コンタクトホール ２８ ゲート電極 ２８ａ 補助容量電極 ２９ａ チャネル領域 ２９ｂ ソース領域 ２９ｃ ドレイン領域 ２９ｄ ＬＤＤ領域 ３０ 第３の層間絶縁膜 ３１ ソース電極コンタクトホール ３２ ドレイン電極コンタクトホール ３３ ソース電極 ３４ ドレイン電極 ３５ 第４の層間絶縁膜 ３６ 上層遮光膜 ３７ 第５の層間絶縁膜 ３８ 画素電極コンタクトホール ３９ 画素電極 ４０ 導電膜 ４１ 周辺駆動回路用ＴＦＴ ４２ 画素用ＴＦＴ １２４ａ 画素下層絶縁膜 １２４ｂ 上層絶縁膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA59 JA24 JA40 JA44 JB54 JB57 MA27 MA30 NA22 PA06 PA09 RA05 5F110 AA01 AA07 BB02 CC02 DD03 DD13 EE05 EE09 EE14 EE30 FF02 FF09 FF23 GG02 GG13 GG25 HJ01 HJ13 HJ23 HL06 HL12 HM15 NN03 NN04 NN23 NN24 NN42 NN44 NN45 NN46 NN48 NN72 NN73 NN78 PP01 PP03 PP10 QQ24

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基板上に、マトリックス状に配列される
   複数の画素電極および各画素電極に接続される複数の画
   素用トランジスタを含む表示部と、前記表示部の周辺に
   設けられ周辺駆動回路用トランジスタを含む周辺駆動回
   路部とを有する半導体装置であって、 前記周辺駆動回路用トランジスタは、半導体層で形成さ
   れるチャネル領域の上層側に、絶縁膜を介して、導電層
   が積層されて形成されるゲート電極を備え、 前記周辺駆動回路部には、前記半導体層の下層側に、絶
   縁膜を介して導電膜が設けられ、 前記半導体層の下層側に設けられる導電膜は、前記ゲー
   ト電極と電気的に接続されることを特徴とする半導体装
   置。
2. 【請求項２】 前記画素用トランジスタは、半導体層で
   形成されるチャネル領域の上層側に、絶縁膜を介して、
   導電層が積層されて形成されるゲート電極を備え、 前記表示部には、前記半導体層の下層側に、絶縁膜を介
   して遮光性導電膜が設けられ、 前記周辺駆動回路部に設けられる導電膜は、遮光性導電
   膜であり、前記表示部に設けられる遮光性導電膜と同時
   に形成されることを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 前記表示部に設けられる遮光性導電膜
   は、前記画素用トランジスタのゲート電極と電気的に接
   続されないことを特徴とする請求項２記載の半導体装
   置。
4. 【請求項４】 前記周辺駆動回路用トランジスタのチャ
   ネル領域と前記周辺駆動回路部の導電膜との間に設けら
   れる絶縁膜の膜厚ｄ１は、前記画素用トランジスタのチ
   ャネル領域と前記表示部の遮光性導電膜との間に設けら
   れる絶縁膜の膜厚ｄ２よりも薄い（ｄ１＜ｄ２）ことを
   特徴とする請求項２または３記載の半導体装置。
5. 【請求項５】 前記周辺駆動回路部の導電膜は、 前記周辺駆動回路用トランジスタのチャネル領域に対応
   するように設けられ、また導電膜の前記チャネル領域に
   臨む表面に前記チャネル領域を投影するとき、チャネル
   領域の投影像が導電膜の前記表面に包含されるように設
   けられることを特徴とする請求項１〜４のいずれかに記
   載の半導体装置。
6. 【請求項６】 前記周辺駆動回路用トランジスタの半導
   体層は、 前記チャネル領域と、チャネル領域の両側に形成されチ
   ャネル領域に沿って延びる不純物が添加されたソース領
   域およびドレイン領域と、チャネル領域とソース領域と
   の間およびチャネル領域とドレイン領域との間に形成さ
   れソース領域およびドレイン領域よりも低濃度に不純物
   が添加された低濃度不純物領域とを有し、 前記周辺駆動回路部の導電膜は、 前記周辺駆動回路用トランジスタのチャネル領域に対応
   するように設けられ、また導電膜の前記チャネル領域に
   臨む表面に前記チャネル領域と低濃度不純物領域とを投
   影するとき、チャネル領域および少なくともチャネル領
   域寄りの低濃度不純物領域端部の投影像が導電膜の前記
   表面に包含されるように設けられることを特徴とする請
   求項１〜４のいずれかに記載の半導体装置。
7. 【請求項７】 基板上に、マトリックス状に配列される
   複数の画素電極および各画素電極に接続される複数の画
   素用トランジスタを含む表示部と、前記表示部の周辺に
   設けられ周辺駆動回路用トランジスタを含む周辺駆動回
   路部とを有する半導体装置の製造方法であって、 基板上に、遮光性導電膜を形成する工程と、 前記遮光性導電膜上に、絶縁膜を形成する工程と、 前記絶縁膜上に、チャネル領域となる半導体層と、絶縁
   膜と、ゲート電極となる導電層とを順次積層する工程
   と、 前記周辺駆動回路部となるべく予め定められる部分の前
   記遮光性導電膜と前記ゲート電極とを電気的に接続する
   工程とを含むことを特徴とする半導体装置の製造方法。
8. 【請求項８】 前記遮光性導電膜上に、絶縁膜を形成す
   る工程は、 前記遮光性導電膜上に、下層絶縁膜を形成する工程と、 前記周辺駆動回路部となるべく予め定められる部分の前
   記下層絶縁膜をエッチングによって除去する工程と、 前記エッチング後の基板の表面に上層絶縁膜を形成する
   工程とを含むことを特徴とする請求項７記載の半導体装
   置の製造方法。