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JP2003158091A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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Publication number
JP2003158091A
JP2003158091A JP2001354411A JP2001354411A JP2003158091A JP 2003158091 A JP2003158091 A JP 2003158091A JP 2001354411 A JP2001354411 A JP 2001354411A JP 2001354411 A JP2001354411 A JP 2001354411A JP 2003158091 A JP2003158091 A JP 2003158091A
Authority
JP
Japan
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film
semiconductor device
silicon region
metal
metal film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001354411A
Other languages
English (en)
Inventor
Kazuya Hisawa
和也 氷沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2001354411A priority Critical patent/JP2003158091A/ja
Priority to US10/283,189 priority patent/US6818554B2/en
Publication of JP2003158091A publication Critical patent/JP2003158091A/ja
Priority to US10/780,867 priority patent/US7202151B2/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H10D64/01308—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 シリサイド膜を薄くしても細線効果を抑える
ことが可能な半導体装置の製造方法，および，膜厚が薄
くかつ細線効果が抑えられたシリサイド膜を有する半導
体装置を提供する。 【解決手段】 ＳＯＩ基板全面に対してアルゴンイオン
を注入した後，基板を約３００℃に調整し，ロングスロ
ー・スパッタリング法を用いてチタン膜２１（膜厚１５
ｎｍ）を形成する。基板を大気に曝すことなく連続的に
チタン窒化膜２３（膜厚３０ｎｍ）を形成する。窒素雰
囲気中で１回目の熱処理（７５０℃）を行い，ゲート領
域，ソース領域，およびドレイン領域にそれぞれ自己整
合的にシリサイド膜３１，３２，３３（膜厚３０ｎｍ）
を形成する。チタン窒化膜と未反応のチタン膜を除去し
た後，２回目の熱処理（８５０℃）を行う。高抵抗の結
晶構造Ｃ４９を有するシリサイド膜３１，３２，３３
は，低抵抗の結晶構造Ｃ５４を有するシリサイド膜に相
転移する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体装置および
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年，半導体装置は，各種微細加工技術
の進歩によって飛躍的な高集積化を遂げている。ところ
が，設計ルールがサブミクロン以下の領域に入った今日
では，寄生抵抗の増大等が障害となり，回路パターンを
微細化しても一概に半導体装置の性能が向上するとは限
らなくなっている。そこで，微細化に伴って生じる問題
を解決するための新しい技術の研究開発が継続的に進め
られている。中でも，ゲート電極や不純物拡散層の抵抗
を低く抑えることが可能なサリサイド(SALICIDE:Self-A
ligned Silicide)プロセス技術には多くの関心が集まっ
ている。サリサイドプロセス技術およびこれに関連した
技術については，以下の文献に開示されている。
【０００３】文献１．特開平１０−３３５２６１号公報 文献２．特開２０００−８２８１１号公報 文献３．"Sub-Quarter Micron Titanium Salicide Tech
nology With In-Situ Silicidation Using High-Temper
ature Sputtering" NEC Corporation, 1995 Symposium
on VLSI Technology Digest of Technical Papers, p.5
7-58 文献４．"The Orientation of Blanket W-CVD on the u
nderlayer Ti/TiN studied by XRD" Toshiba Corporati
on Semiconductor Company, ADMETA2000:Asian Sessio
n, PS-210, p71-72.
【０００４】一方，シリコン基板の上に絶縁膜（シリコ
ン酸化膜）が存在し，さらにその上に薄いシリコン単結
晶層が存在していることを特徴とする「ＳＯＩ(Silicon
-On-Insulator)構造」の実用化が進んでいる。このシリ
コン単結晶層にトランジスタを形成することによって，
ソース・ドレイン領域の寄生容量が低減されるため，ト
ランジスタの低損失・高速動作が実現する。また，ＳＯ
Ｉ構造によれば，素子一つひとつを電気的に分離するこ
とが可能となるため，狭い間隔で素子を配置しても電流
リーク等の問題が生じなくなる。
【０００５】このように，サリサイドプロセスとＳＯＩ
構造は，今後一層の微細化が進む半導体装置において極
めて有効な技術であり，これらの組み合わせについての
研究も活発化している。
【０００６】完全空乏型ＳＯＩトランジスタの場合，ア
クティブ領域となるシリコン単結晶層は極めて薄く，５
０ｎｍ以下が一般的となっている。シリコン単結晶層の
表面に堆積させる金属膜（チタン膜等）の厚さが２５ｎ
ｍのとき，この金属膜に含まれる金属とシリコン単結晶
層に含まれるシリコンとの化学反応によってアクティブ
領域（ソース領域およびドレイン領域）に形成されるシ
リサイド膜の膜厚は５０ｎｍ程度となる。つまり，完全
空乏型ＳＯＩトランジスタでは，金属膜の厚さを正確に
調整して，シリサイド膜を薄く形成するようにしなけれ
ば，シリサイド膜がシリコン単結晶層の下に位置する絶
縁膜に接触することになる。この場合，シリサイド膜と
シリコン単結晶層との接触面積が小さくなり，これらの
間の接触抵抗が大きくなってしまう。加えて，シリコン
単結晶層に対して金属膜が厚すぎると，シリサイド膜を
形成するための化学反応において，シリコン単結晶層側
からのシリコンの供給が不足し，ドレイン領域およびソ
ース領域にボイドが生じてしまう。
【０００７】以上のように，完全空乏型ＳＯＩデバイス
のような薄いアクティブ領域を有する半導体装置または
ソース・ドレイン領域を浅くしなくてはならない微細な
半導体装置の製造にシリサイドプロセスを適用する場
合，金属膜を薄く堆積させて，薄いシリサイド膜を形成
する必要があった。
【０００８】
【発明が解決しようとする課題】しかしながら，従来の
サリサイドプロセスにおいて，シリサイド膜のパターン
幅が狭くなるとそのシート抵抗が上昇する，いわゆる細
線効果の存在が確認されており，しかも，シリサイド膜
が薄くなるとその細線効果が顕著となっていた。シリサ
イド膜が薄くなると顕在化するシート抵抗のパターン幅
依存性は，薄いアクティブ領域を有する半導体装置への
サリサイドプロセスの適用を阻害するものであった。
【０００９】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，シリサイド膜を薄くし
ても細線効果を抑えることが可能な半導体装置の製造方
法，および，膜厚が薄くかつ細線効果が抑えられたシリ
サイド膜を有する半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，シリサイド膜を有す
る半導体装置の製造方法が提供される。そして，この製
造方法は，シリコン領域に対して，イオンを注入し，シ
リコン領域の表面部をアモルファス化するイオン注入工
程と，シリコン領域を含む基板の温度を調節する基板温
度調節工程と，温度が調節され，かつ，アモルファス化
されたシリコン領域の上面に金属を堆積させ金属膜（膜
厚ｔ１）を形成する金属膜形成工程と，金属膜形成工程
に連続して，金属膜の上面に金属膜を雰囲気から保護す
るための保護膜（膜厚ｔ２，ｔ２＞ｔ１）を形成する保
護膜形成工程と，金属膜，保護膜，およびシリコン領域
に対して熱処理を施し，金属膜に含まれる金属とシリコ
ン領域に含まれるシリコンを反応させ，シリコン領域上
にシリサイド膜を形成する熱処理工程とを含むことを特
徴としている（請求項１）。かかる製造方法によれば，
シリサイド膜が薄い場合であっても，そのシリサイド膜
において細線効果が顕在化しなくなる。
【００１１】また，本発明の第２の観点によれば，シリ
コン領域の表面にシリサイド膜を備える半導体装置が提
供される（請求項１３）。そして，このシリサイド膜
は，次のようにして形成されたことを特徴としている。
すなわち，まず，シリコン領域にイオンを注入してシリ
コン領域の表面をアモルファス化し，シリコン領域を所
定温度に調節する。その後，シリコン領域に対して金属
膜（膜厚ｔ１）および金属膜を雰囲気から保護するため
の保護膜（膜厚ｔ２，ｔ２＞ｔ１）を連続的に形成し，
更に金属膜，保護膜，およびシリコン領域に対して熱処
理を施す。これによって，金属膜に含まれる金属とシリ
コン領域に含まれるシリコンが反応して，シリサイド膜
が形成される。このシリサイド膜は，シート抵抗値が小
さく，かつ，パターン幅依存性が小さいという特性を有
する。したがって，このシリサイド膜を備えた半導体装
置において，小型，低損失，および高速動作等の優れた
性能が得られる。
【００１２】イオン注入工程において，シリコン領域に
はアルゴンイオンが注入される（請求項２，１４）。ア
ルゴンイオンは，シリコン領域に注入されても，そこで
Ｐ型不純物またはＮ型不純物のいずれにもなり難い。し
たがって，シリコン領域の電気的な特性に大きな影響を
与えることなく，イオン注入の目的であるシリコン領域
表面部のアモルファス化が実現する。
【００１３】基板温度調節工程において，基板を２００
℃から４００℃までのいずれかの温度に調節した上で，
金属膜形成工程において，ロングスロー・スパッタリン
グ法またはコリメート・スパッタリング法を用いて金属
膜を形成する（請求項３，４，１５，１６）。これによ
って，良好な膜質を有する金属膜が得られる。
【００１４】金属膜を形成するための金属として，チタ
ン，コバルト，またはニッケルのいずれかを用いること
によって，シート抵抗値が小さく，かつ，パターン幅依
存性の小さいシリサイド膜が形成される（請求項５，１
７）。
【００１５】窒化チタンまたはタングステンを主成分と
した保護膜を形成することによって，金属膜を酸素等の
外部雰囲気から保護することが可能となる（請求項７，
１９）。
【００１６】金属膜の膜厚ｔ１を１５ｎｍ以下に調整す
ることによって，極めて薄い膜厚（３０ｎｍ以下）のシ
リサイド膜を形成することが可能となる（請求項８，２
０）。また，金属膜を外部雰囲気から保護するため，保
護膜の膜厚ｔ２は３０ｎｍ以上に調整される（請求項
９，２１）。
【００１７】ソース領域およびドレイン領域を，シリコ
ン領域に含めることによって，ソース領域およびドレイ
ン領域それぞれにシート抵抗値が小さく，かつ，パター
ン幅依存性の小さいシリサイド膜が形成されることにな
る（請求項１０，２２）。
【００１８】基板がＳＯＩ構造を有し，シリコン領域が
絶縁膜上に形成されたシリコン単結晶層である場合で
も，各領域にシート抵抗値が小さく，かつ，パターン幅
依存性の小さいシリサイド膜が形成される（請求項１
１，２３）。
【００１９】金属膜を形成するための成膜装置内に半導
体装置がロードされてから金属膜形成工程が実施される
までの間，シリコン領域の表面を含む露出面を削るエッ
チング工程を行わないことが好ましい（請求項１２）。
このエッチング工程を実施すると，エッチングによって
削りとられた物質が成膜装置内の雰囲気を汚染し，金属
膜の形成に悪影響を及ぼすおそれがあるためである。
【００２０】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体装置およびその製造方法の好適な
実施の形態について詳細に説明する。なお，以下の説明
および添付された図面において，略同一の機能および構
成を有する要素については，同一符号を付することによ
って重複説明を省略する。
【００２１】まず，シリサイド膜を有するトランジスタ
の基本構成，および，そのトランジスタをバルクウェハ
に形成する場合の基本的な製造方法について，図１〜図
５を用いて説明する。
【００２２】［工程０−１］シリコン基板１上に素子分
離膜７，ゲート酸化膜９，ゲート電極１１，およびサイ
ドウォール１３を形成する（図１）。例えば，素子分離
膜７はシリコン酸化膜（膜厚４００ｎｍ）を，ゲート酸
化膜９はシリコン酸化膜（膜厚１０ｎｍ）を，そしてゲ
ート電極１１はポリシリコン膜（膜厚２００ｎｍ）をそ
れぞれパターニングすることによって形成される。次
に，図示は省略するが，Ｐ型あるいはＮ型のイオンを注
入することによって，ゲート電極の低抵抗化とソース・
ドレイン領域の形成を行う。続いて，シリコン基板１全
面に対してヒ素イオンを注入する（イオン・インプラン
テーション）。イオン注入の条件は，例えば，エネルギ
ー３０ｋｅＶ，ドーズ量３×１０１４ｃｍ−２とする。
これによって，シリコン基板１について，その露出面か
ら所定深さまでの領域がアモルファス化される。
【００２３】［工程０−２］金属膜を形成する。ここで
は，金属としてチタンを堆積させてチタン膜１２１（膜
厚３０ｎｍ）を形成する（図２）。
【００２４】［工程０−３］窒素雰囲気中で１回目の熱
処理（７５０℃）を行う。これによって，チタン膜１２
１中のチタンと，ゲート電極１１中およびシリコン基板
１中のシリコンが反応し，ゲート領域，ソース領域，お
よびドレイン領域にそれぞれ自己整合的にシリサイド膜
１３１，１３２，１３３（膜厚６０ｎｍ）が形成される
（図３）。これらシリサイド膜１３１，１３２，１３３
は，高抵抗の結晶構造Ｃ４９を有する。
【００２５】［工程０−４］アンモニア水と過酸化水素
水の混合液によって未反応のチタン膜１２１を除去する
（図４）。
【００２６】［工程０−５］２回目の熱処理（８５０
℃）を行う。これによって，高抵抗の結晶構造Ｃ４９を
有するシリサイド膜１３１，１３２，１３３はそれぞ
れ，低抵抗の結晶構造Ｃ５４を有するシリサイド膜１４
１，１４２，１４３に相転移する（図５）。
【００２７】［工程０−６］以降，絶縁膜，コンタクト
ホール，金属配線等を形成することによってＭＯＳトラ
ンジスタが完成する。
【００２８】以上のように工程０−１〜０−６によれ
ば，ゲート領域，ソース領域，およびドレイン領域に低
抵抗のシリサイド膜１４１，１４２，１４３が形成され
る。これらシリサイド膜１４１，１４２，１４３は，シ
ート抵抗に関してパターン幅依存性が小さく，トランジ
スタの小型化，高速化に寄与するものである。ただし，
膜厚が６０ｎｍであるため，シリサイド膜１４１，１４
２，１４３をそのままの膜厚で完全空乏型ＳＯＩトラン
ジスタに適用することはできない。上述のように，完全
空乏型ＳＯＩトランジスタの場合，アクティブ領域の厚
さが５０ｎｍ以下となるため，ソース領域およびドレイ
ン領域に形成されるシリサイド膜１４２，１４３の膜厚
は，アクティブ領域よりも薄い５０ｎｍ以下でなければ
ならない。
【００２９】工程０−２においてチタン膜１２１を薄く
形成すれば，その厚みに応じてシリサイド膜１４２，１
４３も薄くなるが，単純にチタン膜１２１を薄く形成す
るだけでは，シリサイド膜１４２，１４３において細線
効果が顕在化してしまう。本発明によれば，薄い膜厚で
ありながらシート抵抗のパターン幅依存性が小さいシリ
サイド膜を形成することが可能となる。また，膜厚が薄
くかつ細線効果が抑えられたシリサイド膜を有する半導
体装置が提供される。
【００３０】本発明の実施の形態にかかる半導体装置と
しての完全空乏型ＳＯＩトランジスタおよびその製造方
法について，図６〜図１４を用いて説明する。
【００３１】［工程１−１］シリコン基板１，シリコン
酸化膜３，およびシリコン単結晶層５から成るいわゆる
ＳＯＩ基板を用意する。そして，シリコン単結晶層５上
に素子分離膜７，ゲート酸化膜９，ゲート電極１１，お
よびサイドウォール１３を形成する（図６）。例えば，
素子分離膜７はシリコン酸化膜（膜厚１００ｎｍ）を，
ゲート酸化膜９はシリコン酸化膜（膜厚１０ｎｍ）を，
そしてゲート電極１１はポリシリコン膜（膜厚２００ｎ
ｍ）をそれぞれパターニングすることによって形成され
る。次に，図示は省略するが，Ｐ型あるいはＮ型のイオ
ンを注入することによって，ゲート電極の低抵抗化とソ
ース・ドレイン領域の形成を行う。続いて，ＳＯＩ基板
全面に対してヒ素イオンを注入する（イオン・インプラ
ンテーション）。イオン注入の条件は，例えば，エネル
ギー３０ｋｅＶ，ドーズ量３×１０ １４ｃｍ−２とす
る。これによって，シリコン単結晶層５について，その
露出面から所定深さまでの領域がアモルファス化され
る。
【００３２】［工程１−２］チタンを堆積させてチタン
膜２１（膜厚１５ｎｍ）を形成する（図７）。
【００３３】従来，チタン膜２１を形成する直前に，シ
リコン単結晶層５およびゲート電極１１の表層部をドラ
イエッチング（スパッタエッチング）法によって除去す
る工程が実施されていた。このドライエッチング工程
は，シリコン単結晶層５やゲート電極１１の表面の汚れ
除去を目的として行われていたものである。しかし，実
際には不純物が存在してもその量は極微量である上，逆
にこの工程を行うことによって，素子分離領域７等から
酸素が飛び出し雰囲気が汚染され，チタン膜２１の膜質
が劣化するおそれもある。したがって，ここではドライ
エッチング工程を敢えて実施しない。
【００３４】チタン膜２１の膜厚は，アクティブ領域の
厚さすなわちシリコン単結晶層５の厚さに応じて設定さ
れる。一般的に，完全空乏型ＳＯＩトランジスタにおけ
るアクティブ領域の厚さは５０ｎｍ以下であり，アクテ
ィブ領域に形成されるシリサイド膜の厚さはそれ以下で
なければならない。シリサイド膜の膜厚は，チタン膜２
１の膜厚の約２．５倍となることから，ここでは製造誤
差等を勘案して，チタン膜２１の膜厚を１５ｎｍに調整
する。
【００３５】チタン膜２１の成膜には，コリメート(Col
limate)・スパッタリング法またはロングスロー(Long T
hrow)・スパッタリング法を用いる。これらのスパッタ
リング法によれば，金属ターゲットからスパッタされた
金属において高い直進性が得られる。
【００３６】図１１に示すように，コリメート・スパッ
タリング法は，金属ターゲットとウェハの間にコリメー
ト板が配置されることを特徴としている。このコリメー
ト板によって，スパッタされた金属粒子のうちウェハ表
面への入射角が小さな金属粒子のみがウェハ表面に到達
することになる。
【００３７】一方の，ロングスロー・スパッタリング法
は，一般的なスパッタリング法に比べて，金属ターゲッ
トとウェハとの間隔が広い点に特徴がある。例えば，一
般的なスパッタリング法では，金属ターゲットとウェハ
との距離が６０ｍｍに調整されているのに対して，ロン
グスロー・スパッタリング法の場合，３４０ｍｍに調整
される。さらに，スパッタされた金属粒子の直進性をよ
り高めるため，一般的なスパッタリングの場合に比べて
チャンバ内の真空度が高く調整される。このロングスロ
ー・スパッタリング法によれば，スパッタされた金属粒
子のうち，大きな斜め方向成分を有する金属粒子（ウェ
ハに対する入射角がθよりも大きい金属粒子）は，ウェ
ハに付着しなくなる。また，高い真空度によって，スパ
ッタされた金属粒子の平均自由行路が長くなり，金属粒
子の散乱が抑制される。
【００３８】そして，コリメート・スパッタリング法ま
たはロングスロー・スパッタリング法によるチタン膜２
１の成膜中，ＳＯＩ基板は約３００℃に調整されてい
る。
【００３９】ここで，室温，２００℃，３００℃，４０
０℃に調整された基板に対してロングスロー・スパッタ
リング法を用いて形成されたチタン膜のＸ線回折結果を
図１２に示す。この測定結果から明らかなように，３０
０℃までは基板温度の上昇とともにチタン（２００）面
の配向が強くなり，４００℃では（２００）面の配向が
弱まっている。つまり，基板温度２００℃から４００℃
までの条件下で形成されたチタン膜は，その温度範囲以
下または以上の条件下で形成されたチタン膜とは異なる
結晶構造を有すると言える。
【００４０】チタン膜２１を形成した後，ＳＯＩ基板を
大気に曝すことなく連続的にチタン窒化膜２３（膜厚３
０ｎｍ）を形成する。チタン膜２１は酸化し易い性質を
有しているが，チタン膜２１が形成された後その上面を
完全に覆うチタン窒化膜（保護膜）２３が連続的に形成
されるため，酸化による膜質劣化が防止される。このよ
うに，チタン窒化膜２３は，酸素雰囲気からチタン膜２
１を遮蔽する役割を果たすものであり，その膜厚も重要
な意味を持つ。
【００４１】上述のように，薄いシリサイド膜を得るた
めにはチタン膜２１を薄く形成する必要がある。ところ
が，チタン膜２１が膜厚１５ｎｍと極端に薄い場合，チ
タン窒化膜２３をそれよりも厚く形成しなければ酸素が
チタン窒化膜２３を通過しチタン膜２１に達するおそれ
がある。本発明は，シリサイド膜が極めて薄い場合であ
っても，シリサイド膜において所定の特性が得られるよ
うに案出されたものである。保護膜（チタン窒化膜）が
備えるべき酸化防止機能を考慮すれば，保護膜は金属膜
（チタン膜）よりも厚く，しかも３０ｎｍ以上の膜厚と
なるように形成されることが好ましい。
【００４２】［工程１−３］窒素雰囲気中で１回目の熱
処理（７５０℃）を行う。これによって，チタン膜２１
中のチタンと，ゲート電極１１中およびシリコン単結晶
層５中のシリコンが反応し，ゲート領域，ソース領域，
およびドレイン領域にそれぞれ自己整合的にシリサイド
膜３１，３２，３３（膜厚３０ｎｍ）が形成される（図
８）。これらシリサイド膜３１，３２，３３は，高抵抗
の結晶構造Ｃ４９を有する。
【００４３】［工程１−４］アンモニア水と過酸化水素
水の混合液によってチタン窒化膜２３と未反応のチタン
膜２１を除去する（図９）。
【００４４】［工程１−５］２回目の熱処理（８５０
℃）を行う。これによって，高抵抗の結晶構造Ｃ４９を
有するシリサイド膜３１，３２，３３はそれぞれ，低抵
抗の結晶構造Ｃ５４を有するシリサイド膜４１，４２，
４３に相転移する（図１０）。ソース領域およびドレイ
ン領域に形成されたシリサイド膜４２，４３の膜厚は，
３０ｎｍであるため，シリコン単結晶層５の厚さが５０
ｎｍであっても，シリサイド膜４２，４３の底部がシリ
コン酸化膜３の上面に接することはない。
【００４５】［工程１−６］以降，絶縁膜，コンタクト
ホール，金属配線等を形成することによってＭＯＳトラ
ンジスタが完成する。
【００４６】以上の工程１−１〜１−６によれば，ゲー
ト領域，ソース領域，およびドレイン領域に低抵抗のシ
リサイド膜４１，４２，４３が形成される。これらシリ
サイド膜４１，４２，４３は，膜厚が３０ｎｍと薄いに
も関わらず，図１３に示すようにシート抵抗１０Ω／s
q.を示している（●）。しかも，シリサイド膜４１，４
２，４３のシート抵抗は，パターン幅が変化してもほぼ
一定である（パターン幅依存性が極めて小さい）。した
がって，本発明の実施の形態にかかる半導体装置の製造
方法によれば，完全空乏型ＳＯＩデバイスに対してもサ
リサイドプロセスを適用することが可能となる。なお，
参考として，従来技術によって形成されたシリサイド膜
（膜厚３０ｎｍ）の特性曲線を図１３に示す（△）。従
来技術によれば，シート抵抗が１００Ω／sq.を大きく
上回っており，シリサイド膜が実用レベルにないことが
分かる。
【００４７】ところで，工程１−１においてＳＯＩ基板
全面に注入するイオンとして，ヒ素イオンに代えてアル
ゴンイオンを採用することも可能である。アルゴンイオ
ンを選択した場合，イオン注入の条件は，例えば，エネ
ルギー１５ｋｅＶ，ドーズ量５×１０１４ｃｍ−２とす
る。これによって，シリコン単結晶層５について，その
露出面から所定深さまでの領域がアモルファス化され
る。
【００４８】ヒ素イオンに代えてアルゴンイオンを用い
た場合の利点は次の通りである。ヒ素イオンは，シリコ
ン単結晶層５に注入されるとＮ型不純物となる。Ｎチャ
ネル型トランジスタを形成する場合には特に問題とはな
らないが，Ｐチャネル型トランジスタを形成する場合，
不純物拡散層（ソース領域，ドレイン領域）にＮ型不純
物が存在していては，不純物拡散層の抵抗値が大きくな
ってしまい，トランジスタの特性上好ましくない。この
点，アルゴンイオンは，シリコン単結晶層５に注入され
てもＰ型不純物またはＮ型不純物のいずれにもなり難
い。したがって，シリコン単結晶層５に注入するイオン
としてアルゴンを選択すれば，Ｐチャネル型トランジス
タおよびＮチャネル型トランジスタのいずれを製造する
場合であっても，不純物拡散層の抵抗値が増大すること
はない。この結果，トランジスタの低損失・高速動作が
実現する。
【００４９】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【００５０】例えば，チタンによって金属膜（チタン膜
２１）を形成する場合に即して本発明の実施の形態を説
明したが，この他，コバルトやニッケルを用いて金属膜
を形成してもよい。また，金属膜の酸化を防止する保護
膜として，チタン窒化膜２３の他，タングステン膜を用
いてもよい。
【００５１】
【発明の効果】以上説明したように，本発明にかかる半
導体装置の製造方法によれば，膜厚が薄くても細線効果
が抑えられたシリサイド膜を形成することが可能とな
る。また，本発明にかかる半導体装置によれば，高集積
化，動作損失の低減，および動作速度の向上等の性能向
上が実現する。
【図面の簡単な説明】
【図１】シリサイド膜を有するトランジスタの基本的な
製造方法を示す断面図（１）である。
【図２】シリサイド膜を有するトランジスタの基本的な
製造方法を示す断面図（２）である。
【図３】シリサイド膜を有するトランジスタの基本的な
製造方法を示す断面図（３）である。
【図４】シリサイド膜を有するトランジスタの基本的な
製造方法を示す断面図（４）である。
【図５】シリサイド膜を有するトランジスタの基本的な
製造方法を示す断面図（５）である。
【図６】本発明の実施の形態にかかるシリサイド膜を有
するトランジスタの製造方法を示す断面図（１）であ
る。
【図７】本発明の実施の形態にかかるシリサイド膜を有
するトランジスタの製造方法を示す断面図（２）であ
る。
【図８】本発明の実施の形態にかかるシリサイド膜を有
するトランジスタの製造方法を示す断面図（３）であ
る。
【図９】本発明の実施の形態にかかるシリサイド膜を有
するトランジスタの製造方法を示す断面図（４）であ
る。
【図１０】本発明の実施の形態にかかるシリサイド膜を
有するトランジスタの製造方法を示す断面図（５）であ
る。
【図１１】各種スパッタリング方法の相違点を説明する
ための模式図である。
【図１２】チタン膜のＸ線回折結果を示す特性曲線図で
ある。
【図１３】シリサイド膜のシート抵抗のパターン幅依存
性を示す特性曲線図である。
【図１４】本発明の他の実施の形態にかかるシリサイド
膜を有するトランジスタの製造方法を示す断面図であ
る。
【符号の説明】
１：シリコン基板 ３：シリコン酸化膜 ５：シリコン単結晶層 ７：素子分離膜 ９：ゲート酸化膜 １１：ゲート電極 １３：サイドウォール ２１：チタン膜 ２３：チタン窒化膜 ３１，３２，３３：シリサイド膜 ４１，４２，４３：シリサイド膜
フロントページの続き Ｆターム(参考） 4M104 AA01 AA09 BB01 BB20 BB21 BB25 CC01 DD02 DD26 DD37 DD78 DD84 GG09 HH15 5F033 GG03 HH04 HH25 HH27 KK01 KK25 PP15 PP21 PP22 QQ58 QQ61 QQ65 QQ70 QQ73 WW02 WW03 XX10 5F110 AA03 AA04 AA09 CC02 DD05 DD13 EE05 EE09 EE14 EE31 EE44 EE50 FF02 GG02 GG12 GG25 HJ13 HK05 HK25 HK26 HK27 HK33 HK39 HK40 HK50 NN62 QQ08 QQ09 QQ11

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 シリコン領域に対して，イオンを注入
    し，前記シリコン領域の表面部をアモルファス化するイ
    オン注入工程と，前記シリコン領域を含む基板の温度を
    調節する基板温度調節工程と，温度が調節され，かつ，
    アモルファス化された前記シリコン領域の上面に金属を
    堆積させ金属膜（膜厚ｔ１）を形成する金属膜形成工程
    と，前記金属膜形成工程に連続して，前記金属膜の上面
    に前記金属膜を雰囲気から保護するための保護膜（膜厚
    ｔ２，ｔ２＞ｔ１）を形成する保護膜形成工程と，前記
    金属膜，前記保護膜，および前記シリコン領域に対して
    熱処理を施し，前記金属膜に含まれる前記金属と前記シ
    リコン領域に含まれるシリコンを反応させ，前記シリコ
    ン領域上にシリサイド膜を形成する熱処理工程と，を含
    むことを特徴とする，半導体装置の製造方法。
  2. 【請求項２】 前記イオン注入工程において，前記シリ
    コン領域に注入される前記イオンは，アルゴンイオンで
    あることを特徴とする，請求項１に記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記基板温度調節工程において，前記基
    板は，２００℃から４００℃までのいずれかの温度に調
    節されることを特徴とする，請求項１または２に記載の
    半導体装置の製造方法。
  4. 【請求項４】 前記金属膜形成工程において，前記金属
    膜は，ロングスロー・スパッタリング法またはコリメー
    ト・スパッタリング法によって形成されることを特徴と
    する，請求項１，２，または３に記載の半導体装置の製
    造方法。
  5. 【請求項５】 前記金属は，チタン，コバルト，または
    ニッケルであることを特徴とする，請求項１，２，３，
    または４に記載の半導体装置の製造方法。
  6. 【請求項６】 前記シリコン領域の厚みは，前記金属膜
    よりも厚いことを特徴とする，請求項１，２，３，４，
    または５に記載の半導体装置の製造方法。
  7. 【請求項７】 前記保護膜は，窒化チタンまたはタング
    ステンを主成分とすることを特徴とする，請求項１，
    ２，３，４，５，または６に記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記金属膜の膜厚ｔ１は，１５ｎｍ以下
    であることを特徴とする，請求項１，２，３，４，５，
    ６，または７に記載の半導体装置の製造方法。
  9. 【請求項９】 前記保護膜の膜厚ｔ２は，３０ｎｍ以上
    であることを特徴とする，請求項１，２，３，４，５，
    ６，７，または８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記シリコン領域にはソース領域およ
    びドレイン領域が含まれ，前記シリコン領域上にはゲー
    ト電極が備えられることを特徴とする，請求項１，２，
    ３，４，５，６，７，８，または９に記載の半導体装置
    の製造方法。
  11. 【請求項１１】 前記基板はＳＯＩ構造を有し，前記シ
    リコン領域は，絶縁膜上に形成されたシリコン単結晶層
    であることを特徴とする，請求項１，２，３，４，５，
    ６，７，８，９，または１０に記載の半導体装置の製造
    方法。
  12. 【請求項１２】 前記金属膜を形成するための成膜装置
    内に前記半導体装置がロードされてから前記金属膜形成
    工程が実施されるまでの間，前記シリコン領域の表面を
    含む露出面を削るエッチング工程を行わないことを特徴
    とする，請求項１，２，３，４，５，６，７，８，９，
    １０，または１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 シリコン領域の表面にシリサイド膜を
    備える半導体装置であって，前記シリサイド膜は，前記
    シリコン領域にイオンを注入して前記シリコン領域の表
    面をアモルファス化し，前記シリコン領域を所定温度に
    調節した後に，前記シリコン領域に対して金属膜（膜厚
    ｔ１）および前記金属膜を雰囲気から保護するための保
    護膜（膜厚ｔ２，ｔ２＞ｔ１）を連続的に形成し，更に
    前記金属膜，前記保護膜，および前記シリコン領域に対
    して熱処理を施し，前記金属膜に含まれる金属と前記シ
    リコン領域に含まれるシリコンを反応させることによっ
    て形成されたものであることを特徴とする，半導体装
    置。
  14. 【請求項１４】 前記シリコン領域に注入されるイオン
    は，アルゴンイオンであることを特徴とする，請求項１
    ３に記載の半導体装置。
  15. 【請求項１５】 前記金属膜を形成するときに調節され
    る前記シリコン領域の温度は，２００℃から４００℃ま
    でのいずれかであることを特徴とする，請求項１３また
    は１４に記載の半導体装置。
  16. 【請求項１６】 前記金属膜は，ロングスロー・スパッ
    タリング法またはコリメート・スパッタリング法によっ
    て形成されたものであることを特徴とする，請求項１
    ３，１４，または１５に記載の半導体装置。
  17. 【請求項１７】 前記金属は，チタン，コバルト，また
    はニッケルであることを特徴とする，請求項１３，１
    ４，１５，または１６に記載の半導体装置。
  18. 【請求項１８】 前記シリコン領域の厚みは，前記金属
    膜よりも厚いことを特徴とする，請求項１３，１４，１
    ５，１６，または１７に記載の半導体装置。
  19. 【請求項１９】 前記保護膜は，窒化チタンまたはタン
    グステンを主成分とすることを特徴とする，請求項１
    ３，１４，１５，１６，１７，または１８に記載の半導
    体装置。
  20. 【請求項２０】 前記金属膜の膜厚ｔ１は，１５ｎｍ以
    下であることを特徴とする，請求項１３，１４，１５，
    １６，１７，１８，または１９に記載の半導体装置。
  21. 【請求項２１】 前記保護膜の膜厚ｔ２は，３０ｎｍ以
    上であることを特徴とする，請求項１３，１４，１５，
    １６，１７，１８，１９，または２０に記載の半導体装
    置。
  22. 【請求項２２】 前記シリコン領域にはソース領域およ
    びドレイン領域が含まれ，前記シリコン領域上にはゲー
    ト電極が備えられることを特徴とする，請求項１３，１
    ４，１５，１６，１７，１８，１９，２０，または２１
    に記載の半導体装置。
  23. 【請求項２３】 ＳＯＩ構造の基板を備え，前記シリコ
    ン領域は，絶縁膜上に形成されたシリコン単結晶層であ
    ることを特徴とする，請求項１３，１４，１５，１６，
    １７，１８，１９，２０，２１，または２２に記載の半
    導体装置。
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