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JP2003036681A - 不揮発性記憶装置 - Google Patents

不揮発性記憶装置

Info

Publication number
JP2003036681A
JP2003036681A JP2001220956A JP2001220956A JP2003036681A JP 2003036681 A JP2003036681 A JP 2003036681A JP 2001220956 A JP2001220956 A JP 2001220956A JP 2001220956 A JP2001220956 A JP 2001220956A JP 2003036681 A JP2003036681 A JP 2003036681A
Authority
JP
Japan
Prior art keywords
memory
command
write
bank
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001220956A
Other languages
English (en)
Inventor
Takashi Horii
崇史 堀井
Keiichi Yoshida
敬一 吉田
Atsushi Nozoe
敦史 野副
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001220956A priority Critical patent/JP2003036681A/ja
Priority to PCT/JP2002/005641 priority patent/WO2003010775A1/ja
Priority to US10/484,634 priority patent/US20040210729A1/en
Priority to KR10-2004-7000863A priority patent/KR20040028934A/ko
Publication of JP2003036681A publication Critical patent/JP2003036681A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously

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  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 複数のメモリバンクで並列書き込み動作や並
列消去動作が可能なマルチバンクを有する不揮発性記憶
装置を提供する。 【解決手段】 不揮発性メモリセルを備え夫々独立にメ
モリ動作可能な複数個のメモリバンク（３，４）と、メ
モリバンクのメモリ動作を制御する制御部（５）を有す
る。制御部は、一のメモリバンクを指定した動作指示に
応答するメモリ動作中でも他のメモリバンクを指定した
動作指示に応答してメモリ動作を開始させるインタリー
ブ動作と、一のメモリバンクを指定した動作指示に応答
するメモリ動作の開始前に続けて他のメモリバンクを指
定したメモリ動作の指示があるとき双方のメモリバンク
のメモリ動作を並列に開始させる並列動作とを制御可能
である。メモリバンク毎にステータスレジスタ（６，
７）が設けられ、メモリバンク毎にメモリ動作の状態が
対応ステータスレジスタに反映される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マルチバンク形態
の不揮発性記憶装置に関し、例えばファイルメモリシス
テム等に用いられる電気的に書き換え可能なフラッシュ
メモリに関する。
【０００２】
【従来の技術】フラッシュメモリは、フローティングゲ
ート（浮遊ゲート）に対する電子の注入や電子の引き抜
きによって情報を記憶させることができる不揮発性メモ
リの一例である。フラッシュメモリはフローティングゲ
ート、コントロールゲート、ソース及びドレインを持つ
メモリセルトランジスタ（フラッシュメモリセル）を有
する。このメモリセルトランジスタは、前記フローティ
ングゲートに電子が注入されると閾値電圧が上昇し、ま
た、前記フローティングゲートから電子を引き抜くと閾
値電圧が低下する。前記メモリセルトランジスタは、デ
ータ読み出しのためのワード線電圧（コントロールゲー
ト印加電圧）に対する閾値電圧の高低に応じた情報を記
憶することになる。特に制限されないが、本明細書にお
いてメモリセルトランジスタの閾値電圧が低い状態を消
去状態、高い状態を書き込み状態と称する。
【０００３】前記書込み状態や消去状態を得るには、メ
モリセルトランジスタに所定の高電圧を徐々に印加しな
がら所定の閾値電圧状態に到達したかを判定していかな
ければならず、読み出し動作に比べて処理に時間がかか
る。また、メモリセルトランジスタの特性劣化等によ
り、目的の閾値電圧状態にすることができない異常を生
ずる場合がある。フラッシュメモリは、書込み動作又は
消去動作中、レディー・ビジー信号を外部に出力してビ
ジー状態であることを外部に通知し、また、書込みや消
去動作による異常をステータスレジスタを介して外部か
ら参照可能にされている。ホスト装置は、ビジー状態の
フラッシュメモリにはアクセスコマンドを発行しない。
また、ホスト装置は、ステータスレジスタを介して書き
込み動作の異常を検出したときに書込みリトライなどの
動作を制御する。ホスト装置は、ステータスレジスタを
介して消去動作の異常を検出したとき、例えばフラッシ
ュメモリの記憶エリアの代替処理等を行なう。
【０００４】尚、フラッシュメモリについて記載された
文献の例として特開平１１−２３２８８６号公報、特開
平１１−３４５４９４号公報などがある。
【０００５】
【発明が解決しようとする課題】本発明者は一つの半導
体チップに複数のメモリバンクを有するマルチバンク形
態のフラッシュメモリについて検討した。メモリバンク
は、複数のフラッシュメモリセルを備え他のメモリバン
クとは独立にメモリ動作可能な回路ブロックである。本
発明者は、このようなマルチバンク形態のフラッシュメ
モリにおいて、消去動作及び書込み動作によるビジー状
態の期間を短縮可能にする為に、複数のメモリバンクで
並列に書き込み動作を行ない、或は並列に消去動作を行
なうことについて検討した。
【０００６】これによれば、そのようなマルチバンク形
態のフラッシュメモリは、シングルメモリバンクのフラ
ッシュメモリを単に１チップに搭載すればよいというも
のではないことが明らかにされた。
【０００７】第１に、内部で書き込みエラーや消去エラ
ーを生じたとき、それがどちらのメモリバンクで生じた
かを外部で認識可能にしなければ、書込みリトライ等の
動作を双方のメモリバンクに対して行なわなければなら
ず、無駄な処理に時間が費やされ、メモリセルトランジ
スタに無駄な電気的ストレスを与えることになって寿命
も短くなる。
【０００８】第２に、マルチバンクに対する並列書込み
や並列消去の為に専用コマンドを多数追加して対処しよ
うとするなら、全体的なコマンド体系やコマンド解読の
論理規模が大きくなり過ぎる虞のあることが明らかにさ
れた。
【０００９】第３に、マルチバンクのフラッシュメモリ
で書き込みエラーや消去エラーが生じたとき、メモリコ
ントローラ側はマルチバンクのどのメモリバンクでエラ
ーが発生したかを把握して対処しなければならない。こ
れでは、メモリコントローラ側の処理負担という意味
で、シングルメモリバンクのフラッシュメモリを単に１
チップに搭載して利用するのと変わりない。
【００１０】本発明の目的は、アクセスエラーを生じた
メモリバンクを外部で特定することができるマルチバン
クを有する不揮発性記憶装置を提供することにある。
【００１１】本発明の別の目的は、内部のマルチバンク
で書き込みや消去エラー等のアクセスエラーを生じて
も、そのエラーに対するメモリコントローラ側の処理負
担を軽減させることができるマルチバンクを有する不揮
発性記憶装置を提供することにある。
【００１２】本発明の更に別の目的は、複数のメモリバ
ンクに対する並列書き込み動作や並列消去動作を行なう
ことができるマルチバンクを有するフラッシュメモリ等
の不揮発性記憶装置を提供することにある。
【００１３】本発明の更に別の目的は、消去動作及び書
込み動作によるビジー状態の期間を短縮することが可能
なマルチバンクを有するフラッシュメモリ等の不揮発性
記憶装置を提供することにある。
【００１４】本発明のその他の目的は、複数のメモリバ
ンクを並列動作せせるのに、全体的なコマンド体系やコ
マンド解読論理が大きくなり過ぎるのを抑制することが
可能な不揮発性記憶装置を提供することにある。
【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１７】〔１〕《マルチバンク・マルチステータス
レジスタ》不揮発性記憶装置は、半導体基板に、記憶情
報の書き換えが可能な不揮発性メモリセルを備え夫々独
立にメモリ動作可能な複数個のメモリバンクと、前記複
数個のメモリバンクに対するメモリ動作を制御する制御
部と、前記メモリバンク毎に設けられたステータスレジ
スタと、外部とのインタフェース部とを有する。前記制
御部は、動作指示に従ってメモリバンク毎にメモリ動作
を制御し、動作指示に対するメモリ動作の状態を示すス
テータス情報を対応するメモリバンクのステータスレジ
スタに反映し、前記ステータスレジスタに反映されたス
テータス情報を前記インタフェース部から外部に出力可
能にする。これにより、アクセスエラーを生じたメモリ
バンクを外部で特定することができる。
【００１８】前記メモリ動作として、例えば、不揮発性
メモリセルに対する記憶情報の消去動作、不揮発性メモ
リセルに対する情報の書込み動作、及び不揮発性メモリ
セルに対する記憶情報の読み出し動作が可能である。こ
のとき、前記ステータス情報は、前記消去動作に対する
消去異常の有無を示す消去チェック情報と、前記書込み
動作に対する書込み異常の有無を示す書込みチェック情
報とである。
【００１９】前記制御部は、前記ステータス情報が書き
込み異常のとき、書込み異常に係るメモリバンクを指定
した動作の指示に対して所定の指示だけを受付け可能に
する。例えば、前記所定の指示は、書込み異常に係るメ
モリバンクを指定して書込み動作を再度繰返す動作を指
示する書込みリトライ指示と、書込み異常に係るメモリ
バンクのステータスレジスタに対してリセット動作を指
示するステータスレジスタリセット指示とを含む。ま
た、前記所定の指示は、書込み異常に係るメモリバンク
を指定して書込み異常に係る書込みデータを外部に出力
する動作を指示するリカバリリード指示を更に含んでも
よい。これにより、マルチバンクに対する書き込みアク
セスでエラーを生じても、そのエラーに対するメモリコ
ントローラ側からの対処の指示が不適切であるとき、そ
れに対してプロテクトをかけることができ、メモリ動作
の信頼性向上とメモリコントローラの負担軽減に寄与す
ることができる。
【００２０】また、前記制御部は、前記ステータス情報
が消去異常のとき、消去異常に係るメモリバンクを指定
した動作の指示に対して所定の指示だけを受付け可能に
する。例えば前記所定の指示は、消去異常に係るメモリ
バンクのステータスレジスタに対してリセット動作を指
示するステータスレジスタリセット指示を含む。これに
より、マルチバンクに対する消去アクセスでエラーを生
じても、そのエラーに対するメモリコントローラ側から
の対処の指示が不適切であるとき、それに対してプロテ
クトをかけることができ、メモリ動作の信頼性向上とメ
モリコントローラの負担軽減に寄与することができる。
【００２１】前記メモリバンクに含まれる不揮発性メモ
リセルの欠陥を救済する為の救済回路を前記メモリバン
ク毎に設けてよい。
【００２２】〔２〕《マルチバンクの並列動作とインタ
リーブ動作》不揮発性記憶装置は、半導体基板に、記憶
情報の書き換えが可能な不揮発性メモリセルを備え夫々
独立にメモリ動作可能な複数個のメモリバンクと、前記
複数個のメモリバンクに対するメモリ動作を外部からの
指示にしたがって制御する制御部とを有する。前記制御
部は、動作指示に従ってメモリバンク毎にメモリ動作を
制御し、一のメモリバンクを指定した動作指示に応答す
るメモリ動作中でも他のメモリバンクを指定した動作指
示に応答するメモリ動作を開始させるインタリーブ動作
と、一のメモリバンクを指定した動作指示に応答するメ
モリ動作の開始前に続けて他のメモリバンクを指定する
メモリ動作の指示があるとき双方のメモリバンクのメモ
リ動作を並列に開始させる並列動作とを制御可能であ
る。これにより、複数のメモリバンクで並列に書き込み
又は消去のアクセス動作を行なうことができる。したが
って、消去動作及び書込み動作によるビジー状態の期間
を短縮することが可能である。
【００２３】前記メモリ動作として、不揮発性メモリセ
ルに対する記憶情報の消去動作、不揮発性メモリセルに
対する情報の書込み動作、及び不揮発性メモリセルに対
する記憶情報の読み出し動作がある。このとき、前記イ
ンタリーブ動作及び並列動作は前記消去動作の指示又は
書込み動作の指示に対して可能にされる。
【００２４】前記制御部は、書込み動作の指示に対して
前記インタリーブ動作を可能にするか前記並列動作を可
能にするかを、コマンドこーどの相異によって決定す
る。
【００２５】前記制御部は、消去動作の指示に対してイ
ンタリーブ動作を可能にするか並列動作を可能にするか
を、メモリバンクの指定が単数か複数かによって決定す
る。
【００２６】〔３〕マルチバンクの並列動作とインタリ
ーブ動作による上記観点の不揮発性記憶装置の更に具体
的な態様をアクセスコマンドの観点より把握する。不揮
発性記憶装置は、半導体基板に、記憶情報の書き換えが
可能な不揮発性メモリセルを備え夫々独立にメモリ動作
可能な複数個のメモリバンクと、前記複数個のメモリバ
ンクに対するメモリ動作を外部からのアクセスコマンド
にしたがって制御する制御部とを有する。前記アクセス
コマンドとして第１アクセスコマンドと第２アクセスコ
マンドがある。前記第１アクセスコマンドは、第１コマ
ンドコード、一のメモリバンクのアドレスを指定するア
ドレス情報、第２コマンドコード、他のメモリバンクの
アドレスを指定するアドレス情報、及び前記第２コマン
ドコードを含む。前記第２アクセスコマンドは、第１コ
マンドコード、一のメモリバンクのアドレスを指定する
アドレス情報、第３コマンドコード、他のメモリバンク
のアドレスを指定するアドレス情報、及び前記第２コマ
ンドコードを含む。前記制御部は前記第２コマンドコー
ドの入力に応答して前記アドレス情報による指定メモリ
バンクのメモリ動作を開始する。
【００２７】例えば、前記第１コマンドコードは書込み
動作の種別を与えるコマンドコードであり、第２コマン
ドコードは書込み動作の開始を指示するコマンドコード
である。例えば書込み動作における書込みアドレスがＸ
アドレスとＹアドレスで指定されるとき、Ｙアドレスを
指定しなければＸアドレスで指定されるセクタの先頭か
ら書込み対象とする書込み制御論理を有するような場合
を想定すると、第３コマンドコードの前にはＸアドレス
だけが配置される場合とＸアドレス及びＹアドレスが配
置される２通りの場合があるので、第３コマンドコード
により、他のメモリバンクアクセスに向けたアドレス情
報との区切りを明確化している。
【００２８】上記第１アクセスコマンドは前記インタリ
ーブ動作の指示に利用され、第２アクセスコマンドは前
記並列動作の指示に利用される。第１アクセスコマンド
に対し第２アクセスコマンドは第３コマンドコードのみ
相異し、第１コマンドコード及び第２コマンドコードは
共通利用される。したがって、マルチバンクのインタリ
ーブ動作と共に並列動作の制御形態を採用しても、コマ
ンドの増加が少なく抑えられ、コマンド解読の論理規模
が大きくなり過ぎるのを抑制することができる。
【００２９】アクセスコマンドとして上記とは別の第３
アクセスコマンドと第４アクセスコマンドがある場合を
想定する。前記第３アクセスコマンドは、第４コマンド
コード、一のメモリバンクのアドレスを指定するアドレ
ス情報、及び前記第５コマンドコードを含む。前記第４
アクセスコマンドは、第４コマンドコード、一のメモリ
バンクのアドレスを指定するアドレス情報、他のメモリ
バンクのアドレスを指定するアドレス情報、及び前記第
５コマンドコードを含む。前記制御部は前記第５コマン
ドコードの入力に応答して前記アドレス情報による指定
メモリバンクのメモリ動作を開始する。例えば、前記第
４コマンドコードは消去動作の指示を与えるコマンドで
あり、第５コマンドコードは消去動作の開始を指示する
コマンドである。Ｘアドレスで指定されるセクタ単位で
消去を行なうことを想定すれば、書込みのようにアドレ
ス情報にＹアドレスが含まれたり含まれなかったりする
ことはなく、前記第３コマンドコードのような区切りを
アクセスコマンドに配置する必要はない。この形態のア
クセスコマンドを採用する場合にも、上記同様に、マル
チバンクのインタリーブ動作と共に並列動作の制御形態
を採用してもコマンドの増加が少なく抑えれら、コマン
ド解読の論理規模が大きくなり過ぎるのを抑制すること
ができる。
【００３０】
【発明の実施の形態】《フラッシュメモリの全体構成》
図１には本発明に係る不揮発性記憶装置の一例であるフ
ラッシュメモリが全体的に示される。
【００３１】前記フラッシュメモリ１は、単結晶シリコ
ンのような１個の半導体基板（半導体チップ）２に、夫
々独立にメモリ動作可能な複数個例えば２個のメモリバ
ンク３，４と、前記２個のメモリバンク３，４に対する
メモリ動作を制御する制御部５と、前記メモリバンク
３，４毎に設けられたステータスレジスタ６，７と、外
部とのインタフェース制御部８と、メモリバンク３，４
毎に割り当てられた救済回路９，１０と、アドレスバッ
ファ１１と、アドレスカウンタ１２と、内部電源回路１
３とを有する。前記制御部５は、コマンドデコーダ２
０、ＣＰＵ（中央処理装置）及びその動作プログラムメ
モリ（ＰＧＭ）を有するプロセッサ（プロセッサを単に
ＣＰＵとも記す）２１、データ入出力制御回路２２を有
する。前記メモリバンク３をＢａｎｋ０、メモリバンク
４をＢａｎｋ１とも記する。
【００３２】フラッシュメモリ１は外部入出力端子Ｉ／
Ｏ（Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］）を有し、アドレス入
力、データ入出力、コマンド入力に兼用される。外部入
出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］から入力されたＸ
アドレス信号はインタフェース制御部８を介してＸアド
レスバッファ１１に供給され、入力されたＹアドレス信
号はインタフェース制御部８を介してＹアドレスカウン
タ１２にプリセットされる。外部入出力端子Ｉ／Ｏ
［０］〜Ｉ／Ｏ［７］から入力されたコマンドはインタ
フェース制御部８を介してコマンドデコーダ２０に供給
される。外部入出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］か
ら入力されるメモリバンク３，４への書込みデータはイ
ンタフェース制御部８を介してデータ入出力制御回路２
２に与えられる。メモリバンク３，４からのリードデー
タはデータ入出力制御回路２２からインタフェース制御
部８介して外部入出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］
に与えられる。尚、入出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ
［７］から入出力される信号を便宜上信号Ｉ／Ｏ［０］
〜Ｉ／Ｏ［７］とも称する。
【００３３】前記インタフェース制御部８はアクセス制
御信号として、チップイネーブル信号／ＣＥ、出力イネ
ーブル信号／ＯＥ、書き込みイネーブル信号／ＷＥ、シ
リアルクロック信号ＳＣ、リセット信号／ＲＥＳ及びコ
マンドイネーブル信号／ＣＤＥを入力する。信号名の直
前に記付された記号／は当該信号がロー・イネーブルで
あることを意味する。インタフェース制御部８は、それ
ら信号の状態に応じて外部との信号インタフェース機能
などを制御する。入出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ
［７］からのコマンド入力は前記コマンドイネーブル／
ＣＤＥに同期される。データ入力はシリアルクロックＳ
Ｃに同期される。アドレス情報の入力はライトイネーブ
ル信号／ＷＥに同期される。インタフェース制御部８
は、コマンドコードにより消去又は書込み動作の開始が
指示されると、その期間、消去や書込み動作中を示すレ
ディー・ビジー信号Ｒ／Ｂをアサートして外部に出力す
る。
【００３４】前記夫々のメモリバンク３，４は、記憶情
報の書き換え可能な不揮発性メモリセルを多数有する。
不揮発性メモリセルの一部は欠陥メモリセルを置き換え
るための救済用（冗長用）メモリセルとされる。前記救
済回路９、１０は、救済用メモリセルによって置き換え
るべき欠陥メモリセルのアドレスをプログラム可能なプ
ログラム回路(図示せず)と、プログラムされた救済すべ
きアドレスがアクセスアドレスとして指定されたかを判
定するアドレスコンパレータ（図示せず）を有する。前
記メモリバンク３，４から不揮発性メモリセルを選択す
るためのＸアドレス信号はアドレスバッファ１１から出
力され、前記メモリバンク３，４から不揮発性メモリセ
ルを選択するためのＹアドレス信号はアドレスカウンタ
１２から出力される。Ｘアドレス信号及びＹアドレス信
号は、救済回路９，１０に供給され、救済すべきアドレ
スである場合にはアドレスの置き換えが行われ、救済す
べきアドレスでない場合にスルーで、メモリバンク３，
４に供給される。
【００３５】前記夫々のメモリバンク３，４は、特に制
限されないが、図２に例示されるように、メモリセルア
レイ３０、Ｘアドレスデコーダ３１、Ｙアドレスデコー
ダ３２、Ｙスイッチ回路３３、センスラッチ回路３４、
及びデータラッチ回路３５等を有する。前記メモリセル
アレイ３０は電気的に消去及び書き込み可能な不揮発性
メモリセルを多数有する。図３に例示されるように、不
揮発性メモリセルＭＣは、半導体基板若しくはメモリウ
ェルＳＵＢに形成されたソースＳ及びドレインＤと、チ
ャンネル領域に酸化膜を介して形成されたフローティン
グゲートＦＧ、そしてフローティングゲートＦＧに層間
絶縁膜を介して重ねられたコントロールゲートＣＧを有
して構成される。前記メモリセルアレイ３０は図４に例
示されるＡＮＤ型アレイの場合、主ビット線ＭＢＬに、
代表的に例示された副ビットＳＢＬが選択ＭＯＳトラン
ジスタＭ１を介して接続され、副ビット線ＳＢＬに不揮
発性メモリセルＭＣのドレインが結合される。副ビット
線ＳＢＬを共有する不揮発性メモリセルＭＣのソースは
第２選択ＭＯＳトランジスタＭ２を介してソース線ＳＬ
に共通接続される。第１選択ＭＯＳトランジスタＭ１は
行方向単位でビット線制御線ＳＤｉにてスイッチ制御さ
れ、第２選択ＭＯＳトランジスタＭ２は行方向単位でソ
ース線制御線ＳＳｉにてスイッチ制御される。
【００３６】図２の前記Ｘアドレスデコーダ３１は、Ｘ
アドレス信号をデコードし、指定されたメモリ動作に応
じて、ワード線ＷＬ、ビット線制御線ＳＤｉ、ソース線
制御線ＳＳｉの選択を行なう。Ｙアドレスデコーダ３２
は、アドレスカウンタ１２から出力されるＹアドレス信
号をデコードして、ビット線選択用のＹスイッチ回路３
３のスイッチング制御信号を生成する。前記データラッ
チ回路３５は書込みデータを保持する。前記センスラッ
チ回路３４は不揮発性メモリセルから読み出された記憶
情報をセンスして保持し、また、前記データラッチ回路
３５から与えられた書込み動作のための書込み制御デー
タを保持する。
【００３７】前記メモリセルに対する消去は、図５に例
示されるように、ワード線単位（１セクタ単位でもあ
る）の一括消去とされ、選択ワード線に−１７Ｖ、非選
択ワード線に０Ｖが印加され、ソース線は０Ｖとされ
る。
【００３８】前記メモリセルに対する書込は、図５に例
示されるように、書込み選択ワード線に１７Ｖ、書込み
選択のビット線に０Ｖ、書込み非選択のビット線に６Ｖ
が印加される。前記書き込み高電圧印可時間を多くする
にしたがってメモリセルの閾値電圧が上昇される。ビッ
ト線に０Ｖを印加するか、６Ｖを印加するかは、センス
ラッチ回路にラッチさせる書込み制御情報の論理値で決
定される。
【００３９】前記メモリセルに対する読み出し動作は、
特に制限されないが、読み出し選択ワード線を３．２Ｖ
とし、ソース線を回路の接地電圧に導通させ、ビット線
にはセンスラッチ回路を介して１．０Ｖを与え、メモリ
セルの閾値電圧に応じてビット線からソース線に流れる
電流の有無によるビット線電位の変化に応じて記憶情報
を読み出す。
【００４０】前記Ｙアドレスデコーダ３２で選択された
ビット線は、データ入出力制御回路２２に導通される。
データ入出力制御回路２２と前記入出力端子Ｉ／Ｏ
［０］〜Ｉ／Ｏ［７］との接続は前記インタフェース制
御部８により制御される。
【００４１】図１の前記内部電源回路１３は、書込み、
消去、ベリファイ、読み出し等のための各種動作電源を
生成してメモリバンク３，４に供給する。
【００４２】前記コマンドデコーダ２０及びＣＰＵ２１
は前記インタフェース制御部８から供給されるコマンド
などに従ってフラッシュメモリの動作を全体的に制御す
る。詳細については後述するが、コマンドデコーダ２０
及びＣＰＵ２１は、外部から与えられるコマンドに応答
して、２個のメモリバンク３，４に対して並列に消去又
は書込み動作を行ない（並列動作）、或は、２個のメモ
リバンク３，４の一つに対する消去又は書き込み中であ
ってもメモリバンク３，４の他方に対する消去又は書き
込みを並列的に行なう（インタリーブ動作）制御が可能
である。
【００４３】前記コマンドは、特に制限されないが、単
数若しくは複数のコマンドコードとコマンドの実行に必
要なアドレス情報及びデータ情報等とを、所定のフォー
マットに従って含んでいる。コマンドに含まれる書込み
データのようなデータ情報はデータ入出力制御回路２２
に供給される。コマンドに含まれるアドレス情報は前述
の如くアドレスバッファ１１及び必要な場合にはアドレ
スカウンタ１２に供給される。前記メモリバンク３，４
は夫々異なるメモリアドレスにマッピングされ、アドレ
スバッファ１１に供給されるＸアドレス信号は例えば２
０４８ビット単位のセクタ領域の一つを指定するセクタ
アドレスとして位置付けられる。特に、前記Ｘアドレス
信号の一部の情報、例えば最上位のアドレスビットＡｍ
はメモリ動作の対象メモリバンクを指示するメモリバン
ク指定情報と見なされ、コマンドデコーダ２０に供給さ
れる。コマンドデコーダ２０はそのメモリバンク指定情
報で指定されたメモリバンクをメモリ動作の対象とする
ようにＣＰＵ２１に指示する。アドレスカウンタ１２に
供給されるＹアドレス信号はＸアドレス信号で指定され
るセクタアドレスの２０４８ビットのデータに対して８
ビット単位の位置を指定する。メモリ動作の初期状態に
おいてアドレスカウンタ１２は初期値“０”にリセット
される。これにＹアドレス信号が供給されると、その値
がアドレスカウンタ１２のプリセット値とされる。Ｙア
ドレスカウンタ１２は、初期値又はプリセット値を開始
アドレスとし、必要に応じて順次インクリメントしたＹ
アドレス信号をメモリバンク３，４に出力する。
【００４４】図１のコマンドデコーダ２０はコマンドに
含まれるコマンドコードを解読し、メモリバンク指定情
報Ａｍにより動作させるべきメモリバンクを判定し、解
読結果と判定結果をＣＰＵ２１に与える。ＣＰＵ２１は
それに基づいて、動作させるべきメモリバンク３，４に
アクセス制御信号ＣＮＴ０、ＣＮＴ１を供給してメモリ
バンク３，４の動作を制御する。メモリ動作が消去又は
書き込みのとき、高電圧印加は段階的に進められ、各段
階でベリファイ動作が行なわれ、ベリファイ結果情報Ｖ
ＦＹ０，ＶＦＹ１がＣＰＵ２１に返される。ＣＰＵ２１
は、ベリファイ結果情報ＶＦＹ０，ＶＦＹ１が所要閾値
電圧状態への未到達を意味しているときは、タイムアウ
トでなければ、アクセス制御信号ＣＮＴ０，ＣＮＴ１に
より次の段階の高電圧印加を指示する。タイムアウトに
なってもベリファイ結果情報ＶＦＹ０，ＶＦＹ１が所要
閾値電圧状態への未到達を意味しているときは、ＣＰＵ
２１はフェール・パス（Ｆａｉｌ・Ｐａｓｓ）情報ＦＰ
０、ＦＰ１によりフェール状態をステータスレジスタ
６，７に与える。コマンドデコーダ２０はそのとき与え
られているコマンドで指示されている動作に則した動作
モード情報ＭＤ０，ＭＤ１をステータスレジスタ６，７
に出力する。ステータスレジスタ６，７は、フェール・
パス情報ＦＰ０、ＦＰ１によって通知されるフェール・
パス要因を動作モード情報ＭＤ０，ＭＤ１で判定し、対
応するレジスタビットにフェール又はパス状態を設定す
る。前記コマンドデコーダ２０は前記ステータスレジス
タ６，７が保持するステータス情報ＳＴ０，ＳＴ１を入
力し、それを参照して、新たな入力コマンドの受付可否
等を決定する。例えば、メモリバンク（Ｂａｎｋ０）が
書込みフェールのとき、当該メモリバンクを指定したア
クセスコマンドの受付は書込みリトライなどの所定コマ
ンドに対してのみ可能にする。
【００４５】前記ステータスレジスタ６，７はメモリバ
ンク毎にメモリ動作の状態を示す情報を保有する。２個
のステータスレジスタ６，７の保持内容は、前記アウト
プットイネーブル信号／ＯＥをアサートすることによっ
て入出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］から読み出す
ことができる。入出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］
とその出力内容との対応は図６に例示される通りであ
る。Ｉ／Ｏ［０］〜Ｉ／Ｏ［３］がメモリバンク（Ｂａ
ｎｋ１）用、Ｉ／Ｏ［４］〜Ｉ／Ｏ［７］がメモリバン
ク（Ｂａｎｋ０）用とされる。Ｉ／Ｏ［４］はメモリバ
ンク３（Ｂａｎｋ０）の書込みチェック結果を出力し、
“Ｈ”で書き込み異常終了（Ｆａｉｌ）、“Ｌ”で書き
込み正常終了（Ｐａｓｓ）を意味する。Ｉ／Ｏ［５］は
メモリバンク３（Ｂａｎｋ０）の消去チェック結果を出
力し、“Ｈ”で消去異常終了（Ｆａｉｌ）、“Ｌ”で消
去正常終了（Ｐａｓｓ）を意味する。Ｉ／Ｏ［７］はメ
モリバンク３（Ｂａｎｋ０）の現在の動作状態を出力
し、“Ｈ”でビジー状態（書込み又は消去動作中）、
“Ｌ”でレディー状態（新たな書込み又は消去動作受付
可能状態）を意味する。Ｉ／Ｏ［０］〜Ｉ／Ｏ［３］の
出力機能も上記と同様である。
【００４６】《フラッシュメモリのコマンド》図７には
フラッシュメモリのコマンドが例示される。コマンドは
リード動作系コマンドＡ、消去動作系コマンドＢ、書込
み動作系コマンドＣ、ステータスレジスタクリア系コマ
ンドＤに大別される。同図にはコマンド名、意味、そし
てコマンドフォーマットの基本型が例示される。
【００４７】第１シリアルリードコマンド（Serial Rea
d(1)）はセクタのデータ領域に対する読み出しコマンド
である。第２シリアルリードコマンド（Serial Read
(2)）はセクタの管理領域に対する読み出しコマンドで
ある。ＩＤ読み出しコマンド（Read Identifier Code
s）はフラッシュメモリチップの記憶容量や製造番号な
どのシリコンシグネチャーを読み出すコマンドである。
第１データリカバリリードコマンド（Data Recovery Re
ad(1)）は、１個のメモリバンクに対する書き込み動作
時に書込みフェイルとなったメモリバンクが保有する書
込みデータを外部に出力させる動作を指示する。第２デ
ータリカバリリードコマンド（Data RecoveryRead(2)）
は、２個のメモリバンクに対する書き込み動作時に書込
みフェイルとなった一方メモリバンク３（Ｂａｎｋ０）
が保有する書込みデータを外部に出力させる動作を指示
する。第３データリカバリリードコマンド（Data Recov
ery Read(3)）は、２個のメモリバンクに対する書き込
み動作時に書込みフェイルとなった他方メモリバンク４
（Ｂａｎｋ１）が保有する書込みデータを外部に出力さ
せる動作を指示する。それらデータリカバリコマンド
は、書込みフェイルを生じたときフラッシュメモリ内部
に保持されている書込みデータを外部に出力してホスト
装置が別のフラッシュメモリに書き込み可能にする為に
利用される。
【００４８】セクタ消去コマンド（Sector Erase）はセ
クタ単位の消去動作を指示する。
【００４９】第１書込みコマンド（Program(1)）はセク
タ消去シーケンス入りの書込み動作を指示する。第２書
込みコマンド（Program(2)）はセクタのデータ領域に対
する書込み動作を指示する。第３書込みコマンド（Prog
ram(3)）はセクタの管理領域に対する書込みを指示す
る。第４書込みコマンド（Program(4)）は追加書込みを
指示する。追加書込みとは、管理領域の一部の記憶領域
等に対する書込み動作である。プログラムリトライコマ
ンド（Program Retry）は書込みフェイルになったとき
同一メモリバンクの別セクタに書込み動作をリトライす
る指示を与える。
【００５０】ステータスレジスタ第１リセットコマンド
（Clear Status Register(1)）は双方のメモリバンク
３，４（Ｂａｎｋ０，Ｂａｎｋ１）のステータスレジス
タ６，７に対して記憶情報をクリア（リセット）する指
示を与える。ステータスレジスタ第２リセットコマンド
（Clear Status Register(2)）は、一方のメモリバンク
３（Ｂａｎｋ０）のステータスレジスタ６に対して記憶
情報をクリア（リセット）する指示を与える。ステータ
スレジスタ第３リセットコマンド（Clear StatusRegist
er(3)）は、他方のメモリバンク４（Ｂａｎｋ１）のス
テータスレジスタ７に対して記憶情報をクリア（リセッ
ト）する指示を与える。
【００５１】上記各種コマンドの先頭には、１６進数表
記で示される“００Ｈ”のようなコマンドコードが配置
される。ＩＤ読み出しコマンド（Read Identifier Code
s）等の一部のコマンドはコマンドコードだけから構成
される。アドレス情報を必要とするコマンドは、コマン
ドコードの次に、セクタアドレス情報ＳＡ１，ＳＡ２が
配置される。セクタアドレス情報ＳＡ１，ＳＡ２は全部
で１６ビットであり、１６ビットで一つのセクタアドレ
ス（Ｘアドレス情報）を構成する。読み出しや書込み動
作において１セクタ中の一部を対象とする場合に、セク
タの途中から読み出しや書込みを行いたい場合には、図
７には図示を省略してあるが、セクタアドレス情報の次
に、Ｙアドレス情報を付加すればよい。書込み動作のよ
うに書込みデータを必要とする場合には、その次に書込
みデータが続く。
【００５２】セクタ消去コマンドにおいてコマンドコー
ド“Ｂ０Ｈ”は消去動作の開始を指示する。１個のメモ
リバンクに対するセクタ消去を指示するコマンドは、消
去対象セクタアドレスＳＡ１，ＳＡ２の後にコマンドコ
ード“Ｂ０Ｈ”を付加すればよい。２個のメモリバンク
に対して並列にセクタ消去を指示するには、第１のセク
タアドレス情報ＳＡ１，ＳＡ２に続けて第２のセクタア
ドレス情報ＳＡ１※１、ＳＡ２※１を配置し、最後にコ
マンドコード“Ｂ０Ｈ”を付加すればよい。第２のセク
タアドレス情報ＳＡ１※１、ＳＡ２※１が指定するメモ
リバンクは第１のセクタアドレス情報ＳＡ１，ＳＡ２が
指定するメモリバンクとは相異することが必要である。
第１のセクタアドレス情報ＳＡ１，ＳＡ２と第２のセク
タアドレス情報ＳＡ１※１、ＳＡ２※１との間に区切り
コードを必要としない。セクタ消去ではＹアドレス情報
やデータ情報を必要としないからである。
【００５３】第１乃至第４書込みコマンド及びプログラ
ムリトライコマンドにおいてコマンドコード“４０Ｈ”
は書込み動作の開始を指示するコマンドコードである。
２個のメモリバンクに対して並列に書込みを行なう場合
には、双方のメモリバンク３，４に対するアドレスや書
込みデータなどの指示情報の間に区切りコードとしてコ
マンドコード“４１Ｈ”を介在させる。書込み動作では
Ｙアドレス（アドレスカウンタへのプリセットアドレ
ス）の指定は任意であるから、区切りコードが必要にな
る。この区切りコード“４１Ｈ”は並列書込み動作を指
示するコマンドコードとして位置付けてよい。書込み動
作では第２のセクタアドレス情報ＳＡ１※２、ＳＡ２※
２が指定するメモリバンクは第１のセクタアドレス情報
ＳＡ１，ＳＡ２が指定するメモリバンクとは相異するこ
とが必要である。この２バンク並列書込みコマンドは、
インタリーブ動作の対象にはならない。プログラムリト
ライコマンドではセクタアドレスＳＡ１※３、ＳＡ２※
３は書き込みフェイルしたバンクを選択することが必要
である。それら制約事項の充足状態はコマンドデコーダ
２０が判定する。
【００５４】《２メモリバンク並列消去》図８には２メ
モリバンク並列消去動作のタイミングチャートが例示さ
れる。コマンドコード“２０Ｈ”に続けて、第１のセク
タアドレスＳＡ（１），ＳＡ（２）と第２のセクタアド
レスＳＡ（３）、ＳＡ（４）が入力され、最後にコマン
ドコード“Ｂ０Ｈ”が入力される。コマンドデコーダ２
０はコマンドコード“２０Ｈ”の入力を検出した後、セ
クタアドレスＳＡ（１），ＳＡ（２）に含まれるメモリ
バンク指定情報Ａｍで指定されるメモリバンクを認識
し、そのメモリバンクにセクタアドレスＳＡ（１），Ｓ
Ａ（２）を供給する。次にコマンドデコーダ２０は、そ
の後のセクタアドレスＳＡ（３）、ＳＡ（４）に含まれ
るメモリバンク指定情報Ａｍで指定されるメモリバンク
を認識し、そのメモリバンクにセクタアドレスＳＡ
（３），ＳＡ（４）を供給する。双方のセクタアドレス
で指定されるメモリバンクが相異する場合、コマンドコ
ード“Ｂ０Ｈ”の入力を条件に、夫々のセクタアドレス
で指定されるセクタの並列消去動作をＣＰＵ２１に実行
させる。ＣＰＵ２１はＲＯＭが保有する消去動作プログ
ラムを実行して消去動作を行なう（Auto Erase）。消去
動作の結果はメモリバンク３，４毎にステータスレジス
タ６，７に設定される。双方のセクタアドレスで指定さ
れるメモリバンクが同一である場合には消去動作は開始
されず、ステータスレジスタ６，７に消去フェイルが設
定される。消去動作の完了はレディー・ビジー信号Ｒ／
Ｂにより外部で把握でき、アウトプットイネーブル信号
／ＯＥがアクティブにされると、ステータスレジスタ
６，７の情報が入出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］
を介して外部に出力される。
【００５５】尚、１個のメモリバンクに対する消去動作
では図８のＴ１部分の動作が省略されることになる。
【００５６】《２メモリバンク並列書込み》図９には２
個のメモリバンクに対する並列書込み動作のタイミング
チャートが例示される。例えばコマンドコード“１０
Ｈ”に続けて、第１のセクタアドレスＳＡ（１），ＳＡ
（２）及び第１のＹアドレスＣＡ（１）、ＣＡ（２）が
入力される。コマンドデコーダ２０は、コマンドコード
“１０Ｈ”の入力を検出した後、第１のセクタアドレス
ＳＡ（１），ＳＡ（２）に含まれるバンク指定情報によ
って指定されたメモリバンクにセクタアドレスＳＡ
（１），ＳＡ（２）を供給し、更に、第1のＹアドレス
ＣＡ（１），ＣＡ（２）でプリセットされたアドレスカ
ウンタ１２のカウント動作（シリアルクロックＳＣ同
期）に同期して、シリアルクロックＳＣ同期で供給され
る書き込みデータＤｉｎ（ｍ）を対応するメモリバンク
に入力する。書込みデータＤｉｎ（ｍ）の入力数は最大
１セクタ分を限界に任意でよい。次に、２バンク目の区
切りコード“４１Ｈ”が入力され、第２のセクタアドレ
スＳＡ（３），ＳＡ（４）及び第２のＹアドレスＣＡ
（３）、ＣＡ（４）が入力される。コマンドデコーダ２
０は、そのセクタアドレスＳＡ（３）、ＳＡ（４）に含
まれるメモリバンク指定情報Ａｍで指定されるメモリバ
ンクを認識し、これが前記セクタアドレスＳＡ（１）、
ＳＡ（２）で指定されるメモリバンクと相異するとき、
当該セクタアドレスＳＡ（３）、ＳＡ（４）で指定され
るメモリバンクに当該セクタアドレスＳＡ（３），ＳＡ
（４）を供給し、更に、第２のＹアドレスＣＡ（３），
ＣＡ（４）でプリセットされたアドレスカウンタ１２の
カウント動作（シリアルクロックＳＣ同期）に同期し
て、シリアルクロックＳＣ同期で供給される書き込みデ
ータＤｉｎ（ｎ）を対応するメモリバンクに入力する。
最後にコマンドコード“４０Ｈ”が入力されると、コマ
ンドデコーダ２０は、ＣＰＵ２１に、双方のメモリバン
ク３，４に供給されたセクタアドレスで指定されるセク
タに対して並列書込み動作を実行させる。ＣＰＵ２１は
ＲＯＭが保有する書込み動作プログラムを実行して並列
書込み動作を行なう（Auto Program）。書込み動作の結
果はメモリバンク３，４毎にステータスレジスタ６，７
に設定される。双方のセクタアドレスで指定されるメモ
リバンクが同一である場合には書込み動作は開始され
ず、ステータスレジスタ６，７に書込みフェイルが設定
される。書込み動作の完了はレディー・ビジー信号Ｒ／
Ｂにより外部で把握でき、アウトプットイネーブル信号
／ＯＥがアクティブにされると、ステータスレジスタ
６，７の情報が入出力端子Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］
を介して外部に出力される。
【００５７】尚、図９の動作タイミングは“１ＦＨ”，
“０ＦＨ”，“１１Ｈ”の書込みコマンドコードを有す
る書込みコマンドの場合も同様とされる。１個のメモリ
バンクに対する書込み動作では図９のＴ２部分の動作が
省略されることになる。
【００５８】《書込みリトライ動作》図１０には書込み
リトライコマンドによる動作タイミングが例示される。
書込みリトライコマンドは、コマンドコード“１２H”
にセクタアドレスＳＡ（１），ＳＡ（２）と書き込み開
始を指示するコマンドコード“４０Ｈ”によって構成さ
れる。コマンドデコーダ２０は、書込みリトライコマン
に付随するセクタアドレスＳＡ（１），ＳＡ（２）が書
込みフェイルしたメモリバンクと同一のメモリバンクの
セクタアドレスである場合に当該コマンドを受付ける。
書込みリトライコマンドは１メモリバンク毎の動作とさ
れる。
【００５９】《リカバリリード動作》図１１には１メモ
リバンク動作時のリカバリリードコマンドによる動作タ
イミングが例示される。コマンドデコーダ２０は、１メ
モリバンク書込み動作において書き込みフェイルが発生
している状態において、コマンドコード“０１Ｈ”の入
力を検出したとき、１メモリバンク書込み動作で書き込
みフェイルしたメモリバンクから、書込みフェイルに係
る書込みデータを例えばデータラッチ回路から読み出し
て、Ｄｏｕｔとして外部に出力する。１メモリバンク書
込み動作において書き込みフェイルが発生している状態
はステータスレジスタ６，７からの情報ＳＴ０，ＳＴ１
に基づいてコマンドデコーダ２０が認識する。
【００６０】図１２には２メモリバンク動作時のリカバ
リリードコマンドによる動作タイミングが例示される。
コマンドデコーダ２０は、２メモリバンク書込み動作に
おいてメモリバンク３（Ｂｎｋ０）で書き込みフェイル
が発生している状態において、コマンドコード“０２
Ｈ”の入力を検出したとき、書き込みフェイルしたメモ
リバンク３（Ｂｎｋ０）から、書込みフェイルに係る書
込みデータを例えばデータラッチ回路から読み出して、
Ｄｏｕｔとして外部に出力する。また、コマンドデコー
ダ２０は、２メモリバンク書込み動作においてメモリバ
ンク４（Ｂａｎｋ１）で書き込みフェイルが発生してい
る状態において、コマンドコード“０３Ｈ”の入力を検
出したとき、書き込みフェイルしたメモリバンク４（Ｂ
ａｎｋ１）から、書込みフェイルに係る書込みデータを
例えばデータラッチ回路から読み出して、Ｄｏｕｔとし
て外部に出力する。２メモリバンク書込み動作において
書き込みフェイルがどちらのメモリバンクで発生してい
るかはステータスレジスタ６，７からの情報ＳＴ０，Ｓ
Ｔ１に基づいてコマンドデコーダ２０が認識する。
【００６１】《ステータスレジスタリセット動作》図１
３には双方のステータスレジスタ６，７のリセット動作
が例示される。コマンドデコーダ２０はコマンドコード
“５０Ｈ”を解読することによりＣＰＵ２１に双方のス
テータスレジスタ６，７の値を“Ｌ”にリセットする。
【００６２】図１４にはＢａｎｋ０のステータスレジス
タ６に対するリセット動作が例示される。メモリバンク
３（Ｂａｎｋ０）において書き込みフェイル又は消去フ
ェイルを生じているとき、コマンドデコーダ２０はコマ
ンドコード“５１Ｈ”の入力を検出すると、ＣＰＵ２１
にメモリバンク３のステータスレジスタ６の値を“Ｌ”
にリセットさせる。
【００６３】図１５にはＢａｎｋ１のステータスレジス
タ７に対するリセット動作が例示される。メモリバンク
４（Ｂａｎｋ１）において書き込みフェイル又は消去フ
ェイルを生じているとき、コマンドデコーダ２０はコマ
ンドコード“５２Ｈ”の入力を検出すると、ＣＰＵ２１
にメモリバンク４のステータスレジスタ７の値を“Ｌ”
にリセットさせる。
【００６４】尚、書き込みフェイルや消去フェイルがど
ちらのメモリバンクで発生しているかはステータスレジ
スタ６，７からの情報ＳＴ０，ＳＴ１に基づいてコマン
ドデコーダ２０が認識する。
【００６５】《フェイル発生時の動作》図１６には書込
みフェイル発生時におけるのコマンドデコーダ２０及び
ＣＰＵ２１の動作フローが例示される。コマンドコー
ド、アドレス、及び書込みデータを入力して（Ｓ１）、
指定されたメモリバンクに対する書込みのオートシーケ
ンスをＣＰＵ２１が実行する（Ｓ２）。書込み成功の判
別が行われ（Ｓ３）、書込み成功であればコマンド処理
を終了する。書込み不成功（書込みフェイル）であれ
ば、次のコマンド入力を待ち（Ｓ４）、入力コマンドが
所定のコマンドコードであって、セクタアドレスの指定
を要するコマンドの場合にはフェイルしたセクタアドレ
スの指定があるかの判別が行われる（Ｓ５）。所定のコ
マンド入力に対しては、それがプログラムリトライであ
れば処理をステップＳ２に戻り、リカバリリードコマン
ドであればそのリード動作のオートプログラムが実行さ
れ（Ｓ６）、ステータスレジスタリセットコマンドであ
ればリセット動作が行われる（Ｓ７）。
【００６６】図１７には消去フェイル発生時におけるの
コマンドデコーダ２０及びＣＰＵ２１の動作フローが例
示される。コマンドコード及びアドレスを入力して（Ｓ
１１）、指定されたメモリバンクに対する消去のオート
シーケンスをＣＰＵ２１が実行する（Ｓ１２）。消去成
功の判別が行われ（Ｓ１３）、消去成功であればコマン
ド処理を終了する。消去不成功（消去フェイル）であれ
ば、次のコマンド入力を待ち（Ｓ１４）、入力コマンド
が所定のコマンドコードであって、セクタアドレスの指
定を要するコマンドの場合にはフェイルしたセクタアド
レスの指定があるかの判別が行われる（Ｓ１５）。所定
のコマンド入力に対して、それがステータスレジスタリ
セットコマンドであればリセット動作が行われる（Ｓ１
６）。
【００６７】《並列動作とインタリーブ動作》図１８に
は１個づつメモリバンクを動作させる１バンク動作（１
Ｂａｎｋ動作）のタイミングチャートが例示される。書
込みデータはＤｉｎ１〜Ｄｉｎｉとされる。図１８にお
いて時間Ｔ２は最初の書込みコマンドによる書込み動作
期間（書込み動作のビジー状態の期間）に相当される。
後の書込み動作コマンドは、レディービジー信号Ｒ／Ｂ
がレディー状態に戻された後に発行されている。Ｔ１は
コマンド発行時間である。メモリバンク３，４毎に直列
的に書込み動作が行なわれる。
【００６８】図１９には２バンク並列書込み（２Ｂａｎ
ｋ同時書込み）のタイミングチャートが例示される。コ
マンド入力にはＴ２の約２倍の時間がかかるが、２個の
メモリバンク３，４の動作時間は、並列動作故に時間Ｔ
２で済む。
【００６９】図２０にはインタリーブ書込み動作のタイ
ミングチャートが例示される。前記２バンク並列動作は
一のメモリバンクを指定した書込み動作の指示に応答す
るメモリ動作の開始前に続けて他のメモリバンクを指定
した書込み動作の指示があるとき双方のメモリバンクを
並列に書込み動作させるものである。これに対し、イン
タリーブ書込み動作は、一のメモリバンクを指定した書
込み動作の指示に応答するメモリ動作中でも他のメモリ
バンクを指定した書込み動作の指示に応答してメモリ動
作可能とする動作を意味する。時間Ｔ３は書き込み動作
の開始を指示するコマンドコード“４０Ｈ”の発行か
ら、次の書込み動作のセクタアドレス発行までの時間で
あり、其の時間は極力０に近付けることができる。
【００７０】前者の書込みアクセスコマンドのコマンド
コードは“１０Ｈ”，“４１Ｈ”，“４０Ｈ”であり、
後者の書込みアクセスコマンドのコマンドコードは“１
０Ｈ”，“４０Ｈ”，“４０Ｈ”であり、時間Ｔ３を０
に近付ければ、図１９の２バンク並列同時書き込みの為
のコマンド入力時間と、図２０のインタリーブ書込み動
作のためのコマンド入力時間は実質的に同じになる。要
するに、図１９の２バンク並列同時書き込み動作時間
と、図２０のインタリーブ書込み動作時間は、最短で２
Ｔ１＋Ｔ２になる。これに対して図１８の１バンク動作
では２個のメモリバンクに対する書込みの最短時間は２
Ｔ２＋２Ｔ１になる。
【００７１】したがって、複数のメモリバンク３，４で
並列に書き込み又はインタリーブ書込み動作が可能であ
るから、書込み動作によるビジー状態の期間を短縮する
ことが可能である。特に図示はしないが、消去動作の場
合も同様である。
【００７２】《チップレイアウト》図２１には前記フラ
ッシュメモリのチップレイアウトが概略的に示される。
メモリバンク３（Ｂａｎｋ０）はメモリセルアレイ３０
（０）、Ｘアドレスデコーダ３１（０）、Ｙアドレスデ
コーダ３２（０）、Ｙスイッチ回路３３（０）、センス
ラッチ回路３４（０）、及びデータラッチ回路３５
（０）から構成される。メモリバンク４（Ｂａｎｋ１）
はメモリセルアレイ３０（１）、Ｘアドレスデコーダ３
１（１）、Ｙアドレスデコーダ３２（１）、Ｙスイッチ
回路３３（１）、センスラッチ回路３４（１）、及びデ
ータラッチ回路３５（１）から構成される。メモリバン
ク３用の前記救済回路９はメモリバンク３に隣接配置さ
れ、救済回路９による救済判定動作の結果をメモリバン
ク３のアドレスデコーダ３１（０），３２（０）に伝達
する伝達経路が極力短くなるように考慮されている。同
様に、メモリバンク４用の前記救済回路１０はメモリバ
ンク４に隣接配置され、救済回路１０による救済判定動
作の結果をメモリバンク４のアドレスデコーダ３１
（１），３２（１）に伝達する伝達経路が極力短くなる
ように考慮されている。
【００７３】図２１において４０で示されるものは入出
力端子Ｉ／Ｏ等のパッド電極及びアドレスバッファ１１
を総称する。４１はアドレスカウンタ１２、データ入出
力制御回路２２などの内部回路を総称する。
【００７４】以上説明したフラッシュメモリ１によれば
以下の作用効果を得る。
【００７５】コマンドデコーダ２０及びＣＰＵ２１は、
外部からの指示に対するメモリ動作の状態を示すステー
タス情報を対応するメモリバンク３，４のステータスレ
ジスタ６，７に反映し、前記ステータスレジスタ６，７
に反映されたステータス情報をアウトプットイネーブル
信号／ＯＥによる出力指示に従って前記インタフェース
制御部８を介して入出力端子Ｉ／Ｏから外部に出力可能
である。これにより、マルチバンクのフラッシュメモリ
１においてアクセスエラーを生じたメモリバンクを外部
で特定することができる。
【００７６】前記コマンドデコーダ２０は、前記ステー
タス情報ＳＴ０，ＳＴ１により書き込み異常が通知され
ているとき、書込み異常に係るメモリバンクに対して
は、其のメモリバンクを指定した所定の動作指示、例え
ば、書込み異常に係るメモリバンクを指定した書込みリ
トライ指示、書込み異常に係るメモリバンクのステータ
スレジスタをリセットする動作指示、書込み異常に係る
メモリバンクを指定したリカバリリード指示だけを受付
ける。これにより、内部のマルチバンクで書き込みのア
クセスエラーを生じても、そのエラーに対するメモリコ
ントローラ（フラッシュメモリ１のアクセス制御を行な
うコントローラ）側からの対処の指示が不適切であると
き、それに対してプロテクトをかけることができ、メモ
リ動作の信頼性向上とメモリコントローラの負担軽減に
寄与することができる。
【００７７】また、コマンドデコーダ２０は、前記ステ
ータス情報ＳＴ０，ＳＴ１により消去異常が通知されて
いるとき、消去異常に係るメモリバンクに対して、その
メモリバンクを指定した所定の動作指示、例えば消去異
常に係るメモリバンクのステータスレジスタをリセット
するステータスレジスタリセット指示だけを受付け可能
にする。これにより、内部のマルチバンクで消去のアク
セスエラーを生じても、そのエラーに対するメモリコン
トローラ側からの対処の指示が不適切であるとき、それ
に対してプロテクトをかけることができ、メモリ動作の
信頼性向上とメモリコントローラの負担軽減に寄与する
ことができる。
【００７８】前記コマンドデコーダ２０及びＣＰＵ２１
は、一のメモリバンクを指定した外部からの指示に応答
するメモリ動作中でも他のメモリバンクを指定した外部
からの指示に応答してメモリ動作を開始するインタリー
ブ動作、一のメモリバンクを指定した外部からの指示に
応答するメモリ動作の開始前に続けて外部から他のメモ
リバンクを指定したメモリ動作の指示があるとき双方の
メモリバンクの動作を並列に開始させる並列動作が可能
であるから、複数のメモリバンクで並列的に書き込み動
作又は消去動作のアクセス動作を行なうことができる。
したがって、消去動作及び書込み動作によるビジー状態
の期間を短縮することが可能である。
【００７９】インタリーブ書込み動作を指示するアクセ
スコマンドに対し並列書込み動作を指示するアクセスコ
マンドは、コマンドコード“４１Ｈ”のみ相異し、例え
ばコマンドコード“１０Ｈ”に関しては当該コマンドコ
ード“１０Ｈ”と“４０Ｈ”は共通利用される。したが
って、マルチバンクのインタリーブ動作と共に並列動作
の制御形態を採用してもコマンドの増加が少なく抑えれ
ら、コマンド解読の論理規模が大きくなり過ぎるのを抑
制することができる。
【００８０】Ｙアドレス信号を必要としない消去動作の
場合には並列消去動作を指示する場合にもメモリバンク
３用の消去セクタアドレスとメモリバンク４用の消去セ
クタアドレスとの間に区切りコードを必要としなコマン
ドフォーマットを採用する。これにより、コマンドの増
加を少なく抑えれら、コマンド解読の論理規模が大きく
なり過ぎるのを抑制することができる。
【００８１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００８２】例えば、不揮発性メモリせるはフラッシュ
メモリセルに限定されず、ＭＮＯＳ、高誘電体メモリセ
ル等であってもよい。またメモリセルの記憶情報は１個
のメモリセルに対して２値に限定されず４値などの多値
であってもよい。また、フラッシュメモリにおいてメモ
リセルアレイの構成はＡＮＤ型に限定されず、ＮＯＲ
型、ＮＡＮＤ型など適宜変更可能である。また、消去及
び書込みに対する閾値電圧的な定義は本明細書とは逆に
定義することも可能である。
【００８３】また、ステータスレジスタはレディー・ビ
ジー情報を保持しなくてもよい。また、コマンドの種
類、セクタアドレスの指定方法、書込みデータの入力方
法などは上記とは異なってもよい。例えば、データ、ア
ドレス。コマンドの入力端子を専用にしなえてもよい。
メモリバンクの数は２個に限定されず、それ以上の数を
備えてもよい。
【００８４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８５】すなわち、マルチバンクを有する不揮発性
記憶装置においてアクセスエラーを生じたメモリバンク
を外部で特定することができる。
【００８６】マルチバンクを有する不揮発性記憶装置に
おいて、内部のマルチバンクで書き込みや消去エラー等
のアクセスエラーを生じても、そのエラーに対するメモ
リコントローラ側からの対処の指示が不適切であると
き、それに対してプロテクトをかけることができ、メモ
リ動作の信頼性向上とメモリコントローラの負担軽減に
寄与することができる。
【００８７】マルチバンクを有するフラッシュメモリ等
の不揮発性記憶装置において、複数のメモリバンクで並
列に書き込み動作又は消去動作等のアクセス動作を行な
うことができる。
【００８８】マルチバンクを有するフラッシュメモリ等
の不揮発性記憶装置において消去動作及び書込み動作に
よるビジー状態の期間を短縮することができる。
【００８９】マルチバンクの不揮発性記憶装置において
メモリバンク毎にアクセス動作させるのに対し、複数の
メモリバンクを並列動作させるのに、コマンド解読の論
理規模が大きくなり過ぎるのを抑制することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性記憶装置の一例であるフ
ラッシュメモリのブロック図である。
【図２】メモリバンクの一例を示すブロック図である。
【図３】不揮発性メモリセルの断面構造を例示する説明
図である。
【図４】ＡＮＤ型メモリセルアレイの一部を例示する回
路図である。
【図５】メモリセルに対する消去及び書込みの電圧印加
状態を例示する説明図である。
【図６】ステータスレジスタが保有する情報に対する出
力端子の割り当てを例示する説明図である。
【図７】フラッシュメモリのコマンドを例示する説明図
である。
【図８】２メモリバンク並列消去動作のタイミングチャ
ートである。
【図９】２メモリバンクに対する並列書込み動作のタイ
ミングチャートである。
【図１０】書込みリトライコマンドによる動作タイミン
グチャートである。
【図１１】１メモリバンク動作時のリカバリリードコマ
ンドによる動作タイミングチャートである。
【図１２】２メモリバンク動作時のリカバリリードコマ
ンドによる動作タイミングチャートである。
【図１３】メモリバンク毎のステータスレジスタに対す
る一括リセット動作を例示するタイミングチャートであ
る。
【図１４】メモリバンク毎のステータスレジスタの一方
に対するリセット動作を例示するタイミングチャートで
ある。
【図１５】メモリバンク毎のステータスレジスタの他方
に対するリセット動作を例示するタイミングチャートで
ある。
【図１６】書込みフェイル発生時におけるのコマンドデ
コーダ及びＣＰＵの動作フローチャートである。
【図１７】消去フェイル発生時におけるのコマンドデコ
ーダ及びＣＰＵの動作フローチャートである。
【図１８】１個づつメモリバンクを動作させる１バンク
動作（１Ｂａｎｋ動作）のタイミングチャートである。
【図１９】２バンク並列書込み（２Ｂａｎｋ同時書込
み）のタイミングチャートである。
【図２０】インタリーブ書込み動作のタイミングチャー
トである。
【図２１】フラッシュメモリのチップレイアウトを概略
的に例示する平面図である。
【符号の説明】
１ フラッシュメモリ ２ 半導体基板（半導体チップ） ３，４ メモリバンク ５ 制御部 ６，７ ステータスレジスタ ８ インタフェース制御部 ９、１０ 救済回路 １１ アドレスバッファ １２ アドレスカウンタ ２０ コマンドデコーダ ２１ ＣＰＵ ２２ データ入出力制御回路 Ａｍ メモリバンク指定情報
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６１１Ｚ ６１２Ｚ (72)発明者 野副 敦史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B018 GA04 KA01 KA12 NA06 5B025 AA03 AB01 AC01 AD01 AD04 AD05 AD08 AD13 AE00 AE05 5B060 CA12 5L106 AA10 CC01 CC17

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に、記憶情報の書き換えが可
    能な不揮発性メモリセルを備え夫々独立にメモリ動作可
    能な複数個のメモリバンクと、前記複数個のメモリバン
    クに対するメモリ動作を制御する制御部と、前記メモリ
    バンク毎に設けられたステータスレジスタと、外部との
    インタフェース部とを有し、前記制御部は、動作指示に
    従ってメモリバンク毎にメモリ動作を制御し、メモリ動
    作の状態を示すステータス情報を対応するメモリバンク
    のステータスレジスタに反映し、前記ステータスレジス
    タに反映されたステータス情報を前記インタフェース部
    から外部に出力可能にするものであることを特徴とする
    不揮発性記憶装置。
  2. 【請求項２】 前記メモリ動作として、不揮発性メモリ
    セルに対する記憶情報の消去動作、不揮発性メモリセル
    に対する情報の書込み動作、及び不揮発性メモリセルに
    対する記憶情報の読み出し動作が可能であり、前記ステ
    ータス情報は、前記消去動作に対する消去異常の有無を
    示す消去チェック情報と、前記書込み動作に対する書込
    み異常の有無を示す書込みチェック情報とであることを
    特徴とする請求項１記載の不揮発性記憶装置。
  3. 【請求項３】 前記制御部は、前記ステータス情報が書
    き込み異常のとき、書込み異常に係るメモリバンクを指
    定した動作の指示に対して所定の指示だけを受付け可能
    にするものであることを特徴とする請求項２記載の不揮
    発性記憶装置。
  4. 【請求項４】 前記所定の指示は、書込み異常に係るメ
    モリバンクを指定して書込み動作を再度繰返す動作を指
    示する書込みリトライ指示と、書込み異常に係るメモリ
    バンクのステータスレジスタに対してリセット動作を指
    示するステータスレジスタリセット指示とを含むことを
    特徴とする請求項３記載の不揮発性記憶装置。
  5. 【請求項５】 前記所定の指示は、書込み異常に係るメ
    モリバンクを指定して書込み異常に係る書込みデータを
    外部に出力する動作を指示するリカバリリード指示を更
    に含むことを特徴とする請求項４記載の不揮発性記憶装
    置。
  6. 【請求項６】 前記制御部は、前記ステータス情報が消
    去異常のとき、消去異常に係るメモリバンクを指定した
    動作の指示に対して所定の指示だけを受付け可能にする
    ものであることを特徴とする請求項２記載の不揮発性記
    憶装置。
  7. 【請求項７】 前記所定の指示は、消去異常に係るメモ
    リバンクのステータスレジスタ対してリセット動作を指
    示するステータスレジスタリセット指示であることを特
    徴とする請求項６記載の不揮発性記憶装置。
  8. 【請求項８】 前記メモリバンクに含まれる不揮発性メ
    モリセルの欠陥を救済する為の救済回路を前記メモリバ
    ンク毎に有して成るものであることを特徴とする請求項
    １記載の不揮発性記憶装置。
  9. 【請求項９】 半導体基板に、記憶情報の書き換えが可
    能な不揮発性メモリセルを備え夫々独立にメモリ動作可
    能な複数個のメモリバンクと、前記複数個のメモリバン
    クに対するメモリ動作を外部からの指示にしたがって制
    御する制御部とを有し、前記制御部は、動作指示に従っ
    てメモリバンク毎にメモリ動作を制御し、一のメモリバ
    ンクを指定した動作指示に応答するメモリ動作中でも他
    のメモリバンクを指定した動作指示に応答するメモリ動
    作を開始させるインタリーブ動作と、一のメモリバンク
    を指定した動作指示に応答するメモリ動作の開始前に続
    けて他のメモリバンクを指定するメモリ動作の指示があ
    るとき双方のメモリバンクのメモリ動作を並列に開始さ
    せる並列動作とを制御可能なものであることを特徴とす
    る不揮発性記憶装置。
  10. 【請求項１０】 前記メモリ動作として、不揮発性メモ
    リセルに対する記憶情報の消去動作、不揮発性メモリセ
    ルに対する情報の書込み動作、及び不揮発性メモリセル
    に対する記憶情報の読み出し動作が可能であり、前記イ
    ンタリーブ動作及び並列動作は前記消去動作の指示又は
    書込み動作の指示に対して可能にされるものであること
    を特徴とする請求項９記載の不揮発性記憶装置。
  11. 【請求項１１】 前記制御部は、書込み動作の指示に対
    して前記インタリーブ動作を可能にするか前記並列動作
    を可能にするかを、コマンドコードの相異によって決定
    するものであることを特徴とする請求項１０記載の不揮
    発性記憶装置。
  12. 【請求項１２】 前記制御部は、消去動作の指示に対し
    て前記インタリーブ動作を可能にするか前記並列動作を
    可能にするかを、メモリバンクの指定が単数か複数かに
    よって決定するものであることを特徴とする請求項１０
    記載の不揮発性記憶装置。
  13. 【請求項１３】 半導体基板に、記憶情報の書き換えが
    可能な不揮発性メモリセルを備え夫々独立にメモリ動作
    可能な複数個のメモリバンクと、前記複数個のメモリバ
    ンクに対するメモリ動作を外部からのアクセスコマンド
    にしたがって制御する制御部とを有し、前記アクセスコ
    マンドとして第１アクセスコマンドと第２アクセスコマ
    ンドがあり、前記第１アクセスコマンドは、第１コマン
    ドコード、一のメモリバンクのアドレスを指定するアド
    レス情報、第２コマンドコード、他のメモリバンクのア
    ドレスを指定するアドレス情報、及び前記第２コマンド
    コードを含み、前記第２アクセスコマンドは、第１コマ
    ンドコード、一のメモリバンクのアドレスを指定するア
    ドレス情報、第３コマンドコード、他のメモリバンクの
    アドレスを指定するアドレス情報、及び前記第２コマン
    ドコードを含み、前記制御部は前記第２コマンドコード
    の入力に応答して前記アドレス情報による指定メモリバ
    ンクのメモリ動作を開始するもであることを特徴とする
    不揮発性記憶装置。
  14. 【請求項１４】 前記メモリ動作として、不揮発性メモ
    リセルに対する記憶情報の消去動作、不揮発性メモリセ
    ルに対する情報の書込み動作、及び不揮発性メモリセル
    に対する記憶情報の読み出し動作が可能であり、前記第
    １コマンドコードは書込み動作の種別を与えるコマンド
    コードであり、第２コマンドコードは書込み動作の開始
    を指示するコマンドコードであることを特徴とする請求
    項１３記載の不揮発性記憶装置。
  15. 【請求項１５】 半導体基板に、記憶情報の書き換えが
    可能な不揮発性メモリセルを備え夫々独立にメモリ動作
    可能な複数個のメモリバンクと、前記複数個のメモリバ
    ンクに対するメモリ動作を外部からのアクセスコマンド
    にしたがって制御する制御部とを有し、前記アクセスコ
    マンドとして第３アクセスコマンドと第４アクセスコマ
    ンドがあり、前記第３アクセスコマンドは、第４コマン
    ドコード、一のメモリバンクのアドレスを指定するアド
    レス情報、及び前記第５コマンドコードを含み、前記第
    ４アクセスコマンドは、第４コマンドコード、一のメモ
    リバンクのアドレスを指定するアドレス情報、他のメモ
    リバンクのアドレスを指定するアドレス情報、及び前記
    第５コマンドコードを含み、前記制御部は前記第５コマ
    ンドコードに応答して前記アドレス情報による指定メモ
    リバンクのメモリ動作を開始するもであることを特徴と
    する不揮発性記憶装置。
  16. 【請求項１６】 前記メモリ動作として、不揮発性メモ
    リセルに対する記憶情報の消去動作、不揮発性メモリセ
    ルに対する情報の書込み動作、及び不揮発性メモリセル
    に対する記憶情報の読み出し動作が可能とされ、前記第
    ４コマンドコードは消去動作の指示を与えるコマンドコ
    ードであり、第５コマンドコードは消去動作の開始を指
    示するコマンドコードであることを特徴とする請求項１
    ５記載の不揮発性記憶装置。
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