KR100819102B1

KR100819102B1 - 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치

Info

Publication number: KR100819102B1
Application number: KR1020070012039A
Authority: KR
Inventors: 채동혁; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2007-02-06
Filing date: 2007-02-06
Publication date: 2008-04-03
Anticipated expiration: 2027-02-06
Also published as: US20130003455A1; US20080189478A1; US8234440B2; US8539144B2; US20120079173A1; US8046525B2

Abstract

멀티레벨 데이터를 보다 효율적으로 프로그램 하기 위한 불휘발성 반도체 메모리 장치가 개시된다. 그러한 불휘발성 반도체 메모리 장치는, 복수의 뱅크들로 이루어진 메모리 셀 어레이와; 상기 복수의 뱅크들마다 대응적으로 구비되며 설정된 데이터 저장용량을 갖는 캐시 블록과; 상기 복수의 뱅크들마다 대응적으로 구비된 페이지 버퍼와; 상기 뱅크들 중 마지막 뱅크를 제외한 나머지 뱅크들에 대한 페이지 데이터 프로그램 시에는 상기 각 페이지 버퍼를 통해 로딩된 페이지 데이터가 상기 각 캐시 블록으로 프로그램 되도록 하고, 상기 마지막 뱅크에 대한 페이지 데이터가 상기 페이지 버퍼에 로딩될 때 그 로딩된 페이지 데이터와 상기 각 캐시 블록에 프로그램된 페이지 데이터가 대응되는 각 뱅크로 한꺼번에 프로그램 되도록 하는 프로그램 회로를 구비함에 의해, 종래의 프로그램 방식에 비해 멀티레벨 플래시 메모리의 프로그램 단위를 증가시키지 않으면서 프로그램에 걸리는 시간을 줄일 수 있는 효과가 있다. 따라서, 불휘발성 반도체 메모리 장치의 멀티레벨 프로그램 동작에 대한 성능이 개선되는 장점이 있다.

불휘발성 반도체 메모리, 멀티레벨 셀, 멀티레벨 플래시 메모리, 캐시블록

Description

개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체 메모리 장치{Non-volatile semiconductor memory device with advanced multi page program operation}

도 1은 종래 기술에 따른 멀티레벨 플래시 메모리의 멀티 페이지 프로그램 방법을 보여주는 도면

도 2는 도 1의 멀티 페이지 프로그램 관련 타이밍 다이어그램

도 3은 멀티레벨 데이터 프로그램 시에 통상적으로 나타나는 문턱전압 분포의 변화를 보여주는 도면

도 4 내지 도 6은 본 발명의 실시예에 따른 멀티레벨 플래시 메모리의 멀티 페이지 프로그램 순서를 단계별로 보여주는 도면들

도 7은 도 4 내지 도 6에 관련된 멀티 페이지 프로그램 관련 타이밍 다이어그램

본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 2비트 이상의 데이터를 하나의 메모리 셀에 저장할 수 있는 멀티레벨 불휘발성 반도체 메모리에 관한 것이다.

근래에 컴퓨터 등과 같은 정보처리 장치의 급속한 발전에 따라 정보처리 장치의 중요 부품으로서 채용되는 반도체 메모리 장치도 고속 동작화 및 대용량화되는 추세이다.

통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 끊기면 메모리 셀에 저장된 내용이 사라져 버리게 되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM) 등으로 분류된다.

상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.

최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있는 것이다. 더우기, 디지털 카메라 등의 데이터 저장장치는 사이즈가 컴팩트할 것이 요구되며, 또한 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에, 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가진다.

EEPROM 설계 및 제조기술이 진보됨에 따라 출현된 플래시 소거기능을 가지는 낸드타입 플래시(Flash) EEPROM은 통상의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리하다. 상기 플래쉬 EEPROM은 단위 메모리 셀 어레이 구성을 어떤 형태로 가지느냐에 따라 NAND 타입(type), NOR 타입, 또는 AND 타입으로 구별되는데, NAND 타입(type)이 NOR나 AND 타입에 비해 높은 집적도를 갖는다는 것은 본 분야에서 널리 알려져 있다.

통상적인 불휘발성 반도체 메모리 장치블록의 구성 및 메모리 셀 어레이내의 메모리 셀들에 대한 제조단면은 예를 들어, 2001년 9월 25일자로 미국에서 등록된 미국 특허번호 US 6,295,227호에 개시되어 있다.

상기 선행 특허에서 데이터 입출력 버퍼, 워드라인들을 선택하기 위한 로우 디코더, 컬럼 디코더, 컬럼 게이트, 메모리 셀 트랜지스터들의 입출력 데이터를 감지하고 저장하기 위한 페이지 버퍼, 부스팅 전압을 생성하는 부스터 회로, 메모리 장치의 동작을 제어하는 콘트롤 회로, 및 메모리 셀 어레이는 NAND 타입 EEPROM을 구성한다.

상기 메모리 셀 어레이는 낸드 셀 유닛(또는 셀 스트링)내의 메모리 셀 트랜지스터에 데이터를 주고 받기 위한 비트라인들과, 상기 비트라인들과 교차하며 상기 낸드 셀 유닛내의 메모리 셀 트랜지스터들 및 상기 선택 트랜지스터들의 게이트를 제어하기 위한 워드라인들을 포함한다.

메모리 셀 어레이내에서, n타입 웰의 상부에 형성된 p타입 웰에 낸드 셀 유닛(NAND cell unit)이 형성된다. 하나의 스트링 단위을 이루는 낸드 셀 유닛은 드레인이 비트라인에 접속된 제1선택 트랜지스터(SST)와, 소오스가 공통소오스라인에 접속된 제2선택 트랜지스터(ST)와, 상기 제1선택 트랜지스터(SST)의 소오스와 상기 제2선택 트랜지스터(ST)의 드레인 사이에 채널들이 직렬로 접속된 16개 또는32의 메모리 트랜지스터들로 구성되어 있다. 낸드 셀 유닛을 구성하는 각각의 메모리 셀 트랜지스터는 그 소오스와 드레인 영역 사이의 채널 영역상에 게이트 산화막을 개재하여 형성된 플로팅 게이트와, 층간 절연막을 통하여 이 플로팅 게이트 상에 형 성된 제어 게이트를 가지고 있다. 상기 플로팅 게이트(FG)에는 상기 콘트롤 게이트(CG)에 인가되는 프로그램 전압에 의해 프로그램 데이터로서 기능하는 전하가 축적된다.

NAND 타입 EEPROM의 동작 중 소거, 쓰기, 및 읽기 동작을 설명하면 다음과 같다. 소거와 프로그램(또는 쓰기)동작은 공지의 F-N터널링 전류(tunneling current)를 이용함으로써 달성된다. 예컨대, 소거 시에는 기판에 매우 높은 전위를 인가하고 상기 CG에 낮은 전위를 인가한다. 이 경우에 CG와 FG사이의 커패시턴스와 FG와 기판사이의 커패시턴스와의 커플링 비에 의해 결정된 전위가 상기 FG에 인가된다. 상기 FG에 인가된 플로팅 게이트 전압 Vfg와 기판에 인가된 기판전압 Vsub간의 전위차가 F-N 터널링을 일으킬 수 있는 전위차보다 크면 상기 FG에 모여 있던 전자들이 FG에서 기판으로 이동하게 된다. 이와 같은 동작이 일어나면 CG, FG와 소오스 및 드레인으로 구성된 메모리 셀 트랜지스터의 문턱전압 Vt가 낮아지게 된다. 상기 Vt가 충분히 낮아져서 CG와 소오스에 0 V를 인가하더라도 드레인에 적당히 높은 양의 전압을 가했을 때 전류가 흐르게 되면 우리는 이것을 "ERASE"되었다 라고 하고, 논리적으로(logically) "1" 로서 흔히 표시한다.

한편, 쓰기 시에는 소오스와 드레인에 0 V를 인가하고 CG에 매우 높은 전압을 인가하게 된다. 이 때 채널 영역엔 반전층(inversion layer)이 형성되면서 소오스와 드레인이 모두 0 V의 전위를 갖게 된다. CG와 FG사이 그리고 FG와 채널 영역사이의 커패시턴스의 비에 의해 결정된 Vfg와 Vchannel (0 V)사이에 인가된 전위차가 F-N 터널링을 일으킬 수 있을 만큼 충분히 커지면 전자가 채널영역에서 FG로 이 동하게 된다. 이 경우 Vt가 증가하게 되며 미리 설정한 양의 전압을 CG에 가하고 소오스에는 0 V를 가하고 드레인에 적당한 양의 전압을 가했을 때 전류가 흐르지 않게 되면 우리는 이것을 "PROGRAM" 되었다 라고 하고 논리적으로 "0" 으로 흔히 표시한다.

상기 메모리 셀 어레이의 구성에서 페이지 단위는 하나의 워드라인에 콘트롤 게이트가 공통으로 연결된 메모리 셀 트랜지스터들을 말한다. 복수개의 메모리 셀 트랜지스터들을 포함하는 복수개의 페이지들은 셀 블록이라고 칭해지며, 하나의 셀 블럭의 단위는 통상적으로 비트라인 당 한개 또는 복수개의 셀 스트링들을 포함한다. 상기한 낸드 플래시 메모리는 고속프로그래밍을 위하여 페이지 프로그램 모우드를 가지고 있다. 페이지 프로그램 동작은 데이터 로딩동작과 프로그램 동작으로 구성된다. 데이터 로딩동작은 입출력 단자들로부터 바이트 크기의 데이터를 순차적으로 데이터 레지스터들에 래치 및 저장하는 동작이다. 페이지 버퍼라고도 불리우는 데이터 레지스터는 각 비트라인에 대응할 수 있게 제공되어 있다. 프로그램 동작은 상기 데이터 레지스터들에 저장된 데이터를 비트라인들을 통해 선택된 워드라인상의 메모리 트랜지스터들로 일시에 기입하는 동작이다.

상기한 바와 같은 NAND 타입 EEPROM은 일반적으로 리드(read, 읽기), 프로그램(program, 쓰기)동작을 페이지 단위로 수행하고, 소거(erase)동작을 블록 단위로 수행한다. 실제적으로, 상기 메모리 셀 트랜지스터의 FG와 채널간에 전자가 이동되는 현상은 프로그램과 소거동작에서만 일어나며, 리드동작에서는 상기 동작들이 종료된 후 메모리 셀 트랜지스터에 저장된 데이터를 해침이 없이 그대로 읽기만 하는 동작이 일어난다.

리드(read )동작에서 메모리 셀 트랜지스터의 비선택된 CG에는 선택된 메모리 셀 트랜지스터의 CG에 인가되는 전압(통상적으로 그라운드 전압)보다 더 높은 전압(통상적으로 리드전압)이 인가된다. 그러면 선택된 메모리 셀 트랜지스터의 프로그램 상태에 따라 대응되는 비트라인 상에는 전류가 흐르거나 흐르지 않게 된다. 정해진 전압조건에서 프로그램된 메모리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프셀(off-cell)로 판독되어 대응되는 비트라인 상에는 높은 레벨의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은 온셀(on-cell)로 판독되어 해당하는 비트라인은 낮은 레벨로 방전된다. 이러한 비트라인의 상태는 센스앰프를 통하여 "0" 이나 "1"로 최종적으로 판독되는 것이다.

메모리 용량의 증가 요구에 따라, 상기한 바와 같은 NAND 타입 EEPROM의 경우에 있어 하나의 메모리 셀에 2비트(4상태)이상의 데이터를 프로그램(저장)하기 위한 멀티레벨 셀(MLC)에 대한 시도가 본 분야에서 있어왔다. 멀티레벨 프로그램 동작 모드에서 플로팅 게이트에 주입되는 전자들의 수를 적절히 조절함에 의해 하나의 메모리 셀을 구성하는 플로팅 게이트 모오스 트랜지스터의 문턱전압은 4가지의 상태 중 하나의 상태를 가질 수 있다. 멀티레벨 리드 동작 모드에서는 4가지 상태의 문턱 전압 중에서 중간을 가리키는 전압이 1차 리드 기준전압으로서 인가되어 선택된 메모리 셀이 상위 상태들에 속하는 지 하위 상태들에 속하는 지가 감지된다. 이어서, 2개의 서로 다른 2차 리드 기준전압들이 사용되어 상위 상태들 중 최 상위 상태인지 아닌지 또는 하위 상태들 중 최하위 상태인지 아닌지가 다시 감지된다.

그러한 멀티레벨 NAND 셀 타입 플래시 메모리에 대한 상세는 2004년 10월 19일자로 미국에서 특허발행된 US 6,807,096호, 및 2005년 8월 30일자로 미국에서 특허발행된 US 6,937,510호에 개시되어 있으며, 본 명세서에 참조로서 합체되어진다.

멀티레벨 낸드 플래시 메모리의 경우에도 고속프로그래밍을 위한 페이지 프로그램 모드가 있다. 도 1은 종래 기술에 따른 멀티레벨 플래시 메모리의 멀티 페이지 프로그램 방법을 보여주는 도면이다. 도 2는 도 1의 멀티 페이지 프로그램 관련 타이밍 다이어그램이고, 도 3은 멀티레벨 데이터 프로그램 시에 통상적으로 나타나는 문턱전압 분포의 변화를 보여주는 도면이다.

먼저, 도 1을 참조하면, 4개의 뱅크(1,2,3,4)를 가지는 멀티레벨 낸드 플래시 메모리에서 프로그램 속도를 향상시키기 위하여 4페이지를 동시에 프로그램하는 "멀티 페이지 프로그램" 방법이 나타나 있다. 복수의 메모리 블록들을 갖는 각 뱅크에 각기 대응된 페이지 버퍼(60-63)로 프로그램될 데이터가 각 단계들(S1,S2,S3,S4)을 통해 로딩되고 난 후, 4개의 뱅크가 동시에 선택되어 각 뱅크의 지정된 페이지로 프로그램이 단계(S5)를 통해 한꺼번에 이루어진다. 이와 같은 페이지 프로그램 방법은 프로그램 속도가 현저히 떨어지는 멀티레벨 플래시 메모리에서 페이지당 프로그램 시간을 단축시키기 위하여 주로 사용되어진다.

상기한 바와 같은 멀티 페이지 프로그램을 통해 4개의 페이지에 프로그램을 수행하는 타이밍을 도시하는 도 2를 참조하면, 로딩 및 프로그램에 관련된 단계구 간들(S1,S2,S3,S4,S5)이 도 1의 화살라인을 통해 부여된 상기 단계들(S1,S2,S3,S4,S5)에 대응되어 있음을 알 수 있다. 하나의 단계(S1)는, 데이터 로드 커맨드를 수신하는 타임 구간(C1)과, 어드레스를 수신하는 타임 구간(C2)과, 프로그램 데이터를 수신하는 타임구간(C3)과, 프로그램 커맨드를 수신하는 타임구간(C4)이 차례로 포함된다.

상기 단계구간들(S1,S2,S3,S4)에서는 프로그램될 데이터가 상기 각 뱅크에 각기 대응된 페이지 버퍼(60-63)로 로딩되는 동작이 일어나고, 상기 단계구간(S5)에서는 4개의 뱅크 내의 블록들(10-13)이 동시에 선택되어 프로그램 동작이 실행된다.

여기서, 멀티레벨 데이터 프로그램 시에 통상적으로 나타나는 문턱전압 분포의 변화를 보여주는 도 3을 참조한다. 도면에서 가로축은 메모리 셀의 문턱전압을 가리키고, 세로축은 프로그램된 메모리 셀들의 개수를 가리킨다. 하나의 메모리 셀에 2비트의 데이터를 저장하는 플래시 메모리에서 각 셀의 데이터는 서로 다른 페이지에 할당된다. 도 3의 특성 그래프(a)는 최하위비트(LSB)데이터를 프로그램하는 동작을 나타낸다. 이 경우에 프로그램 속도를 빠르게 하기 위하여 ISPP(Incremental Step Program Pulse)의 전압 스텝핑(Stepping)은 크게 설정된다. 이에 따라 비교적 넓은 문턱 전압 분포가 얻어진다. 이와 같은 프로그램 방법을 "SLC Program"이라고 부른다. 이후 LSB 프로그램된 셀은 주위의 셀들이 프로그램되는 과정에서 도 3의 특성 그래프(b)와 같이 특성 그래프(a)에 비해 문턱 전압 분포가 더 넓어지게 된다. 도 3의 특성 그래프(c)는 최상위비트(MSB)데이터를 프로그램 하는 동작을 나타내는 것으로서, LSB 데이터 '1'이 프로그램되어 소거(Erase)상태로 남아 있는 셀 중 MSB 데이터 '0'이 로딩된 셀은 화살부호 AR1으로써 나타낸 바와 같이 '01' 상태(State)로 이동하게 된다. 그리고, LSB 데이터 '0'이 프로그램된 셀 중 MSB 데이터 '1'이 로딩된 셀은 화살부호 AR2로써 나타낸 바와 같이 '10' 상태로 이동하게 되고, LSB 데이터 '0'이 프로그램된 셀 중 MSB 데이터 '0'이 로딩된 셀은 화살부호 AR3로써 나타낸 바와 같이'00' 상태로 이동하게 된다. 이에 따라 LSB 프로그램 후 주위 셀들의 프로그램 과정에서 디스터반스(Disturbance)에 의해 문턱 전압 분포가 넓어지는 효과가 상쇄되므로, 문턱 전압 분포의 제어를 더욱 정밀하게 할 수 있다. 이와 같은 프로그램 방법을 사용할 경우 LSB 페이지 프로그램은 ISPP 프로그램 전압 스텝핑을 크게 하여 빠른 시간 내에 프로그램이 이루어지지만 MSB 페이지 프로그램은 3개의 문턱 전압 상태를 정밀하게 조절하면서 수행하게 되므로 LSB 페이지 프로그램에 비해 상당히 프로그램 속도가 떨어지게 된다.

여기서, LSB 페이지 프로그램 시간(tLSB)은 200㎲, MSB 페이지 프로그램 시간(tMSB)은 1400㎲로 가정하면, 한 페이지에 대한 평균 프로그램 시간은 tPGM=(tLSB+tMSB)/2=800㎲이 됨을 알 수 있다.

그러므로, 도 1에서 보여지는 바와 같은 멀티 페이지 프로그램 방법을 사용할 경우 4개의 페이지를 한꺼번에 프로그램하게 되므로, 평균 프로그램 시간은 800㎲/4=200㎲이 된다. 여기서, 도 1과 같은 프로그램 방법에서의 프로그램의 단위는 4 페이지이다. 결국, 컨트롤러는 4 페이지에 해당하는 데이터를 한꺼번에 로딩하여 프로그램 해야 프로그램 성능의 극대화를 누릴 수 있게 된다. 프로그램의 단위가 커지면 전체적인 프로그램 시간이 단축되어 프로그램 성능이 향상되는 측면이 있는 반면에 파일 시스템의 관리 측면에서는 큰 프로그램 단위가 비효율적인 측면이 있게 되는 문제점이 있다. 그러므로, 보다 작은 프로그램 단위를 유지하면서 프로그램 속도를 향상시킬 수 있는 방법이 요구된다.

결국, 멀티레벨 플래시 메모리에서 작은 프로그램 단위를 유지하면서 프로그램 속도를 보다 향상시킬 수 있는 대책이 본 분야에서 요망되는 실정이다.

따라서, 본 발명의 목적은 상기한 종래 기술의 문제점을 극복할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.

본 발명의 다른 목적은 종래의 프로그램 방식에 비해 멀티레벨 플래시 메모리의 프로그램 단위를 증가시키지 않으면서 프로그램에 걸리는 시간을 최소화 또는 줄일 수 있는 불휘발성 반도체 메모리를 제공함에 있다.

본 발명의 또 다른 목적은 뱅크내에 캐시 블록을 사용함으로써, 멀티레벨 플래시 메모리의 프로그램 단위를 증가시키지 않으면서 프로그램 속도를 향상시키는 개선된 프로그램 방법을 제공함에 있다.

상기한 기술적 과제들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 멀티레벨 데이터를 프로그램 하기 위한 불휘발성 반도체 메모리 장치는: 복수의 뱅크들로 이루어진 메모리 셀 어레이와; 상기 복수의 뱅크들마다 대응적으로 구비되며 설정된 데이터 저장용량을 갖는 캐시 블록과; 상기 복수의 뱅크들마다 대응적으로 구비된 페이지 버퍼와; 상기 뱅크들 중 마지막 뱅크를 제외한 나머지 뱅크들에 대한 페이지 데이터 프로그램 시에는 상기 각 페이지 버퍼를 통해 로딩된 페이지 데이터가 상기 각 캐시 블록으로 프로그램 되도록 하고, 상기 마지막 뱅크에 대한 페이지 데이터가 상기 페이지 버퍼에 로딩될 때 그 로딩된 페이지 데이터와 상기 각 캐시 블록에 프로그램된 페이지 데이터가 대응되는 각 뱅크로 한꺼번에 프로그램 되도록 하는 프로그램 회로를 구비한다.

바람직하기로, 상기 페이지 데이터는 멀티레벨 데이터 중 최상위 비트 페이지 데이터일 수 있으며, 상기 멀티레벨 데이터 중 최하위 비트 페이지 데이터는 상기 캐시 블록을 경유함이 없이 선택된 뱅크에 직접적으로 프로그램 될 수 있다. 또한, 상기 최상위 비트 페이지 데이터는 대응되는 페이지 버퍼를 통해 순차적으로 로딩되어, 복수의 뱅크들에 각기 대응적으로 할당된 캐시 블록들 중 마지막 번째 뱅크에 할당된 캐시블록을 제외한 캐시 블록들에 순차적으로 프로그램 될 수 있다. 또한, 상기 프로그램 회로는, 상기 마지막 번째의 페이지 버퍼에 마지막으로 최상위 비트 페이지 데이터가 로딩되고 나서 설정된 프로그램 커맨드가 입력될 경우에 상기 캐시 블록들에 프로그램된 최상위 비트 페이지 데이터를 상기 대응되는 페이지 버퍼로 리드하는 동작을 행한다. 또한 바람직하기로, 상기 캐시 블록으로 프로그램 되는 최상위 비트 페이지 데이터는 싱글레벨 셀 프로그램 알고리즘을 이용하여 프로그램 될 수 있으며, 상기 각 뱅크로 한꺼번에 프로그램 되는 최상위 비트 페이지 데이터는 최상위 비트 페이지 프로그램 알고리즘을 이용하여 프로그램 될 수 있다.

본 발명의 다른 기술적 양상에 따라, 메모리 셀 어레이가 복수의 뱅크들로 분할되어 있는 멀티레벨 플래시 메모리에서의 페이지 데이터 프로그램 방법은,

상기 복수의 뱅크들 마다 각기 대응되는 캐시 블록을 준비하는 단계와;

마지막 뱅크를 제외한 나머지 뱅크들에 대한 페이지 데이터 프로그램 시에는 상기 캐시 블록으로의 고속 프로그램을 수행하고;

상기 마지막 뱅크에 대한 페이지 데이터가 로딩되면 로딩된 페이지 데이터와 상기 캐시 블록에 프로그램된 페이지 데이터를 대응되는 각 뱅크로 한꺼번에 프로그램하는 것을 특징으로 한다.

본 발명의 실시예적 기술적 양상에 따라, 메모리 셀 어레이가 복수의 뱅크들로 나뉘어져 있는 멀티레벨 플래시 메모리에서의 프로그램 방법은,

각 뱅크 마다 소정의 캐시 블록을 준비하는 단계와;

캐시 블록을 경유함이 없이 선택된 블록에 대하여 직접적으로 LSB 페이지 프로그램이 수행되어진 후, 대응되는 페이지 버퍼를 통해 순차적으로 로딩되는 MSB 페이지 데이터를, 복수의 뱅크들에 각기 대응적으로 할당된 캐시 블록들 중 마지막 번째 뱅크에 할당된 캐시블록을 제외한 캐시 블록들에 순차적으로 프로그램하는 단계와;

상기 마지막 번째의 페이지 버퍼에 마지막으로 MSB 페이지 데이터가 로딩되고 나서 설정된 프로그램 커맨드가 입력되면 상기 캐시블록들에 프로그램된 MSB 페이지 데이터를 상기 대응되는 페이지 버퍼로 리드하는 단계와;

모든 페이지 버퍼들에 들어 있는 MSB 페이지 데이터를 상기 뱅크들의 대응 블록으로 동시에 프로그램 하는 단계를 구비한다.

바람직하기로, 상기 설정된 프로그램 커맨드는 하이 퍼포먼스 프로그램 커맨드일 수 있다.

상기한 본 발명의 불휘발성 반도체 메모리에 따르면, 종래의 프로그램 방식에 비해 멀티레벨 플래시 메모리의 프로그램 단위를 증가시키지 않으면서 프로그램에 걸리는 시간을 줄일 수 있는 효과가 있다. 따라서, 불휘발성 반도체 메모리 장치의 멀티레벨 프로그램 동작에 대한 성능이 개선되는 장점이 있다.

이하에서는 본 발명의 바람직한 실시 예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서, 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 4 내지 도 7을 참조로 설명되어질 것이다.

먼저, 종래의 프로그램 방식에 비해, 프로그램 단위를 증가시키지 않으면서 프로그램에 걸리는 시간을 줄이기 위해, 본 발명의 경우에는 메모리 셀 어레이의 뱅크들마다 설정된 데이터 저장용량을 갖는 캐시 블록을 구비하고, 상기 뱅크들 중 마지막 뱅크를 제외한 나머지 뱅크들에 대한 페이지 데이터 프로그램 시에는 상기 각 페이지 버퍼를 통해 로딩된 페이지 데이터가 상기 각 캐시 블록으로 프로그램 되도록 하고, 상기 마지막 뱅크에 대한 페이지 데이터가 상기 페이지 버퍼에 로딩될 때 그 로딩된 페이지 데이터와 상기 각 캐시 블록에 프로그램된 페이지 데이터가 대응되는 각 뱅크로 한꺼번에 프로그램 되도록 하는 프로그램 회로를 구비한다.

상기 프로그램 회로는 데이터 로딩 및 프로그램을 수행하는데 필요한 기능블록들 예컨대, 불휘발성 반도체 메모리 장치내의 데이터 입출력 버퍼, 로우 디코더, 컬럼 디코더, 컬럼 게이트, 고전압 발생 회로, 및 콘트롤 회로를 포함하여 이루어질 수 있다.

도 4 내지 도 6은 본 발명의 실시 예에 따른 멀티레벨 플래시 메모리에서의 MSB 페이지 프로그램 순서를 단계별로 보여주는 도면들이다. 또한, 도 7은 도 4 내지 도 6에 관련된 MSB 페이지 프로그램 관련 타이밍 다이어그램이다.

도 7에서 보여지는 로딩, 캐시 프로그램, 및 MSB 프로그램에 관련된 단계구간들(S1,S2,S3,S4,S5,S6,S7,S8,S9)이 도 4 내지 도 6의 화살라인들을 통해 부여된 단계들(S1,S2,S3,S4,S5,S6,S7,S8,S9)에 각기 대응되어 나타나 있다. 예를 들어, 하나의 단계(S1)는, 데이터 로드 커맨드를 수신하는 타임 구간과, 어드레스를 수신하는 타임 구간과, 프로그램 데이터를 수신하는 타임구간과, 프로그램 커맨드를 수신하는 타임구간이 차례로 포함된다. 단계(S2)는 캐시 블록으로 SLC 프로그램을 수행하는 타임구간을 포함한다.

상기 단계구간들(S2,S4,S6)에서는 프로그램될 MSB 데이터가 상기 각 캐시 블록에 프로그램되는 동작이 일어나고, 상기 단계구간(S8)에서는 상기 각 캐시 블록에 프로그램된 MSB 데이터가 대응되는 페이지 버퍼로 카피 백되는 동작이 일어나고, 상기 단계구간(S9)에서는 페이지 버퍼에 의해 MSB 페이지 데이터가 4개의 뱅크 내의 블록들(10-13)로 한꺼번에 프로그램되는 동작이 실행된다. 도 7에서 보여지는 "HP Program Command"는 "High Performance Program Command"를 나타내는 것으로, 캐시 블록을 통해 고속 프로그램을 수행하기 위한 별도의 프로그램 커맨드를 나타낸다.

먼저, 멀티 페이지 프로그램 중에서 MSB 페이지 프로그램을 위해 캐시 블록을 이용하는 도 4를 참조하면, 도 1에서 보여지는 뱅크 구조와는 달리, 고속 프로그램을 위한 캐시 블록들(20-23)이 메모리 셀 어레이(5)의 뱅크들(1-4)마다 구비된다. 상기 캐시 블록들(20-23)은 각기 로딩되는 페이지 데이터를 저장할 수 있는 용량을 가지며, 뱅크내의 멀티레벨 메모리 셀들과 같은 메모리 셀들로 구성된다. 여기서, 상기 캐시 블록들(20-22)로 프로그램되는 데이터는 MSB 페이지 데이터이며, 별도의 캐시 프로그램 커맨드 즉, "HP Program Command"가 입력되는 경우에 선택된 캐시 블록들에 대하여 고속 프로그램이 행해진다. 그러므로, LSB 페이지 데이터는 상기 캐시 블록들(20-22)을 거침이 없이 선택된 뱅크내의 해당 메모리 블록들로 직접적으로 프로그램 된다. 결국, 본 발명의 경우에 LSB 페이지 프로그램은 종래와 같은 방식으로 행하고, MSB 페이지 프로그램을 도 4 내지 도 6에서 나타낸 바와 같이 행함에 의해, 프로그램 단위를 증가시키지 않으면서 프로그램 속도를 향상시키는 것이다. 도 4에서, 참조부호들 15,25,65은 뱅크부, 캐시 블록부, 페이지 버퍼부를 각기 가리킨다.

도 4에서는 단계들(S1-S6)을 통하여 3개의 뱅크(1,2,3)에 순차적으로 고속의 캐시 프로그램이 수행되는 과정이 보여진다. 각 뱅크에서 하나씩의 블록(10,11,12)이 선택되고, 각 페이지 버퍼(60,61,62)에 로딩된 데이터는 대응되는 캐시 블록(20,21,22)으로 프로그램된다. 여기서, 각 캐시 블록으로 프로그램되는 MSB 페이 지 데이터는 LSB 페이지 프로그램과 같은 알고리즘, 즉 SLC 프로그램 알고리즘을 통해 프로그램 되므로, 도 7의 단계구간들(S2,S4,S6)에서 보여지는 바와 같이, 페이지당 200㎲의 프로그램 시간이 소요된다.

도 5에서는 단계들(S7,S8)을 통하여 4번째 페이지 버퍼(63)에 MSB 데이터가 로딩된 후 캐시 블록들(20-22)에 프로그램된 데이터가 대응되는 페이지 버퍼들(60-62)로 카피 백되는 과정이 나타나 있다. 단계(S7)를 통해 4번째 페이지 버퍼(63)에 MSB 데이터가 로딩되고 나서, 고속 프로그램 커맨드가 입력되면, 도 7의 타임구간(T1)동안에 뱅크들(1,2,3)내의 각 캐시블록(20,21,22)에 프로그램된 MSB 페이지 데이터는 대응되는 페이지 버퍼들(60,61,62)로 한꺼번에 리드된다. 이와 같은 카피 백 동작이 상기 단계(S8)에서 수행된다.

이제 도 6을 참조한다. 도 6에서는 동시 수행단계(S9)를 통하여, 뱅크들(1-4)에 대응되는 페이지 버퍼들(60-63)에 각기 들어 있는 MSB 페이지 데이터가 뱅크들 내의 선택된 메모리 블록들(10-13)에 동시에 프로그램 되는 과정이 나타나 있다. 이 경우에는 MSB 페이지 프로그램 알고리즘에 의해 프로그램이 이루어지므로, 도 7의 단계구간(S9)과 동일한 타임구간(T2)에서 보여지는 바와 같이, 약 1400㎲의 프로그램 시간이 소요된다. 따라서, 4개의 페이지에 MSB 페이지 데이터를 프로그램하는 데 소요된 총 프로그램 시간은 3x200㎲+1400㎲=2000㎲이므로, MSB 페이지 프로그램에 소요되는 한 페이지의 평균 프로그램 시간은 tMSB=2000㎲/4=500㎲이 된다. 여기서, LSB 페이지 프로그램에 소요되는 시간은 종래 기술과 같이 tLSB=200㎲이므로, 한 페이지의 프로그램에 소요되는 평균 프로그램 시간은 tPGM=(tLSB+tMSB)/2=350㎲이 됨을 알 수 있다. 상기한 바와 같이 칩 내부에 마련된 캐시 블록을 이용하여 한 번에 하나씩의 페이지에 대한 데이터 로딩을 수행하는 경우에, 프로그램에 소요되는 평균 시간을 줄일 수 있게 된다.

상기한 실시 예에서의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 프로그램 단위나 프로그램 동작 사이클에서 인가되는 커맨드, 그리고 뱅크내의 캐시 블록의 구성을 다르게 변경할 수 있음은 물론이다.

상기한 바와 같은 본 발명의 불휘발성 반도체 메모리에 따르면, 종래의 프로그램 방식에 비해 멀티레벨 플래시 메모리의 프로그램 단위를 증가시키지 않으면서 프로그램에 걸리는 시간을 줄일 수 있는 효과가 있다. 따라서, 불휘발성 반도체 메모리 장치의 멀티레벨 프로그램 동작에 대한 성능이 개선되는 장점이 있다.

Claims

멀티레벨 데이터를 프로그램 하기 위한 불휘발성 반도체 메모리 장치에 있어서:

복수의 뱅크들로 이루어진 메모리 셀 어레이와;

상기 복수의 뱅크들마다 대응적으로 구비되며 설정된 데이터 저장용량을 갖는 캐시 블록과;

상기 복수의 뱅크들마다 대응적으로 구비된 페이지 버퍼와;

상기 뱅크들 중 마지막 뱅크를 제외한 나머지 뱅크들에 대한 페이지 데이터 프로그램 시에는 상기 각 페이지 버퍼를 통해 로딩된 페이지 데이터가 상기 각 캐시 블록으로 프로그램 되도록 하고, 상기 마지막 뱅크에 대한 페이지 데이터가 상기 페이지 버퍼에 로딩될 때 그 로딩된 페이지 데이터와 상기 각 캐시 블록에 프로그램된 페이지 데이터가 대응되는 각 뱅크로 한꺼번에 프로그램 되도록 하는 프로그램 회로를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 페이지 데이터는 멀티레벨 데이터 중 최상위 비트 페이지 데이터임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 멀티레벨 데이터 중 최하위 비트 페이지 데이터는 상기 캐시 블록을 경유함이 없이 선택된 뱅크에 직접적으로 프로그램 되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제3항에 있어서, 상기 최상위 비트 페이지 데이터는 대응되는 페이지 버퍼를 통해 순차적으로 로딩되어, 복수의 뱅크들에 각기 대응적으로 할당된 캐시 블록들 중 마지막 번째 뱅크에 할당된 캐시블록을 제외한 캐시 블록들에 순차적으로 프로그램되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제4항에 있어서, 상기 프로그램 회로는, 상기 마지막 번째의 페이지 버퍼에 마지막으로 최상위 비트 페이지 데이터가 로딩되고 나서 설정된 프로그램 커맨드가 입력될 경우에 상기 캐시 블록들에 프로그램된 최상위 비트 페이지 데이터를 상기 대응되는 페이지 버퍼로 리드하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제5항에 있어서, 상기 캐시 블록으로 프로그램 되는 최상위 비트 페이지 데이터는 싱글레벨 셀 프로그램 알고리즘을 이용하여 프로그램 되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제6항에 있어서, 상기 각 뱅크로 한꺼번에 프로그램 되는 최상위 비트 페이지 데이터는 최상위 비트 페이지 프로그램 알고리즘을 이용하여 프로그램 되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
멀티레벨 데이터를 프로그램 하기 위한 멀티레벨 플래시 메모리에 있어서:

상기 멀티레벨 데이터를 저장하기 위한 메모리 셀을 복수로 구비한 복수의 메모리 블록들과, 상기 복수의 메모리 블록들에 할당된 캐시 블록을 각각의 뱅크 단위로 갖는 메모리 셀 어레이와;

상기 메모리 셀 어레이 내의 복수의 뱅크들마다 대응적으로 구비된 페이지 버퍼와;

상기 페이지 버퍼들 중 일부 페이지 버퍼들에 로딩된 페이지 데이터를 대응되는 상기 캐시 블록을 이용하여 순차로 저장한 후, 그 저장된 페이지 데이터를 마지막으로 로딩되는 페이지 데이터와 함께 대응되는 각 뱅크에 한꺼번에 프로그램하는 프로그램 회로를 구비함을 특징으로 하는 멀티레벨 플래시 메모리.
제8항에 있어서, 상기 페이지 데이터는 멀티레벨 데이터 중 최상위 비트 페이지 데이터임을 특징으로 하는 멀티레벨 플래시 메모리.
제9항에 있어서, 상기 멀티레벨 데이터 중 최하위 비트 페이지 데이터는 상기 캐시 블록을 경유함이 없이 선택된 뱅크에 직접적으로 프로그램 되는 것을 특징으로 하는 멀티레벨 플래시 메모리.
제10항에 있어서, 상기 최상위 비트 페이지 데이터는 대응되는 페이지 버퍼를 통해 순차적으로 로딩되어, 복수의 뱅크들에 각기 대응적으로 할당된 캐시 블록들 중 마지막 번째 뱅크에 할당된 캐시블록을 제외한 캐시 블록들에 순차적으로 프로그램되는 것을 특징으로 하는 멀티레벨 플래시 메모리.
제11항에 있어서, 상기 프로그램 회로는, 상기 마지막 번째의 페이지 버퍼에 마지막으로 최상위 비트 페이지 데이터가 로딩되고 나서 설정된 프로그램 커맨드가 입력될 경우에 상기 캐시 블록들에 프로그램된 최상위 비트 페이지 데이터를 상기 대응되는 페이지 버퍼로 리드하는 것을 특징으로 하는 멀티레벨 플래시 메모리.
제12항에 있어서, 상기 캐시 블록으로 프로그램 되는 최상위 비트 페이지 데이터는 싱글레벨 셀 프로그램 알고리즘을 이용하여 프로그램 되는 것을 특징으로 하는 멀티레벨 플래시 메모리.
제13항에 있어서, 상기 각 뱅크로 한꺼번에 프로그램 되는 최상위 비트 페이지 데이터는 최상위 비트 페이지 프로그램 알고리즘을 이용하여 프로그램 되는 것을 특징으로 하는 멀티레벨 플래시 메모리.
멀티레벨 데이터를 프로그램 하기 위한 멀티레벨 플래시 메모리에 있어서:

멀티레벨 데이터를 저장하기 위한 메모리 셀을 복수로 구비한 복수의 메모리 블록들과, 상기 복수의 메모리 블록들에 할당된 캐시 블록을 각각의 뱅크 단위로 갖는 메모리 셀 어레이와;

상기 메모리 셀 어레이 내의 복수의 뱅크들마다 대응적으로 구비된 페이지 버퍼와;

상기 뱅크들 중 마지막 뱅크를 제외한 나머지 뱅크들에 대한 페이지 데이터 프로그램 시에는 상기 각 페이지 버퍼를 통해 로딩된 페이지 데이터를 상기 각 캐시 블록으로 프로그램 하고, 상기 마지막 뱅크에 대한 페이지 데이터가 상기 페이 지 버퍼에 로딩 되고 나서 상기 각 캐시 블록에 프로그램된 페이지 데이터가 대응되는 페이지 버퍼로 리드될 경우에, 모든 페이지 버퍼에 있는 페이지 데이터를 대응되는 각 뱅크로 한꺼번에 프로그램하는 프로그램 회로를 구비함을 특징으로 하는 멀티레벨 플래시 메모리.
메모리 셀 어레이가 복수의 뱅크들로 분할되어 있는 멀티레벨 플래시 메모리에서의 페이지 데이터 프로그램 방법에 있어서;

상기 복수의 뱅크들 마다 각기 대응되는 캐시 블록을 준비하는 단계와;

마지막 뱅크를 제외한 나머지 뱅크들에 대한 페이지 데이터 프로그램 시에는 상기 캐시 블록으로의 고속 프로그램을 수행하고;

상기 마지막 뱅크에 대한 페이지 데이터가 로딩되면 로딩된 페이지 데이터와 상기 캐시 블록에 프로그램된 페이지 데이터를 대응되는 각 뱅크로 한꺼번에 프로그램하는 멀티레벨 플래시 메모리의 페이지 데이터 프로그램 방법.
제16항에 있어서, 상기 페이지 데이터는 멀티레벨 데이터 중 최상위 비트 데이터임을 특징으로 하는 멀티레벨 플래시 메모리의 페이지 데이터 프로그램 방법.
메모리 셀 어레이가 복수의 뱅크들로 나뉘어져 있는 멀티레벨 플래시 메모리에서의 프로그램 방법에 있어서:

각 뱅크 마다 소정의 캐시 블록을 준비하는 단계와;

캐시 블록을 경유함이 없이 선택된 블록에 대하여 직접적으로 LSB 페이지 프로그램이 수행되어진 후, 대응되는 페이지 버퍼를 통해 순차적으로 로딩되는 MSB 페이지 데이터를, 복수의 뱅크들에 각기 대응적으로 할당된 캐시 블록들 중 마지막 번째 뱅크에 할당된 캐시블록을 제외한 캐시 블록들에 순차적으로 프로그램하는 단계와;

상기 마지막 번째의 페이지 버퍼에 마지막으로 MSB 페이지 데이터가 로딩되고 나서 설정된 프로그램 커맨드가 입력되면 상기 캐시블록들에 프로그램된 MSB 페이지 데이터를 상기 대응되는 페이지 버퍼로 리드하는 단계와;

모든 페이지 버퍼들에 들어 있는 MSB 페이지 데이터를 상기 뱅크들의 대응 블록으로 동시에 프로그램 하는 단계를 구비함을 특징으로 하는 멀티레벨 플래시 메모리에서의 프로그램 방법.
제18항에 있어서, 상기 설정된 프로그램 커맨드는 하이 퍼포먼스 프로그램 커맨드임을 특징으로 하는 멀티레벨 플래시 메모리에서의 프로그램 방법.