JP2003008015A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極の静電容量および帰還容量が小さ
くスイッチング速度が比較的速くかつON抵抗が比較的低
いパワー半導体装置を提供する。 【解決手段】 第1導電型の半導体基板１１０より抵抗
が高く半導体基板の表面に形成された半導体表層１２０
と、半導体表層に選択的に形成された第1導電型の拡散
層１５０と、拡散層に接続されたソース電極１１４と、
半導体基板の裏面に形成されたドレイン電極１９０と、
互いに隣り合う拡散層の間にチャネル部１６０を隔てて
形成されたトレンチ１８２と、半導体表層より抵抗が低
く半導体表層のうちトレンチの周囲に形成された第1導
電型の第1のオフセット層１８６と、半導体表層の表面
上に形成されたゲート絶縁膜を介して第1のオフセット
層の上から拡散層の上にまで亘り、かつトレンチの上に
は重畳しないようにトレンチの開口の周囲に形成された
ゲート電極１８０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に係り、特に、パワー半導体装置
およびパワー半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来からパーソナル・コンピュータや情
報通信機器等の電子機器には例えば、DC-DCコンバータ
などが組み込まれている電源が配備される場合がある。
近年、電子機器はますます小型化し、その駆動電圧は低
下し、その駆動電流は大きくなっている。それに伴い、
大きな電流を効率良く流すことができ、かつ高い周波数
に対応できる電源が望まれている。

【０００３】大きな電流を低電圧で流すためには電源に
使用されるパワー半導体素子のON抵抗が低いほど良い。
また、高周波数に対応するためには電源に使用されるパ
ワー半導体素子のスイッチングがより高速である必要が
ある。

【０００４】また、従来から電源には、整流するために
ショットキー・ダイオードが一般的に使用されている。
近年、低い電圧で大きな電流を流すことができるように
するために、ショットキー・ダイオードに代えて、パワ
ー半導体素子が整流するために使用される。よって、電
源の入力と出力との間をスイッチングする切替用パワー
半導体素子のほかに電流を整流するための整流用パワー
半導体素子が必要になる。このような電源は、整流用パ
ワー半導体素子が切替用パワー半導体素子のスイッチン
グに同期させてスイッチングさせるので、同期整流回路
方式の電源と呼ばれている。

【０００５】

【発明が解決しようとする課題】図１５は、典型的な同
期整流回路方式の電源に使用されているDC-DCコンバー
タ２０００の回路図である。整流用パワー半導体素子２
０１０および切替用パワー半導体素子２０２０は、同期
させて動作させるので、ともに高速にスイッチングさせ
ることができることが好ましい。また、整流用パワー半
導体素子２０１０および切替用パワー半導体素子２０２
０は、ともに大きな電流を流すのでON抵抗が低いほど好
ましい。従って、同期整流回路方式のDC-DCコンバータ
２０００においては、切替用パワー半導体素子２０２０
および整流用パワー半導体素子２０１０のON抵抗の低抵
抗化およびスイッチングの高速化等の改善がより望まれ
る。

【０００６】また、例えば、切替用パワー半導体素子２
０２０のソース電極２０３０とDC-DCコンバータの出力
２０４０との間にインダクタンス２０５０が接続されて
いる場合がある。このようにインダクタンスが接続され
ている電源をONからOFFまたはOFFからONにスイッチング
することを一般にL負荷スイッチングという。

【０００７】切替用パワー半導体素子２０２０がONして
いる状態においては、ドレイン電極２０６０とソース電
極２０３０との間の電位差はゼロに近い。また、インダ
クタンス２０５０に電気エネルギーが蓄えられる。

【０００８】一方で、切替用パワー半導体素子２０２０
がONからOFFへ切り替えられたときには、ドレイン電極
２０６０とソース電極２０３０との間の接続が断たれ
る。また、切替用パワー半導体素子２０２０がONしてい
るときの電流をインダクタンス２０５０が維持しようと
するため、ソース電極２０３０の電位が低下する。この
とき、整流用パワー半導体素子２０１０はONするので、
電流は、整流用パワー半導体素子２０１０およびインダ
クタンス２０５０を通して出力２０４０へ供給される。

【０００９】図１６は、同期整流回路方式の電源に使用
される従来のパワー半導体素子１０００の拡大断面図で
ある。尚、パワー半導体素子１０００は、整流用パワー
半導体素子および切替用パワー半導体素子の両方に使用
され得る。従来のパワー半導体素子１０００は、例え
ば、ｎ^＋型の半導体基板１０１０の表面に半導体基板１
０１０よりも抵抗の低い半導体表層１０２０を有する。
半導体表層１０２０には、ｐ型のベース層１０３０、１
０３１が選択的に形成されている。さらに、半導体表層
１０２０のベース層１０３０、１０３１内には、ベース
層１０３０、１０３１へそれぞれ接続するコンタクト層
１０４０、１０４１およびコンタクト層１０４０、１０
４１にそれぞれ隣接したソース層１０５０、１０５１が
選択的に形成されている。半導体表層１０２０の表面近
傍において、ベース層１０３０、１０３１内であってソ
ース層１０５０、１０５１と半導体表層１０２０との間
にチャネル部１０６０、１０６１がそれぞれ形成され
る。さらに、半導体基板１０１０の裏面にはドレイン電
極１０９０が半導体基板１０１０と接続するように形成
されている。

【００１０】半導体表層１０２０の表面上には、ゲート
絶縁膜１０７０を介してゲート電極１０８０が形成され
ている。ゲート電極１０８０は、ソース層１０５０の上
から、チャネル部１０６０の上、半導体表層１０２０の
上、さらにチャネル部１０６１の上を通って、ソース層
１０５１まで延在している。ゲート電極１０８０はシリ
コン酸化膜１０１２で被覆され、さらにシリコン酸化膜
１０１２はソース電極１０１４で被覆されている。

【００１１】一般に、ゲート電極１０８０の長さLgがよ
り長い場合には、それに伴いゲート電極１０８０がゲー
ト絶縁膜１０７０を介して半導体表層１０２０に対向す
る面積がより大きくなるので、ゲート電極１０８０の静
電容量がより大きくなる。特に、ゲート電極１０８０が
ゲート絶縁膜１０７０を介して対向する半導体表層１０
２０の対向領域１０２５（図１６の矢示領域）とゲート
電極１０８０との間の容量（以下、「帰還容量」とい
う）がより大きくなる。ゲート電極１０８０の静電容量
および帰還容量が大きくなると、スイッチングのために
ゲート電極１０８０の電圧を昇圧または降圧するための
時間が長くなり、スイッチング損失が大きくなってしま
う。よって、パワー半導体装置１０００のスイッチング
速度が遅くなってしまいスイッチング損失が大きくなる
ことにより、変換効率が低下する。

【００１２】しかし、同期整流回路方式の電源において
は、切替用パワー半導体素子だけでなく整流用パワー半
導体素子のゲート駆動に要する電力も小さくしなければ
ならない。よって、ゲート電極１０８０の静電容量およ
び帰還容量はより小さい方が望ましい。一般には、ゲー
ト電極１０８０の静電容量のうち帰還容量がスイッチン
グ速度およびスイッチング損失に大きな影響を与える。
従って、ゲート電極１０８０の帰還容量を小さくするた
めに、ゲート電極１０８０と対向領域１０２５とが対向
する面積（以下、「対向面積」という）をより小さくす
ることが考えられる。

【００１３】対向面積を小さくするために、互いに隣り
合うベース層１０３０とベース層１０３１との間の距離
を短くすることが考えられる。ベース層１０３０とベー
ス層１０３１との間の距離を短くすると、チャネル部１
０６０のチャネル長が拡がり、対向領域１０２５が狭く
なる。

【００１４】チャネル長が拡がることによって、パワー
半導体装置１０００のON抵抗が高くなってしまうという
問題が生じる。対向領域１０２５が狭くなると、半導体
基板１０１０からチャネル部１０６０へ流れる電流は対
向領域１０２５を通過し難くなる。それによって、パワ
ー半導体装置１０００のON抵抗が高くなってしまうとい
う問題が生じる。

【００１５】ベース層１０３０とベース層１０３１との
間の距離を短くするのに伴い、互いに隣り合うソース層
１０５０とソース層１０５１との間の距離を短くするこ
とによって、チャネル長の拡がりを回避できる。また、
素子ピッチLpが短くなるので、パワー半導体装置１００
０が小さくなる。よって、ベース層１０３０とベース層
１０３１と間の距離を短くするのに伴い、互いに隣り合
うソース層１０５０とソース層１０５１との間の距離を
短くすることは好ましい。

【００１６】しかし、対向領域１０２５が狭くなること
により、ON抵抗が高くなってしまうという問題は依然と
して残る。

【００１７】一方で、パワー半導体装置１０００のON抵
抗を低くするために、対向領域１０２５を広いまま維持
すると、対向面積が大きくなってしまう。

【００１８】よって、従来から、対向面積を小さくする
ことによってゲート電極１０８０の静電容量および帰還
容量を小さくし、パワー半導体装置１０００のスイッチ
ング速度を速くし、スイッチング損失を小さくすること
と、対向領域１０２５を広くすることによってパワー半
導体装置１０００のON抵抗を小さくすることとはトレー
ドオフの関係にあった。

【００１９】そこで、本発明の目的は、ゲート電極の静
電容量および対向領域とゲート電極との間の帰還容量が
小さい、即ち、スイッチング速度が比較的速く、かつON
抵抗が比較的低いパワー半導体装置を提供することであ
る。

【００２０】

【課題を解決するための手段】本発明に従った実施の形
態による半導体装置は、半導体基板と、半導体基板の表
面に形成された半導体表層と、半導体表層の断面におい
て、互いに離間して選択的に形成された第1導電型の複
数の拡散層と、複数の拡散層に接続されたソース電極ま
たはドレイン電極のいずれか一方と、半導体基板の裏面
に形成されたソース電極またはドレイン電極のいずれか
他方と、互いに隣り合う拡散層の間に該拡散層に接続す
るようにチャネルが形成されるチャネル部と、互いに隣
り合う拡散層の間に拡散層から少なくともチャネル部を
隔てて形成されたトレンチと、半導体表層より抵抗が低
く、半導体表層のうちトレンチの周囲に形成された第1
導電型の第1のオフセット層と、半導体表層の表面上に
形成されたゲート絶縁膜を介して、第1のオフセット層
の上から拡散層の上にまで達し、かつトレンチの上には
重畳しないようにトレンチの開口の周囲に形成されたゲ
ート電極とを備える。

【００２１】半導体基板は第1導電型であり、半導体表
層は、第2導電型または半導体基板より抵抗が高い第1導
電型であり、拡散層はソース層であり、ソース層にはソ
ース電極が接続され、半導体基板の裏面にはドレイン電
極が形成されていることが好ましい。

【００２２】トレンチの深さは半導体表層を貫通して半
導体基板に到達する深さであってもよい。この場合に
は、第1のオフセット層は半導体表層の表面から半導体
表層を貫通して半導体基板まで形成されている。

【００２３】また、半導体表層は第１導電型であり、ト
レンチの深さは半導体表層を貫通することなく半導体表
層中の任意の位置までの深さに形成されていてもよい。
この場合、オフセット層は半導体表層の表面からトレン
チの底部まで形成されている。

【００２４】さらに、第1のオフセット層の周囲を半導
体表層の表面から半導体表層を貫通して半導体基板まで
形成され、半導体表層よりも抵抗が低い第２導電型の第
２のオフセット層をさらに備えていてもよい。この場
合、トレンチの深さは半導体表層を貫通して半導体基板
に到達する深さであり、第1のオフセット層は半導体表
層の表面から半導体表層を貫通して半導体基板まで形成
されている。

【００２５】ドレイン電極、ソース層、第1のオフセッ
ト層、第２のオフセット層およびゲート電極は、当該半
導体装置の断面において、トレンチの中心を境にほぼ対
称の位置に設けられかつほぼ対称の形状に成形されてい
ることが好ましい。

【００２６】本発明に従った実施の形態による半導体装
置の製造方法は、第１導電型の半導体基板より抵抗が高
い第1導電型または第2導電型の半導体表層を該半導体基
板の表面に形成するステップと、半導体表層上に絶縁膜
を形成する絶縁膜形成ステップと、絶縁膜上に導電性の
ゲート材料を形成するゲート材料形成ステップと、所定
のパターンに従って、ゲート材料、絶縁膜および半導体
表層を連続して異方的にエッチングして半導体表層内に
トレンチを形成するトレンチ形成ステップと、トレンチ
の側壁に第1導電型の不純物を該側壁に対して斜め方向
に注入する第1の注入ステップと、第１導電型の不純物
を拡散させることによって、第1のオフセット層を形成
する拡散ステップとを含む。

【００２７】ゲート材料形成ステップの後に、ゲート材
料を所定のパターンに従ってエッチングして、該エッチ
ング後のゲート材料を利用して自己整合的にソース層を
形成するステップと、トレンチ形成ステップにおけるエ
ッチングによって、ゲート電極が形成され、拡散ステッ
プ後に、ソース層に接続されるソース電極を形成し、半
導体基板の裏面にドレイン電極を形成するステップと、
をさらに含んでいてもよい。

【００２８】第1の注入ステップの後、トレンチの側壁
に第１導電型の不純物と拡散長が相違する第２導電型の
不純物を注入する第２の注入ステップをさらに含み、第
２の注入ステップの後、拡散ステップにおいて、第１導
電型の不純物と第２導電型の不純物を拡散させることに
よって、トレンチの側壁に第１導電型の第1のオフセッ
ト層を形成し、第1のオフセット層の周囲に第２導電型
の第２のオフセット層を形成してもよい。

【００２９】

【発明の実施の形態】以下、図面を参照し、本発明によ
る実施の形態を説明する。尚、本実施の形態は本発明を
限定するものではない。また、以下の本発明に従った実
施の形態による半導体装置は、各要素の導電型につい
て、ｐ型の要素をｎ型へ変更し、かつｎ型の要素をｐ型
へ変更しても本発明の効果は失われない。

【００３０】図１は、本発明に従った第1の実施の形態
によるパワー半導体装置１００の拡大断面図である。本
実施の形態によれば、パワー半導体装置１００は、ｎ^＋
型の半導体基板１１０と、半導体基板１１０より抵抗が
高く、半導体基板１１０の表面に形成されたｎ型の半導
体表層１２０と、半導体表層１２０に選択的に形成され
たｐ型のソース層１５０およびソース層１５１と、ソー
ス層１５０およびソース層１５１に接続されたソース電
極１１４と、半導体基板１１０の裏面に形成されたドレ
イン電極１９０と、互いに隣り合うソース層１５０およ
びソース層１５１の間に、ソース層１５０およびソース
層１５１にそれぞれ接続するようにチャネルが形成され
るチャネル部１６０およびチャネル部１６１と、互いに
隣り合うソース層１５０およびソース層１５１の間に、
ソース層１５０およびソース層１５１からそれぞれ少な
くともチャネル部１６０およびチャネル部１６１を隔て
て形成されたトレンチ１８２と、半導体表層１２０より
抵抗が低く、半導体表層１２０のうちトレンチ１８２の
周囲に形成されたｎ型のオフセット層１８６およびオフ
セット層１８９と、半導体表層１２０の表面上に形成さ
れたゲート絶縁膜１７０を介してそれぞれオフセット層
１８６の上からソース層１５０およびソース層１５１の
上にまで達し、かつトレンチ１８２の上には重畳しない
ようにトレンチ１８２の開口１８８の周囲に形成された
ゲート電極１８０およびゲート電極１８１とを備えてい
る。

【００３１】本実施の形態において、ベース層１３０お
よびベース層１３１が半導体表層１２０に選択的に形成
されている。ソース層１５０およびソース層１５１は、
それぞれベース層１３０およびベース層１３１をタッブ
としてそれらの内側に選択的に形成されている。ソース
層１５０およびソース層１５１にそれぞれ接続されてい
るコンタクト層１４０およびコンタクト層１４１がさら
に設けられている。また、ソース層１５０、１５１およ
びコンタクト層１４０、１４１に接続されたソース電極
１１４が形成されている。ソース電極１１４は、ゲート
電極１８０、１８１の上を被覆したゲート絶縁膜１１２
の上を被覆するように形成されている。

【００３２】従来例との比較のために、便宜上、ベース
層１３０、１３１、コンタクト層１４０、１４１および
ソース層１５０、１５１の大きさ、位置および濃度は、
従来例のベース層１０３０、１０３１、コンタクト層１
０４０、１０４１およびソース層１０５０、１０５１の
大きさ、位置および濃度と同じとして説明する。

【００３３】本実施の形態によるトレンチ１８２の深さ
は半導体表層１２０を貫通して半導体基板１１０に到達
する深さである。また、オフセット層１８６は半導体表
層１２０の表面から半導体表層１２０を貫通して半導体
基板１１０まで到達している。

【００３４】オフセット層１８６、１８９の不純物濃度
は半導体表層１２０の不純物濃度より高く、半導体基板
１１０およびソース層１５０、１５１の不純物濃度より
も低い。

【００３５】トレンチ１８２の内部にはプラグ材料１８
４が充填されている。プラグ材料１８４として、SiO_２
やエピタキシャル成長させたｎ⁻型またはｐ⁻型のシリ
コン等が使用される。

【００３６】ゲート電極１８０、１８１は開口１８８の
周囲に設けられている。よって、図1の断面図において
は、ゲート電極１８０、１８１の間に間隙Ｗが現れてい
る。

【００３７】図2（A）および図２（B）は、本発明に従
った第1の実施の形態によるパワー半導体装置１００の
拡大平面図である。本実施の形態において、開口１８８
（図2（A）参照）を単に溝として、ゲート電極１８０、
１８１が溝１８８（図２（B）参照）によって２つに分
離されているように構成してもよい。即ち、図2（A）に
示すように、ゲート電極に開口１８８が設けられた場合
には、ゲート電極１８０、１８１は２つに分離されず、
梯子状に成形される。一方で、ゲート電極に溝１８８が
設けられた場合には、ゲート電極は２つに分離され、そ
れぞれが独立し、それぞれが帯状に成形される。ゲート
電極には開口１８８または溝１８８のいずれが形成され
てもよい。尚、図2（A）または図２（B）のX-X´線に沿
った断面図が図１の断面図に該当する。

【００３８】次に、本実施の形態によるパワー半導体装
置１００の動作を説明する。パワー半導体装置１００が
OFFしており、ドレイン電極１９０に電圧が印加されて
いるときには、空乏層が半導体表層１２０とベース層１
３０、１３１、オフセット層１８６、１８９との間に拡
がる。

【００３９】パワー半導体装置１００がONするときに
は、ゲート電極１８０、１８１に所定のゲート電圧が印
加されることによって、チャネル部１６０、１６１が反
転する。それによりチャネルが形成され、ソース層１５
０、１５１と半導体表層１２０およびオフセット層１８
６、１８９との間に電流が流れる。オフセット層１８
６、１８９の不純物濃度は半導体表層１２０の不純物濃
度より高いので、ドレイン電極１９０からの電流は半導
体基板１１０を介してオフセット層１８６、１８９をゲ
ート電極１８０、１８１の方向へ向かって流れる。その
電流はそれぞれゲート電極１８０、１８１の下の対向領
域１２５、１２６を流れ、チャネル部１６０、１６１に
形成されたチャネルを介してソース層１５０、１５１お
よびソース電極１１４へと流れる。

【００４０】本実施の形態によれば、ベース層１３０、
１３１とコンタクト層１４０、１４１とソース層１５
０、１５１との大きさおよび位置は、従来例のベース層
１０３０、１０３１とコンタクト層１０４０、１０４１
とソース層１０５０、１０５１との大きさおよび位置と
同じである。よって、ゲート電極１８０のソース層１５
０側にある端から、ゲート電極１８１のソース層１５１
側にある端までの幅Lgは、図１６の従来例におけるゲー
ト電極１０８０の幅Ｌgとほぼ同じである。従って、ゲ
ート電極１８０とゲート電極１８１との間に間隙Ｗが設
けられていることによって、ゲート電極全体の半導体表
層１２０に対向している面積はより小さくなる。従っ
て、ゲート電極の静電容量は、従来例より小さくなる。

【００４１】また、本実施の形態においては、間隙Ｗ´
のトレンチ１８２が形成されている。従って、対向領域
はトレンチ１８２の両側壁からベース層１３０、１３１
までのそれぞれの間の２つの対向領域１２５、１２６に
なる。これらの２つの対向領域１２５、１２６の面積の
和が対向面積となる。従って、本実施の形態の帰還容量
は、従来例の帰還容量よりも、トレンチ１８２が形成さ
れている分だけ小さくなる。

【００４２】一方で、半導体表層１２０のうちトレンチ
１８２の内壁の周囲には、半導体表層１２０より抵抗値
の低いオフセット層１８６、１８９が形成されている。
従って、電流は、ドレイン電極１９０から半導体基板１
１０を介して比較的抵抗の低いオフセット層１８６、１
８９を通過して、チャネル部１６０、１６１へ流れる。
それによって、対向面積の減少に伴い半導体装置１００
のＯＮ抵抗が上昇することを回避することができる。さ
らに、オフセット層１８６、１８９の不純物濃度を多く
し、その抵抗を低下させることによって、従来例よりも
半導体装置１００のＯＮ抵抗を低下させてもよい。ただ
し、オフセット層１８６、１８９の不純物濃度を過度に
多くすると、オフセット層１８６、１８９で空乏層が拡
がり難くなる。従って、パワー半導体装置１００をＯＦ
Ｆにしているときのソース−ドレイン間の耐圧が低下す
る。よって、オフセット層１８６、１８９のｎ型の不純
物濃度は約1×10^１２cm^−２から約5×10^１２cm^−２が好
ましい。

【００４３】尚、本実施の形態においては、間隙Ｗは間
隙Ｗ´とほぼ等しい。それによって、後述するように本
発明に従った本実施の形態による半導体装置の製造方法
によれば、パワー半導体装置１００の製造を容易なるか
らである。また、図1の断面図において、パワー半導体
装置１００は、トレンチ１８２の中心を境にほぼ対称に
形成されている。従って、パワー半導体装置１００の各
構成要素は、トレンチ１８２を境にほぼ対称の位置に設
けられかつほぼ対称の形状に成形されている。それによ
り、パワー半導体装置１００を流れる電流の流れが対称
となる。よって、パワー半導体装置１００の一部分に電
界が集中しないので、パワー半導体装置１００が破壊さ
れることがない。また、パワー半導体装置１００の寿命
が延びる。さらに、実質的にパワー半導体装置１００の
ON抵抗が低下する。

【００４４】図３は、本発明に従った第2の実施の形態
によるパワー半導体装置２００の拡大断面図である。

【００４５】尚、第2から第５の実施の形態において、
トレンチ２８２、３８２、４８２、５８２より左側の構
成は、トレンチ２８２、３８２、４８２、５８２より右
側の構成と対称であるので、トレンチ２８２、３８２、
４８２、５８２より左側の構成要素の参照番号は省略さ
れている。

【００４６】第1の実施の形態によるパワー半導体装置
１００と比較して、本実施の形態によるパワー半導体装
置２００のトレンチ２８２の深さはトレンチ１８２より
浅く、オフセット層２８６の長さはオフセット層１８６
より短い。よって、トレンチ２８２およびオフセット層
２８６は、半導体表層２２０を貫通しておらず、半導体
基板２１０に到達していない。従って、パワー半導体装
置２００は、電流の集中し易い対向領域１２５近傍のＯ
Ｎ抵抗（JFET抵抗）を低下させることができる。

【００４７】一方、トレンチ２８２およびオフセット層
２８６の下方には、比較的不純物濃度の低い半導体表層
２２０が存在する。よって、トレンチ２８２およびオフ
セット層２８６の下方へ空乏層が伸び易い。それによ
り、パワー半導体装置２００がＯＦＦの場合におけるソ
ース−ドレイン間の耐圧は、パワー半導体装置１００が
ＯＦＦの場合におけるソース−ドレイン間の耐圧よりも
高くなる。

【００４８】パワー半導体装置１００およびパワー半導
体装置２００は、それらの使用の目的によって選択すれ
ばよい。例えば、ソース−ドレイン間の耐圧が高いこと
を重視する場合は、パワー半導体装置２００を選択すれ
ばよい。

【００４９】図４は、本発明に従った第３の実施の形態
によるパワー半導体装置３００の拡大断面図である。

【００５０】第1の実施の形態によるパワー半導体装置
１００と比較して、本実施の形態によるパワー半導体装
置３００はｐ型の半導体表層３２０を使用していること
が異なっている。従って、ドレイン電極３９０とソース
電極３１４との間の電位差によって、半導体表層３２０
からオフセット層３８６へ空乏層が拡がり易くなる。そ
れによって、ゲート電極３８０と対向領域３２５との間
の帰還容量が小さくなる。従って、パワー半導体装置３
００は、パワー半導体装置１００およびパワー半導体装
置２００に比較して、スイッチング速度が速く、スイッ
チング損失が小さくなる。

【００５１】また、パワー半導体装置１００およびパワ
ー半導体装置２００のスイッチング速度と同程度のスイ
ッチング速度で足りる場合には、オフセット層３８６の
不純物濃度を高くすることができる。それにより、パワ
ー半導体装置３００は、パワー半導体装置１００および
パワー半導体装置２００に比較して、ON抵抗をさらに低
下させることもできる。

【００５２】図５は、本発明に従った第４の実施の形態
によるパワー半導体装置４００の拡大断面図である。

【００５３】半導体表層４２０はｐ型である。さらに、
オフセット層４８６の周囲を半導体表層４２０の表面か
ら半導体表層４２０を貫通して半導体基板４１０まで形
成され、半導体表層４２０よりも抵抗が低いｐ型のオフ
セット層４８７をさらに備えている。

【００５４】オフセット層４８７は半導体表層４２０よ
りも不純物濃度が高い。よって、第３の実施の形態によ
るパワー半導体装置３００と比較して、本実施の形態に
よるパワー半導体装置４００においては、ドレイン電極
４９０とソース電極４１４との間の電位差によって、半
導体表層４２０からオフセット層４８６へ空乏層がさら
に拡がり易くなる。それによって、ゲート電極４８０と
対向領域４２５との間の帰還容量がさらに小さくなる。
従って、パワー半導体装置４００は、パワー半導体装置
１００、パワー半導体装置２００およびパワー半導体装
置３００に比較して、スイッチング速度が速い。

【００５５】また、パワー半導体装置１００、パワー半
導体装置２００またはパワー半導体装置３００のスイッ
チング速度と同程度のスイッチング速度で足りる場合に
は、オフセット層４８６の不純物濃度を高くすることが
できる。よって、パワー半導体装置４００は、パワー半
導体装置１００、パワー半導体装置２００およびパワー
半導体装置３００に比較して、ON抵抗をさらに低下させ
ることができる。

【００５６】図６は、本発明に従った第５の実施の形態
によるパワー半導体装置５００の拡大断面図である。図
５の第４の実施の形態によるパワー半導体装置４００と
比較して、パワー半導体装置５００は、ｎ型の半導体表
層５２０を使用していることが異なっている。従って、
ドレイン電極５９０とソース電極５１４との電位差によ
って、半導体表層５２０からオフセット層５８７へ空乏
層が広がりやすくなる。それによって、オフセット層５
８７の不純物濃度を高くすることができる。従って、オ
フセット層５８６の不純物濃度を高くすることができる
ので、パワー半導体装置５００はパワー半導体装置４０
０に比較してON抵抗を更に低下させることができる。

【００５７】図７は、本発明に従った第６の実施の形態
によるパワー半導体装置７００の拡大断面図である。図
６の第５の実施の形態によるパワー半導体装置５００と
比較して、ソース電極７１４が半導体基板７１０の裏面
に形成され、ドレイン電極７９０が半導体基板７１０の
表面に形成されている点で異なる。

【００５８】従って、本実施の形態によるパワー半導体
装置７００は、ｐ^＋型の半導体基板７１０と、半導体基
板７１０の表面に形成されたｎ型またはｐ型の半導体表
層７２０と、半導体表層７２０の断面において、互いに
離間して選択的に形成されたｎ型の２つのドレイン層７
１１、７１２と、ドレイン層７１１、７１２に接続され
たドレイン電極７９０と、半導体基板７１０の裏面に形
成されたソース電極７１４と、互いに隣り合うドレイン
層７１１、７１２の間に該ドレイン層７１１、７１２に
接続するようにチャネルが形成されるチャネル部７１３
と、互いに隣り合うドレイン層７１１、７１２の間にド
レイン層７１１、７１２から少なくともチャネル部７１
３を隔てて形成されたトレンチ７８２と、半導体表層７
２０より抵抗が低く、半導体表層７２０のうちトレンチ
７８２の周囲に形成されたｎ^＋型のオフセット層７８６
と、半導体表層７２０の表面上に形成されたゲート絶縁
膜７７０を介して、オフセット層７８６の上からドレイ
ン層７１１、７１２の上にまで達し、かつトレンチ７８
２の上には重畳しないようにトレンチ７８２の開口の周
囲に形成されたゲート電極７８０とを備える。

【００５９】ドレイン層７１１、７１２は、ドレイン電
極７９０と接合する接合部７１１と接合部７１１からチ
ャネル部７１３へ延在している電界緩和部７１２を有す
る。電界緩和部７１２は、ゲート電極７８０を利用して
自己整合的に形成される。電界緩和部７１２は、チャネ
ル部７１３またはｐ型の半導体表層７２０との間に拡が
る空乏層を延び易くすることによって、ソース−ドレイ
ン間の耐圧を向上させるために設けられている。したが
って、電界緩和部７１２は、半導体表層７２０がｎ型の
場合には必ずしも必要ない場合もある。

【００６０】また、トレンチ７８２内に少なくとも半導
体基板７１０とオフセット層７８６とを接続することが
できるように金属材料７８１が堆積される。金属材料７
８１は半導体基板７１０とオフセット層７８６とを電気
的に接続する。

【００６１】また、パワー半導体装置７００は、オフセ
ット層７８６の周囲にｐ型のオフセット層７８７をさら
に備える。オフセット層７８７は、ドレイン電極７９０
に正電位を印加したときに、ドレイン層７１１、７１２
から拡がる空乏層がオフセット層７８６に届くことによ
って、ドレイン層７１１、７１２とオフセット層７８６
との間にピンチ・オフが起きることを防止する。半導体
表層７２０がｎ型の場合には、オフセット層７８７はソ
ースとドレインとの間の短絡を防止するために必ず必要
になる。一方で、半導体表層７２０がｐ型の場合には、
オフセット層７８７は半導体表層７２０の濃度によって
必ずしも必要でない場合もある。例えば、ドレイン層７
１１、７１２から拡がる空乏層がオフセット層７８６に
届かない程度に半導体表層７２０の濃度が設定されてい
る場合には、オフセット層７８７は必要ではない。

【００６２】本実施の形態による半導体装置７００にお
いては、電界緩和部７１２はゲート電極７８０を利用し
て自己整合的に形成されているので、ドレイン層７１
１、７１２とゲート電極７８０との対向面積が電界緩和
部７１２のチャネル部７１３の方向への拡散によって決
定される。従って、半導体装置７００における対向領域
７２５は、第１から第５の実施の形態における対向領域
１２５、１２６、３２５、４２５、５２５と比較して、
小さくすることができる。したがって、半導体装置７０
０は、他の実施の形態に比べて、電界緩和部７１２の拡
散の程度によって帰還容量を小さくすることができる。

【００６３】次に、本発明に従った半導体装置の製造方
法について説明する。

【００６４】尚、本実施の形態において、断面図がほぼ
左右対称の構成になるので、断面図のほぼ中心から左側
の構成要素の参照番号は適宜省略されている。

【００６５】図８から図１４は、本発明に従った第1の
実施の形態によるパワー半導体装置１００の製造方法を
プロセス順に従って示したパワー半導体装置１００の工
程別の拡大断面図である。

【００６６】図８を参照すると、ｎ^＋型の半導体基板１
１０が準備され、半導体基板１１０上に半導体基板１１
０より抵抗が高いｎ型の半導体表層１２０が形成され
る。半導体表層１２０の表面にはｐ型のベース層が選択
的に形成される。半導体表層１２０上にシリコン酸化膜
などの絶縁膜１７０が形成される。さらに、絶縁膜１７
０の上に金属またはドープドポリシリコン等のゲート材
料１７８が堆積され、所定の形状に成形される。

【００６７】次に、図９を参照すると、フォト・レジス
ト、シリコン酸化膜、シリコン窒化膜等のマスク材料１
７６によって、ゲート材料１７８が被覆される。ゲート
材料１７８は、そのほぼ中間部分において間隙Wを有す
るようにパターニングされる。ゲート材料１７８のほぼ
中間は、互いに隣り合うベース層１３０のほぼ中間でも
ある。間隙Wは、互いに隣り合うベース層１３０の間の
距離よりも小さいことが好ましい。それによって、オフ
セット層１８６（図１２参照）はチャネル部１６０（図
１４参照）に影響を与えない。

【００６８】次に、図１０を参照すると、マスク材料１
７６の上からゲート材料１７８、絶縁膜１７０および半
導体表層１２０を連続して異方的にエッチングして半導
体表層１２０内にトレンチ１８２を形成する。

【００６９】本実施の形態では、半導体基板１１０の一
部もエッチングされている。よって、トレンチ１８２は
半導体基板１１０まで到達している。

【００７０】次に、図１１を参照すると、トレンチ１８
２の側壁にｎ型の不純物１８５が、トレンチ１８２の側
壁に対して斜め方向に注入される。不純物１８５の注入
の方向は、トレンチ１８２の間隙Wとマスク材料１７６
の表面からトレンチ１８２の底面までの深さDによって
決定される。

【００７１】即ち、不純物１８５の注入は、半導体基板
１１０の表面に対して垂直な方向から角度｜θ｜≧tan
^−１（W／D）だけ傾けた斜め方向に向けて行われる。本
実施の形態では、不純物１８５は、図１１の矢印Yの方
向へ注入される。また、トレンチ１８２の対向する側壁
に注入する場合には、不純物１８５は、図１１の矢印Y
´の方向へ注入される。それによって、トレンチ１８２
の側壁全体に不純物１８５が注入される。尚、不純物１
８５は、例えば、砒素、リン等のｎ型の不純物である。

【００７２】次に、図１２を参照すると、パワー半導体
装置１００を熱処理することによって、トレンチ１８２
へ注入された不純物１８５が拡散される。不純物１８５
が拡散されることによってオフセット層１８６が形成さ
れる。

【００７３】次に、図１３を参照すると、マスク材料１
７６が除去され、トレンチ１８２の内部にプラグ材料１
８４が充填される。さらに、コンタクト層１４０および
ソース層１５０がベース層１３０に選択的に形成され
る。

【００７４】次に、図１４を参照すると、層間絶縁膜１
１２がゲート電極１８０、１８１の上を被覆するように
形成される。さらに、層間絶縁膜１１２の上にソース電
極１１４を堆積し、ソース電極１１４がコンタクト層１
４０およびソース層１５０とオーミック接触するように
形成される。また、ドレイン電極１９０が半導体基板１
１０の裏面とオーミック接触するように形成される。

【００７５】尚、層間絶縁膜１１２は、例えば、CVD等
の方法を使用して堆積させればよい。また、ソース電極
１１４およびゲート電極１８０は、例えば、金、銀、
銅、アルミニウムなどの金属をスパッタリングによって
形成することができる。

【００７６】また、図３に示したパワー半導体装置２０
０のトレンチ２８２は、パワー半導体装置１００のトレ
ンチ１８２と比較して浅い。従って、不純物の注入は、
半導体基板２１０の表面に垂直な方向（以下、単に「方
向Ｖ」という）からトレンチ２８２の側壁に対して角度
｜θ｜＜tan^−１（W／D´）（Ｄ´については図３を参
照）だけ傾けた斜め方向に向けて行われると、底部に高
濃度の不純物が注入されてしまう。底部に高濃度の不純
物が注入されると、パワー半導体装置２００の耐圧が低
下してしまう。

【００７７】そこで、パワー半導体装置２００において
は、不純物の注入は、方向Ｖからトレンチ２８２の側壁
に対して角度｜θ｜≧tan^−１（W／D´）だけ傾けた斜
め方向に向けて行う。それによって、トレンチ２８２の
側面に不純物が注入され、その底部には注入されない。

【００７８】また、一般的に、不純物の注入は、半導体
基板を回転させながら行われる。しかし、本実施の形態
においては、不純物は、半導体基板２１０を停止させた
まま、方向Ｖからトレンチ２８２の側壁に対して角度｜
θ｜≧tan^−１（W／D´）だけ傾けた2方向へ注入され
る。

【００７９】その理由は、本実施の形態において半導体
基板２１０を回転させながら不純物の注入を行った場
合、トレンチ２８２の長手方向と不純物の注入を方向Ｖ
から傾斜させる方向とが一致することが生ずる。それに
よって、不純物がトレンチ２８２の底部に注入されてし
まうからである。

【００８０】不純物がトレンチ２８２の底部に注入され
ると、ベース層２３０からの空乏層の伸びが制限される
ので、パワー半導体装置２００のソース−トレイン間の
耐圧が低下してしまう。

【００８１】図８から図１４は、パワー半導体装置１０
０の製造方法を示した。しかし、パワー半導体装置２０
０、３００、４００、５００にも適用することができ
る。

【００８２】例えば、パワー半導体装置４００は、オフ
セット層４８６の周囲を半導体表層４２０よりも抵抗が
低いｐ型のオフセット層４８７をさらに有する。オフセ
ット層４８６は次のプロセスで形成される。即ち、図１
１を参照して、不純物が注入された後、トレンチの側壁
に不純物１８５と拡散長が相違するｐ型の不純物（図示
せず）を注入する。ｐ型の不純物は、不純物１８５が注
入された方向とほぼ同方向へ注入される。ｐ型の不純物
としては、ボロン等である。

【００８３】さらに、パワー半導体装置４００を熱処理
することによって、不純物１８５およびｐ型の不純物が
拡散される。パワー半導体装置４００においては、不純
物１８５の拡散長よりもｐ型の不純物の拡散長の方が長
い。よって、トレンチ１８２の側壁にオフセット層４８
６が形成され、オフセット層４８６の周囲にｐのオフセ
ット層４８７が自己整合的に形成される。

【００８４】図８から図１４の製造方法をパワー半導体
装置２００、３００、５００にも適用することは、当業
者にとってきわめて容易である。

【００８５】本実施の形態による半導体装置の製造方法
により、本発明に従った半導体装置が既存の装置によっ
て製造することができる。また、トレンチ１８２を形成
する際に、ゲート材料１７８、絶縁膜１７０および半導
体表層１２０は連続してエッチングされるので、プロセ
ス工程がさほど長くなることはない。よって、製造コス
トの増加も低く抑えられる。

【００８６】尚、本発明に従った実施の形態は、同期整
流回路の切替用パワー半導体素子ないし整流用パワー半
導体素子のいずれに使用してもよい。切替用パワー半導
体素子および整流用パワー半導体素子に使用してもよ
い。

【００８７】

【発明の効果】本発明による半導体装置によれば、ゲー
ト電極の静電容量および対向領域とゲート電極との間の
帰還容量を小さくすることができる。即ち、本発明によ
る半導体装置は、従来と比較して、スイッチング速度を
より速く、スイッチング損失をより小さく、かつON抵抗
をより低くすることができる。

【００８８】また、本発明による半導体装置の製造方法
により、本発明に従った半導体装置が既存の装置によっ
て製造することができ、かつプロセス工程がさほど長く
ならないので、製造コストの増加も低く抑えられる。

【図面の簡単な説明】

【図１】本発明に従った第1の実施の形態によるパワー
半導体装置１００の拡大断面図。

【図２】本発明に従った第1の実施の形態によるパワー
半導体装置１００の拡大平面図。

【図３】本発明に従った第2の実施の形態によるパワー
半導体装置２００の拡大断面図。

【図４】本発明に従った第３の実施の形態によるパワー
半導体装置３００の拡大断面図。

【図５】本発明に従った第４の実施の形態によるパワー
半導体装置４００の拡大断面図。

【図６】本発明に従った第５の実施の形態によるパワー
半導体装置５００の拡大断面図。

【図７】本発明に従った第６の実施の形態によるパワー
半導体装置７００の拡大断面図。

【図８】本発明に従った第1の実施の形態による半導体
装置の製造方法をプロセス順に従って示した半導体装置
の拡大断面図。

【図９】本発明に従った第1の実施の形態による半導体
装置の製造方法をプロセス順に従って示した半導体装置
の拡大断面図。

【図１０】本発明に従った第1の実施の形態による半導
体装置の製造方法をプロセス順に従って示した半導体装
置の拡大断面図。

【図１１】本発明に従った第1の実施の形態による半導
体装置の製造方法をプロセス順に従って示した半導体装
置の拡大断面図。

【図１２】本発明に従った第1の実施の形態による半導
体装置の製造方法をプロセス順に従って示した半導体装
置の拡大断面図。

【図１３】本発明に従った第1の実施の形態による半導
体装置の製造方法をプロセス順に従って示した半導体装
置の拡大断面図。

【図１４】本発明に従った第1の実施の形態による半導
体装置の製造方法をプロセス順に従って示した半導体装
置の拡大断面図。

【図１５】従来の典型的な同期整流回路方式の電源に使
用されているDC-DCコンバータ２０００の回路図。

【図１６】従来の同期整流回路方式の電源に使用される
従来のパワー半導体素子１０００の拡大断面図。

【符号の説明】

１００、２００、３００、４００、５００、７００ パ
ワー半導体装置 １１０、２１０、３１０、４１０、５１０、７１０ 半
導体基板 １１４、２１４、３１４、４１４、５１４、７１４ ソ
ース電極 １２０、２２０、３２０、４２０、５２０、７２０ 半
導体表層 １２５、１２６、３２５、４２５、５２５、７２５ 対
向領域 １３０、１３１、２３０、３３０、４３０、５３０ ベ
ース層 １４０、１４１、２４０、３４０、４４０ コンタクト
層 １５０、１５１、２５０、３５０、４５０ ソース層 １７８、１８０、１８１、２８０、２８１、３８０、４
８０、５８０、７８０ゲート電極 １８２、２８２、３８２、４８２、５８２、７８２ ト
レンチ １８６、１８９、２８６、３８６、４８６、４８７、５
８６、７８６、７８７オフセット層 １９０、２９０，３９０，４９０、５９０、７９０ ド
レイン電極 １７０、２７０、３７０、４７０、５７０、７７０ ゲ
ート酸化膜 １１２ 層間絶縁膜 １８４ プラグ材料 ７８１ 金属材料 １７６ マスク材料

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安 原 紀 夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 川 口 雄 介 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB08 BB09 BB40 CC01 CC05 DD02 DD37 DD66 DD91 EE03 EE05 EE09 EE16 EE17 FF02 FF32 GG18 HH14

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記半導体基板の表面に形成された半導体表層と、 前記半導体表層の断面において、互いに離間して選択的
   に形成された第1導電型の複数の拡散層と、 前記複数の拡散層に接続されたソース電極またはドレイ
   ン電極のいずれか一方と、 前記半導体基板の裏面に形成されたソース電極またはド
   レイン電極のいずれか他方と、 互いに隣り合う前記拡散層の間に該拡散層に接続するよ
   うにチャネルが形成されるチャネル部と、 互いに隣り合う前記拡散層の間に前記拡散層から少なく
   とも前記チャネル部を隔てて形成されたトレンチと、 前記半導体表層より抵抗が低く、前記半導体表層のうち
   前記トレンチの周囲に形成された第1導電型の第1のオフ
   セット層と、 前記半導体表層の表面上に形成されたゲート絶縁膜を介
   して、前記第1のオフセット層の上から前記拡散層の上
   にまで達し、かつ前記トレンチの上には重畳しないよう
   に前記トレンチの開口の周囲に形成されたゲート電極
   と、 を備えた半導体装置。
2. 【請求項２】前記半導体基板は第1導電型であり、 前記半導体表層は、第2導電型または前記半導体基板よ
   り抵抗が高い第1導電型であり、 前記拡散層はソース層であり、 前記ソース層にはソース電極が接続され、 前記半導体基板の裏面にはドレイン電極が形成されてい
   ることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】前記トレンチの深さは前記半導体表層を貫
   通して前記半導体基板に到達する深さであり、 前記第1のオフセット層は前記半導体表層の表面から前
   記半導体表層を貫通して前記半導体基板まで形成されて
   いることを特徴とする請求項２に記載の半導体装置。
4. 【請求項４】前記半導体表層は第１導電型であり、 前記トレンチの深さは前記半導体表層を貫通することな
   く前記半導体表層中の任意の位置までの深さであり、 前記オフセット層は前記半導体表層の表面から前記トレ
   ンチの底部まで形成されていることを特徴とする請求項
   ２に記載の半導体装置。
5. 【請求項５】前記トレンチの深さは前記半導体表層を貫
   通して前記半導体基板に到達する深さであり、 前記第1のオフセット層は前記半導体表層の表面から前
   記半導体表層を貫通して前記半導体基板まで形成されて
   おり、 前記第1のオフセット層の周囲を前記半導体表層の表面
   から前記半導体表層を貫通して前記半導体基板まで形成
   され、前記半導体表層よりも抵抗が低い第２導電型の第
   ２のオフセット層をさらに備えたことを特徴とする請求
   項２に記載の半導体装置。
6. 【請求項６】前記ドレイン電極、前記ソース層、前記第
   1のオフセット層、前記第２のオフセット層および前記
   ゲート電極は、当該半導体装置の断面において、前記ト
   レンチの中心を境にほぼ対称の位置に設けられかつほぼ
   対称の形状に成形されていることを特徴とする請求項２
   に記載の半導体装置。
7. 【請求項７】第１導電型の半導体基板より抵抗が高い第
   1導電型または第2導電型の半導体表層を該半導体基板の
   表面に形成するステップと、 前記半導体表層上に絶縁膜を形成する絶縁膜形成ステッ
   プと、 前記絶縁膜上に導電性のゲート材料を形成するゲート材
   料形成ステップと、 所定のパターンに従って、前記ゲート材料、前記絶縁膜
   および前記半導体表層を連続して異方的にエッチングし
   て前記半導体表層内にトレンチを形成するトレンチ形成
   ステップと、 前記トレンチの側壁に第1導電型の不純物を該側壁に対
   して斜め方向に注入する第1の注入ステップと、 前記第１導電型の不純物を拡散させることによって、前
   記第1のオフセット層を形成する拡散ステップと、 を含む半導体装置の製造方法。
8. 【請求項８】前記ゲート材料形成ステップの後に、前記
   ゲート材料を所定のパターンに従ってエッチングして、
   該エッチング後のゲート材料を利用して自己整合的にソ
   ース層を形成するステップと、 前記トレンチ形成ステップにおけるエッチングによっ
   て、ゲート電極が形成され、 前記拡散ステップ後に、前記ソース層に接続されるソー
   ス電極を形成し、前記半導体基板の裏面にドレイン電極
   を形成するステップと、 をさらに含む請求項７に記載の半導体装置の製造方法。
9. 【請求項９】前記第1の注入ステップの後、前記トレン
   チの側壁に第１導電型の不純物と拡散長が相違する第２
   導電型の不純物を注入する第２の注入ステップをさらに
   含み、 前記拡散ステップにおいて、前記第１導電型の不純物と
   前記第２導電型の不純物を拡散させることによって、前
   記トレンチの側壁に第１導電型の第1のオフセット層を
   形成し、前記第1のオフセット層の周囲に第２導電型の
   第２のオフセット層を形成することを特徴とする請求項
   ７または請求項８に記載された半導体装置の製造方法。