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CN1314082C - 双掩模沟槽肖特基整流器及其制造方法 - Google Patents

双掩模沟槽肖特基整流器及其制造方法 Download PDF

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CN1314082C CNB028105702A CN02810570A CN1314082C CN 1314082 C CN1314082 C CN 1314082C CN B028105702 A CNB028105702 A CN B028105702A CN 02810570 A CN02810570 A CN 02810570A CN 1314082 C CN1314082 C CN 1314082C
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Abstract

一种肖特基整流器，包括半导体结构，该半导体结构具有第一和第二相对表面(分别是12a和12b)，每个表面均延伸以限定形成有源半导体区(5)和终止半导体区(10)。所述结构包括分别邻近第一表面和第二表面的第一导电类型的阴极区(12c)和漂移区(12d)。所述漂移区的净掺杂浓度低于所述阴极区的静掺杂浓度；多个沟槽(30)从第二表面延伸进半导体结构，并且限定形成多个位于半导体结构内的台面(14)。至少一个沟槽位于所述有源和终止半导体区的每一个中。第一绝缘区(16)邻近位于所述多个沟槽中的半导体结构设置。第二绝缘区(45)将所述有源半导体区与所述终止半导体区电隔离。阳极电极(18)邻近并形成肖特基整流接面，该整流接面在第二表面处与所述结构接触，并且邻近位于沟槽中的第一绝缘区。阳极电极将多个沟槽电连接在一起。

Description

双掩模沟槽肖特基整流器及其制造方法
技术领域
本发明总体上涉及整流器，更具体地说，涉及肖特基势垒整流器件，以及形成这些器件的方法。
背景技术
功率器件典型地包括有源区(active region)，以及位于有源区外围的终止区(terminal region)以防止过早的电压击穿。常规终止结构包括硅的局部氧化(LOCOS)、场板、护环，或者它们的结合。因为在LOCOS附近会出现巨大的电场，所以巨大的泄漏电流可能通过终止区中的泄漏通路。在图1中示出了减少这种泄漏电流的常规方法。
图1示出了在其上形成有沟槽肖特基整流器的衬底12。所述器件包括有源区5和终止区10。半导体衬底12具有第一导电类型，典型地是N型导电体，在半导体衬底12上形成有一个外延层20。外延层20也是第一导电类型，并且比衬底12更轻微掺杂。在所述器件的有源区5中形成了一系列沟槽30。这些沟槽与栅氧化层25共线，并且沟槽内填充有掺杂多晶硅。填充沟槽30的多晶硅连续不断地结合在该结构的表面上。LOCOS区40形成在终止区10中以隔离有源区5与终止区10。该LOCOS区40延伸至限定形成有源区5和终止区10的边界。
P+掺杂区50通过离子注入和扩散形成在LOCOS区40下面。掺杂区50增强了反向偏压电压，以便夹断(pinch-off)保持在终止区10中，因而消除可通过泄漏电流的通路。金属阳极层55形成在有源区5中的填充有多晶硅的沟槽30和外延层20的暴露表面上以及终止区中的LOCOS区40上。
不利地是，图1中所示器件相对较复杂，而且因为包括三个光刻掩模步骤，所以成本很高。更具体地说，分离的掩模步骤是必需的，以形成沟槽、p+掺杂区，以及接触件。
因此，希望提供一种用于沟槽肖特基二极管的结构，其中，可避免由泄漏电流引起的过早电压击穿，并且这种结构可在少于三个光刻掩模步骤的情况下制造。
附图说明
图1是常规沟槽肖特基二极管的示意性横截面图，示出了有源区和终止区；
图2是根据本发明原理构造的沟槽肖特基二极管的示意性横截面图；
图3(a)-3(e)示出了用于制造图2中所示沟槽肖特基二极管的一系列示例性工艺步骤。
发明内容
根据本发明，提供了一种肖特基整流器。该整流器包括一个半导体结构，该半导体结构具有第一和第二相对表面，每个表面均延伸以限定形成有源半导体区和终止半导体区。半导体结构包括一个邻近第一表面的第一导电类型的阴极区和一个邻近第二表面的第一导电类型的漂移区。该漂移区的净掺杂浓度低于所述阴极区的静掺杂浓度。多个沟槽，其从第二表面延伸进半导体结构，并且限定形成多个位于半导体结构内的台面。至少一个沟槽位于所述有源和所述终止半导体区的每一个中。第一绝缘区邻近位于多个沟槽中的半导体结构设置。第二绝缘区将有源半导体区与终止半导体区电隔离。阳极电极是(a)邻近并形成肖特基整流接面，该整流接面在第二表面处与半导体结构接触，并且(b)邻近位于沟槽中的第一绝缘区。该阳极电极将多个沟槽电连接在一起。
根据本发明的一个方面，第一绝缘区由一种氧化物形成，且该氧化物是二氧化硅。
根据本发明另一个方面，该沟槽延伸进阴极区。
根据本发明再一个方面，该阳极电极是多晶硅，而第二绝缘区是LOCOS区。
根据本发明，提供一种形成肖特基整流器的方法，包括下列步骤：形成半导体结构，该半导体结构具有第一和第二相对表面，每个表面均延伸以限定形成有源半导体区和终止半导体区，所述半导体结构包括一个邻近第一表面的第一导电类型的阴极区和一个邻近第二表面的所述第一导电类型的漂移区，所述漂移区的净掺杂浓度低于所述阴极区的静掺杂浓度；形成多个沟槽，这些沟槽从所述第二表面延伸进所述半导体结构，并且限定形成多个位于所述半导体结构内的台面，至少一个所述沟槽位于所述有源和所述终止半导体区的每一个中；形成第一绝缘区，该绝缘区邻近位于所述多个沟槽中的所述半导体结构；形成第二绝缘区，该绝缘区将所述有源半导体区与所述终止半导体区电隔离；以及形成阳极电极，该阳极电极是(a)邻近并形成肖特基整流接面，该整流接面在所述第二表面处与所述半导体结构接触，并且(b)邻近位于所述沟槽中的所述第一绝缘区，所述阳极电极将所述多个沟槽电连接在一起。
具体实施方式
在下文中将参照附图更全面地描述本发明，在附图中示出了本发明的优选实施例。但是，本发明还可以许多不同的形式实施，并且不可解释为限制于在此描述的实施例，相反，提供此实施例是为了这个公开彻底和完整，以及将本发明的范围全面地传达给本领域的技术人员。
现在参照图2，示出了根据本发明的肖特基整流器的横截面图。该整流器包括一个第一导电类型的半导体衬底12，典型地是N型导电体，该衬底12具有第一表面12a和第二相对表面12b。有源区5和终止区10限定形成在衬底12上。半导体衬底12最好包括邻近第一表面12a的相对重掺杂的阴极区12c(作为N+示出)。作为说明，阴极区12c被掺杂得到大约5×1019/cm3的第一导电类型掺杂浓度。第一导电类型的漂移区12d(作为N示出)最好从阴极区12c延伸至第二表面12b。作为说明，漂移区12d被掺杂得到用于30伏特器件的大约3.3×1016/cm3的第一导电类型掺杂浓度。漂移区12d和阴极区12c形成非整流N+/N结(junction)。
台面14形成在所述器件的有源区5和终止区10中。其横截面宽度为“Wm”的台面14形成在漂移区12d中。台面由相对的沟槽30限定形成。绝缘区16(在本实施例中，作为热生长氧化层示出)形成在沟槽301-304内并且邻近半导体区12。绝缘区16典型地具有大约700-2000埃数量级左右的总体厚度。而Wm典型地在1微米数量级左右。沟槽深度“d”典型地在3微米数量级左右。台面14沿一个第三维度(未示出)延伸并且可以是条形、矩形、圆柱形或者其他类似的几何形状。因此，本领域的技术人员可以理解，台面14可利用许多沟槽结构形成在半导体12中。例如，台面14可形成在沿第三维度延伸的相邻线性沟槽301-304对之间。作为另一个例子，环状沟槽30可形成台面14。对于这两个例子，当沿横截面方向看时，沟槽301-304将如图2所示。不管采用何种沟槽结构，沟槽30均彼此相连。
沟槽301-304填充有掺杂的多晶硅。沟槽301-304均被多晶硅短接。LOCOS区45形成在终止区10中以将有源区5与终止区10隔离。LOCOS区40延伸至限定形成有源区5和终止区10的边界。金属阳极层18形成在所述器件有源区5中的填充有多晶硅的沟槽301-304和漂移区12d的暴露表面上，以及所述器件终止区中的LOCOS区40上。阳极电极18形成了肖特基势垒整流结，在该接面处阳极电极18接触了半导体漏区12d，例如沿着第二表面12b。
如图2所示，至少一个沟槽304形成在所述器件的终止区10中。即，沟槽304位于LOCOS区45下面，并且与LOCOS区45接触。根据本发明，沟槽304被电连接至金属阳极层18，以使位于所述器件有源区中的沟槽内的多晶硅被电短接。即，沟槽304连续不断地连接至沟槽303，就象所述器件有源区5中的沟槽301-303彼此连续不断相连一样(见图2)。
通过在所述器件终止区中提供一个沟槽，该沟槽短接至位于所述器件有源区中的沟槽，夹断(pinch-off)可在不需要p掺杂区例如在图1器件中示出的p掺杂区50的情况下保持在终止区中。因为当耗尽区围绕位于有源区中的沟槽形成时，耗尽区也围绕位于终止区中的沟槽形成，所以夹断被保持。因此，本发明肖特基整流器比图1所示的器件更简单并且制造成本更低，因为它不需要形成所述p掺杂区的掩模步骤。
在本发明的一些实施例中，在所述器件的终止区中最好提供不止一个沟槽。附加的一个或多个沟槽是确保耗尽区被扩散到所述器件终止区所必需的。通常，以高电压工作的器件需要更大数量的沟槽。在终止区中的每个沟槽被短接至所述器件有源区中的沟槽的情况下。而且，终止区中相邻沟槽之间的距离不同于所述器件有源区中相邻沟槽之间的距离。更具体地说，在某些情况下，为了保持夹断，必须减小终止区中相邻沟槽之间的距离。
最后，阴极电极20邻近位于第一表面12a上的阴极区12c设置。阴极电极20最好欧姆地(ohmically)接触阴极区12c。
现在参照图3a-3c，将描述用于制造图2的整流器的技术。首先参照图3a，具有第一和第二相对表面12a和12b的衬底12设有一个位于表面12a上的相对重掺杂阴极区12c，以及一个位于阴极区上的漂移区12d，漂移区12d延伸至第二表面12b。本领域的技术人员将理解，具有厚度为“Td”的漂移区12d可通过利用常规技术的外延生长来提供。多个相邻台面14可通过最初在第二表面12b上提供氧化物(SiO2)、氮化物(Si3N4)以及光致抗蚀剂的多层叠加(分别为区13、15，以及17)而形成在漂移区12d中。尽管氧化物区13的形成不是必需的，但是氧化物区13最好制作的相对较薄，近似100埃，以减轻半导体12和氮化物区15之间的层间应力。然后，可执行常规的光刻构图和蚀刻步骤，以形成离散的台面14，该台面14具有抗热氧化的氮化物区15，如图3b所示。该区15还可通过不蚀刻SiO2的蚀刻而选定为是可移动的。
本领域的技术人员可理解，所述蚀刻步骤在漂移区12d中限定形成了多个第一、第二、第三和第四相邻沟槽22，这些沟槽都具有各自的沟槽宽度“Wt”和沟槽深度“d”。如果形成的台面14是条形几何形状，则各个第一、第二、第三和第四沟槽侧壁22a将彼此平行地沿垂直于横截面视图的第三方向(未示出)延伸。或者，执行构图和蚀刻步骤以限定形成矩形、圆柱形或者其他类似的几何形状。但是，因为与相同宽度的条形台面比较，矩形或圆柱形台面会占有用于给定尺寸衬底的总正向导电区较小的百分比，因此用于具有矩形或圆柱形台面的整流器的正向电压降很可能高于用于正向电流的电压降。
现在参照图3c，各个第一、第二、第三和第四绝缘区16例如SiO2(近似1000埃)可利用常规的热氧化生长形成在沟槽侧壁22a和沟槽底部22b上，但是不能形成在表面12b上，因为在表面12b上存在氮化物区15。接下来，沟槽22被多晶硅40(即多晶硅)填充。在沉积之前，多晶硅典型地掺杂有氯化磷(phosphorous chloride)或者注入有砷或磷以减少其电阻率，典型地在20Ω/m的范围内。
接下来，参照图3d，消除氮化物区15和应力消除氧化物区13(如果存在的话)，之后，形成电介质层45以限定形成所述器件的终止区10。电介质层45这样定位，使得至少一个沟槽22位于终止区10中。电介质层45典型地是LPTEOS、PETEOS、O3-TEOS或者HTO层，并且通常在大约0.2-1.0微米厚之间。执行顶部金属喷镀23和金属构图步骤以限定形成阳极电极18，如图3e所示。最后，执行后部的金属喷镀步骤以限定形成位于第一表面12a上的阴极电极20。

Claims (26)

1.一种肖特基整流器，包括：
半导体结构，该半导体结构具有第一和第二相对表面，每个表面均延伸以限定形成有源半导体区和终止半导体区，所述半导体结构包括一个邻近第一表面的第一导电类型的阴极区和一个邻近第二表面的所述第一导电类型的漂移区，所述漂移区的净掺杂浓度低于所述阴极区的静掺杂浓度；
多个沟槽，这些沟槽从所述第二表面延伸进所述半导体结构，并且限定形成多个位于所述半导体结构内的台面，至少一个所述沟槽位于所述有源和所述终止半导体区的每一个中；
第一绝缘区，该绝缘区邻近位于所述多个沟槽中的所述半导体结构；
第二绝缘区，该绝缘区将所述有源半导体区与所述终止半导体区电隔离；以及
阳极电极，该阳极电极是(a)邻近并形成肖特基整流接面，该整流接面在所述第二表面处与所述半导体结构接触，并且(b)邻近位于所述沟槽中的所述第一绝缘区，所述阳极电极将所述多个沟槽电连接在一起。
2.如权利要求1所述的肖特基整流器，其中，所述第一绝缘区由氧化物形成。
3.如权利要求2所述的肖特基整流器，其中，所述氧化物是二氧化硅。
4.如权利要求1所述的肖特基整流器，其中，所述半导体是硅。
5.如权利要求1所述的肖特基整流器，其中，所述第一导电类是N-型导电体。
6.如权利要求1所述的肖特基整流器，其中，所述沟槽延伸进所述阴极区。
7.如权利要求1所述的肖特基整流器，其中，所述阳极电极是多晶硅。
8.如权利要求7所述的肖特基整流器，其中，所述多晶硅填充所述沟槽。
9.如权利要求1所述的肖特基整流器，其中，所述第二绝缘区是LOCOS区。
10.如权利要求1所述的肖特基整流器，其中，所述半导体结构包括衬底以及在该衬底上生长的外延半导体层。
11.一种形成肖特基整流器的方法，包括下列步骤：
形成半导体结构，该半导体结构具有第一和第二相对表面，每个表面均延伸以限定形成有源半导体区和终止半导体区，所述半导体结构包括一个邻近第一表面的第一导电类型的阴极区和一个邻近第二表面的所述第一导电类型的漂移区，所述漂移区的净掺杂浓度低于所述阴极区的静掺杂浓度；
形成多个沟槽，这些沟槽从所述第二表面延伸进所述半导体结构，并且限定形成多个位于所述半导体结构内的台面，至少一个所述沟槽位于所述有源和所述终止半导体区的每一个中；
形成第一绝缘区，该绝缘区邻近位于所述多个沟槽中的所述半导体结构；
形成第二绝缘区，该绝缘区将所述有源半导体区与所述终止半导体区电隔离；以及
形成阳极电极，该阳极电极是(a)邻近并形成肖特基整流接面，该整流接面在所述第二表面处与所述半导体结构接触，并且(b)邻近位于所述沟槽中的所述第一绝缘区，所述阳极电极将所述多个沟槽电连接在一起。
12.如权利要求11所述的方法，进一步包括在所述半导体结构的所述第一表面上提供阴极电极。
13.如权利要求11所述的方法，其中，所述形成所述半导体结构的步骤包括提供一个半导体衬底，所述半导体衬底与所述阴极区对应；以及在所述衬底上生长一个外延半导体层，所述外延层与所述漂移区对应。
14.如权利要求11所述的方法，其中，所述形成所述沟槽的步骤包括在半导体结构的第二表面上形成构图的掩模层，通过所述掩模层蚀刻所述沟槽的步骤。
15.如权利要求11所述的方法，其中，所述形成所述阳极电极的步骤包括在第一绝缘层上沉积多晶硅的步骤。
16.如权利要求14所述的方法，其中，所述形成所述阳极电极的步骤包括在第一绝缘层上沉积多晶硅的步骤。
17.如权利要求11所述的方法，其中，所述沟槽这样形成，使所述沟槽延伸进所述阴极区。
18.如权利要求11所述的方法，其中，所述第一绝缘区由氧化物形成。
19.如权利要求18所述的方法，其中，所述氧化物是二氧化硅。
20.如权利要求11所述的方法，其中，所述半导体是硅。
21.如权利要求11所述的方法，其中，所述第一导电类型是N-型导电体。
22.如权利要求11所述的方法，其中，所述沟槽延伸进所述阴极区。
23.如权利要求11所述的方法，其中，所述阳极电极是多晶硅。
24.如权利要求23所述的方法，其中，所述多晶硅填充所述沟槽。
25.如权利要求11所述的方法，其中，所述第二绝缘区是LOCOS区。
26.如权利要求11所述的方法，其中，所述半导体结构包括一衬底，并且进一步包括在所述衬底上生长外延半导体层的步骤。
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