JP2003078010A

JP2003078010A - 半導体集積回路装置

Info

Publication number: JP2003078010A
Application number: JP2001263537A
Authority: JP
Inventors: Shuichi Kubonai; 修一久保内
Original assignee: Hitachi Ltd; NEC Corp
Current assignee: Hitachi Ltd; NEC Corp
Priority date: 2001-08-31
Filing date: 2001-08-31
Publication date: 2003-03-14

Abstract

(57)【要約】【課題】半導体集積回路装置のヒューズ形成領域上
の配線のレイアウトの自由度を向上させ、ヒューズや配
線の占有面積を縮小する。【解決手段】信号配線Ｓと同層もしくはこれより上層
の配線でヒューズＦを形成し、ヒューズＦを囲むよう形
成され、導電性膜の積層膜からなる壁であるガードリン
グＧに開口部ＯＡを設け、前記信号配線Ｓを通す。その
結果、信号配線Ｓのレイアウトの自由度が増す。また、
ヒューズＦや信号配線Ｓの占有面積を縮小することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ヒューズの切断によって不良メモリセ
ル等の救済を行なう冗長回路を備えた半導体集積回路装
置に適用して有効な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry)や電気的書き込みおよび消去が可能な不揮発性メモ
リ（ＥＥＰＲＯＭ：Electrically Erasable Programmab
le Read Only Memory）等のメモリＬＳＩは、製造工程
で生じた欠陥を救済するための冗長機能を備えることに
よって、製造歩留まりの向上を図っている。

【０００３】これは、半導体集積回路装置内にあらかじ
め冗長救済用のメモリセル列やメモリセル行（冗長回
路）を用意しておき、メモリアレイ内に欠陥メモリセル
が生じた場合には、かかる欠陥メモリセルに入るアドレ
ス信号を、冗長救済用のメモリセル列に入力することに
よって所望のメモリ動作を行わせるという不良救済機能
である。

【０００４】前記欠陥メモリセルと冗長救済用のメモリ
セルとの切り換えは、アドレス切り換え回路に接続され
たヒューズを切断することによって行なわれる。ヒュー
ズの切断には、電流溶断方式やレーザ溶断方式などが採
用されているが、プログラムの自由度が高く、面積効率
上も有利なレーザ溶断方式が主に採用されている。

【０００５】

【発明が解決しようとする課題】このような欠陥救済用
のヒューズは、半導体素子や配線等を構成するメタルや
多結晶シリコンなどの導電性膜で構成され、例えば、メ
モリセルや配線を形成する工程中に形成される。そし
て、半導体集積回路を構成するこれらの半導体素子や配
線が形成された最終工程で、いわゆるプローブ検査を行
い、これによって欠陥セルが見出された場合は、前記ヒ
ューズを切断することによって、欠陥メモリセルに対応
するアドレスを冗長救済用欠陥セルに割り付けする。

【０００６】ここで、ヒューズの周辺に形成される回路
の保護のために、ヒューズは、ある程度の本数毎に、ガ
ードリングで囲まれている。このガードリングは、導電
性膜の積層膜よりなる壁である。この壁は、半導体基板
上に形成されるＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor）等の半導体素子、
配線や配線間を接続するプラグ等を形成する工程中に、
これらを構成する導電性膜を積層することにより形成さ
れる。

【０００７】一方、半導体基板上には、多数の配線が形
成され、半導体集積回路の駆動に必要な信号を伝達して
いる。

【０００８】しかしながら、前述のヒューズ形成領域
は、導電性膜の壁（ガードリング）で囲まれているた
め、配線は、かかる領域を回避して引き回す、もしく
は、ガードリングで囲む領域を小さく区切り、ガードリ
ング間に、配線を通す必要があった。このように、ガー
ドリングで囲まれたヒューズ形成領域は、配線のレイア
ウトの自由度を低減させていた。

【０００９】さらに、ガードリングで囲む領域を小さく
区切った場合、追って詳細に説明するように、最端のヒ
ューズとガードリングとの間には、ある程度の余裕を設
ける必要があることから、占有面積が増加してしまう。

【００１０】本発明の目的は、半導体集積回路装置のヒ
ューズ形成領域上の配線のレイアウトの自由度を向上さ
せることにある。

【００１１】本発明の他の目的は、半導体集積回路装置
のヒューズや配線の占有面積を縮小することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】本発明の半導体集積回路装置は、複数の、
第１方向に延在する第１の導電性膜からなるヒューズの
間に、第１方向に延在し、第２の導電性膜からなる配線
を延在させるものである。

【００１５】また、このヒューズは、導電性膜の積層膜
よりなる壁であって、開口部を有する壁で囲まれてお
り、前記配線は、この開口部を通過するよう配置されて
いる。

【００１６】また、このヒューズを構成する導電性膜
は、配線を構成する導電性膜と同層もしくはこれより上
層である。

【００１７】また、開口部には、複数層の配線を通して
もよい。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００１９】図１に、本発明の実施の形態である半導体
集積回路装置のヒューズ形成領域の要部平面図を示す。

【００２０】図１に示すように、ヒューズＦは、Ｘ方向
に一定の間隔Ｂ毎に配置されている。この間隔Ｂは、ヒ
ューズＦを切断する際に用いられるレーザービームの径
に対応する。このヒューズは、後述するように、半導体
素子や配線等を構成する多結晶シリコンやメタルなどの
導電性膜で構成され、半導体素子や配線を形成する工程
中に形成される。また、このヒューズＦの端部は、プラ
グＰを介して配線Ｍに接続されている。

【００２１】この複数本のヒューズＦは、ガードリング
Ｇにより囲まれている。このガードリングＧの幅を、Ａ
とする。また、複数のヒューズＦの中央部には、開口部
ＯＰが形成されている。この開口部ＯＰは、ヒューズＦ
上を覆っている絶縁膜が薄くなっている領域を示す。こ
れは、ヒューズを覆っている絶縁膜が厚いと、照射する
レーザのエネルギーがヒューズに到達せず、ヒューズが
切断できないので、ヒューズを覆う絶縁膜をエッチング
してその膜厚を薄くしておくためである。ガードリング
Ｇは、後述するように、半導体素子や配線やプラグ等を
構成する多結晶シリコンやメタルなどの導電性膜の積層
膜で構成され、壁状になっている。但し、後述するよう
に開口部ＯＡを有する。なお、本実施の形態において
は、複数のヒューズＦにガードリングＧを介して同じ電
位を供給するため、ヒューズＦとガードリングＧとが接
続されている。

【００２２】ここで、前述の開口部ＯＰ端部と、ガード
リングＧとの距離をＤとする。また、この開口部ＯＰ端
部と、最端のヒューズＦとの距離を、Ｅとする。このよ
うに、最端のヒューズＦとガードリングＧとは、ある程
度の距離（Ｄ＋Ｅ）離間する必要がある。

【００２３】複数のヒューズＦの間には、信号配線Ｓが
形成されている。この信号配線Ｓも、Ｘ方向に延在して
いる。この信号配線Ｓとその隣のヒューズＦとの距離
は、Ｂである。また、信号配線Ｓ間の距離は、Ｃであ
る。

【００２４】この信号配線Ｓは、ガードリングＧが形成
されていない領域（開口部）ＯＡを通っている。また、
信号配線Ｓを構成する導電性膜は、ヒューズＦを構成す
る導電性膜と同層もしくは、これより下層である。

【００２５】次に、ヒューズＦ、ガードリングＧや信号
配線Ｓの構成の一例を説明する。図２の左部は、メモリ
セル形成領域に形成されたＤＲＡＭメモリセルの断面図
を示す。また、図２の中央部は、周辺回路形成領域に形
成されたＭＩＳＦＥＴの断面図を示す。図２の右部は、
周辺回路形成領域のうち、ヒューズ形成領域の断面図で
あって、図１のＡ１−Ａ１断面部に対応する。

【００２６】前述したように、ヒューズやガードリング
は、半導体素子や配線等を構成する多結晶シリコンやメ
タルなどの導電性膜で構成され、半導体素子や配線を形
成する工程中に形成されるため、まず、ＤＲＡＭメモリ
セルと周辺回路を構成するＭＩＳＦＥＴの形成工程につ
いて図２の左部および中央部を参照しながら説明する。

【００２７】まず、例えば１〜１０Ωcm程度の比抵抗を
有するｐ型の単結晶シリコンからなる半導体基板１をエ
ッチングすることにより素子分離溝を形成し、溝の内部
を含む半導体基板１上にＣＶＤ（Chemical Vapor depos
ition）法で酸化シリコン膜を堆積し、化学的機械研磨
（ＣＭＰ；Chemical Mechanical Polishing）法で溝の
上部の酸化シリコン膜を研磨することにより素子分離２
を形成する。

【００２８】次に、半導体基板１にｐ型不純物（ホウ
素）をイオン打ち込みした後、熱処理により上記不純物
を拡散させることによって、メモリセル形成領域の半導
体基板１にｐ型ウエル３を形成し、周辺回路形成領域の
半導体基板１にｐ型ウエル３を形成する。

【００２９】次に、半導体基板１（ｐ型ウエル３）の表
面をウェット洗浄した後、熱酸化することによりゲート
酸化膜８を形成する。

【００３０】次に、ゲート酸化膜８の上部にリン（Ｐ）
を高濃度でドープした低抵抗多結晶シリコン膜を堆積
し、続いて、その上部にＷＮ（窒化タングステン）膜お
よびＷ（タングステン）膜を順次堆積し、さらにその上
部に窒化シリコン膜１０を堆積する。

【００３１】次に、フォトレジスト膜（図示せず）をマ
スクにして窒化シリコン膜１０をドライエッチングする
ことにより、ゲート電極を形成する領域に窒化シリコン
膜１０を残し、さらに、この窒化シリコン膜１０をマス
クにしてＷ膜、ＷＮ膜および多結晶シリコン膜をドライ
エッチングすることにより、メモリセル形成領域および
周辺回路形成領域に、これらの膜からなるゲート電極９
を形成する。なお、メモリセル形成領域に形成されたゲ
ート電極９は、ワード線ＷＬとして機能する。

【００３２】次に、ゲート電極９の両側のｐ型ウエル３
にｎ型不純物（リン）を注入することによってｎ型半導
体領域１３を形成する。

【００３３】ここまでの工程で、メモリセル形成領域に
ｎチャネル型で構成されるメモリセル選択用ＭＩＳＦＥ
ＴＱｓが形成される。

【００３４】次いで、半導体基板１上に窒化シリコン膜
１６を堆積した後、周辺回路形成領域の窒化シリコン膜
１６を異方的にエッチングすることによって、サイドウ
ォールスペーサＳＷを形成する。

【００３５】次に、周辺回路形成領域のｐ型ウエル３に
ｎ型不純物（リンまたはヒ素）をイオン打ち込みするこ
とによってｎ⁺型半導体領域１７（ソース、ドレイン）
を形成する。

【００３６】ここまでの工程で、周辺回路形成領域にＬ
ＤＤ(Lightly Doped Drain)構造のソース、ドレインを
備えたｎチャネル型ＭＩＳＦＥＴＱｎが形成される。な
お、ｐチャネル型ＭＩＳＦＥＴＱｐの形成工程は、不純
物の導電型が異なる他は、ｎチャネル型ＭＩＳＦＥＴＱ
ｎの場合と同様であるため、その説明を省略する。

【００３７】続いて、半導体基板１の上部に酸化シリコ
ン膜１９を堆積した後、酸化シリコン膜１９の上部をＣ
ＭＰ法で研磨してその表面を平坦化する。

【００３８】次に、メモリセル形成領域のｎ型半導体領
域１３の上部にコンタクトホール２０、２１を形成し、
半導体基板１（ｎ型半導体領域１３）の表面を露出させ
る。

【００３９】次に、コンタクトホール２０、２１を通じ
てメモリセル形成領域のｐ型ウエル３（ｎ^-型半導体領
域１３）にｎ型不純物（リンまたはヒ素）をイオン打ち
込みすることによって、ｎ⁺型半導体領域１７を形成す
る。

【００４０】次に、コンタクトホール２０、２１の内部
にプラグ２２を形成する。プラグ２２は、コンタクトホ
ール２０、２１の内部を含む酸化シリコン膜１９の上部
にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結
晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シ
リコン膜をエッチバック（またはＣＭＰ法で研磨）して
コンタクトホール２０、２１の内部のみに残すことによ
って形成する。

【００４１】次に、酸化シリコン膜１９の上部にＣＶＤ
法で酸化シリコン膜２３を堆積した後、フォトレジスト
膜（図示せず）をマスクにしたドライエッチングで周辺
回路形成領域の酸化シリコン膜２３およびその下層の酸
化シリコン膜１９をドライエッチングすることによっ
て、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン
（ｎ⁺型半導体領域１７）の上部にコンタクトホール２
４を形成する。また、メモリセル形成領域のプラグ２２
の上部にスルーホール２５を形成する。

【００４２】次いで、コンタクトホール２４およびスル
ーホール２５の内部を含む酸化シリコン膜２３の上部に
ＣＶＤ法でＷ膜を堆積した後、酸化シリコン膜２３の上
部のＷ膜をＣＭＰ法で研磨し、これらの膜をコンタクト
ホール２４の内部およびスルーホール２５の内部のみに
残すことによってプラグ２６を形成する。なお、Ｗ膜の
下層にＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およ
びＷ膜の２層でプラグ２６を構成してもよい。

【００４３】次に、メモリセル形成領域のプラグ２６の
上部にビット線ＢＬを形成し、周辺回路形成領域のプラ
グ２６の上部に第１層配線Ｍ１を形成する。ビット線Ｂ
Ｌおよび第１層配線Ｍ１は、例えばプラグ２６上を含む
酸化シリコン膜２３の上部にＷ膜を堆積した後、フォト
レジスト膜をマスクにしてこのＷ膜をドライエッチング
することによって形成する。なお、Ｗ膜の下層にＣＶＤ
法により薄いＷＮ膜を形成し、ＷＮ膜およびＷ膜の２層
でビット線ＢＬおよび第１層配線Ｍ１を構成してもよ
い。

【００４４】次に、ビット線ＢＬおよび第１層配線Ｍ１
の上部に酸化シリコン膜３４をＣＶＤ法で堆積する。

【００４５】次に、メモリセル形成領域の酸化シリコン
膜３４およびその下層の酸化シリコン膜２３をドライエ
ッチングしスルーホール３８を形成する。このスルーホ
ール３８の内部を含む酸化シリコン膜３４の上部にリン
（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリ
コン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン
膜をエッチバック（またはＣＭＰ法で研磨）してスルー
ホール３８内にプラグ３９を形成する。

【００４６】次に、酸化シリコン膜３４の上部に窒化シ
リコン膜４０を堆積し、続いて、窒化シリコン膜４０の
上部にＣＶＤ法で酸化シリコン膜４１を堆積した後、メ
モリセル形成領域の酸化シリコン膜４１および窒化シリ
コン膜４０をドライエッチングすることにより、プラグ
３９の上部に溝４２を形成する。

【００４７】次に、上記溝４２の内部を含む酸化シリコ
ン膜４１の上部にリン（Ｐ）などのｎ型不純物をドープ
した低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、
溝４２の内部にフォトレジスト膜などを埋め込み、酸化
シリコン膜４１の上部の多結晶シリコン膜をエッチバッ
クすることによって、溝４２の内壁のみに残す。これに
より、溝４２の内壁に沿って情報蓄積用容量素子Ｃの下
部電極４３が形成される。

【００４８】次に、下部電極４３の上部に酸化タンタル
膜などで構成された容量絶縁膜４４とＴｉＮ膜などで構
成された上部電極４５とを形成する。ここまでの工程に
より、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列
に接続された情報蓄積用容量素子Ｃとで構成されるＤＲ
ＡＭのメモリセルが完成する。

【００４９】次いで、半導体基板１の上部にＣＶＤ法で
酸化シリコン膜５０を堆積し、周辺回路形成領域の第１
層配線Ｍ１の上部の酸化シリコン膜５０、４１、窒化シ
リコン膜４０および酸化シリコン膜３４をドライエッチ
ングすることによってスルーホール５１を形成する。

【００５０】次いで、スルーホール５１の内部にプラグ
５２を形成する。このプラグは、スルーホール５１の内
部を含む酸化シリコン膜５０の上部にＣＶＤ法でＷ膜を
堆積した後、酸化シリコン膜５０の上部のＷ膜をＣＭＰ
法で研磨することによって形成する。なお、Ｗ膜の下層
にＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およびＷ
膜の２層でプラグを構成してもよい。

【００５１】次いで、プラグ５２および酸化シリコン膜
５０の上部に第２層配線Ｍ２を形成する。この第２層配
線Ｍ２は、例えばプラグ５２上を含む酸化シリコン膜５
０の上部にＡｌ（アルミニウム）膜を堆積した後、フォ
トレジスト膜をマスクにしてこのＡｌ膜をドライエッチ
ングすることによって形成する。

【００５２】次いで、この第２層配線Ｍ２および酸化シ
リコン膜５０の上部に酸化シリコン膜５３を堆積し、さ
らに、第２層配線Ｍ２の上部の酸化シリコン膜５３をド
ライエッチングすることによってスルーホール５４を形
成する。次いで、スルーホール５４の内部を含む酸化シ
リコン膜５３の上部にＣＶＤ法でＷ膜を堆積した後、酸
化シリコン膜５３の上部のＷ膜をＣＭＰ法で研磨するこ
とによってプラグ５５を形成する。

【００５３】次いで、プラグ５５および酸化シリコン膜
５３の上部に第３層配線Ｍ３を形成する。この第３層配
線Ｍ３は、第２層配線Ｍ２と同様に形成する。

【００５４】次いで、第３層配線Ｍ３上に、酸化シリコ
ン膜および窒化シリコン膜の積層膜等からなる保護膜５
６を形成することにより、本実施の形態のＤＲＡＭが略
完成する。

【００５５】このようなＤＲＡＭメモリセルと周辺回路
を構成するＭＩＳＦＥＴの製造プロセスにおいて、例え
ば、ヒューズＦを第３層配線Ｍ３で、信号配線Ｓを第２
層配線で形成することができる。また、ガードリングＧ
を、プラグ２６、５２、５５および配線Ｍ１、Ｍ２、Ｍ
３を用いて形成することができる。この場合のヒューズ
ＦおよびガードリングＧの構造およびその製造方法を図
２の左部、図３および図４等を参照しながら説明する。
この図３の左部は、図１のＢ１−Ｂ１断面部を、右部
は、Ｃ１−Ｃ１断面部を示し、また、図４は、図１のＤ
１−Ｄ１断面部を示す。

【００５６】図２の右部に示すように、ガードリングＧ
は、プラグ２６、５２、５５および配線Ｍ１、Ｍ２、Ｍ
３を用いて形成される。例えば、プラグ２６が埋め込ま
れるコンタクトホール２４を、図５（ａ）に示すように
な矩形状の溝とし、その内部に、Ｗ膜を埋め込む。ま
た、配線Ｍ１も、図５（ａ）に示すような矩形状にパタ
ーニングする。このような、矩形状のパターンを積層す
ることにより、ガードリングを形成することができる。
但し、プラグ５２、５５および配線Ｍ２においては、図
５（ｂ）に示すように、パターンを形成しない領域（開
口部ＯＡ）を設ける。なお、開口部ＯＡの大きさやパタ
ーンの幅は、各層によって異なってもよい。

【００５７】このように、ガードリングＧを構成する導
電性膜の壁に、開口部ＯＡを設けることにより、開口部
ＯＡ内を通して、第２層配線で構成される信号配線Ｓを
配置することができる（図２の右部および図３の右部参
照）。なお、本実施の形態においては、ヒューズＦにガ
ードリングＧを介して基板電位を供給するため、ガード
リングＧ（プラグ２６）の下の半導体基板中には、ｐ⁺
型半導体領域１８が設けられている。また、信号配線Ｓ
を第２層配線Ｍ２で形成する場合には、信号配線Ｓの上
部に、図１には図示していない、ガードリングＧを構成
する第３層配線Ｍ３を形成してもよい（図２の右部参
照）。

【００５８】図３の左部および図４に示すように、ヒュ
ーズＦは、第３層配線Ｍ３で構成され、ヒューズＦの端
部は、プラグ５５（Ｐ）を介して第２層配線Ｍ２（Ｍ）
に接続され、図示しない素子等に接続される。

【００５９】このように、本実施の形態によれば、ガー
ドリングＧに開口部ＯＡを設け、信号配線Ｓを通すこと
としたので、配線のレイアウトの自由度が増す。また、
ヒューズや信号配線の占有面積を縮小することができ
る。

【００６０】即ち、例えば、図６（ａ）に示すように、
ガードリングＧを信号配線Ｓのレイアウトにあわせて分
割すると、最端のヒューズＦとガードリングＧとの間
は、一定の距離（Ｄ＋Ｅ）だけ離間させなければならな
いため、ヒューズＦや信号配線Ｓの形成領域が大きくな
ってしまう。

【００６１】これに対して、本実施の形態によれば、図
６（ｂ）に示すように、Ｙ方向について［２（Ａ＋Ｃ＋
Ｄ＋Ｅ−Ｂ）］だけ、領域の幅を小さくすることができ
る。その結果、ヒューズＦや信号配線Ｓの占有面積を縮
小することができる。

【００６２】なお、本実施の形態においては、ガードリ
ングＧを、プラグ２６、５２、５５および配線Ｍ１、Ｍ
２、Ｍ３を用いて形成したが、その他の導電性膜、例え
ば、ゲート電極９、プラグ２２、３９もしくは情報蓄積
用容量素子Ｃを構成する下部電極４３や上部電極４５等
を構成する導電性膜を用い、また、これらの膜を適宜組
み合わせてガードリングＧを形成してもよい。

【００６３】また、本実施の形態においては、ヒューズ
Ｆを第３層配線Ｍ３で、信号配線Ｓを第２層配線Ｍ２で
形成したが、ヒューズＦと信号配線Ｓを同層の配線で形
成してもよい。図７に、ヒューズＦと信号配線Ｓを第３
層配線Ｍ３で形成した場合のヒューズ形成領域の断面図
を示す。この断面は、図１のＡ１−Ａ１断面部に対応す
る。

【００６４】このような形態によれば、信号配線Ｓと同
層の配線でヒューズを形成し、また、ガードリングＧに
開口部ＯＡを設け、前記信号配線Ｓを通すこととしたの
で、配線のレイアウトの自由度が増す。また、ヒューズ
や信号配線の占有面積を縮小することができる。

【００６５】さらに、本実施の形態においては、第２層
配線Ｍ２を信号配線Ｓとしたが、さらに、第１層配線Ｍ
１を信号配線Ｓとして用いてもよい。図８に、第２層配
線Ｍ２と第１層配線Ｍ１を信号配線Ｓとして用いた場合
のヒューズ形成領域の断面図を示す。この断面は、図１
のＡ１−Ａ１断面部に対応する。

【００６６】このような形態によれば、ヒューズより下
層の複数の配線を信号配線として用いることができ、さ
らなる、占有面積の縮小化を図ることができる。なお、
開口部ＯＡは、配線毎に、複数箇所設けてもよい。

【００６７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
特に、本実施の形態においては、メモリセル形成領域に
ＤＲＡＭメモリセルを形成したが、ＥＥＰＲＯＭ等、他
のメモリを形成してもよい。

【００６８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６９】複数のヒューズの間に、配線を延在させた
ので、当該配線のレイアウトの自由度が高まる。また、
ヒューズや配線の形成領域の縮小化を図ることができ
る。

【００７０】また、ヒューズを、導電性膜の積層膜より
なる壁であって、開口部を有する壁で囲み、この開口部
を通過するよう配線を配置したので、当該配線のレイア
ウトの自由度が高まる。また、ヒューズや配線の形成領
域の縮小化を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態である半導体集積回路装置
を示す基板の要部平面図である。

【図２】本発明の実施の形態である半導体集積回路装置
を示す基板の要部断面図である。

【図３】本発明の実施の形態である半導体集積回路装置
を示す基板の要部断面図である。

【図４】本発明の実施の形態である半導体集積回路装置
を示す基板の要部断面図である。

【図５】（ａ）および（ｂ）は、本発明の実施の形態で
ある半導体集積回路装置のガードリングを構成する導電
性膜のパターンを示す図である。

【図６】（ａ）および（ｂ）は、本発明の実施の形態の
効果を説明するための半導体集積回路装置を示す基板の
要部平面図である。

【図７】本発明の実施の形態の他の形態の半導体集積回
路装置を示す基板の要部断面図である。

【図８】本発明の実施の形態の他の形態の半導体集積回
路装置を示す基板の要部断面図である。

【符号の説明】

１半導体基板２素子分離３ｐ型ウエル８ゲート酸化膜９ゲート電極１０窒化シリコン膜１３ｎ型半導体領域１６窒化シリコン膜１７ｎ⁺型半導体領域１８ｐ⁺型半導体領域１９酸化シリコン膜２０、２１コンタクトホール２２プラグ２３酸化シリコン膜２４コンタクトホール２５スルーホール２６プラグ３４酸化シリコン膜３８スルーホール３９プラグ４０窒化シリコン膜４１酸化シリコン膜４２溝４３下部電極４４容量絶縁膜４５上部電極５０酸化シリコン膜５１スルーホール５２プラグ５３酸化シリコン膜５４スルーホール５５プラグ５６保護膜ＳＷサイドウォールスペーサＢＬビット線ＷＬワード線Ｍ配線Ｍ１第１層配線Ｍ２第２層配線Ｍ３第３層配線ＯＰ開口部ＰプラグＣ情報蓄積用容量素子Ｑｎｎチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳ信号配線ＦヒューズＧガードリングＯＡ開口部Ａ〜Ｅ間隔

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F064 DD24 EE14 EE15 EE17 EE23 FF02 FF27 FF30 FF32 FF42 5F083 AD10 AD24 AD48 JA32 JA36 JA39 JA40 MA05 MA06 MA17 MA19 ZA10

Claims

【特許請求の範囲】

【請求項１】（ａ）複数の、第１方向に延在する第１
の導電性膜からなるヒューズと、（ｂ）第２の導電性膜からなる配線と、を有する半導体
集積回路装置であって、前記配線は、前記ヒューズの間に、前記第１方向に延在
することを特徴とする半導体集積回路装置。
【請求項２】（ａ）複数の、第１方向に延在する第１
の導電性膜からなるヒューズと、（ｂ）第２の導電性膜の積層膜よりなり、前記複数のヒ
ューズを囲むように、形成された壁であって、開口部を
有する壁と、（ｃ）第３の導電性膜からなる配線であって、前記開口
部を通過するよう配置された配線と、を有することを特
徴とする半導体集積回路装置。
【請求項３】前記第１の導電性膜と第３の導電性膜
は、同層に形成されていることを特徴とする請求項２記
載の半導体集積回路装置。
【請求項４】前記第１の導電性膜は、第３の導電性膜
より上層に形成されていることを特徴とする請求項２記
載の半導体集積回路装置。
【請求項５】前記半導体集積回路装置は、さらに、（ｄ）第４の導電性膜からなる他の配線であって、前記
開口部を通過するよう配置された他の配線を有し、前記
第４の導電性膜は、前記第３の導電性膜より下層である
ことを特徴とする請求項４記載の半導体集積回路装置。