JP2000012802A

JP2000012802A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JP2000012802A
Application number: JP10169769A
Authority: JP
Inventors: Kenichi Kuroda; 謙一黒田; Koji Hashimoto; 孝司橋本; Shoji Yadori; 章二宿利
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-17
Filing date: 1998-06-17
Publication date: 2000-01-14
Anticipated expiration: 2018-06-17
Also published as: KR20000006201A; TW456029B; US6121086A; JP3718058B2

Abstract

(57)【要約】【課題】ビット線の配線部の導電性部材とビット線用
接続孔内の導電性部材との間の接触抵抗を無くす。【解決手段】メモリセル選択トランジスタＱｓと、こ
れに直列に接続された情報蓄積用容量素子とで構成され
る複数のメモリセルを半導体基板１に設け、メモリセル
選択ＭＩＳ・ＦＥＴＱｓの活性領域が平面孤立矩形状で
構成され、かつ、ビット線ＢＬの一部がその延在方向に
対して交差する方向に延びその延在部が活性領域に形成
された半導体領域に平面的に重なり電気的に接続される
構造を有するＤＲＡＭにおいて、ビット線ＢＬをビット
線用の接続孔１４ｂとビット線用の配線溝１５ａとに埋
め込まれた導体膜１６ｂ1,１６ｂ2 とで構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、ビット線の上方に情報蓄積用容量素子を設けている
メモリを有する半導体集積回路装置技術に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭ（Dynamic Random Access Memory）があ
る。ＤＲＡＭのメモリ容量は益々増大する傾向にあり、
それに伴いＤＲＡＭのメモリセルの集積度を向上させる
観点からメモリセルの専有面積も縮小せざるを得ない方
向に進んでいるが、そのキャパシタの蓄積容量値は、Ｄ
ＲＡＭの動作マージンやソフトエラー等を考慮する観点
等から世代によらず一定量が必要であり、一般に比例縮
小できないことが知られている。

【０００３】そこで、限られた小さな占有面積内に必要
な蓄積容量を確保すべく、ポリシリコン等からなる２層
の電極を容量絶縁膜を介して積み重ねてなる、いわゆる
スタックトキャパシタ等のような立体的なキャパシタ構
造が採用されており、その一例として、例えばキャパシ
タをビット線の上方に配置する、いわゆるキャパシタ・
オーバー・ビットライン(Capacitor Over Bitline ）構
造がある。

【０００４】この種の構造を有するＤＲＡＭについて
は、例えば特開平６−２６８１７５号公報に記載があ
り、この文献には、次のようなＤＲＡＭの製造工程につ
いて開示されている。すなわち、まず、半導体基体の表
面にゲート絶縁膜を介してゲート電極とソース及びドレ
インを形成した後、その半導体基体上に第一絶縁膜を堆
積し、その第一絶縁膜に、蓄積ノード用の接続穴とビッ
ト線用の接続穴とを同時に形成する。続いて、半導体基
板上に多結晶シリコン膜を堆積した後、これをエッチバ
ックして上記２種類の接続穴内に多結晶シリコン膜を埋
め込む。その後、ビット線形成用の新たな多結晶シリコ
ン膜とその上部の絶縁膜を堆積した後、フォトレジスト
をマスクににしてビット線以外の領域の前記多結晶シリ
コン膜をエッチング除去する。これらの工程により蓄積
ノード用の接続穴内の多結晶シリコン膜の表面が第一絶
縁膜の表面よりも下がる。その後、蓄積ノード用の接続
穴の多結晶シリコン膜がない側面とビット線となる多結
晶シリコン膜の側面に絶縁膜からなる側壁膜を形成した
後、蓄積ノードを形成する。

【０００５】また、特開平６−３３８５９７号公報に
は、ＤＲＡＭのビット線を埋込配線で形成する技術が開
示されている。すなわち、半導体基板上の絶縁膜に溝を
掘り、その溝内に導体膜を埋め込むことでビット線を形
成する。このビット線は平面直線状に配置されている。
また、メモリセル選択ＭＯＳ・ＦＥＴの活性領域（ソー
ス・ドレイン領域）は平面Ｔ字状に形成されている。そ
して、そのビット線は、その活性領域の中央の凸部に平
面的に重なるように配置されており、その重なり領域で
上記絶縁膜に穿孔された接続穴を通じて上記活性領域に
電気的に接続されている。

【０００６】

【発明が解決しようとする課題】ところが、上記キャパ
シタ・オーバー・ビットライン構造を有するＤＲＡＭに
おいては、以下の課題があることを本発明者は見出し
た。

【０００７】すなわち、上記特開平６−２６８１７５号
公報に記載された技術では、ビット線とビット線用の接
続孔内の導電性部材とが別工程で形成されているので、
両者の間に接触抵抗が発生する。このため接触抵抗によ
るビット線の電圧降下により低電圧あるいは高速動作に
不向きとなる。上記の場合は、ビット線とビット線用の
接続孔内の導電性部材が同じ材料の多結晶シリコン膜で
あるが、その場合でも、非連続で形成しているので界面
に酸化シリコン膜（通常、非常に薄くトンネル電流が流
れる。あるいは多結晶シリコン膜中の濃度バラツキやグ
レイインの影響で部分的に酸化シリコン膜が形成される
ので電流が流れる）が形成され易く、これが接触抵抗の
原因となる、という課題がある。

【０００８】また、この技術では、絶縁膜上にビット線
のパターンが形成されている。このビット線の側面には
側壁絶縁膜が形成されているので、比較的平坦性は確保
されるもののビット線を覆う絶縁膜の上面にはビット線
のパターンによる段差が反映されて凹凸が形成される結
果、その絶縁膜上に蓄積ノード電極をパターニングする
場合にその絶縁膜上面の段差の側面にエッチング残りが
生じ、そのエッチング残りに起因する短絡不良等の問題
が生じ易い、という課題もある。

【０００９】また、上記特開平６−３３８５９７号公報
に記載された技術は、ビット線を埋め込み配線で形成す
る構造であるが、本発明とは構成が異なるＤＲＲＡにつ
いての技術である。

【００１０】本発明の目的は、ビット線の配線部の導電
性部材とビット線用接続孔内の導電性部材との間の接触
抵抗を無くすことのできる技術を提供することにある。

【００１１】また、本発明の他の目的は、ビット線を覆
うの絶縁膜上面の平坦性を向上させることのできる技術
を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明は、メモリセル選択トラ
ンジスタと、これに直列に接続された情報蓄積用容量素
子とで構成される複数のメモリセルを半導体基板に設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板に平面孤立矩形状の第１領域を形成する
工程、（ｂ）前記第１領域に対し交差する方向に延びる
ワード線を半導体基板上に形成する工程、（ｃ）前記第
１領域に前記メモリセル選択トランジスタのソースおよ
びドレイン用の一対の半導体領域を前記ワード線直下の
チャネル領域を挟んで形成する工程、（ｄ）前記（ａ）
〜（ｃ）工程により形成されたメモリセル選択トランジ
スタを覆う第１の層間絶縁膜を形成する工程、（ｅ）前
記第１の層間絶縁膜に、ビット線用の配線溝と、前記ビ
ット線用の配線溝の一部であって前記ビット線用の配線
溝の延在方向に対して平面的に交差する方向に延び、前
記メモリセル選択トランジスタの一方の半導体領域に平
面的に重なる領域に、そのビット線用の配線溝に一体的
につながり、かつ、前記メモリセル選択トランジスタの
一方の半導体領域が露出されるビット線用の接続孔とを
形成する工程、（ｆ）前記ビット線用の配線溝およびビ
ット線用の接続孔に導電性部材を埋め込み、ビット線用
の配線溝内における配線部と、ビット線用の接続孔内に
おける接続部とが一体的に成形されてなるビット線を形
成する工程、（ｇ）前記ビット線よりも上方に、前記メ
モリセル選択トランジスタの他方の半導体領域と電気的
に接続される情報蓄積用容量素子を形成する工程を有す
るものである。

【００１５】また、本発明は、前記（ｅ）工程に際し、
前記第１の層間絶縁膜においてメモリの周辺回路領域
に、配線用溝と、前記配線用溝に接続され、その周辺回
路用の素子に電気的に接続される配線用接続孔とを形成
する工程、前記（ｆ）工程に際して、前記配線用溝およ
び配線用接続孔に導電性部材を埋め込み、配線用溝内に
おける配線部と配線用接続孔内における接続部とが一体
的に成形されてなる配線を形成する工程を有するもので
ある。

【００１６】また、本発明は、メモリセル選択トランジ
スタと、これに直列に接続された情報蓄積用容量素子と
で構成される複数のメモリセルを半導体基板に設けてい
る半導体集積回路装置の製造方法であって、前記メモリ
セル選択トランジスタのゲート電極のパターンと、それ
以外の他のトランジスタのゲート電極のパターンとを、
それぞれ別々の露光処理によって転写する工程を有する
ものである。

【００１７】また、本発明は、半導体基板上に形成され
た層間絶縁膜に、その下層において、同層または異層に
設けられ、かつ、互いに離間する複数の第１の導電性部
材が露出する接続孔を穿孔する工程と、前記接続孔内に
第２の導電性部材を埋め込み、前記互いに離間する複数
の第１の導電性部材同士を電気的に接続する工程とを有
するものである。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００１９】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２は図
１の半導体集積回路装置の要部平面図、図３〜図７はそ
れぞれ図２のＡ1 −Ａ1 線、Ａ2 −Ａ2 線、Ｂ1 −Ｂ1
線、Ｂ2 −Ｂ2 線およびＢ3 −Ｂ3 線の断面図、図８〜
図３２は図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【００２０】本実施の形態１においては、例えば情報蓄
積用のキャパシタがビット線の上方に設けられた構造の
２５６ＭビットＤＲＡＭ（Dynamic Random Access Memo
ry）に本発明を適用した場合について説明する。なお、
本実施の形態１の説明で用いる図２には図面を見易くす
るために一部にハッチングを付す。

【００２１】図１〜図７に示すように、半導体基板１
は、例えばシリコン単結晶からなり、例えばホウ素が含
有されてｐ^-型に設定されている。この半導体基板１に
は、埋込ｎウエル２Ｎ1,２Ｎ2 が形成されている。埋込
ｎウエル２Ｎ1 は、メモリセル領域Ｍに形成され、埋込
ｎウエル２Ｎ2 は、周辺回路領域Ｐにおけるｎチャネル
型のＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ；以下、ｎＭＩＳと略す）の
形成領域に形成されている。これら埋込ｎウエル２Ｎ1,
２Ｎ2 は、例えばリンが導入されてｎ型に設定されてお
り、その不純物の濃度ピークが半導体基板１の所定深さ
位置に分布されるように形成されている。

【００２２】この埋込ｎウエル２Ｎ1,２Ｎ2 上には、そ
れぞれｐウエル３Ｐ1,３Ｐ2 が形成されている。このｐ
ウエル３Ｐ1,３Ｐ2 は、例えばホウ素が導入されてｐ型
に設定されており、その不純物が半導体基板１の主面か
ら埋込ｎウエル２Ｎ1,２Ｎ2まで広がって形成されてい
る。また、半導体基板１において周辺回路領域Ｐのｐチ
ャネル形のＭＩＳ・ＦＥＴ（以下、ｐＭＩＳと略す）の
形成領域にはｎウエル３Ｎが形成されている。このｎウ
エル３Ｎは、例えばリンが導入されてｎ型に設定されて
おり、その不純物が半導体基板１の主面から半導体基板
１の所定の深さ位置に広がって形成されている。

【００２３】このメモリセル領域Ｍのｐウエル３Ｐ1
は、その下層の埋みｎウエル２Ｎ1 およびその側面のｎ
ウエル３Ｎによって完全に取り囲まれ、半導体基板１と
は電気的に分離されている。これにより、メモリセル領
域Ｍ以外の領域に設けられた素子から半導体基板１を通
じてメモリセル領域Ｍにノイズが侵入するのを防止する
ことが可能となっている。また、半導体基板１に印加さ
れる電圧とは異なる電圧をｐウエル３Ｐ1 に対して印加
することが可能となっている。本実施の形態１では、例
えばｐウエル３Ｐ1 （すなわち、メモリセル選択ＭＩＳ
・ＦＥＴＱｓ）に負の基板バイアス電圧を印加する。こ
のｐウエル３Ｐ1 への電圧供給は、ｐウエル３Ｐ1 に接
続された配線を通じて行われる。一方、図１では周辺回
路領域Ｐのｐウエル３Ｐ2 も埋込ｎウエル２Ｎ2 および
ｎウエル３Ｎに取り囲まれているように示されている
が、このｐウエル３Ｐ2 は完全には取り囲まれておらず
半導体基板１と電気的に接続され半導体基板１に供給さ
れる電圧と設計上同じ電圧が供給されるようになってい
る。

【００２４】このような半導体基板１の主面には、例え
ば浅溝埋込形の分離部４が形成されている。この分離部
４は、素子の活性領域（第１領域）ＬD を規定してお
り、半導体基板１の主面に掘られた分離溝４ａ内に分離
膜４ｂが埋め込まれて形成されている。この分離膜４ｂ
は、例えばシリコン酸化膜等からなり、その上面は半導
体基板１の主面とほぼ一致するように平坦処理がなされ
ている。

【００２５】メモリセル領域Ｍにおける活性領域ＬD
は、図２に示すように、平面孤立長方形状に形成されて
いる。この活性領域ＬD の各々には、例えば２つのメモ
リセル選択ＭＩＳ・ＦＥＴＱｓが形成されている。個々
のメモリセル選択ＭＩＳ・ＦＥＴＱｓは、チャネル領域
を挟んで形成されたソース・ドレイン用の一対の半導体
領域５Ｎ1,５Ｎ2 と、そのチャネル領域上にゲート絶縁
膜６ｉ1 を介して設けられたゲート電極７ｇ1 とを有し
ている。

【００２６】一対の半導体領域５Ｎ1,５Ｎ2 は、例えば
リンが導入されてｎ型に設定されている。上記２つのメ
モリセル選択ＭＩＳ・ＦＥＴＱｓは、その一対の半導体
領域５Ｎ1,５Ｎ2 の一方の半導体領域５Ｎ2 を互いに共
有している。なお、半導体領域５Ｎ1,５Ｎ2 の上部に、
例えばチタンシリサイド等のようなシリサイド層を設け
る構造としても良い。これにより、配線と半導体領域５
Ｎ1,５Ｎ2 との接触抵抗を低減できる。

【００２７】ゲート絶縁膜６ｉ1 は、例えばシリコン酸
化膜からなり、その厚さは、例えば７〜８ｎｍ程度に設
定されている。また、このゲート絶縁膜６ｉ1 を酸窒化
膜（ＳｉＯＮ膜）によって形成しても良い。これによ
り、ゲート絶縁膜中における界面準位の発生を抑制する
ことができ、また、ゲート絶縁膜中の電子トラップも低
減させることができるので、ゲート絶縁膜６ｉ1 におけ
るホットキャリア耐性を向上させることが可能となる。
そのゲート絶縁膜６ｉ1 の酸窒化方法としては、例えば
ゲート絶縁膜６ｉ1 を酸化処理によって成膜する際にＮ
Ｈ₃ガス雰囲気やＮＯ₂ガス雰囲気中において高温熱処
理を施すことによりゲート絶縁膜６ｉ1 中に窒素を導入
する方法、シリコン酸化膜等からなるゲート絶縁膜６ｉ
1 を形成した後、その上面に窒化膜を形成する方法、半
導体基板の主面に窒素をイオン注入した後にゲート絶縁
膜６ｉ1 の形成のための酸化処理を施す方法またはゲー
ト電極形成用のポリシリコン膜に窒素をイオン注入した
後、熱処理を施して窒素をゲート絶縁膜に析出させる方
法等がある。

【００２８】また、ゲート電極７ｇ1 は、ワード線ＷＬ
の一部によって形成されている。このワード線ＷＬは、
図２に示すように、活性領域ＬD に対して直交するよう
に配置されている。このワード線ＷＬにおいて活性領域
ＬD と重なる領域がゲート電極７ｇ1 となっている。こ
のゲート電極７ｇ1 （すなわち、ワード線ＷＬ）は、例
えばｎ形の低抵抗ポリシリコンからなる導体膜、窒化チ
タンや窒化タングステン等からなるバリア膜およびタン
グステン等からなる導体膜が下層から順に堆積されてな
る。このバリア膜は、低抵抗ポリシリコン膜上にタング
ステン膜を直接積み重ねた場合に、その接触部に製造プ
ロセス中の熱処理によりシリサイドが形成されてしまう
のを防止する機能を有している。また、そのタングステ
ン等からなる導体膜は、ワード線ＷＬの配線抵抗を下げ
る機能を有しており、ゲート電極７ｇ1 （すなわち、ワ
ード線ＷＬ）のシート抵抗を２〜2.５Ω／□程度にまで
低減できる。すなわち、タングステンシリサイドの比抵
抗１５〜１０μΩｃｍの約１／１０にできる。これによ
り、ＤＲＡＭのアクセス速度を向上させることが可能と
なっている。また、１本のワード線ＷＬに配置可能なメ
モリセルの数を増加させることができるので、メモリセ
ル領域全体の占有面積を縮小することができ、半導体チ
ップのサイズを縮小することができる。例えば本実施の
形態ではワード線ＷＬに５１２個のメモリセルを配置で
きる。これは、ワード線ＷＬに２５６個のメモリセルを
配置可能な場合に比べて半導体チップのサイズを約６％
縮小することができ、さらに微細なクラスの半導体チッ
プでは、１０％弱の半導体チップのサイズの低減効果が
得られる。したがって、１回の製造プロセスで製造され
る半導体チップの個数を増加させることができるので、
ＤＲＡＭのコスト低減を推進することが可能となる。ま
た、半導体チップのサイズを変えないならば素子集積度
の向上が図れる。このゲート電極７ｇ1 の上面には、キ
ャップ絶縁膜８が形成されている。また、ゲート電極７
ｇ1 （ワード線ＷＬ）の側面、キャップ絶縁膜８の表
面、半導体基板１の主面および分離部４の上面には下地
の段差を反映するような薄い絶縁膜９が形成されてい
る。このキャップ絶縁膜８および薄い絶縁膜９は、例え
ばシリコン窒化膜からなる。

【００２９】一方、周辺回路領域Ｐにおける活性領域に
は、ｐＭＩＳＱｐおよびｎＭＩＳＱｎが形成されてい
る。ｐＭＩＳＱｐは、チャネル領域を挟んで形成された
ソース・ドレイン用の一対の半導体領域１０Ｐ, １０Ｐ
と、そのチャネル領域上にゲート絶縁膜６ｉ2 を介して
設けられたゲート電極７ｇ2 とを有し、ｎＭＩＳＱｎ
は、チャネル領域を挟んで形成されたソース・ドレイン
用の一対の半導体領域１１Ｎ, １１Ｎと、そのチャネル
領域上にゲート絶縁膜６ｉ2 を介して設けられたゲート
電極７ｇ2 とを有している。

【００３０】各半導体領域１０Ｐ, １１Ｎは、低濃度領
域と、それよりも導電型を決める不純物濃度が高い高濃
度領域とを有している。低濃度領域は、主としてホット
キャリア効果を抑制するための領域であり、チャネル領
域に隣接している。また、高濃度領域は、低濃度領域の
平面寸法分だけチャネル領域から平面的に離間した位置
に形成されている。ｐＭＩＳＱｐの低濃度領域および高
濃度領域は、例えばホウ素が導入されてｐ型に設定され
ている。ｎＭＩＳＱｎの低濃度領域には、例えばリンが
導入され、高濃度領域には、例えばヒ素が導入されて、
共にｎ型に設定されている。また、このような一対の半
導体領域１１Ｎの上記チャネル領域側の底部角近傍には
ソース・ドレイン間のパンチスルーを抑制するためのポ
ケット領域が設けられている。ｐＭＩＳＱｐ側に設けら
れたポケット領域はｎ型に設定され、ｎＭＩＳＱｎ側に
設けられたポケット領域はｐ型に設定されている。な
お、半導体領域１０Ｐ, １１Ｎの上部に、例えばタング
ステンシリサイドまたはチタンシリサイド等のようなシ
リサイド層を設ける構造としても良い。これにより、配
線と半導体領域１０Ｐ, １１Ｎとの接触抵抗を低減でき
る。

【００３１】ゲート絶縁膜６ｉ2 は、上記したゲート絶
縁膜６ｉ1 と同様に、例えばシリコン酸化膜等からなる
が、その厚さは、上記したゲート絶縁膜６ｉ1 よりも薄
く、例えば４〜4.５ｎｍ程度である。このゲート絶縁膜
６ｉ2 をゲート絶縁膜６ｉ1と同様に酸窒化膜としても
良い。ゲート電極７ｇ2 は、上記したゲート電極７ｇ1
と同じなので説明を省略する。なお、分離部４上のゲー
ト電極７ｇは、他のＭＩＳ・ＦＥＴのゲート電極を示す
もので、ゲート電極７ｇ1,７ｇ2 と同時に形成されてい
る。このゲート電極７ｇ2,７ｇの上面にも、上記したキ
ャップ絶縁膜８が形成されている。また、ゲート電極７
ｇ2,７ｇの側面、それらの上のキャップ絶縁膜８の表
面、半導体基板１の主面および分離部４の上面にも、下
地の段差を反映するような上記薄い絶縁膜９が形成され
ている。

【００３２】このような半導体基板１の主面上には、例
えばシリコン酸化膜等から成る層間絶縁膜１２ａが被着
されている。この層間絶縁膜１２ａ上には、例えばシリ
コン窒化膜等から成る絶縁膜１３が被着されている。こ
の層間絶縁膜１２ａおよび絶縁膜１３には、半導体領域
５Ｎ1,５Ｎ2,１０Ｐ, １１Ｎの上面が露出するような接
続孔１４ａ〜１４ｅと配線溝１５ａ, １５ｂとが形成さ
れている。

【００３３】メモリセル領域Ｍにおける接続孔１４ａ内
にはプラグ１６ａが埋め込まれている。このプラグ１６
ａは、メモリセル選択ＭＩＳ・ＦＥＴＱｓの半導体領域
５Ｎ1 とキャパシタ（情報蓄積容量素子）Ｃとを電気的
に接続するための部材であり、例えばチタン等からなる
薄い導体膜上に窒化チタン等からなる薄い導体膜を重
ね、さらにその上にタングステン等のような厚い導体膜
を重ねて成る。接続孔１４ａ（プラグ１６ａ）の設計上
の平面形状は、図２に示すように、半導体領域５Ｎ1 の
平面領域内に収まる程度の平面四角形状になっている
が、実際はその角がとれて丸みを帯びている。

【００３４】メモリセル領域Ｍにおける配線溝１５ａと
接続孔１４ｂとは繋がっている。接続孔１４ｂ内にはビ
ット線ＢＬの接続部１６ｂ1 が埋め込まれ、配線溝１５
ａ内にはビット線ＢＬの配線部１６ｂ2 が埋め込まれて
いる。ビット線ＢＬの接続部１６ｂ1 と配線部１６ｂ2
とは一体的に形成されており、ビット線ＢＬは接続部１
６ｂ1 を通じて半導体領域５Ｎ2 と電気的に接続されて
いる。すなわち、本実施の形態では、ビット線ＢＬの接
続部１６ｂ1 と配線部１６ｂ2 とが一体成形されている
ので、双方の間に接触抵抗が生じない構造になってい
る。また、ビット線ＢＬの配線部１６ｂ2 は配線溝１５
ａ内に埋め込まれその上面が絶縁膜１３の上面とほぼ一
致するように平坦にされている。このため、ビット線Ｂ
Ｌの上方にビット線ＢＬのパターン段差が生じないの
で、その段差側面に導体膜からなるエッチング残りが生
じるのを防止でき、そのエッチング残りに起因する短絡
不良等を防止できる。

【００３５】ビット線ＢＬの配線部１６ｂ2 の断面構造
は、配線溝１５ａが絶縁膜９が露出するように掘られて
いることから、接続部１６ｂ1 以外の領域においても、
互いに隣接するワード線ＷＬの間に配線部１６ｂ2 が介
在されている。このため、ビット線ＢＬの断面積を増大
させることができ、その抵抗を低減できる。ビット線Ｂ
Ｌの配線部１６ｂ2 の平面形状は、基本的にワード線Ｗ
Ｌの延在方向に対して直交する方向に直線状に延びて形
成されているが、その一部がワード線ＷＬの延在方向に
平行に延びる方向に突出されてその突出部が活性領域Ｌ
に平面的に重なっている。そして、その重なった箇所に
接続孔１４ｂおよび接続部１６ｂ1 が設けられている。
このようなビット線ＢＬの接続部１６ｂ1 および配線部
１６ｂ2で一体構成される導体膜は、例えばチタン等か
らなる相対的に薄い導体膜上に窒化チタン等からなる相
対的に薄い導体膜を重ね、さらにその上にタングステン
等のような相対的に厚い導体膜を重ねて成る。

【００３６】また、周辺回路領域Ｐにおける接続孔１４
ｃ, １４ｅ内にはプラグ１６ｃ, １６ｅが埋め込まれて
いる。このプラグ１６ｃ, １６ｅの断面構造、平面構造
および材料は、上記したプラグ１６ａと同じなので説明
を省略する。また、周辺回路領域Ｐにおける配線溝１５
ｂと接続孔１４ｄとは繋がっている。この接続孔１４ｄ
内には局所配線１７の接続部１６ｄ1 が埋め込まれ、配
線溝１５ｂ内には局所配線１７の配線部１６ｄ2 が埋め
込まれている。この局所配線１７は、半導体領域１０
Ｐ, １１Ｎ間を電気的に接続する配線である。この局所
配線１７は、そ接続部１６ｄ1 と配線部１６ｄ2 とが一
体成形されているので、ビット線ＢＬと同様に、その接
続部１６ｄ1 と配線部１６ｄ2 との間に接触抵抗が生じ
ない構造になっている。また、局所配線１７の配線部１
６ｄ2 が配線溝１５ｂ内に埋め込まれその上面が絶縁膜
１３の上面とほぼ一致するように平坦にされているの
で、局所配線１７の上方にパターン段差が発生せず、そ
の段差側面に導体膜からなるエッチング残りが生じるの
を防止でき、そのエッチング残りに起因する短絡不良等
を防止できる。局所配線１７の構成材料は、ビット線Ｂ
Ｌと同じなので説明を省略する。

【００３７】メモリセル領域Ｍにおける絶縁膜１３上に
は、例えばクラウン型のキャパシタＣが設けられてい
る。このキャパシタＣと、上記メモリセル選択ＭＩＳ・
ＦＥＴＱｓとにより、ＤＲＡＭのメモリセルが形成され
ている。キャパシタＣは、下部電極１８ａと、その表面
（内側面および外側面）に被着された容量絶縁膜１８ｂ
と、さらにその表面に設けられた上部電極１８ｃとで構
成されている。下部電極１８ａは、例えばリンが含有さ
れた低抵抗ポリシリコン等からなり、プラグ１６ａに電
気的に接続されている。容量絶縁膜１８ｂは、例えばシ
リコン窒化膜上にタンタル酸化膜（Ｔａ₂Ｏ₅）を積み
重ねて成る。上部電極１８ｃは、例えば窒化チタン上に
ｎ型の低抵抗ポリシリコンを積み重ねて成る。

【００３８】このようなキャパシタＣは、絶縁膜１３上
に堆積された層間絶縁膜１２ｂによって被覆されてい
る。層間絶縁膜１２ｂは、例えばシリコン酸化膜から成
る。この層間絶縁膜１２ｂ上には、第１層配線１９ａ〜
１９ｄが形成されている。第１層配線１９ａ〜１９ｄ
は、例えばチタン、窒化チタン、アルミニウム（または
アルミニウム−シリコン−銅合金）、チタンおよび窒化
チタンが下層から順に堆積されて成る。第１層配線１９
ａは、層間絶縁膜１２ｂに穿孔された接続孔２０ａ内の
プラグ２１ａを通じて上部電極１８ｃと電気的に接続さ
れている。第１層配線１９ｂは、層間絶縁膜１２ｂに穿
孔された接続孔２０ｂ内のプラグ２１ｂを通じてプラグ
１６ｃと電気的に接続されている。また、第１層配線１
９ｃは、層間絶縁膜１２ｂに穿孔された接続孔２０ｃ内
のプラグ２１ｃを通じて局所配線１７と電気的に接続さ
れている。さらに、第１層配線１９ｄは、層間絶縁膜１
２ａ,１２ｂおよび絶縁膜１３を貫通するように穿孔さ
れた接続孔２０ｄ内のプラグ２１ｄを通じてプラグ１６
ｅおよびゲート電極７ｇと電気的に接続されている。す
なわち、プラグ２１ｄは、プラグ１６ｅ（すなわち、半
導体領域１１Ｎ）とゲート電極７ｇとを電気的に接続し
ている。

【００３９】層間絶縁膜１２ｂ上には、例えばシリコン
酸化膜からなる層間絶縁膜１２ｃが堆積されている。そ
の層間絶縁膜１２ｃ上には、第２層配線２２が形成され
ている。第２層配線２２の構成材料は、第１層配線１９
ａ〜１９ｄと同じなので説明を省略する。第２層配線２
２は、層間絶縁膜１２ｃに穿孔された接続孔２３ａ,２
３ｂ内のプラグ２４ａ, ２４ｂを通じてそれぞれ第１層
配線１９ｂ, １９ｄと電気的に接続されている。そし
て、層間絶縁膜１２ｃ上には、表面保護膜２５が堆積さ
れている。この表面保護膜２５の一部には、第２層配線
２２の一部が露出するような開口部が形成されている。
この開口部から露出する第２層配線２２は、ボンディン
グパッドＢＰを形成している。表面保護膜２５は、例え
ばシリコン酸化膜またはシリコン酸化膜上にシリコン窒
化膜を介してポリイミド樹脂を積み重ねて成る。また、
ボンディングパッドＢＰは、半田バンプまたはボンディ
ングワイヤ等を介してパッケージのリードと電気的に接
続され、さらには外部装置と電気的に接続されるように
なっている。

【００４０】次に、本実施の形態における半導体集積回
路装置の製造方法を図８〜図３２により説明する。

【００４１】まず、図８に示すように、ｐ^-型のシリコ
ン単結晶からなる半導体基板１の主面上に、例えばシリ
コン酸化膜からなるパッド膜２６を酸化法によって形成
した後、その上にシリコン窒化膜からなる絶縁膜２７を
ＣＶＤ法等によって形成し、さらにその上に、分離領域
が露出するようなフォトレジストパターン２８ａを形成
する。続いて、そのフォトレジストパターン２８ａをエ
ッチングマスクとして、そこから露出する絶縁膜２７、
パッド膜２６および半導体基板１の一部をエッチング除
去することにより分離溝４ａを形成する。その後、フォ
トレジストパターン２８ａを除去した後、絶縁膜２７を
マスクとして半導体基板１に対して熱酸化処理を施すこ
とにより分離溝４ａの側面および底面にシリコン酸化膜
を形成する。

【００４２】次いで、絶縁膜２７は残したまま、半導体
基板１の主面上に、例えばシリコン酸化膜をＣＶＤ法に
より被着する。このシリコン酸化膜は、例えばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積することが好ま
しい。続いて、そのシリコン酸化膜を、分離溝４ａ内の
みに残されるようにドライエッチングを用いたエッチバ
ック法または好ましくはＣＭＰ（Chemical Mechanical
Polishing ）法により除去することで、図９に示すよう
に、分離溝４ａ内にシリコン酸化膜等からなる分離膜４
ｂを形成する。その後、熱処理により分離膜４ｂを構成
するシリコン酸化膜の緻密化のための熱処理を行った
後、絶縁膜２７（図８参照）を除去することにより、浅
溝埋込型の分離部４を形成する。

【００４３】次いで、図１０に示すように、半導体基板
１の主面上にｎウエル形成領域が露出するようなフォト
レジストパターン２８ｂを形成した後、これをマスクと
して半導体基板１に、ｎウエル３Ｎを形成すべく、例え
ばリンをイオン注入法により導入し、また、ｐＭＩＳＱ
ｐ（図１参照）のしきい値電圧を設定すべく、例えばホ
ウ素をイオン注入法により導入する。続いて、フォトレ
ジストパターン２８ｂを除去した後、図１１に示すよう
に、半導体基板１の主面上にｐウエル形成領域が露出す
るようなフォトレジストパターン２８ｃを形成する。そ
の後、フォトレジストパターン２８ｃをマスクとして半
導体基板１に、ｐウエル３Ｐ1,３Ｐ2 を形成すべく、例
えばホウ素をイオン注入法により導入し、また、メモリ
セル選択ＭＩＳ・ＦＥＴＱｓおよびｎＭＩＳＱｎ（図１
参照）のしきい値電圧を設定すべく、例えばホウ素をイ
オン注入法により導入し、さらに、埋込ｎウエル２Ｎ1,
２Ｎ2 を形成すべく、例えばリンをイオン注入法により
導入する。このようにｐウエル３Ｐ1,３Ｐ2 形成用の不
純物、しきい値電圧設定用の不純物および埋込ｎウエル
２Ｎ1,２Ｎ2 形成用の不純物を同じフォトレジストパタ
ーン２８ｃをマスクとしてイオン注入するので製造工程
の簡略化を図ることができ、製品製造時間を短縮でき、
かつ、製品コストの低減を推進することが可能となって
いる。

【００４４】次いで、フォトレジストパターン２８ｃを
除去した後、図１２に示すように、ＤＲＡＭのメモリセ
ル選択ＭＩＳ・ＦＥＴＱｓ（図１参照）のしきい値電圧
を設定すべく、半導体基板１の主面上に、メモリセル領
域Ｍが露出し、かつ、それ以外が覆われるようなフォト
レジストパターン２８ｄを形成し、これをマスクとして
半導体基板１に、例えばホウ素をイオン注入法により導
入する。続いて、フォトレジストパターン２８ｄを除去
した後、上記導入した不純物を活性化すべく、例えば９
５０℃〜１０５０℃で数秒から数分のＲＴＡ（Ｒａｐｉ
ｄＴｈｅｒｍａｌＡｎｎｉｅａｌ）処理を行う。これに
より、ｎウエル３Ｎ、ｐウエル３Ｐ1,３Ｐ2 および埋込
ｎウエル２Ｎ1,２Ｎ2 を形成する。その後、図１３に示
すように、半導体基板１に対して、例えば８００℃程度
の熱酸化処理を施すことにより、例えば厚さ６〜７ｎｍ
程度のシリコン酸化膜（ゲート絶縁膜６ｉ1 を形成する
ための膜）を形成する。

【００４５】次いで、そのゲート絶縁膜６ｉ1 上に、例
えばメモリセル領域Ｍが被覆され、かつ、周辺回路領域
のｎＭＩＳ形成領域およびｐＭＩＳ形成領域が露出する
ようなフォトレジストパターン２８ｅを形成した後、こ
れをエッチングマスクとして、そこから露出するゲート
絶縁膜６ｉ1 を、例えば好ましくはウエットエッチング
法により除去する。続いて、フォトレジストパターン２
８ｅを除去した後、図１４に示すように、半導体基板１
に対して、例えば７５０℃程度の熱酸化処理を施すこと
により、例えば厚さ３〜４ｎｍ程度のシリコン酸化膜
（ゲート絶縁膜６ｉ2 を形成するための膜）を形成す
る。その後、例えばＮＯ雰囲気で９００℃程度またはＮ
₂Ｏ雰囲気で１０５０℃程度の熱処理を行う。これによ
り、ＤＲＡＭのメモリセル選択ＭＩＳ・ＦＥＴＱｓのゲ
ート絶縁膜６ｉ1 （厚いゲート絶縁膜）の膜厚を、例え
ば７〜８ｎｍ程度にし、ｎＭＩＳＱｎとｐＭＩＳＱｐの
ゲート絶縁膜６ｉ2 （薄いゲート絶縁膜）の膜厚を、例
えば４〜4.５ｎｍ程度にする。また、半導体基体１を構
成するシリコン単結晶とシリコン酸化膜からなるゲート
絶縁膜６ｉ1,６ｉ2 との境界部にシリコン窒化膜を形成
する。このシリコン窒化膜はゲート絶縁膜６ｉ1,６ｉ2
であるシリコン酸化膜中の未結合（ダングリングボン
ド）を埋めてホットキャリア発生によるゲート絶縁膜６
ｉ1,６ｉ2 の劣化を防止し、かつ、デュアルゲート電極
構造（ｎＭＩＳのゲート電極はｎ型のポリシリコン、ｐ
ＭＩＳのゲート電極はｐ型のポリシリコンで構成する構
造）のｐ型シリコンへの注入不純物であるホウ素がゲー
ト絶縁膜６ｉ1,６ｉ2 中をフッ素または水素雰囲気中で
増速してチャネル領域に拡散し、しきい値（Ｖｔ）電圧
を変動させるのを防止することが可能となっている。

【００４６】また、本実施の形態では図示しないが、Ｄ
ＲＡＭのワードデコーダや基板バイアス発生回路に使用
するＭＩＳ・ＦＥＴや入出力用のＭＩＳ・ＦＥＴの一部
にはメモリセル選択ＭＩＳ・ＦＥＴＱｓと同じ相対的に
ゲート絶縁膜厚が厚いＭＩＳ・ＦＥＴが使用されてい
る。本実施の形態では、ＤＲＡＭのメモリセル選択ＭＩ
Ｓ・ＦＥＴＱｓのゲート絶縁膜６ｉ1 が相対的に厚く、
ＤＲＡＭの周辺回路を構成するｎＭＩＳＱｎおよびｐＭ
ＩＳＱｐのゲート絶縁膜６ｉ2 は相対的に薄く形成され
ているが、これに限定されない。すなわち、ＤＲＡＭの
メモリセル選択ＭＩＳ・ＦＥＴＱｓがネガティブバイア
ス動作では、メモリセル選択ＭＩＳ・ＦＥＴＱｓのゲー
ト絶縁膜６ｉ1 をゲート絶縁膜６ｉ2 と同様に薄くでき
る。これは、従来の基板バイアス方式では、ゲート電極
に印加される電位が常に正であり、ワード線ブースト方
式なのでゲート絶縁膜６ｉ1 には高い電圧が加わるのに
対して、ネガティブバイアス動作を採用した場合は、ゲ
ート電極７ｇ1 の電位がチャネル領域となるｐウエル３
Ｐ1 の電位に対して負から正の間を動作するので、メモ
リセル選択ＭＩＳ・ＦＥＴＱｓのゲート絶縁膜６ｉ1 に
加わる電圧を実質的に下げることができるからである。

【００４７】その後、ゲート絶縁膜６ｉ1,６ｉ2 上に、
ゲート電極形成用の導体膜を被着した後、その上に、例
えばシリコン窒化膜からなるキャップ絶縁膜８を被着す
る。ここで、シングルゲート電極構造（ｐＭＩＳのゲー
ト電極もｎＭＩＳのゲート電極もｎ型のポリシリコンで
構成される構造）においてポリサイド構造のゲート電極
を形成する場合には、上記したゲート電極形成用の導体
膜は、例えばｎ型の低抵抗ポリシリコン膜上にタングス
テンシリサイド等をＣＶＤ法等により下層から順に堆積
することで形成される。なお、このｎ型のポリシリコン
膜は、そのポリシリコン膜の堆積中にリンを導入して形
成しても良いし、また、不純物を含まないポリシリコン
膜をＣＶＤ法で堆積した後、そのポリシリコン膜にリン
またはヒ素を熱拡散あるいはイオン注入法で注入して形
成しても良い。

【００４８】また、シングルゲート電極においてポリメ
タル構造のゲート電極を形成する場合には、上記ゲート
電極形成用の導体膜は、例えばｎ型の低抵抗ポリシリコ
ン膜上に窒化タングステン膜等をＣＶＤ法等により被着
した後、さらにその上にタングステン等をＣＶＤ法等に
より被着することで形成される。なお、この場合のｎ型
の低抵抗ポリシリコン膜は、例えば不純物を含まないポ
リシリコンをＣＶＤ法等で堆積した後、そのポリシリコ
ン膜にリン又はヒ素等を熱拡散あるいはイオン注入法で
注入することで形成する。

【００４９】また、デュアルゲート電極の場合は、ポリ
サイドゲート構造、ポリメタルゲート構造ともに、不純
物を含まないポリシリコンを堆積した後、図示しないマ
スクによりｎＭＩＳ領域にリンまたはヒ素等をイオン注
入法で注入し、また、図示しないマスクによりｐＭＩＳ
領域にホウ素等をイオン注入法で注入する。デュアルゲ
ート電極の場合、図１０のｐＭＩＳＱｐのしきい値電圧
の設定のために、リンをイオン注入法により導入する。
続いて、ポリサイドゲート構造ではタングステンシリサ
イド等をＣＶＤ法等で堆積する。ポリメタルゲート構造
では窒化タングステン膜等をＣＶＤ法等で堆積した後、
その上にタングステン膜等をＣＶＤ法等により被着す
る。この際のキャップ絶縁膜８を形成するためのシリコ
ン窒化膜は、例えば水素の存在によるホウ素の増速拡散
を防止するためにＣＶＤ法等で７００℃以下の温度で堆
積する。

【００５０】次いで、図１５に示すように、キャップ絶
縁膜８上に、ゲート電極形成用のフォトレジストパター
ン２８ｆを形成した後、これをエッチングマスクとし
て、フォトレジストパターン２８ｆから露出するキャッ
プ絶縁膜８およびゲート電極形成用の導体膜をエッチン
グ除去することにより、ゲート電極７ｇ, ７ｇ1,７ｇ2
およびその上のキャップ絶縁膜８を形成する。本実施の
形態ではゲート電極の加工が終了するまでフォトレジス
トパターン２８ｆを除去しないで残しているが、これに
限定する必要はない。先ず、フォトレジストパターン２
８ｆをエッチングマスクとしてシリコン窒化膜等からな
るキャップ絶縁膜８を加工した後、フォトレジストパタ
ーン２８ｆを除去する。続いて、パターニングされたキ
ャップ絶縁膜８をエッチングマスクにしてゲート電極を
加工する。この方法によれば、ゲート電極の加工中にフ
ォトレジスト膜が存在しないので、その加工中にフォト
レジスト膜から発生するガスや加工ガス中の塩素等のガ
スとフォトレジスト膜との反応物を無くすことができる
ので、制御性のよい加工が可能となる。

【００５１】また、本実施の形態では、ＤＡＲＡＭのメ
モリセル選択ＭＩＳ・ＦＥＴＱｓのゲート電極７ｇ1
と、ＤＲＡＭの周辺回路を構成するｎＭＩＳＱｎおよび
ｐＭＩＳＱｐのゲート電極７ｇ2 やゲート電極７ｇとを
形成するためのフォトレジストパターンを同一のフォト
マスクを用いてフォトレジスト膜に転写しているが、そ
の各々のフォトレジストパターンをそれぞれ異なるフォ
トマスクを用いて転写しても良い。

【００５２】すなわち、まず、上記したのと同様にゲー
ト電極形成用の導体膜上にシリコン窒化膜等からなるキ
ャップ絶縁膜を被着した後、その上にフォトレジスト膜
を塗布する。続いて、ＤＲＡＭのメモリセル選択ＭＩＳ
・ＦＥＴのゲート電極部を第１フォトマスクにより露光
する。この時には、メモリセル選択ＭＩＳ・ＦＥＴのゲ
ート電極形成に最適な露光条件で露光処理を行う。ま
た、ｎＭＩＳＱｎおよびｐＭＩＳＱｐの形成領域は感光
されないよう第１フォトマスクを構成しておく。続い
て、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極部を
第１フォトマスクとは別の第２フォトマスクにより露光
する。この時には、ｎＭＩＳＱｎおよびｐＭＩＳＱｐの
ゲート電極形成に最適な露光条件で露光処理を行う。ま
た、ＤＲＡＭのメモリセル選択ＭＩＳ・ＦＥＴの形成領
域は感光されないよう第２フォトマスクを構成してお
く。その後、第１フォトマスクおよび第２フォトマスク
によって形成されたフォトレジストパターンによりキャ
ップ絶縁膜８を加工する。そして、そのフォトレジスト
パターンを除去した後、加工されたキャップ絶縁膜８を
エッチングマスクとしてメモリセル選択ＭＩＳ・ＦＥＴ
Ｑｓ、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極を
加工する。

【００５３】また、次のようにしても良い。まず、図１
６に示すように、ゲート絶縁膜６ｉ1,６ｉ2 上にゲート
電極形成用の導体膜７およびシリコン窒化膜等からなる
キャップ絶縁膜８を堆積した後、上記したのと同様に、
ＤＲＡＭのメモリセル選択ＭＩＳ・ＦＥＴのゲート電極
部を第１フォトマスクにより露光してフォトレジストパ
ターン２８ｆ1 を形成し、それをマスクとしてキャップ
絶縁膜８をパターニングする。続いて、そのフォトレジ
ストパターン２８ｆ1 を除去した後、新たにフォトレジ
スト膜を塗布する。その後、その新たに塗布されたフォ
トレジスト膜に、図１７に示すように、上記したのと同
様にして、ｎＭＩＳおよびｐＭＩＳのゲート電極部を第
１フォトマスクとは別の第２フォトマスクにより露光し
てフォトレジストパターン２８ｆ2 を形成した後、それ
をマスクとしてキャップ絶縁膜８をパターニングする。
次いで、そのフォトレジストパターン２８ｆ2 を除去し
た後、図１８に示すように、キャップ絶縁膜８をエッチ
ングマスクとして、メモリセル選択ＭＩＳ・ＦＥＴおよ
びｎＭＩＳおよびｐＭＩＳのゲート電極７ｇ1,７ｇ2 お
よびゲート電極７ｇを加工する。

【００５４】これは、本発明者の研究結果によって、次
のような課題が見出されたためである。すなわち、メモ
リセル領域と、周辺回路領域とでは（あるいはメモリセ
ル領域と論理回路領域とでは）、最適な露光条件が、線
幅や線間隔等の寸法条件に応じて相反するので、同一の
フォトマスクでメモリセル領域と周辺回路領域とのゲー
ト電極パターンを転写する場合には双方にとって妥当な
露光条件で露光処理を行わなければならず、さらに微細
化する素子や配線等のパターニングにおいては充分なパ
ターン転写精度が得られない場合が生じるからである。
これに対し本実施の形態では、上記のようにメモリセル
領域と周辺回路領域とで異なるフォトマスクを用い、そ
の各々の領域にとって最適な露光条件で露光処理を行う
ことにより、その各々にとって微細なパターンを高い精
度で転写することができるので、素子や配線の微細化を
実現でき、かつ、素子の信頼性および性能の向上を推進
することが可能となる。

【００５５】このようなことは、露光技術の１つである
位相シフト技術を用いる場合にも言えるが、この場合
は、さらに次のような課題があり、本実施の形態ではそ
れを解決することも可能である。すなわち、現在の６４
Ｍｂｉｔ以上のＤＲＡＭでは、通常、ＤＲＡＭのメモリ
セル選択ＭＩＳ・ＦＥＴＱｓの集積度を向上させるべく
ゲート電極の加工ピッチ（線幅と間隔の和）を小さくす
るために、位相シフト法を使用している。位相シフト法
は、フォトマスクを透過した光の位相を操作することで
微細なパターンの転写精度を向上させることが可能な露
光技術である。この位相シフト法はメモリセル選択ＭＩ
Ｓ・ＦＥＴＱｓのゲート電極（すなわち、ワード線ＷＬ
（図１参照））のような規則性のあるパターンには有効
であるが、これをランダムパターンであるｎＭＩＳＱｎ
やｐＭＩＳＱｐにも同時に適用すると微細なパターンを
形成することが困難となる。これに対して、本実施の形
態では、上述のようにメモリセル領域Ｍでは位相シフト
法を使用し、ランダムパターンであるｎＭＩＳＱｎおよ
びｐＭＩＳＱｐのゲート電極が形成される周辺回路領域
では、通常の露光処理を行うことで両者の欠点を補うこ
とができる。

【００５６】次いで、上記フォトレジストパターン２８
ｆを除去した後、ゲート電極７ｇ1,７ｇ2,７ｇの加工に
よりダメージを受けたゲート電極７ｇ1,７ｇ2,７ｇの端
部のゲート絶縁膜を保護するために熱酸化法によりシリ
コン酸化膜を、例えば３〜１０ｎｍ程度形成する。ここ
で、ポリサイドゲート構造の場合には、例えばＯ₂雰囲
気で行い、ポリメタルゲート構造の場合には最上部のタ
ングステン（Ｗ）が酸化中に昇華するのを防止するため
に、例えばＨ₂＋Ｈ₂Ｏの混合雰囲気中で行う。

【００５７】続いて、図１９に示すように、メモリセル
選択ＭＩＳ・ＦＥＴＱｓのソースとドレインとなる半導
体領域５Ｎ1,５Ｎ2 を形成すべく、半導体基板１に対し
て、例えばリンを１〜３×１０¹³／ｃｍ²程度のドーズ
量でイオン注入法等により注入する。ここでは、メモリ
セル選択ＭＩＳ・ＦＥＴＱｓのソース、ドレイン（低濃
度領域）形成用の不純物の導入量が、後述のｎＭＩＳお
よびｐＭＩＳのソース、ドレイン用の不純物の導入量よ
りも少なく相殺できるので、メモリセル選択ＭＩＳ・Ｆ
ＥＴＱｓのソース、ドレイン（低濃度領域）形成用の不
純物を、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域を覆
うようなフォトレジストパターンを形成しない状態で、
半導体基板１の全面に導入する。また、メモリセル選択
ＭＩＳ・ＦＥＴＱｓのソース、ドレイン形成用の不純物
としてリンを使用したのは、メモリセル選択ＭＩＳ・Ｆ
ＥＴＱｓのソース・ドレイン用の半導体領域５Ｎ1,５Ｎ
2と半導体基板１との間の接合耐圧が低下することに起
因してリーク電流が増加し、リフレッシュ特性が悪化す
るのを防ぐためである。

【００５８】次いで、図２０に示すように、メモリセル
領域ＭおよびｐＭＩＳ形成領域が覆われ、かつ、ｎＭＩ
Ｓ形成領域が露出されるようなフォトレジストパターン
２８ｇを形成した後、これをマスクとして、ｎＭＩＳの
ソース・ドレイン用の半導体領域における低濃度領域を
形成すべく、例えばヒ素を１×１０¹⁴〜５×１０¹⁴／ｃ
ｍ²程度のドーズ量でイオン注入する。続いて、フォト
レジストパターン２８ｇをそのままとして、パンチスル
ーストッパー用の不純物をイオン注入法で注入する。こ
こでは、例えばホウ素を〜１×１０¹⁴／ｃｍ²程度のド
ーズ量で注入する。ここでメモリセル選択ＭＩＳ・ＦＥ
ＴもｎＭＩＳであるが上記低濃度領域形成用のヒ素が注
入されないようフォトレジストパターン２８ｇで覆う。
これはメモリセル選択ＭＩＳ・ＦＥＴのソース・ドレイ
ン用の半導体領域５Ｎ1,５Ｎ2 に低濃度領域形成用のヒ
素やパンチスルーストッパ用のホウ素が注入されること
で半導体基板１との間の接合耐圧が低下することに起因
してリーク電流が増加し、リフレッシュ特性が悪化する
のを防ぐためである。なお、上記低濃度領域およびパン
チスルーストッパ領域を形成するには、その不純物イオ
ンを半導体基板１の主面に対して斜め方向から、例えば
イオン注入角度を３０度程度にした状態で注入しても良
い。

【００５９】次いで、フォトレジストパターン２８ｇを
除去した後、図２１に示すように、半導体基板１の主面
上に、メモリセル領域ＭおよびｎＭＩＳ形成領域が覆わ
れ、かつ、ｐＭＩＳ形成領域が露出されるようなフォト
レジストパターン２８ｈを形成する。続いて、フォトレ
ジストパターン２８ｈをマスクとして、ｐＭＩＳのソー
ス・ドレイン用の半導体領域における低濃度領域を形成
すべく、例えばホウ素を１×１０¹⁴〜５×１０¹⁴／ｃｍ
²程度のドーズ量でイオン注入する。その後、フォトレ
ジストパターン２８ｈをそのままとして、パンチスルー
ストッパー用の不純物をイオン注入法で注入する。ここ
では、例えばリンまたはヒ素を〜１×１０¹⁴／ｃｍ²程
度のドーズ量で注入する。なお、ｐＭＩＳにおける上記
低濃度領域およびパンチスルーストッパ領域の形成に際
しても、その不純物イオンを半導体基板１の主面に対し
て斜め方向から、例えばイオン注入角度を３０度程度に
した状態で注入しても良い。

【００６０】次いで、フォトレジストパターン２８ｈを
除去した後、半導体基板１に対して熱処理を施し、ｎＭ
ＩＳおよびｐＭＩＳの低濃度領域の不純物の活性化を行
う。この活性化は、好ましくは、例えば９５０℃〜１０
５０℃で数秒から数分のＲＴＡ（Rapid Thermal Anniea
l)で行う。続いて、図２２に示すように、半導体基板１
の主面上に、例えば厚さ〜５０ｎｍ程度の薄いシリコン
窒化膜からなる絶縁膜９を、下地の段差を反映するよう
にＣＶＤ法等により堆積する。これにより、半導体基板
１の主面、ゲート電極７ｇ1,７ｇ2,７ｇの側面、キャッ
プ絶縁膜８の表面および分離部４の上面を覆う。ここ
で、デュアルゲート電極の場合、シリコン窒化膜は水素
の存在によるホウ素の増速拡散を促すので、それを防止
する為にＣＶＤ法で７００℃以下の温度で堆積する。こ
の絶縁膜９は、例えば次の働きをする。第１に、上記低
濃度領域を形成する際のマスクとして機能する。すなわ
ち、ゲート電極７ｇ1,７ｇ2,７ｇの側面に設けられた絶
縁膜９の厚さにより低濃度領域の平面幅寸法が設定され
る。第２に、後述するビット線用の接続孔と周辺の接続
孔とを、ゲート電極７ｇ1,７ｇ2,７ｇおよび分離部４に
対して自己整合（ＳＡＣ：Ｓｅｌｆ−ＡｌｉｇｎＣＯＮ
Ｔ）で形成するために使用する。

【００６１】次いで、絶縁膜９上に、ｎＭＩＳ形成領域
が露出され、かつ、メモリセル領域ＭおよびｎＭＩＳ形
成領域が覆われるようなフォトレジストパターン２８ｉ
を形成した後、ｎＭＩＳのソース、ドレインの高濃度領
域を形成すべく、そのフォトレジストパターン２８ｉを
マスクとして、例えばヒ素を上記絶縁膜９を介して半導
体基板１に１×１０¹⁵〜５×１０¹⁵／ｃｍ²程度のドー
ズ量でイオン注入する。続いて、フォトレジストパター
ン２８ｉを除去した後、図２３に示すように、ｐＭＩＳ
形成領域が露出され、かつ、メモリセル領域Ｍおよびｎ
ＭＩＳ形成領域が覆われるようなフォトレジストパター
ン２８ｊを形成する。その後、ｐＭＩＳのソース、ドレ
インの高濃度領域を形成すべく、そのフォトレジストパ
ターン２８ｊをマスクとして、例えばホウ素を上記絶縁
膜９を介して半導体基板１に１×１０¹⁵〜５×１０¹⁵／
ｃｍ²程度のドーズ量でイオン注入する。その後、フォ
トレジストパターン２８ｊを除去した後、熱処理により
上記したｎＭＩＳおよびｐＭＩＳの高濃度領域における
不純物の活性化を行う。この活性化は、好ましくは、例
えば９５０℃〜１０５０℃で数秒から数分のＲＴＡ（Ra
pid thermal annieal）で行う。このようにして周辺回
路領域にｎＭＩＳＱｎおよびｐＭＩＳＱｐを形成する。

【００６２】本実施の形態では絶縁膜９を介して高濃度
領域を形成するための不純物を注入したが、下記の方法
で行っても良い。第１の例としては、まず、フォトレジ
ストパターン２８ｉ, ２８ｊをマスクとして絶縁膜９を
各々異方性エッチングによりエッチバックしてｎＭＩＳ
およびｐＭＩＳのゲート電極７ｇ1,７ｇ2,７ｇの側面に
シリコン窒化膜等からなるサイドウオールを形成する。
この時フォトレジストパターン２８ｉ, ２８ｊで覆われ
ていないｎＭＩＳおよびｐＭＩＳ形成領域における半導
体基板１の主面上の絶縁膜９は除去される。続いて、上
記したようにｎＭＩＳおよびｐＭＩＳ形成領域に不純物
をイオン注入する。第２の例としては、まず、絶縁膜９
を堆積した後、その絶縁膜９を異方性エッチングにより
エッチバックすることで、ゲート電極７ｇ1,７ｇ2,７ｇ
の側面のみにシリコン窒化膜からなるサイドウォールを
形成する。続いて、上記したようにフォトレジストパタ
ーン２８ｉ, ２８ｊをマスクとして各々の不純物をイオ
ン注入する。第３の例としては、第１の例および第２の
例における不純物イオンの注入工程後に、半導体基板１
上に、新たにシリコン窒化膜からなる薄い絶縁膜を下地
の段差を反映した状態でＣＶＤ法等により被着する工程
を有するものである。

【００６３】また、周辺回路領域ＰのｐＭＩＳＱｐおよ
びｎＭＩＳＱｎのソース・ドレイン用の一対の半導体領
域１０Ｐ, １１Ｎの表面にシリサイド層を形成するに
は、例えば次のようにする。まず、上記第１の例の場合
には、ＲＴＡ終了後、シリサイド用金属（例えばチタン
またはコバルト）を堆積した後に〜５００℃程度で第１
の熱処理を行いシリサイド層を形成する。続いて、未反
応シリサイド用金属を除去する。そして、例えば再度７
００〜９００℃程度のＲＴＡを行いシリサイド層を低抵
抗化する。その後、新たにＳＡＣ用のシリコン窒化膜か
らなる絶縁膜を堆積する。また、上記第２の例の場合に
は、まず、メモリセル選択ＭＩＳ・ＦＥＴＱｓのキャパ
シタ（下部電極）に接続される半導体領域の表面にシリ
サイド層が形成されるとリーク電流が増加してリフレッ
シュ特性を悪化するので、それを防止するために、ＳＡ
Ｃ用の絶縁膜を異方性エッチングでエッチバックしてサ
イドウオールを形成する際に、少なくともキャパシタ
（下部電極）接続されるメモリセル選択ＭＩＳ・ＦＥＴ
Ｑｓの半導体領域を覆うマスクを追加して、その領域に
はＳＡＣ用の絶縁膜が残るようにする。そして、上記第
１の例においてシリサイド層を形成する場合と同様にし
てシリサイド層およびＳＡＣ用の絶縁膜を形成する。本
実施の形態の場合（ＳＡＣ用の絶縁膜をエッチバックせ
ず残したままとする場合）には、上記第２の例において
シリサイド層を形成する場合と同様に、少なくともキャ
パシタ（下部電極）が接続されるメモリセル選択ＭＩＳ
・ＦＥＴＱｓの半導体領域を覆うマスクを追加してＳＡ
Ｃ用の絶縁膜が残されるようにした状態で、上記と同様
にしてシリサイド層を形成し、さらに新たにＳＡＣ用の
絶縁膜を堆積しても良い。

【００６４】次いで、図２４に示すように、絶縁膜９上
に、例えばシリコン酸化膜等からなる層間絶縁膜１２ａ
を堆積する。この層間絶縁膜１２ａは、例えばＣＶＤ法
またはプラズマＣＶＤ法によるシリコン酸化膜あるいは
塗布法によるシリコン酸化膜（ＳＯＧ：ｓｐｉｎｏｎｇ
ｌａｓｓ）とその上部にＣＶＤ法またはプラズマＣＶＤ
法で形成したシリコン酸化膜との積層膜を形成した後、
その上面をＣＭＰにより平坦化することで形成されてい
る。この時、ＣＭＰの終点をゲート電極７ｇ1,７ｇ2,７
ｇ上のシリコン窒化膜で行い、その上に新たにＰＳＧ
（Phospho Silicate Glass）膜を堆積するのが好まし
い。すなわち、ゲート電極７ｇ1,７ｇ2,７ｇ上のシリコ
ン窒化膜をＣＭＰの終点検出に使用することで、ＣＭＰ
処理における膜厚バラツキを防ぐことができ、しかも、
いたずらにビット線の高さを高くすることを防ぐことが
できる。ＰＳＧ膜は、汚染侵入のゲッター層として働く
他、ビット線の厚さを制御性よく決め得るという機能を
有している。

【００６５】次いで、その層間絶縁膜１２ａ上にシリコ
ン窒化膜等からなる絶縁膜１３を形成した後、その上
に、メモリセル領域Ｍおよび周辺回路領域Ｐの半導体領
域５Ｎ1,５Ｎ2,１０Ｐ, １１Ｎの一部、ビット線用の配
線溝形成領域および局所配線形成領域が露出し、かつ、
それ以外が覆われるようなフォトレジストパターン２８
ｋを形成する。続いて、そのフォトレジストパターン２
８ｋをエッチングマスクとして、そこから露出する絶縁
膜１３および層間絶縁膜１２ａを順次除去することによ
り接続孔１４ａ〜１４ｅおよび配線溝１５ａ, １５ｂを
形成した後、そのフォトレジストパターン２８ｋを除去
する。この時の層間絶縁膜１２ａのエッチング除去処理
は、例えば次の２つのステップからなる。第１のステッ
プは、シリコン酸化膜とシリコン窒化膜との選択性を高
くし、シリコン酸化膜のエッチング速度の方がシリコン
窒化膜のそれよりも速くなるようなエッチング条件にし
て、シリコン酸化膜からなる層間絶縁膜１２ａをエッチ
ング除去する。この時、層間絶縁膜１２ａの下層の絶縁
膜９は、シリコン窒化膜等からなるので、ほとんどエッ
チング除去されない。すなわち、絶縁膜９がエッチング
ストッパとして機能する。第２のステップは、シリコン
酸化膜とシリコン窒化膜との選択性をほぼ同じ条件で、
かつ、シリコン窒化膜（絶縁膜９）のほぼ全体が除去さ
れる条件（例えばエッチング時間）で、接続孔１４ａ〜
１４ｅから露出する絶縁膜９をエッチング除去する。こ
の場合、ゲート電極７ｇ1,７ｇ2,７ｇ上のシリコン窒化
膜もエッチング除去されるが、ゲート電極７ｇ1,７ｇ2,
７ｇ上のシリコン窒化膜の膜厚（キャップ絶縁膜８と絶
縁膜９との膜厚の和）を半導体基板１上のシリコン窒化
膜の膜厚（絶縁膜９の膜厚）よりも厚くしておくこと
で、当該エッチング処理によりゲート電極７ｇ1,７ｇ2,
７ｇの上面が露出してしまうのを防止できる。したがっ
て、ゲート電極７ｇ1,７ｇ2,７ｇは、配線溝１５ａ, １
５ｂから露出しない。なお、このようなエッチング技術
を、以下、ＳＡＣ（Self Aligned Contact）技術とい
う。

【００６６】次いで、フォトレジストパターン２８ｋ、
残された絶縁膜１３および層間絶縁膜１２ａをマスクと
して、例えばリンをイオン注入法により〜１×１０¹³／
ｃｍ²程度のドーズ量で半導体基板１に注入する。これ
はキャパシタの下部電極に接続されるメモリセル選択Ｍ
ＩＳ・ＦＥＴＱｓの半導体領域５Ｎ1 の電界を緩和して
リフレッシュ特性の悪化を防止するためである。この
時、リンは、他の半導体領域５Ｎ2,１０Ｐ, １１Ｎにも
注入されるが濃度が低いので問題は発生しない。続い
て、フォトレジストパターン２８ｋを除去した後、全面
に絶縁膜を堆積し、さらにその絶縁膜を異方性エッチン
グ法によりエッチバックすることで配線溝１５ａ, １５
ｂの側面にのみ、新たな絶縁膜（好ましくは７００℃程
度以下でＣＶＤ法等によるシリコン窒化膜）を形成す
る。これによりゲート電極７ｇ1,７ｇ2とビット線用の
接続孔との間の絶縁性を更に向上させることができる。

【００６７】次いで、このような半導体基板１上に、例
えばチタンおよび窒化チタン下層から順にスパッタリン
グ法またはＣＶＤ法等によって堆積した後、例えば６０
０〜７００℃程度のＲＴＡにより半導体領域５Ｎ1,５Ｎ
2,１０Ｐ, １１Ｎとの間でチタンシリサイド層を形成さ
せて接触抵抗を下げる。続いて、その窒化チタン上に、
例えばタングステン等からなる相対的に厚い導体膜をＣ
ＶＤ法等によって被着する。その後、その導体膜をエッ
チバック法あるいはＣＭＰ法により除去することによ
り、図２５に示すように、接続孔１４ａ, １４ｃ, １４
ｅ内にプラグ１６Ａ, １６ｃ, １６ｅを形成し、接続孔
１４ｂおよび配線溝１５ａ内にビット線ＢＬの接続部１
６ｂ1,１６ｂ2 を形成し、接続孔１４ｄおよび配線溝１
５ｂ内に局所配線１７の接続部１６ｄ1,１６ｄ2 を形成
する。本実施の形態では、ビット線ＢＬおよび局所配線
１７の上面と絶縁膜１３の上面とがほぼ一致しており、
この段階で平坦となっている。

【００６８】次いで、図２６に示すように、絶縁膜１３
上に、例えばシリコン酸化膜からなる絶縁膜２９を形成
する。この絶縁膜２９は、例えばＣＶＤ法あるいはプラ
ズマＣＶＤ法によるシリコン酸化膜、あるいは塗布法に
よるシリコン酸化膜（ＳＯＧ：ＳｐｉｎＯｎＧｌａｓ
ｓ）とその上部にＣＶＤ法またはプラズマＣＶＤ法で形
成したシリコン酸化膜との積層膜で形成する。続いて、
この絶縁膜２９の上面に、キャパシタの下部電極形成領
域が露出し、かつ、それ以外の領域が被覆されるような
フォトレジストパターン２８ｍを形成した後、これをエ
ッチングマスクとして、絶縁膜２９にキャパシタの下部
電極形成用のキャパシタ孔３０を形成する。このキャパ
シタ孔３０の形成工程に際しても、上記したビット線用
の接続孔１４ｂの形成工程と同様に、ＳＡＣ技術（シリ
コン酸化膜とシリコン窒化膜の選択性を高くしたエッチ
ング条件）により、シリコン酸化膜からなる絶縁膜２９
の一部をエッチング除去する。このキャパシタ孔３０の
底部からはプラグ１６ａの上面が露出している。

【００６９】次いで、フォトレジストパターン２８ｍを
除去した後、絶縁膜２９およびキャパシタ孔３０内に、
例えばｎ型のポリシリコンからなる導体膜をＣＶＤ法等
によって堆積する。このポリシリコン中の不純物は、例
えばリンが使用され、成膜中に導入される。続いて、そ
の上に、フォトレジスト膜を塗布した後、そのフォトレ
ジスト膜を、キャパシタ孔３０内のみに残るようにエッ
チバックする。その後、図２７に示すように、その残さ
れたフォトレジスト膜２８ｎをエッチングマスクとし
て、そこから露出する上記ポリシリコン膜を除去するこ
とにより、キャパシタ孔３０内に下部電極１８ａを形成
する。その後、シリコン窒化膜等からなる絶縁膜１３を
エッチングストッパとして、フォトレジスト膜２８ｎお
よび絶縁膜２９をウエットエッチング処理等によってエ
ッチング除去することにより、図２８に示すように、絶
縁膜１３上にキャパシタの下部電極１８ａを形成する。

【００７０】この本実施の形態では、絶縁膜１３上の全
ての領域の絶縁膜２９（図２７参照）を除去したが、こ
れに限定されるものではなく、次のようにしても良い。
すなわち、絶縁膜２９上に、メモリセル領域Ｍが露出
し、かつ、他の領域が覆われるようなフォトレジストパ
ターンを形成した後、それをエッチングマスクとして、
そこから露出する絶縁膜２９およびフォトレジスト膜２
８ｎを絶縁膜１３をエッチングストッパとして除去す
る。すなわち、周辺回路領域Ｐには絶縁膜２９が残され
るようになる。以下、上述のように製造を行う。この方
式は新たなマスクの追加が必要となるが、ＤＲＡＭのメ
モリセル領域以外の領域には絶縁膜２９が残っているの
で、この後の配線工程において必要な表面の平坦化が容
易になるという利点がある。

【００７１】次いで、半導体基板１に対して、例えばア
ンモニア雰囲気中で８００℃程度で数分間のＲＴＡ処理
を施すことにより、図２９に示すように、下部電極１８
ａの表面に薄いシリコン窒化膜を形成した後、例えばタ
ンタル酸化膜（Ｔａ₂Ｏ₅）をＣＶＤ法等により堆積
し、さらに、酸化性雰囲気で７５０〜８００℃程度で数
分間のＲＴＯ（ＲａｐｉｄＴｈｅｒｍａｌＯｘｉｄｅ）
処理を施すことにより、タンタル酸化膜の結晶化を行
い、これにより、リーク電流の少ない安定した膜質を得
ることができる。このようにして、下部電極１８ａの表
面に容量絶縁膜１８ｂを形成する。続いて、キャパシタ
の上部電極を形成すべく、その半導体基板１上に、例え
ば窒化チタンとｎ型のポリシリコンとをＣＶＤ法等によ
って順次被着して上部電極形成用の導体膜１８ｃ1 を形
成した後、上部電極形成用の導体膜１８ｃ1 を、図３０
に示すようなフォトレジストパターン２８ｐをエッチン
グマスクとして、パターニングすることにより、上部電
極１８ｃを形成する。この際、フォトレジストパターン
２８ｐをマスクとして、エッチング処理により周辺回路
領域Ｐにおける絶縁膜１３も除去してしまっても良い。
このようにしてＤＲＡＭの情報蓄積用のキャパシタＣを
形成する。

【００７２】次いで、フォトレジストパターン２８ｐを
除去した後、半導体基板１上に、例えばシリコン酸化膜
等からなる絶縁膜をＣＶＤ法等によって堆積し、さら
に、その絶縁膜の上面をエッチバック法またはＣＭＰ法
（好ましいのはＣＭＰ法）で平坦化することにより、図
３１に示すように、層間絶縁膜１２ｂを形成する。続い
て、その層間絶縁膜１２ｂの上面に、上部電極１８ｃ、
プラグ１６ｃ、局所配線１７、プラグ１６ｅおよびゲー
ト電極７ｇの一部が露出し、それ以外が覆われるような
フォトレジストパターン２８ｑを形成した後、これをエ
ッチングマスクとして、層間絶縁膜１２ｂに接続孔２０
ａ〜２０ｄを穿孔する。接続孔２０ｄからはプラグ１６
ｅの上面および上部側面と、ゲート電極７ｇの上面一部
とが露出している。その後、フォトレジストパターン２
８ｑを除去した後、例えばチタン、窒化チタンおよびタ
ングステンを下層から順に堆積し、さらに、その導体積
層膜をエッチバック法またはＣＭＰ法により除去するこ
とにより、図３２に示すように、接続孔２０ａ〜２０ｄ
内にプラグ２１ａ〜２１ｄを形成する。プラグ２１ｄは
プラグ１６ｅおよびゲート電極７ｇと電気的に接続され
ている。

【００７３】次いで、層間絶縁膜１２ｂおよびプラグ２
１ａ〜２１ｄ上に、例えばチタン、窒化チタン、アルミ
ニウム（またはアルミニウム−シリコン−銅合金）、チ
タンおよび窒化チタンを下層から順にスパッタリング法
等によって堆積した後、その第１層配線形成用の導体積
層膜上に第１層配線形成領域が被覆され、かつ、それ以
外が露出するようなフォトレジストパターン２８ｒを形
成し、さらに、それをエッチングマスクとして、上記導
体積層膜をエッチング法によりパターニングすることに
より、第１層配線１９ａ〜１９ｄを形成する。

【００７４】本実施の形態では、第１層配線１９ａ〜１
９ｄを通常の配線構造とした場合について説明したが、
これに限定されるものではなく、第１層配線１９ａ〜１
９ｄ等をビット線ＢＬ等と同様に埋込配線で形成しても
良い。この場合、例えば以下の手順で形成する。まず、
上面が平坦化された層間絶縁膜１２ｂ上に、相対的に薄
いシリコン窒化膜からなる第１絶縁膜および相対的に厚
いシリコン酸化膜からなる第２絶縁膜を下層から順にＣ
ＶＤ法等によって堆積した後、その上に、配線溝形成領
域が露出され、かつ、それ以外の領域が被覆されるよう
なフォトレジストパターンを形成する。続いて、そのフ
ォトレジストパターンをマスクとして、シリコン酸化膜
とシリコン窒化膜の選択性を高くしたエッチング条件で
エッチング処理を施すことにより、そのフォトレジスト
パターンから露出する第２絶縁膜を、その下層のシリコ
ン窒化膜からなる第１絶縁膜をエッチングストッパとし
てエッチング除去することにより、第１層配線形成用の
配線溝を形成する。その後、配線溝形成用のフォトレジ
ストパターンを除去した後、接続孔形成用のフォトレジ
ストパターンを形成し、それをマスクとしてエッチング
処理を施すことにより、接続孔形成用のフォトレジスト
パターンから露出する第１絶縁膜および層間絶縁膜１２
ｂを順次エッチング除去して上部電極１８ｃ、プラグ１
６ｃ、局所配線１７、プラグ１６ｅおよびゲート電極７
ｇの一部が露出するような接続孔を形成する。そして、
配線形成用の導体膜を堆積した後、その導体膜が上記第
１層配線形成用の配線溝内のみに残るように、その導体
膜をＣＭＰ法等で削ることで、その配線溝内に第１層配
線を形成する。

【００７５】このような第１層配線形成工程は、フォト
レジストパターン２８ｒを除去した後、上記と同様にし
て、図１に示した接続孔２３ａ, ２３ｂ、プラグ２４
ａ, ２４ｂおよび第２層配線２２を形成し、また、必要
に応じて第３層配線や第４層配線等を順次形成する。続
いて、例えばプラズマＣＶＤ法によるシリコン窒化膜あ
るいはシリコン酸化膜とその上部のシリコン窒化膜から
なる表面保護膜２５を堆積して最上の配線を被覆した
後、さらに、表面保護膜２５の一部を最上の配線の一部
が露出するように開口してボンディングパッドＢＰを形
成し、ＤＲＡＭを完成する。なお、本実施の形態では、
例えば１８枚程度のフォトマスクで高性能な２層配線構
造のＤＲＡＭを製造した。また、本実施の形態では、キ
ャパシタＣをビット線上方に設ける構造にもかかわら
ず、３枚のマスクでキャパシタＣを構成することができ
た。

【００７６】このように本実施の形態１によれば、以下
の効果を得ることが可能となる。

【００７７】(1).ビット線ＢＬの接続部１６ｂ1 と配線
部１６ｂ2 とを同一の導体膜で一体的に形成することに
より、その接続部１６ｂ1 と配線部１６ｂ2 との間の接
触抵抗を無くすことができ、ビット線ＢＬの全体的な抵
抗を低減できるので、ＤＲＡＭの動作速度を向上させる
ことが可能となる。

【００７８】(2).ビット線ＢＬの接続部１６ｂ1 と配線
部１６ｂ2 とを同一の導体膜で一体的に形成することに
より、メモリセル選択ＭＩＳ・ＦＥＴＱｓの半導体領域
５Ｎ1とビット線ＢＬとの間の寄生抵抗を低減させるこ
とができるので、キャパシタＣの信号量を容易に検出す
ることが可能となる。

【００７９】(3).ビット線ＢＬの接続部１６ｂ1 と配線
部１６ｂ2 とを同一の導体膜で一体的に形成することに
より、ＤＲＡＭの製造工程を簡略化でき、その製造時間
を短縮することが可能となる。

【００８０】(4).ビット線ＢＬの接続部１６ｂ1 と配線
部１６ｂ2 とを同一の導体膜で一体的に形成することに
より、ビット線ＢＬとビット線用接続孔との合わせ余裕
（いわゆるドッグボーン）が不要となるので、隣接する
ビット線ＢＬの間隔を小さくすることが可能となる。

【００８１】(5).ビット線ＢＬを層間絶縁膜１２ａに掘
られた配線溝１５ａに埋め込むことで形成することによ
り、隣接するビット線ＢＬ間に異物が介在されることが
ないので、隣接するビット線ＢＬ間の短絡不良の発生率
を低減させることが可能となる。

【００８２】(6).ビット線ＢＬを層間絶縁膜１２ａに掘
られた配線溝１５ａに埋め込むことで形成することによ
り、配線溝１５ａ内に制御性良くサイドウオールを形成
することができるので、これによりビット線ＢＬの微細
化を推進することが可能となる。

【００８３】(7).ビット線ＢＬを層間絶縁膜１２ａに掘
られた配線溝１５ａに埋め込むことで形成することによ
り、ビット線ＢＬによる段差が生じないので、これを被
覆する絶縁膜の上面にも段差が反映されず、その絶縁膜
の上面を容易に平坦化することが可能となる。

【００８４】(8).ビット線ＢＬを層間絶縁膜１２ａに掘
られた配線溝１５ａに埋め込むことで形成することによ
り、ビット線ＢＬの微細化を推進することができるの
で、ビット線ＢＬと、キャパシタＣの蓄積ノード（下部
電極１８ａおよびプラグ１６ａ）と、メモリセル選択Ｍ
ＩＳ・ＦＥＴＱｓの半導体領域５Ｎ1,５Ｎ2 の接続孔１
４ａ, １４ｂとの合わせ余裕を増すことが可能となる。

【００８５】(9).上記(4) 、(6) 、(8) により、ＤＲＡ
Ｍのメモリセルの微細化を推進することが可能となる。

【００８６】(10). ＤＲＡＭの周辺回路を構成する局所
配線１７を埋め込み構造としたことにより、周辺回路領
域の微細化を推進することが可能となる。

【００８７】(11). ＤＲＡＭの周辺回路を構成する局所
配線１７の配線溝１５ｂを形成する際にＳＡＣ技術を用
いることにより、ゲート電極７ｇに電気的に接続される
ことなくゲート電極７ｇの上方を横切る微細な局所配線
１７を形成することができるので、周辺回路領域の微細
化を推進することが可能となる。

【００８８】(12). ＤＲＡＭの周辺回路を構成する局所
配線１７の配線溝１５ｂを、ビット線ＢＬの配線溝１５
ａと同時に形成し、かつ、その配線溝１５ａ, １５ｂを
同じ導体膜で埋め込むことにより、埋め込み構造の局所
配線１７を有するＤＲＡＭの製造工程数を低減すること
が可能となる。

【００８９】(13). 周辺回路領域Ｐにおける第１層配線
１９ｂ〜１９ｄと、ｐＭＩＳＱｐおよびｎＭＩＳＱｎの
半導体領域１０Ｐ, １１Ｎとを直接接続するのではな
く、半導体基板１の厚さ方向において２段階に分けて接
続したことにより、その双方を繋ぐ接続孔１４ｃ〜１４
ｅおよび接続孔２０ｂ〜２０ｄの導体膜による埋め込み
を容易に、かつ、確実に行うことができるので、第１層
配線１９ｂ〜１９ｄと、ｐＭＩＳＱｐおよびｎＭＩＳＱ
ｎの半導体領域１０Ｐ, １１Ｎとの接続の信頼性を向上
させることが可能となる。

【００９０】(14). ＤＲＡＭのメモリセル領域Ｍのゲー
ト電極７ｇ1 と、周辺回路領域Ｐのゲート電極７ｇ2,７
ｇとを異なるフォトマスクを用いて別々にパターニング
することにより、各々のゲート電極７ｇ1,７ｇ2,７ｇの
加工精度を向上させることができるので、その各々のゲ
ート電極７ｇ1,７ｇ2,７ｇの微細化を推進することが可
能となる。

【００９１】（実施の形態２）図３３〜図３６は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００９２】本実施の形態２は、ほぼ前記実施の形態１
と同じであるが、前記した情報蓄積用のキャパシタの形
成方法が若干異なる。なお、本実施の形態２において
は、前記実施の形態１の説明で用いた図８〜図２６まで
の工程は同じなので、それ以降の工程を説明する。

【００９３】まず、図３３に示すように、前記実施の形
態１と同様に、フォトレジストパターン２８ｍをマスク
として、半導体基板１に対して、シリコン酸化膜のエッ
チング速度の方がシリコン窒化膜のそれよりも速い条件
でエッチング処理を施すことにより、シリコン窒化膜か
らなる絶縁膜１３をエッチングストッパとして絶縁膜２
９にキャパシタ孔３０を穿孔した後、そのキャパシタ孔
３０から露出する絶縁膜１３も除去する。これにより、
プラグ１６ａの上部がキャパシタ孔３０の底部において
突出する構造になる。この絶縁膜１３の除去方法として
は、例えば絶縁膜２９をエッチング除去する際に、絶縁
膜１３が露出された時点で、シリコン窒化膜のエッチン
グ速度の方がシリコン酸化膜のそれよりも速くなるよう
なエッチング条件に変えても良いし、また、絶縁膜１３
がキャパシタ孔３０から露出された時点でそのエッチン
グ処理を終了し、続いて、熱リン酸等により絶縁膜１３
を除去するようにしても良い。

【００９４】続いて、図３４に示すように、前記実施の
形態１と同様にして、キャパシタ孔３０内に、例えば低
抵抗ポリシリコンからなる下部電極１８ａを形成した
後、絶縁膜２９およびフォトレジスト膜２８ｎを除去す
る。図３５は、この処理後の半導体基板１の断面図を示
している。本実施の形態では、下部電極１８ａの下部が
絶縁膜１３によって抑えられている。また、プラグ１６
ａの上部が下部電極１８ａの底部に突き出す構造となっ
ているため、プラグ１６ａと下部電極１８ａとの接触面
積を増大させることができ、双方の接触抵抗を低減させ
ることができ、かつ、双方の機械的な接合強度を向上さ
せることが可能となっている。このため、絶縁膜２９お
よびフォトレジスト膜２８ｎ（図３４参照）の除去に際
しては、下部電極１８ａの倒壊を防止することが可能と
なっている。また、下部電極１８ａの底部がプラグ１６
ａが突出した分、上に突出するようになるので下部電極
１８ａの表面積の増大を図ることができ、蓄積容量の増
大を推進することが可能となる。

【００９５】その後、図３６に示すように、前記実施の
形態１と同様にして、容量絶縁膜１８ｂおよび下部電極
形成用の導体膜１８ｃ1 を被着し、これを前記実施の形
態１と同様にパターニングすることでキャパシタを形成
する。これ以降は、前記実施の形態１と同じなので説明
を省略する。

【００９６】本実施の形態２によれば、前記実施の形態
１で得られた効果の他に、以下の効果を得ることが可能
となる。

【００９７】(1).ＤＲＡＭの情報蓄積用のキャパシタの
下部電極１８ａを形成する場合に下部電極１８ａの倒壊
を防止することが可能となる。

【００９８】(2).ＤＲＡＭの情報蓄積用のキャパシタの
下部電極１８ａの底部を凸でき、その表面積を増大させ
ることができるので、キャパシタＣの容量を増大させる
ことが可能となる。

【００９９】(3).ＤＲＡＭの情報蓄積用のキャパシタの
下部電極１８ａとプラグ１６ａとの接触面積を増大させ
ることができるので、その双方の接触抵抗を低減するこ
とが可能となる。

【０１００】（実施の形態３）図３７〜図４６は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１０１】本実施の形態３は、ほぼ前記実施の形態１
と同じであるが、前記した情報蓄積用のキャパシタの形
成方法が若干異なる。なお、本実施の形態３において
は、前記実施の形態１の説明で用いた図８〜図２３まで
の工程は同じなので、それ以降の工程を説明する。

【０１０２】まず、図３７に示すように、前記実施の形
態１と同様に、半導体基板１上に、層間絶縁膜１２ａを
形成する。ただし、ここでは、前記実施の形態１で説明
したシリコン窒化膜等からなる絶縁膜１３（図２４参
照）は堆積しない。続いて、前記実施の形態１と同様に
ＳＡＣ技術により、層間絶縁膜１２ａに接続孔１４ａ〜
１４ｅおよび配線溝１５ａ, １５ｂを形成した後、前記
実施の形態１と同様の電界緩和用の不純物導入工程を経
て、さらにその後、図３８に示すように、前記実施の形
態１と同様にして、接続孔１４ａ, １４ｃ, １４ｅ内に
プラグ１６ａ, １６ｃ, １６ｅを形成し、接続孔１４ｂ
および配線溝１５ａ内にビット線ＢＬの接続部１６ｂ1
および配線部１６ｂ2 を形成し、接続孔１４ｄ内に局所
配線１７の接続部１６ｄ1 および配線部１６ｄ2 を形成
する。その後、図３９に示すように、前記実施の形態１
と同様にして層間絶縁膜１２ａおよびプラグ１６ａ, １
６ｂ上に絶縁膜１３を形成した後、その上に絶縁膜２９
を形成し、さらに、その絶縁膜２９に、前記実施の形態
１と同様に絶縁膜１３をエッチングストッパ膜としてキ
ャパシタ孔３０を形成する。なお、この段階では、前記
実施の形態１と異なり、キャパシタ孔３０の底面におい
てプラグ１６ａの上面が絶縁膜１３に覆われ露出してい
ない。

【０１０３】次いで、フォトレジストパターン２８ｍを
除去した後、層間絶縁膜１２ａ上およびキャパシタ孔３
０内に、キャパシタの下部電極形成用のｎ型の低抵抗ポ
リシリコン（成膜中にリン等を導入）等からなる第１の
導体膜をＣＶＤ法等によって堆積し、その上に、例えば
シリコン酸化膜からなる絶縁膜をＣＶＤ法あるいはプラ
ズマＣＶＤ法により堆積する。続いて、その絶縁膜を異
方性エッチング処理によってエッチバックすることによ
り、図４０に示すように、キャパシタ孔３０内の側面に
下部電極形成用の第１の導体膜１８ａ1 を介して、例え
ばシリコン酸化膜等からなるサイドウォール３１を形成
する。その後、そのサイドウォール３１をマスクとし
て、そのサイドウォール３１から露出する第１の導体膜
１８ａ1 部分を異方性エッチング処理によって除去す
る。これにより、キャパシタ孔３０内の第１の導体膜１
８ａ1 底部のほぼ中央部分を除去することができる。そ
の後、異方性エッチング処理により、キャパシタ孔３０
内においてサイドウォール３１および下部電極形成用の
第１の導体膜１８ａ1 から露出する絶縁膜１３部分を除
去することにより、図４１に示すように、絶縁膜１３に
プラグ１６ａの上面の一部が露出するような接続孔３２
を穿孔する。

【０１０４】次いで、シリコン酸化膜等からなる絶縁膜
２９およびサイドウォール３１を、絶縁膜１３をエッチ
ングストッパとしてウエットエッチング処理によってエ
ッチング除去する。続いて、絶縁膜１３の上面および下
部電極形成用の導体膜１８ａ1 の表面上に、キャパシタ
の下部電極形成用のｎ型の低抵抗ポリシリコン膜（成膜
中に不純物としてリン等を導入）等からなる第２の導体
膜をＣＶＤ法等によって被着した後、その第２の導体膜
を異方性エッチング処理によってエッチングすることに
より、図４２に示すように、下部電極形成用の導体膜１
８ａ1 の表面および接続孔３２の側面に下部電極形成用
の第２の導体膜１８ａ2 を形成し、それ以外の絶縁膜１
３上の第２の導体膜を除去する。これにより、導体膜１
８ａ1,１８ａ2 で構成され、その第２の導体膜１８ａ2
を通じてプラグ１６ａと電気的に接続される下部電極１
８ａを形成する。

【０１０５】次いで、図４３に示すように、前記実施の
形態１と同様に、容量絶縁膜１８ｂおよび上部電極形成
用の導体膜１８ｃ1 を被着した後、これを、図４４に示
すように、前記実施の形態１と同様にエッチング処理に
よってパターニングすることで上部電極１８ｃを形成す
る。この際、周辺回路領域Ｐにおける絶縁膜１３も除去
してしまう。これにより、絶縁膜１３による寄生容量の
増加を防げる。続いて、フォトレジストパターン２８ｐ
を除去した後、図４５に示すように、前記実施の形態１
と同様に、層間絶縁膜１２ｂを形成し、接続孔２０ａ〜
２０ｄを穿孔する。その後、図４６に示すように、前記
実施の形態１と同様に、接続孔２０ａ〜２０ｄ内にプラ
グ２１ａ〜２１ｄを形成した後、層間絶縁膜１２ｂ上
に、前記実施の形態１と同様に、第１層配線１９ａ〜１
９ｄを形成する。これ以降は、前記実施の形態１と同じ
なので説明を省略する。

【０１０６】このような本実施の形態３によれば、前記
実施の形態１で得られた効果の他に以下の効果を得るこ
とが可能となる。

【０１０７】(1).キャパシタ孔３０内に設けたサイドウ
ォール３１をエッチングマスクとして用いて下部電極１
８ａとプラグ１６ａとの接続孔３２を自己整合的に形成
することにより、微細な接続孔３２を位置合わせ良く形
成することが可能となる。

【０１０８】(2).上記(1) により、キャパシタＣとプラ
グ１６ａ（すなわち、メモリセル選択ＭＩＳ・ＦＥＴＱ
ｓ）との接続上の信頼性を向上させることが可能とな
る。

【０１０９】(3).上記(1) により、メモリセルの微細化
を推進することが可能となる。

【０１１０】（実施の形態４）図４７〜図５２は本発明
の他の実施の形態である半導体集積回路装置の要部断面
図である。

【０１１１】本実施の形態４は、前記実施の形態１〜３
とほぼ同じであるが、ビット線容量の低減を可能な構成
とした点が異なる。すなわち、本実施の形態４の構造に
おいては、図４７〜図５２に示すように、層間絶縁膜１
２ａの厚さ方向の途中位置に、例えばシリコン窒化膜等
からなる薄い絶縁膜３３が形成されている。絶縁膜３３
の上下の層間絶縁膜１２ａ（１２ａ1,１２ａ2 ）は、前
記実施の形態１と同様にシリコン酸化膜等からなる。

【０１１２】配線溝１５ａ, １５ｂは、この絶縁膜３３
をエッチングストッパとして層間絶縁膜１２ａ2 に掘ら
れている。すなわち、ビット線ＢＬや局所配線１７の配
線部１６ｂ2,１６ｄ2 は、絶縁膜３３上に形成されてい
る。前記実施の形態１〜３では埋め込まれたビット線Ｂ
Ｌの導電性部材が、ビット線用の接続孔１４ｂ以外の領
域においても、メモリセル選択ＭＩＳ・ＦＥＴＱｓの間
に設けられているので、ビット線ＢＬの寄生容量が大き
くなるが、本実施の形態４では、ビット線ＢＬの配線部
１６ｂ2 がメモリセル選択ＭＩＳ・ＦＥＴＱｓの上方の
絶縁膜３３上に設けられているので、ビット線ＢＬの寄
生容量を低減できる。これは、局所配線１７についても
同様のことが言える。

【０１１３】接続孔１４ａ, １４ｃ, １４ｅは、層間絶
縁膜１２ａ2 、絶縁膜３３および層間絶縁膜１２ａ1 を
貫通しており、その内部のプラグ１６ａ, １６ｃ, １６
ｅは下層の半導体領域５Ｎ1,１０Ｐ, １１Ｎと電気的に
接続されている。また、接続孔１４ｂ1,１４ｄ1 は、絶
縁膜３３および層間絶縁膜１２ａ1 を貫通しており、そ
の内部の接続部１６ｂ1,１６ｄ1 は半導体領域５Ｎ2,１
０Ｐ, １１Ｎと電気的に接続されている。なお、メモリ
セル領域Ｍの拡大平面図は図２と同じであり、図４８〜
図５２はそれぞれ図２のＡ1 −Ａ1 線、Ａ2 −Ａ2 線、
Ｂ1 −Ｂ1 線、Ｂ2 −Ｂ2 線およびＢ3 −Ｂ3 線の断面
である。

【０１１４】このような本実施の形態４の半導体集積回
路装置の製造方法は、例えば次の通りである。

【０１１５】まず、前記実施の形態１と同様にしてシリ
コン窒化膜等からなる絶縁膜９を形成した後、その上
に、絶縁膜を被着し、さらに、その絶縁膜をその上面が
平坦になるようにＣＭＰ法等によって削り層間絶縁膜１
２ａ1 を形成する。この層間絶縁膜１２ａ1 を形成する
絶縁膜は、例えばＣＶＤ法またはプラズマＣＶＤ法によ
るシリコン酸化膜または塗布法によるシリコン酸化膜
（ＳＯＧ：ｓｐｉｎｏｎｇｌａｓｓ）とその上にＣＶＤ
法またはプラズマＣＶＤ法で形成したシリコン酸化膜と
の積層膜によって形成されている。また、ＣＭＰ処理に
おける終点は、ゲート電極７ｇ1,７ｇ2,７ｇ上の絶縁膜
９が露出した時点とする。続いて、層間絶縁膜１２ａ1
上に、例えばシリコン窒化膜等からなる薄い絶縁膜３３
を絶縁膜９と同様にしてＣＶＤ法（例えば７００℃以下
で形成）等によって被着した後、その上に、例えばシリ
コン酸化膜等からなる絶縁膜をＣＶＤ法等によって被着
し、その上面をＣＭＰ法等によって平坦にすることで層
間絶縁膜１２ａ2 を形成する。

【０１１６】次いで、層間絶縁膜１２ａ2 上に、配線溝
形成用のフォトレジストパターンを形成する。すなわ
ち、層間絶縁膜１２ａ2 上に、配線溝形成領域が露出さ
れ、かつ、それ以外の領域が被覆されるようなフォトレ
ジストパターンを形成した後、それをエッチングマスク
として、そこから露出する層間絶縁膜１２ａ2 部分をエ
ッチング除去することにより層間絶縁膜１２ａ2 に配線
溝１５ａ, １５ｂを形成する。このエッチング処理の
際、シリコン酸化膜の方がシリコン窒化膜よりも速く除
去されるようなエッチング条件とすることにより、シリ
コン酸化膜から成る層間絶縁膜１２ａ2 のみをエッチン
グ除去し、かつ、シリコン窒化膜からなる絶縁膜３３を
エッチングストッパとして機能させる。これにより、配
線溝１５ａ,１５ｂの掘り過ぎを防止することが可能と
なっている。

【０１１７】次いで、上記した配線溝形成用のフォトレ
ジストパターンを除去した後、層間絶縁膜１２ａ1 およ
び絶縁膜３３上に、接続孔形成用のフォトレジストパタ
ーンを形成する。すなわち、半導体領域５Ｎ1,５Ｎ2,１
０Ｐ, １１Ｎが露出され、かつ、それ以外の領域が被覆
されるようなフォトレジストパターンを形成した後、そ
れをエッチングマスクとして、そこから露出する層間絶
縁膜１２ａ2 、絶縁膜３３および層間絶縁膜１２ａ1 部
分をエッチング除去することにより、絶縁膜３３および
層間絶縁膜１２ａ1 に接続孔１４ａ〜１４ｅを形成す
る。

【０１１８】この接続孔１４ａ〜１４ｅを形成するため
のエッチング処理では、前記実施の形態１と同様のＳＡ
Ｃ技術を用いて、例えば次のようにする。まず、第１の
エッチング処理では、シリコン酸化膜のエッチング速度
の方がシリコン窒化膜のそれよりも速くなる条件でエッ
チング処理を施すことにより、シリコン酸化膜等からな
る層間絶縁膜１２ａ2 部分を除去する。この際、ビット
線ＢＬおよび局所配線１７の接続孔形成領域では既に層
間絶縁膜１２ａ2 が除去されているが、ここにはシリコ
ン窒化膜からなる絶縁膜３３があるので、エッチングさ
れない。続いて、第２のエッチング処理では、シリコン
窒化膜のエッチング速度の方がシリコン酸化膜のそれよ
りも速くなるような条件でエッチング処理を施すことに
より、絶縁膜３３部分をエッチング除去する。その後、
再度、第１のエッチング処理と同様の条件でエッチング
処理を施すことにより、下層の層間絶縁膜１２ａ1 部分
をエッチング除去する。最後に、シリコン酸化膜とシリ
コン窒化膜との選択性を同じにしたエッチング条件によ
り、半導体基板１上の絶縁膜９部分をその厚さ方向の全
部が除去されるようにエッチング時間等の条件を設定し
てエッチング除去し半導体基板１の上面を露出させる。
これ以降は、前記実施の形態１〜３で説明したのと同様
にすれば良いので説明を省略する。

【０１１９】このような本実施の形態４によれば、前記
実施の形態１で得られた効果の他に、以下の効果を得る
ことが可能となる。

【０１２０】(1).互いに隣接するワード線ＷＬの間に、
ビット線ＢＬおよび局所配線１７の配線部１６ｂ2,１６
ｄ2 が介在されない構造とすることができるので、ビッ
ト線ＢＬとメモリセル選択ＭＩＳ・ＦＥＴＱｓのワード
線ＷＬとの間の寄生容量を低減することが可能となる。

【０１２１】(2).上記(1) により、キャパシタＣの情報
を低電圧で読み出すことが可能となる。

【０１２２】(3).上記(1) により、キャパシタＣの情報
の高速読み出しが可能となる。

【０１２３】(4).ビット線ＢＬ用の接続孔１４ｂおよび
配線溝１５ａと、キャパシタＣ用の接続孔１４ａとを別
々のフォトマスクで転写することにより、ビット線ＢＬ
用の接続孔１４ｂおよび配線溝１５ａと、キャパシタＣ
用の接続孔１４ａとの間隔を小さくすることができるの
で、メモリセルの微細化を推進することができ、メモリ
セルの集積度を向上させることが可能となる。

【０１２４】（実施の形態５）図５３〜図６１は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１２５】本実施の形態５は、前記実施の形態１〜４
とほぼ同じであるが、情報蓄積用のキャパシタの構造お
よびそのキャパシタとメモリセル選択ＭＩＳ・ＦＥＴと
の接続構造が異なる。

【０１２６】まず、前記実施の形態１の図８〜図２３で
説明した工程を経た後、図５３に示すように、前記実施
の形態１と同様に、半導体基板１の主面上に、例えばシ
リコン酸化膜等からなる層間絶縁膜１２ａを形成する。
続いて、その上に、ビット線および局所配線用の配線溝
および周辺回路領域における接続孔を形成するためのフ
ォトレジストパターン２８ｓを形成する。すなわち、ビ
ット線および局所配線用の配線溝および周辺回路領域に
おける接続孔の形成領域が露出され、かつ、それ以外の
領域、特に、前記実施の形態１と異なりキャパシタ用の
接続孔の形成領域が被覆されるようなフォトレジストパ
ターン２８ｓを形成する。その後、このフォトレジスト
パターン２８ｓをエッチングマスクとして、前記実施の
形態１と同様にしてエッチング処理を施し、接続孔１４
ｂ〜１４ｅおよび配線溝１５ａ,１５ｂを形成する。

【０１２７】次いで、前記実施の形態１と同様に、半導
体基板１上全面に絶縁膜を堆積した後に異方性エッチン
グを行うことで接続孔１４ｂ〜１４ｅおよび配線溝１５
ａ,１５ｂの側面にのみ、新たな絶縁膜（好ましくは、
例えば７００℃以下の温度条件でＣＶＤ法により形成し
たシリコン窒化膜）を形成する。これにより、（ａ）ゲ
ート電極７ｇ1,７ｇ2,７ｇとビット線用の接続孔１４ｂ
間の絶縁性、（ｂ）ビット線とキャパシタ蓄積ノード間
の絶縁性を更に向上させることができる。続いて、図５
４に示すように、前記実施の形態１と同様にして、接続
孔１４ｂ〜１４ｅおよび配線溝１５ａ, １５ｂ内に、導
体膜を埋め込み、ビット線ＢＬ、プラグ１６ｃ, １６ｅ
および局所配線１７を形成する。

【０１２８】次いで、図５５に示すように、前記実施の
形態３と同様に、層間絶縁膜１２ａ、プラグ１６ｃ, １
６ｅ、ビット線ＢＬおよび局所配線１７を覆うように、
例えばシリコン窒化膜からなる絶縁膜１３を形成する。
続いて、その上に、例えばシリコン酸化膜からなる層間
絶縁膜１２ｂを形成した後、その上に、例えば低抵抗ポ
リシリコンからなる導体膜３４をＣＶＤ法等によって堆
積する。この導体膜３４は、後述するシリコン酸化膜か
らなる絶縁膜（キャパシタ孔内の接続孔形成用のサイド
ウォール）をウエットエッチング処理によって除去する
際のマスクとして使用する。その後、その導体膜３４上
に、キャパシタの下部電極形成用のキャパシタ孔を形成
するためのフォトレジストパターン２８ｔを形成した
後、これをエッチングマスクとして、導体膜３４および
層間絶縁膜１２ｂにキャパシタ孔３０を穿孔する。この
エッチング処理に際しては、前記実施の形態１と同様
に、シリコン酸化膜とシリコン窒化膜との選択比を高く
し、シリコン酸化膜のエッチング速度の方がシリコン窒
化膜のそれよりも速くなるようにしたエッチング条件に
より行い、絶縁膜１３をエッチングストッパとして機能
させる。

【０１２９】次いで、フォトレジストパターン２８ｔを
除去した後、前記実施の形態３と同様にして、図５６に
示すように、キャパシタ孔３０内に、キャパシタの下部
電極形成用の導体膜１８ａ1 を形成し、その内側面に、
例えばシリコン酸化膜からなるサイドウォール３１を形
成する。続いて、導体膜３４およびサイドウォール３１
をマスクとして、そこから露出する導体膜１８ａ1 部分
を除去し、その除去領域において絶縁膜１３を露出させ
る。この際、上述と同様にエッチング選択比を操作する
ことで、シリコン窒化膜からなる絶縁膜１３をエッチン
グストッパとして機能させる。その後、例えばフッ酸等
を用いたウエットエッチング法によってサイドウォール
３１を除去する。この際、上記したように導体膜３４を
エッチングストッパとして機能させ、その下の層間絶縁
膜１２ｂが除去されないようにする。

【０１３０】次いで、図５７に示すように、導体膜３
４, １８ａ1 をエッチングマスクとして、そこから露出
する絶縁膜１３部分、層間絶縁膜１２ｂ部分および絶縁
膜９部分をエッチング除去することにより、キャパシタ
孔３０の底部に、メモリセル選択ＭＩＳ・ＦＥＴＱｓの
半導体領域５Ｎ1 が露出するような接続孔３５を形成す
る。このエッチング処理では、絶縁膜１３部分のエッチ
ング除去後は、前記実施の形態１の接続孔１４ａと同様
にＳＡＣ技術により穿孔する。ここで、通常、接続孔３
５とビット線ＢＬとの位置合わせが問題となる。本実施
の形態では、上述のようにビット線ＢＬの配線溝１５ａ
および接続孔１４ｂの側面に設けられたシリコン窒化膜
からなる絶縁膜がキャパシタ用の接続孔３５の形成時に
エッチングストッパとして機能するので、接続孔３５の
形成時にその接続孔３５の平面位置が多少位置ずれして
ビット線ＢＬにかかったとしても、接続孔３５からビッ
ト線ＢＬが露出してしまうようなことはない。したがっ
て、そのシリコン窒化膜を設けない場合に比べて絶縁性
を向上させることができるので、リーク電流に起因する
リフレッシュ特性の劣化を防止できる。

【０１３１】次いで、例えばリンを、接続孔３５を通じ
て半導体基板１に〜１×１０¹³／ｃｍ²程度のドーズ量
でイオン注入する。これはキャパシタの蓄積ノード部に
電気的に接続されるメモリセル選択ＭＩＳ・ＦＥＴＱｓ
の半導体領域５Ｎ1 に印加される電界を緩和してリフレ
ッシュ特性の劣化を防止するためである。続いて、半導
体基板１の主面上に、例えばｎ型の低抵抗ポリシリコン
からなる導体膜をＣＶＤ法等によって堆積し、その導体
膜を接続孔３５内に埋め込んだ後、その導体膜および層
間絶縁膜１２ｂ上の導体膜３４を異方性のエッチング法
によってエッチバックする。この処理後の半導体基板１
の要部断面図を図５８に示す。キャパシタ孔３０内に
は、下部電極１８ａが形成されている。下部電極１８ａ
は、導体膜１８ａ1 と、後から堆積した導体膜１８ａ3
の残りとから構成されている。この導体膜１８ａ3 はキ
ャパシタ孔３０の側壁側および接続孔３５内に形成され
ている。このエッチバック処理に際しては、キャパシタ
孔３０の底面上の低抵抗ポリシリコン等からなる導体膜
もエッチングされるが、その底部の低抵抗ポリシリコン
膜は２層の低抵抗ポリシリコン膜の重ね膜で構成され厚
くしてあるので当該異方性エッチング処理後も残ってい
る。また、キャパシタ孔３０以外の領域の層間絶縁膜１
２ｂは残されたままなので平坦性が確保されている。

【０１３２】次いで、図５９に示すように、前記実施の
形態１と同様にして、容量絶縁膜１８ｂおよび上部電極
形成用の導体膜１８ｃ1 を形成した後に熱処理を施す。
続いて、図６０に示すように、前記実施の形態１と同様
にして、導体膜１８ｃ1 上に、上部電極形成用のフォト
レジストパターン２８ｕを形成した後、これをエッチン
グマスクとして上部電極１８ｃをパターニングする。こ
れにより、キャパシタＣを形成する。本実施の形態５の
キャパシタＣは、リング状の下部電極１８ａの内壁面側
のみに容量を形成する構造となっている。これ以降は、
前記実施の形態１と同様にして図６１に示すようなＤＲ
ＡＭを製造する。

【０１３３】このような本実施の形態５によれば、前記
実施の形態１で得られた効果の他に、以下の効果を得る
ことが可能となる。

【０１３４】(1).層間絶縁膜１２ｂにキャパシタ孔３０
を穿孔し、その内部にキャパシタＣの下部電極１８ａを
設け、その周りには層間絶縁膜１２ｂを残す構造とした
ことにより、メモリセル領域Ｍとそれ以外の領域との段
差を少なくすることができるので、第１層配線１９ａ〜
１９ｄの下地の層間絶縁膜１２ｃ上面の平坦性を向上さ
せることが可能となる。

【０１３５】(2).上記(1) により、層間絶縁膜１２ｃ上
の配線層における配線の寸法および隣接間隔を小さくす
ることが可能となる。

【０１３６】（実施の形態６）図６２は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図６
３および図６４は図６２の半導体集積回路装置の製造工
程中における要部断面図である。

【０１３７】本実施の形態６は、ほぼ前記実施の形態１
と同じであるが、前記した情報蓄積用のキャパシタの構
造および形成方法が若干異なる。すなわち、本実施の形
態６においては、図６２に示すように、キャパシタＣの
容量が、その下部電極１８ａの外側面には形成されず、
その下部電極１８ａの内側面に形成されている。このキ
ャパシタＣの下部電極１８ａは、プラグ１６ａを通じて
メモリセル選択ＭＩＳ・ＦＥＴＱｓの半導体領域５Ｎ1
と電気的に接続されている。

【０１３８】次に、本実施の形態６のＤＲＡＭの製造方
法を説明する。まず、前記実施の形態１において図８〜
図２５で説明した製造工程を経た後、図６３に示すよう
に、前記実施の形態５と同様に、絶縁膜１３上に、例え
ばシリコン酸化膜からなる層間絶縁膜１２ｂを形成す
る。ただし、前記実施の形態５では層間絶縁膜１２ｂ上
にポリシリコン膜を堆積していたが、本実施の形態６で
は、層間絶縁膜１２ｂ上にはポリシリコン膜を形成する
必要はない。続いて、前記実施の形態５と同様にして、
層間絶縁膜１２ｂにキャパシタ孔３０を形成した後、そ
の層間絶縁膜１２ｂの上面およびキャパシタ孔３０の内
部に、例えばｎ型の低抵抗ポリシリコンからなる導体膜
を被着し、さらに、その上にＳＯＧ膜を塗布する。その
後、このＳＯＧ膜の緻密化のために、例えば５００℃以
下の熱処理を行う。続いて、そのＳＯＧ膜を異方性のエ
ッチング処理によってエッチバックすることにより、キ
ャパシタ孔３０の内部以外のＳＯＧ膜を除去し、キャパ
シタ孔３０内のみにＳＯＧ膜３６が残るようにした後、
残されたＳＯＧ膜３６をエッチングマスクとして、そこ
から露出する層間絶縁膜１２ｂ上の導体膜を異方性エッ
チングによりエッチング除去してキャパシタ孔３０内に
下部電極１８ａを形成する。

【０１３９】次いで、半導体基板１に対して、例えばフ
ッ酸等を用いたウエットエッチング処理により、キャパ
シタ孔３０内に残されたＳＯＧ膜３６を図６４に示すよ
うに除去する。この時、層間絶縁膜１２ｂの表面も若干
エッチングされるが、５００℃以下で緻密化されたＳＯ
Ｇ膜３６のエッチング速度の方が、ＣＶＤ法で形成され
たシリコン酸化膜等からなる層間絶縁膜１２ｂのそれに
比べて格段に早いので、ＳＯＧ膜３６のエッチング除去
中にエッチング除去されてしまう層間絶縁膜１２ｂの表
面の膜厚は少なくて済む。また、層間絶縁膜１２ｂを堆
積した後、その上にシリコン窒化膜等からなる絶縁膜を
形成（７００℃以下で形成）し、これを当該ウエットエ
ッチング処理時のエッチングストッパとして機能させて
も良い。これ以降は、前記実施の形態１〜５と同様にし
て、図６２に示したように、キャパシタＣ、配線および
表面保護膜２５を形成し、ＤＲＡＭを完成させる。

【０１４０】このような本実施の形態６によれば、前記
実施の形態１で得られた効果の他に、前記実施の形態５
で得られた効果を得ることが可能となる。

【０１４１】（実施の形態７）図６５は本発明の他の実
施の形態である半導体集積回路装置の要部平面図、図６
６は図６５のＡ−Ａ線の断面図、図６７は図６５のＢ−
Ｂ線の断面図である。

【０１４２】本実施の形態７は、例えばメモリＬＳＩの
一種であるＳＲＡＭ(Static RandomAccess Memory) に
本発明を適用した場合について説明する。

【０１４３】このＳＲＡＭのメモリセルは、図６５〜図
６７に示すように、一対の相補性のビット線ＢＬ1 、Ｂ
Ｌ2 と、ワード線ＷＬとの交差部に配置された一対の駆
動用ＭＩＳ・ＦＥＴＱｄ1,Ｑｄ2 、一対の負荷用ＭＩＳ
・ＦＥＴＱｐ1,Ｑｐ2 および一対の転送用ＭＩＳ・ＦＥ
ＴＱｔ1,Ｑｔ2 で構成されている。なお、一対の相補性
のビット線ＢＬ1,ＢＬ2 には互いに反転した信号が伝送
される。

【０１４４】駆動用ＭＩＳ・ＦＥＴＱｄ1,Ｑｄ2 および
転送用ＭＩＳ・ＦＥＴＱｔ1,Ｑｔ2はｎチャネル型で構
成され、負荷用ＭＩＳ・ＦＥＴＱｐ1,Ｑｐ2 はｐチャネ
ル型で構成されている。すなわち、このメモリセルは、
例えば４個のｎチャネル型ＭＩＳ・ＦＥＴと２個のｐチ
ャネル型ＭＩＳ・ＦＥＴとを使った完全ＣＭＩＳ（Comp
limentary MIS ）型で構成されている。

【０１４５】メモリセルを構成する上記６個のＭＩＳ・
ＦＥＴのうち、一対の駆動用ＭＩＳ・ＦＥＴＱｄ1,Ｑｄ
2 と、一対の負荷用ＭＩＳ・ＦＥＴＱｐ1,Ｑｐ2 とは、
１ビットの情報を記憶する情報蓄積部としてのフリップ
フロップ回路を構成している。また、転送用ＭＩＳ・Ｆ
ＥＴＱｔ1,Ｑｔ2 は、このフリップフロップ回路とビッ
ト線ＢＬ1,ＢＬ2 とを電気的に接続したり、切り離した
りするスイッチング素子である。

【０１４６】駆動用ＭＩＳ・ＦＥＴＱｄ1 と、転送用Ｍ
ＩＳ・ＦＥＴＱｔ1 とは、半導体基板１に設けられた活
性領域Ｌｓ1 に設けられ、駆動用ＭＩＳ・ＦＥＴＱｄ2
と、転送用ＭＩＳ・ＦＥＴＱｔ2 とは、半導体基板１の
活性領域Ｌｓ2 に設けられている。また、負荷用ＭＩＳ
・ＦＥＴＱｐ1,Ｑｐ2 は、半導体基板１の活性領域Ｌｓ
3,Ｌｓ4 に設けられている。

【０１４７】この駆動用ＭＩＳ・ＦＥＴＱｄ1,Ｑｄ2 、
負荷用ＭＩＳ・ＦＥＴＱｐ1,Ｑｐ2および転送用ＭＩＳ
・ＦＥＴＱｔ1,Ｑｔ2 の構造や材料は、前記実施の形態
１等で説明したＭＩＳ・ＦＥＴと同じである。すなわ
ち、駆動用ＭＩＳ・ＦＥＴＱｄ1,Ｑｄ2 は、ソース・ド
レイン用の一対の半導体領域３７Ｎ1,３７Ｎ2 と、ゲー
ト絶縁膜６ｉ3 と、ゲート電極７ｇ3,７ｇ4 とを有して
いる。また、負荷用ＭＩＳ・ＦＥＴＱｐ1,Ｑｐ2 は、ソ
ース・ドレイン用の一対の半導体領域３８Ｐ1,３８Ｐ2
と、ゲート絶縁膜６ｉ3 と、ゲート電極７ｇ5,７ｇ6 と
を有している。転送用ＭＩＳ・ＦＥＴＱｔ1,Ｑｔ2 は、
ソース・ドレイン用の一対の半導体領域３７Ｎ1,３７Ｎ
3 と、ゲート絶縁膜６ｉ3 と、ゲート電極７ｇ7,７ｇ8
とを有している。半導体領域３７Ｎ1 は、駆動用ＭＩＳ
・ＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳ・ＦＥＴＱｔ
1,Ｑｔ2 の共有の領域となっている。また、駆動用ＭＩ
Ｓ・ＦＥＴＱｄ1 のゲート電極７ｇ3 と、負荷用ＭＩＳ
・ＦＥＴＱｐ1,Ｑｐ2 のゲート電極７ｇ5 とは一体的に
成形されており、その一部は駆動用ＭＩＳ・ＦＥＴＱｄ
2 の半導体領域３７Ｎ1 に平面的に重なるようにパター
ン形成されている。ただし、その一部は直接的にはその
半導体領域３７Ｎ1 と接触されていない。また、駆動用
ＭＩＳ・ＦＥＴＱｄ2 のゲート電極７ｇ4 と、負荷用Ｍ
ＩＳ・ＦＥＴＱｐ1,Ｑｐ2 のゲート電極７ｇ6 とは一体
的に成形されており、その一部（ゲート電極７ｇ9 ）は
負荷用ＭＩＳ・ＦＥＴＱｐ1 の半導体領域３８Ｐ1 に平
面的に重なるようにパターン形成されている。ただし、
その一部（ゲート電極７ｇ10）は直接的にはその半導体
領域３８Ｐ1 と接触されていない。また、ゲート電極７
ｇ7,７ｇ8 はワード線ＷＬの一部であって、ワード線Ｗ
Ｌが活性領域Ｌｓ1,Ｌｓ2に重なった部分である。な
お、ゲート絶縁膜６ｉ3 およびゲート電極７ｇ3 〜７ｇ
10は、前記実施の形態１で説明したゲート絶縁膜６ｉ1
およびゲート電極７ｇ1 と構造的には同じなので説明を
諸略する。

【０１４８】駆動用ＭＩＳ・ＦＥＴＱｄ1,Ｑｄ2 のドレ
イン用の半導体領域３７Ｎ1 は、それぞれ負荷用ＭＩＳ
・ＦＥＴＱｐ1,Ｑｐ2 のドレイン用の半導体領域３８Ｐ
1,３８Ｐ1 と局所配線１７ａ, １７ｂを通じて電気的に
接続されている。局所配線１７ａ, １７ｂは、例えば平
面長方形状に形成され、それぞれゲート電極７ｇ9,７ｇ
10を跨いで配置されている。局所配線１７ａ, １７ｂ
は、前記実施の形態１で説明した局所配線１７と同じな
ので詳細な説明は省略する。また、駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 のソース用の半導体領域３７Ｎ2 は、接続
孔１４ｆ, ２０ｅ内のプラグ１６ｆ, ２１ｅを通じて基
準電圧用配線Ｖssに接続されている。基準電圧用配線Ｖ
ssは、例えば０Ｖ（ＧＮＤ）に設定される。

【０１４９】また、層間絶縁膜１２ｂ, １２ａ、キャッ
プ絶縁膜８および絶縁膜９には、ゲート電極７ｇ9 およ
び局所配線１７ｂに平面的に重なるような平面四角形状
の接続孔２０ｆが穿孔されている。この接続孔２０ｆの
底面からはゲート電極７ｇ9の上面が露出され、接続孔
２０ｆの底部側面からは局所配線１７ｂの上面および側
面の一部が露出されている。そして、接続孔２０ｆ内に
はプラグ２１ｆが設けられ、これを通じてゲート電極７
ｇ9 と局所電極１７ｂとが電気的に接続されている（図
６６参照）。

【０１５０】また、この接続孔２０ｇおよびその内部の
プラグ２１ｇは、この接続孔２０ｆおよびその内部のプ
ラグ２１ｆと同じ構造および機能を有している。すなわ
ち、接続孔２０ｇの底面からはゲート電極７ｇ10の上面
が露出され、接続孔２０ｇの底部側面からは局所配線１
７ａの上面および側面の一部が露出されており、ゲート
電極７ｇ10と局所配線１７ａとが接続孔２０ｇ内のプラ
グ２１ｇによって電気的に接続されている。

【０１５１】すなわち、本実施の形態７では、プラグ２
１ｆ, ２１ｇは、その上下層の配線層間を電気的に接続
する部材ではなく、プラグ２１ｆ, ２１ｇの下層の配線
間（ゲート電極７ｇ9,７ｇ10と局所配線１７ｂ, １７ａ
との間）を電気的に接続する部材となっている。このよ
うな構造とすると、局所配線１７ａ, １７ｂの平面形状
を比較的簡単な矩形状にできるので、そのパターンの設
計の容易性および転写精度を向上させることができ、か
つ、そのパターンの微細化することが可能となる。

【０１５２】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイ
ン用の半導体領域３７Ｎ3 は、接続孔１４ｇ, ２０ｈ内
のプラグ１６ｈ, ２１ｈを通じて第１層配線１９ｅに電
気的に接続され、さらに第２配線層のビット線ＢＬ1,Ｂ
Ｌ2 に電気的に接続されている。また、負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 のソース用の半導体領域３８Ｐ2 は、
プラグ１６ｉ, ２０ｉを通じて第１配線層の電源電圧用
配線Ｖccに電気的に接続されている。この電源電圧用配
線Ｖccは、例えば３Ｖ程度に設定される。

【０１５３】なお、プラグ１６ｆ, １６ｈ, １６ｉおよ
びプラグ２１ｅ〜２１ｉの構造および材料は、それぞれ
前記実施の形態１のプラグ１６ａおよびプラグ２１ａと
同じなのでその説明は省略する。また、層間絶縁膜１２
ａに穿孔する接続孔１４ｆ,１４ｇ等も前記実施の形態
１で説明したＳＡＣ技術により穿孔されている。また、
第１層配線１９ｅ、基準電圧用配線Ｖｓｓおよび電源電
圧用配線Ｖｃｃの構造および材料は、前記実施の形態１
の第１層配線１９ａと同じなので説明を省略する。本実
施の形態７では、ビット線ＢＬ１, ＢＬ2 が通常の配線
構造であるが、その構造および材料は前記実施の形態１
の第２層配線２２と同じなので説明を省略する。

【０１５４】このような本実施の形態７によれば、次の
効果を得ることが可能となる。

【０１５５】(1).ＳＲＡＭのメモリセルを構成する局所
配線１７ａ, １７ｂを埋め込み配線構造としたことによ
り、メモリセルの微細化が可能となる。

【０１５６】(2).ＳＲＡＭのメモリセルを構成する局所
配線１７ａ, １７ｂを埋め込み配線構造としたことによ
り、配線抵抗の低減が図れ、ＳＲＡＭの動作速度を向上
させることが可能となる。

【０１５７】(3).プラグ２１ｆ, ２１ｇを、その下層の
配線間（ゲート電極７ｇ9,７ｇ10と局所配線１７ｂ, １
７ａとの間）を電気的に接続する部材とすることによ
り、局所配線１７ａ, １７ｂの平面形状を比較的簡単な
矩形状にできるので、そのパターンの設計の容易性およ
び転写精度を向上させることができ、かつ、そのパター
ンを微細化することが可能となる。

【０１５８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１５９】例えば前記実施の形態１においては、第１
層目の層間絶縁膜にビット線用の接続孔および配線溝を
同工程で形成した場合について説明したが、これに限定
されるものではなく、その各々を別々のフォトレジスト
パターンをマスクに用いて形成しても良い。

【０１６０】すなわち、まず、その層間絶縁膜上にビッ
ト線用の配線溝を形成するための第１のフォトレジスト
パターンを形成した後、これをエッチングマスクとし
て、そこから露出する層間絶縁膜をエッチング除去して
ビット線用の配線溝を形成する。この配線溝の深さは層
間絶縁膜の途中位置でも良いし、その底面から下層のシ
リコン窒化膜からなる絶縁膜が露出していても良い。続
いて、キャパシタ用の接続孔およびビット線用の接続孔
を形成するための第２のフォトレジストパターンを層間
絶縁膜上に形成した後、これをエッチングマスクとし
て、そこから露出する層間絶縁膜をエッチング処理によ
って穿孔する。この時、シリコン酸化膜のエッチング速
度の方がシリコン窒化膜のそれよりも速い条件でエッチ
ング処理することで、下層のシリコン窒化膜からなる絶
縁膜がエッチストッパとして機能し半導体基板の主面は
露出しない。最後に、シリコン酸化膜とシリコン窒化膜
の選択性が同じになるようなエッチング条件で、上記第
２のフォトレジストパターンから露出するシリコン窒化
膜からなる絶縁膜を除去する。また、前記実施の形態５
においてもビット線用の配線溝および接続孔を別々のフ
ォトレジストパターンをマスクに用いて形成しても良
い。すなわち、まず、上記と同様に第１のフォトレジス
トパターンを用いて、上記と同様の深さのビット線用の
配線溝を形成する。続いて、ビット線用の接続孔を形成
するための第２のフォトレジストパターンを用いて、シ
リコン酸化膜とシリコン窒化膜の選択性が同じになるよ
うなエッチング条件で、上記第２のフォトレジストパタ
ーンから露出するシリコン窒化膜からなる絶縁膜を除去
する。

【０１６１】また、前記実施の形態１〜６のビット線の
形成工程に際して、ビット線の配線部と接続部とを別々
にパターニングしても良い。すなわち、ビット線の配線
部は、平面直線状の真っ直ぐなパターンとし、ビット線
の接続部はその配線部に重なる平面四角形状のパターン
として別々のフォトマスクで転写しても良い。これによ
り、１つのフォトマスクに形成される転写パターンが、
平面直線状だけまたは平面四角形状だけとなるので、そ
のパターンをフォトレジスト膜に制御性良く転写するこ
とができる。したがって、そのパターンの転写精度を向
上させることができ、そのパターンの微細化を推進でき
る。

【０１６２】また、前記実施の形態１〜６では、ＤＲＡ
Ｍの情報蓄積用のキャパシタの容量絶縁膜を通常の絶縁
膜とした場合について説明したが、これに限定されるも
のではなく、例えばその材料としてＰＺＴ等のような強
誘電体材料を用いることで強誘電体メモリを構成するよ
うにしても良い。

【０１６３】また、前記実施の形態１〜６では、ＤＲＡ
Ｍの情報蓄積用のキャパシタをクラウン型とした場合に
ついて説明したが、これに限定されるものではなく種々
変更可能であり、例えばフィン型としても良い。

【０１６４】また、前記実施の形態１〜７では、単体構
造の半導体基板を用いた場合について説明したが、これ
に限定されるものではなく、例えば通常の結晶成長で得
られた半導体基板の表面にエピタキシャル層を設けて成
る、いわゆるエピタキシャル基板を用いても良い。この
場合、特に限定されないが、エピタキシャル層の厚さ
は、１μｍ以下が好ましい。

【０１６５】また、前記実施の形態１〜７においては、
分離領域を溝型とした場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば選
択酸化法等で形成したフィールド絶縁膜による分離構造
としても良い。

【０１６６】また、前記実施の形態７では、メモリセル
の負荷をＭＩＳ・ＦＥＴで構成した場合について説明し
たが、これに限定されるものではなく、その負荷をポリ
シリコン膜で構成しても良い。

【０１６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
ＭまたはＳＲＡＭ技術に適用した場合について説明した
が、それに限定されるものではなく、例えばＤＲＡＭお
よび論理回路を同一半導体基板に設けている半導体集積
回路装置等に適用できる。

【０１６８】例えばＤＲＡＭおよび論理回路を同一半導
体基板に設けている半導体集積回路装置において、論理
回路のゲート電極がデュアルゲート構造の場合は、その
ＭＩＳ・ＦＥＴを次のように形成する。まず、半導体基
板の主面にフィールド絶縁膜を形成した後、ゲート絶縁
膜を形成しそれを介してゲート電極用のシリコン膜を堆
積する。続いて、ｎＭＩＳ形成領域にイオン注入法によ
り低エネルギー（シリコン膜にのみ注入されるエネルギ
ー）で不純物（ヒ素、アンチモン、リン或いはこれらの
組み合わせ）を注入する。同じマスクを用いて中エネル
ギーでしきい値制御用のチャネル注入を行う。さらに同
じマスクを用いて高エネルギーでＰウエル、Ｎ型埋込み
層の不純物注入を行う。同様にして別のマスクでＰＭＩ
Ｓ形成領域にイオン注入法により低エネルギー（シリコ
ン膜にのみ注入されるエネルギー）で不純物（ホウ素）
を注入する。同じマスクを用いて中エネルギーでしきい
値制御用のチャネル注入を行う。さらに同じマスクを用
いて高エネルギーでＮ型ウエル行う。一方、その論理回
路のゲート電極がポリサイドゲートの場合は、タングス
テンシリサイド等のシリサイド膜あるいはシリコン中の
導電型の異なる不純物のシリサイド膜を介した相互拡散
を防止するためにシリサイド膜とシリコン膜との間に窒
化タングステン膜を介在させた構造とする。また、メタ
ルゲートの場合には、前記実施の形態１〜６と同様にし
て形成する。これ以降は、前記実施の形態１〜６と同様
にして形成する。

【０１６９】また、ゲート電極がシリコン・ゲルマ（Ｓ
ｉ・Ｇｅ）膜の場合は、次のようにする。まず、上記の
ようにフィールド絶縁膜およびゲート絶縁膜を形成した
後、そのゲート絶縁膜上にゲート電極用のシリコン・ゲ
ルマ（ＳｉＧｅ）膜を堆積する。このシリコン・ゲルマ
膜はｎＭＩＳおよびｐＭＩＳの同時形成に最適な中間の
仕事関数を持っているのでデュアルゲート電極のような
ポリシリコン膜への不純物注入をする必要がない。続い
て、上述のデュアルゲート電極の場合と同じように、ｎ
ＭＩＳ形成領域およびｐＭＩＳ形成領域に不純物を注入
する。ここで、ゲート電極がポリサイドの場合には、タ
ングステンシリサイド等のシリサイド膜あるいはゲルマ
ニウムがシリサイド膜中に拡散を防止するためにシリサ
イド膜とポリシリコン膜との間に窒化タングステン膜を
介在させた構造とする。メタルゲートの場合は、前記実
施の形態１〜６と同じである。これ以降は、前記実施の
形態１〜６と同様にして形成する。なお、このような場
合においては、ウエル形成やしきい値制御用の不純物注
入を前記実施の形態１〜６と同様に行っても良い。これ
らの場合（ゲート電極がデュアルゲートの場合またはシ
リコン・ゲルマ膜の場合）は、フォトマスクの枚数を減
らすことができる。

【０１７０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１７１】(1).本発明によれば、ビット線の配線部と
接続部とを同一工程時に形成した導電性部材で埋め込み
形成することにより、その配線部と接続部との間の接触
抵抗を無くすことができるので、ビット線における寄生
抵抗を低減することが可能となる。この結果、ビット線
を有する半導体集積回路装置の低電圧動作や高速動作が
可能となる。

【０１７２】(2).本発明によれば、ビット線が絶縁膜に
形成された配線溝に埋め込まれた構成なので、ビット線
ＢＬによる段差が生じないので、これを被覆する絶縁膜
の上面にも段差が反映されず、その絶縁膜の上面を容易
に平坦化することが可能となる。この結果、下地段差に
起因する導体膜のエッチング残りやそれに起因する短絡
不良の発生を防止することが可能となる。

【０１７３】(3).ビット線を絶縁膜に掘られた配線溝に
埋め込むことで形成することにより、ビット線の微細化
を推進することができる。特に、幅広の配線溝を形成し
た後、さらにその側面に側壁絶縁膜を形成することによ
り、配線溝の線幅を微細化することができる。この結
果、ビット線と、情報蓄積用容量素子の蓄積ノードとの
距離を広げることが可能となる。

【０１７４】(4).本発明によれば、メモリの周辺回路を
構成する配線の配線溝を、ビット線の配線溝と同時に形
成し、かつ、その各々の配線溝を同じ導電性部材で埋め
込むことにより、半導体集積回路装置の製造工程数を低
減することが可能となる。

【０１７５】(5).本発明によれば、メモリセル領域のゲ
ート電極のパターンと、それ以外のトランジスタのゲー
ト電極のパターンとを、それぞれ別々の露光処理で転写
することにより、それぞれのゲート電極のパターン転写
に最適な露光処理で露光ができるので、それぞれのゲー
ト電極の加工精度を向上させることができ、その各々の
ゲート電極の微細化を推進することが可能となる。

【０１７６】(6).本発明によれば、層間絶縁膜に穿孔さ
れた接続孔内に第２の導電性部材を埋め込み、その接続
孔から露出する互いに離間した複数の第１の導電性部材
同士を電気的に接続することにより、その第１の導電性
部材の各々の平面形状を比較的簡単な形状とすることが
できるので、そのパターンの設計の容易性および転写精
度を向上させることができ、かつ、そのパターンを微細
化することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図２】図１の半導体集積回路装置の要部平面図であ
る。

【図３】図２のＡ1 −Ａ1 線の断面図である。

【図４】図２のＡ2 −Ａ2 線の断面図である。

【図５】図２のＢ1 −Ｂ1 線の断面図である。

【図６】図２のＢ2 −Ｂ2 線の断面図である。

【図７】図２のＢ3 −Ｂ3 線の断面図である。

【図８】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。

【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。

【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。

【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。

【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中における要部断面図である。

【図１４】図１の半導体集積回路装置の図１３に続く製
造工程中における要部断面図である。

【図１５】図１の半導体集積回路装置の図１４に続く製
造工程中における要部断面図である。

【図１６】図１の半導体集積回路装置の製造工程の変形
例を説明するための製造工程中における半導体集積回路
装置の要部断面図である。

【図１７】図１の半導体集積回路装置の図１６に続く製
造工程中における要部断面図である。

【図１８】図１の半導体集積回路装置の図１７に続く製
造工程中における要部断面図である。

【図１９】図１の半導体集積回路装置の図１５に続く製
造工程中における要部断面図である。

【図２０】図１の半導体集積回路装置の図１９に続く製
造工程中における要部断面図である。

【図２１】図１の半導体集積回路装置の図２０に続く製
造工程中における要部断面図である。

【図２２】図１の半導体集積回路装置の図２１に続く製
造工程中における要部断面図である。

【図２３】図１の半導体集積回路装置の図２２に続く製
造工程中における要部断面図である。

【図２４】図１の半導体集積回路装置の図２３に続く製
造工程中における要部断面図である。

【図２５】図１の半導体集積回路装置の図２４に続く製
造工程中における要部断面図である。

【図２６】図１の半導体集積回路装置の図２５に続く製
造工程中における要部断面図である。

【図２７】図１の半導体集積回路装置の図２６に続く製
造工程中における要部断面図である。

【図２８】図１の半導体集積回路装置の図２７に続く製
造工程中における要部断面図である。

【図２９】図１の半導体集積回路装置の図２８に続く製
造工程中における要部断面図である。

【図３０】図１の半導体集積回路装置の図２９に続く製
造工程中における要部断面図である。

【図３１】図１の半導体集積回路装置の図３０に続く製
造工程中における要部断面図である。

【図３２】図１の半導体集積回路装置の図３１に続く製
造工程中における要部断面図である。

【図３３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図３４】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３５】図３４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３６】図３５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３７】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図３８】図３７に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３９】図３８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４０】図３９に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４１】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４２】図４１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４３】図４２に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４４】図４３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４５】図４４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４６】図４５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４７】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図４８】図４７の半導体集積回路装置であって図２の
Ａ1 −Ａ1 線に対応する要部断面図である。

【図４９】図４７の半導体集積回路装置であって図２の
Ａ2 −Ａ2 線に対応する要部断面図である。

【図５０】図４７の半導体集積回路装置であって図２の
Ｂ1 −Ｂ1 線に対応する要部断面図である。

【図５１】図４７の半導体集積回路装置であって図２の
Ｂ2 −Ｂ2 線に対応する要部断面図である。

【図５２】図４７の半導体集積回路装置であって図２の
Ｂ3 −Ｂ3 線に対応する要部断面図である。

【図５３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図５４】図５３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図５５】図５４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図５６】図５５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図５７】図５６に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図５８】図５７に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図５９】図５８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図６０】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図６１】図６０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図６２】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図６３】図６２の半導体集積回路装置の製造工程中に
おける要部断面図である。

【図６４】図６３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図６５】本発明の他の実施の形態である半導体集積回
路装置の要部平面図である。

【図６６】図６５のＡ−Ａ線の断面図である。

【図６７】図６５のＢ−Ｂ線の断面図である。

【符号の説明】

１半導体基板２Ｎ1,２Ｎ2 埋込ｎウエル３Ｐ1,３Ｐ2 ｐウエル３Ｎｎウエル４分離部４ａ分離溝４ｂ分離膜５Ｎ1,５Ｎ2 半導体領域６ｉ1 ゲート絶縁膜６ｉ2 ゲート絶縁膜７ｇ, ７ｇ1 〜７ｇ10 ゲート電極８キャップ絶縁膜９絶縁膜１０Ｐ半導体領域１１Ｎ半導体領域１２ａ層間絶縁膜１３絶縁膜１４ａ〜１４ｇ接続孔１５ａ, １５ｂ配線溝１６ａ, １６ｃ, １６ｅ, １６ｆ, １６ｈ, １６ｉプ
ラグ１６ｂ1,１６ｄ1 接続部１６ｂ2,１６ｄ2 配線部１７, １７ａ, １７ｂ局所配線１８ａ下部電極１８ａ1 第１の導体膜１８ａ2 第２の導体膜１８ｂ容量絶縁膜１８ｃ上部電極１８ｃ1 導体膜１８ｃ2 第２の導体膜１９ａ〜１９ｄ第１層配線２０ａ〜２１ｉ接続孔２１ａ〜２１ｉプラグ２２第２層配線２３ａ, ２３ｂ接続孔２４ａ, ２４ｂプラグ２５表面保護膜２６パッド膜２７絶縁膜２８ａ〜２８ｋ, ２８ｍ, ２８ｎ, ２８ｐ〜２８ｕフ
ォトレジストパターン２９絶縁膜３０キャパシタ孔（容量素子孔）３１サイドウォール３２接続孔３３絶縁膜３４導体膜３５接続孔３６ＳＯＧ膜３７Ｎ1 〜３７Ｎ3 半導体領域３８Ｐ1,３８Ｐ2 半導体領域ＢＬビット線ＢＬ1,ＢＬ2 ビット線ＢＰボンディングパッドＱｓメモリセル選択ＭＩＳ・ＦＥＴＣキャパシタ（情報蓄積用容量素子）Ｑｐｐチャネル型のＭＩＳ・ＦＥＴＱｎｎチャネル型のＭＩＳ・ＦＥＴＬD,Ｌｓ1 〜Ｌｓ4 活性領域Ｖｓｓ基準電圧用配線Ｖｃｃ電源電圧用配線Ｍメモリセル領域Ｐ周辺回路領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者宿利章二東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内Ｆターム(参考） 5F033 AA02 AA04 AA12 AA17 AA29 AA64 AA65 BA04 BA12 BA15 BA24 BA25 BA33 CA04 CA07 CA09 DA03 DA16 DA35 EA25 EA27 EA28 EA29 5F083 AD10 AD24 AD48 AD49 BS27 BS46 GA02 JA05 JA06 JA35 JA39 JA40 JA53 JA56 JA58 KA05 KA15 KA16 KA20 MA02 MA04 MA06 MA17 MA20 PR01 PR03 PR06 PR23 PR29 PR34 PR37 PR39 PR40 PR43 PR45 PR46 PR53 PR55 PR56 ZA07

Claims

【特許請求の範囲】

【請求項１】メモリセル選択トランジスタと、これに
直列に接続された情報蓄積用容量素子とで構成される複
数のメモリセルを半導体基板に設けている半導体集積回
路装置の製造方法であって、（ａ）前記半導体基板に平
面孤立矩形状の第１領域を形成する工程、（ｂ）前記第
１領域に対し交差する方向に延びるワード線を半導体基
板上に形成する工程、（ｃ）前記第１領域に前記メモリ
セル選択トランジスタのソースおよびドレイン用の一対
の半導体領域を前記ワード線直下のチャネル領域を挟ん
で形成する工程、（ｄ）前記（ａ）〜（ｃ）工程により
形成されたメモリセル選択トランジスタを覆う第１の層
間絶縁膜を形成する工程、（ｅ）前記第１の層間絶縁膜
に、ビット線用の配線溝と、前記ビット線用の配線溝の
一部であって前記ビット線用の配線溝の延在方向に対し
て平面的に交差する方向に延び、前記メモリセル選択ト
ランジスタの一方の半導体領域に平面的に重なる領域
に、そのビット線用の配線溝に一体的につながり、か
つ、前記メモリセル選択トランジスタの一方の半導体領
域が露出されるビット線用の接続孔とを形成する工程、
（ｆ）前記ビット線用の配線溝およびビット線用の接続
孔に導電性部材を埋め込み、ビット線用の配線溝内にお
ける配線部と、ビット線用の接続孔内における接続部と
が一体的に成形されてなるビット線を形成する工程、
（ｇ）前記ビット線よりも上方に、前記メモリセル選択
トランジスタの他方の半導体領域と電気的に接続される
情報蓄積用容量素子を形成する工程を有することを特徴
とする半導体集積回路装置の製造方法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法において、前記第１の層間絶縁膜は、下地の段差を反映するように
被着された第１の絶縁膜上に、その第１の絶縁膜に対す
るエッチング選択比を相対的に高くできる材料からなる
第２の絶縁膜を被着してなり、前記ビット線用の配線溝およびビット線用の接続孔の形
成工程は、前記第１の絶縁膜と第２の絶縁膜とのエッチ
ング選択比を高くした状態でのエッチング処理工程を有
することを特徴とする半導体集積回路装置の製造方法。
【請求項３】請求項２記載の半導体集積回路装置の製
造方法において、前記ビット線用の配線溝およびビット線用の接続孔は、
同じマスク膜をエッチングマスクとして形成することを
特徴とする半導体集積回路装置の製造方法。
【請求項４】請求項３記載の半導体集積回路装置の製
造方法において、前記ビット線用の配線溝およびビット線用の接続孔を形
成する際に、同じマスク膜を用いて前記情報蓄積用容量
素子用の接続孔を形成することを特徴とする半導体集積
回路装置の製造方法。
【請求項５】請求項４記載の半導体集積回路装置の製
造方法において、前記ビット線用の配線溝、ビット線用の接続孔および情
報蓄積用容量素子用の接続孔を導電性部材で埋め込み、
前記ビット線と情報蓄積用容量素子用のプラグとを形成
することを特徴とする半導体集積回路装置の製造方法。
【請求項６】請求項５記載の半導体集積回路装置の製
造方法において、前記ビット線と情報蓄積用容量素子用のプラグとを形成
する際に、前記ビット線用の配線溝、ビット線用の接続孔および情
報蓄積用容量素子用の接続孔を形成した後、それらを埋
め込むように第１の層間絶縁膜上に導電性部材を被着す
る工程と、前記導電性部材が前記ビット線用の配線溝、
ビット線用の接続孔および情報蓄積用容量素子用の接続
孔内に残るように、前記導電性部材を化学機械研磨処理
によって削る工程とを有することを特徴とする半導体集
積回路装置の製造方法。
【請求項７】請求項５記載の半導体集積回路装置の製
造方法において、前記ビット線および情報蓄積用容量素子用のプラグの形
成工程後、前記第１の層間絶縁膜上全面に第３の絶縁膜
を被着する工程と、前記第３の絶縁膜上に、第３の絶縁膜に対するエッチン
グ選択比を相対的に高くできる材料からなる第４の絶縁
膜を被着する工程と、前記第４の絶縁膜に、前記第３の絶縁膜をエッチングス
トッパとして機能させて、第３の絶縁膜の上面が露出さ
れるような前記情報蓄積用容量素子形成用の容量素子孔
を形成する工程と、前記第４の絶縁膜上および容量素子孔の内面に、前記情
報蓄積容量素子の下部電極を形成するための第１の下部
電極用導電性部材を被着する工程と、前記第１の下部電極用導電性部材上に、下地の段差を反
映するように第５の絶縁膜を被着した後、これをエッチ
バックすることで前記容量素子孔内における第１の下部
電極用導電性部材の側面に第５の絶縁膜からなる側壁絶
縁膜を形成する工程と、前記側壁絶縁膜をエッチングマスクとして、そこから露
出する第１の下部電極用導電性部材をエッチング除去し
た後、側壁絶縁膜および残された第１の下部電極用導電
性部材をエッチングマスクとして、そこから露出する第
３の絶縁膜を除去して前記情報蓄積用容量素子のプラグ
の上面が露出する情報蓄積用容量素子の第２の接続孔を
形成する工程と、前記第３の絶縁膜をエッチングストッパとして機能させ
て、前記側壁絶縁膜および前記第４の絶縁膜をエッチン
グ除去した後、第３の絶縁膜上に前記第１の下部電極用
導電性部材を被覆するように第２の下部電極用導電性部
材を被着する工程と、前記第２の下部電極用導電性部材をエッチバックするこ
とにより前記情報蓄積用容量素子の第２の接続孔の側面
に形成された接続部を通じて前記情報蓄積用容量素子用
のプラグと電気的に接続される下部電極を形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。
【請求項８】請求項２記載の半導体集積回路装置の製
造方法において、前記ビット線用の配線溝およびビット線用の接続孔は、
それぞれ別々のマスク膜をエッチングマスクとして形成
することを特徴とする半導体集積回路装置の製造方法。
【請求項９】請求項８記載の半導体集積回路装置の製
造方法において、前記ビット線用の接続孔を形成する際に、同じマスク膜
を用いて前記情報蓄積用容量素子用の接続孔を形成する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】請求項２記載の半導体集積回路装置の
製造方法において、前記ビット線用の配線溝およびビット線用の接続孔を導
電性部材で埋め込み、前記ビット線を形成する工程と、前記ビット線形成工程後、前記第１の層間絶縁膜上全面
に第３の絶縁膜を被着する工程と、前記第３の絶縁膜上に、第３の絶縁膜に対するエッチン
グ選択比を相対的に高くできる材料からなる第４の絶縁
膜を被着する工程と、前記第４の絶縁膜上に、第４の絶縁膜に対するエッチン
グ選択比を相対的に高くできる材料からなるストッパ膜
を被着する工程と、前記第４の絶縁膜およびストッパ膜に、前記第３の絶縁
膜をエッチングストッパとして機能させて、第３の絶縁
膜の上面が露出されるような前記情報蓄積用容量素子形
成用の容量素子孔を形成する工程と、前記ストッパ膜上および容量素子孔の内面に、前記情報
蓄積容量素子の下部電極を形成するための第１の下部電
極用導電性部材を被着する工程と、前記第１の下部電極用導電性部材上に、下地の段差を反
映するように第５の絶縁膜を被着した後、これをエッチ
バックすることで前記容量素子孔内における第１の下部
電極用導電性部材の側面に第５の絶縁膜からなる側壁絶
縁膜を形成する工程と、前記側壁絶縁膜をエッチングマスクとして、そこから露
出する第１の下部電極用導電性部材をエッチング除去し
た後、側壁絶縁膜、残された第１の下部電極用導電性部
材およびストッパ膜をエッチングマスクとして、そこか
ら露出する第３の絶縁膜および第１の絶縁膜を除去して
前記メモリセル選択トランジスタの一方の半導体領域が
露出する情報蓄積用容量素子の接続孔を形成する工程
と、前記ストッパ膜上および容量素子孔内に前記第１の下部
電極用導電性部材を被覆し、前記情報蓄積用容量素子の
接続孔を埋め込むように第２の下部電極用導電性部材を
被着し、さらに、これをエッチバックすることにより前
記情報蓄積用容量素子用の接続孔を通じて前記メモリセ
ル選択トランジスタの一方の半導体領域と電気的に接続
される下部電極を形成する工程とを有することを特徴と
する半導体集積回路装置の製造方法。
【請求項１１】請求項１記載の半導体集積回路装置の
製造方法において、前記第１の層間絶縁膜は、下地の段差を反映するように
被着された第１の絶縁膜上に、その第１の絶縁膜に対す
るエッチング選択比を相対的に高くできる材料からなる
第２の絶縁膜を介して第２の絶縁膜に対するエッチング
選択比を相対的に高くできる材料からなる第３の絶縁膜
を被着してなり、前記ビット線用の配線溝およびビット線用の接続孔の形
成工程は、前記第１の絶縁膜と第２の絶縁膜とのエッチ
ング選択比を高くした状態でのエッチング処理工程を有
することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】請求項１１記載の半導体集積回路装置
の製造方法において、前記ビット線用の配線溝およびビット線用の接続孔は、
同じマスク膜をエッチングマスクとして形成することを
特徴とする半導体集積回路装置の製造方法。
【請求項１３】請求項１２記載の半導体集積回路装置
の製造方法において、前記ビット線用の配線溝およびビット線用の接続孔を形
成する際に、同じマスク膜を用いて前記情報蓄積用容量
素子用の接続孔を形成することを特徴とする半導体集積
回路装置の製造方法。
【請求項１４】請求項１３記載の半導体集積回路装置
の製造方法において、前記ビット線用の配線溝、ビット線用の接続孔および情
報蓄積用容量素子用の接続孔を導電性部材で埋め込み、
前記ビット線と情報蓄積用容量素子用のプラグとを形成
することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】請求項１４記載の半導体集積回路装置
の製造方法において、前記ビット線および情報蓄積用容量素子用のプラグを形
成する際に、前記ビット線用の配線溝、ビット線用の接続孔および情
報蓄積用容量素子用の接続孔を形成した後、それらを埋
め込むように第１の層間絶縁膜上に導電性部材を被着す
る工程と、前記導電性部材が前記ビット線用の配線溝、
ビット線用の接続孔および情報蓄積用容量素子用の接続
孔内に残るように、前記導電性部材を化学機械研磨処理
によって削る工程とを有することを特徴とする半導体集
積回路装置の製造方法。
【請求項１６】請求項１４記載の半導体集積回路装置
の製造方法において、前記ビット線および情報蓄積用容量素子用のプラグの形
成工程後、前記第３の絶縁膜上全面に、第３の絶縁膜に
対するエッチング選択比を相対的に高くできる材料から
なる第４の絶縁膜を被着する工程と、前記第４の絶縁膜に、前記第３の絶縁膜をエッチングス
トッパとして機能させて、第３の絶縁膜および前記情報
蓄積用容量素子のプラグの上面が露出されるような前記
情報蓄積用容量素子形成用の容量素子孔を形成する工程
と、前記第４の絶縁膜上および容量素子孔の内面に、前記情
報蓄積容量素子の下部電極を形成するための第１の下部
電極用導電性部材を被着する工程と、前記第１の下部電極用導電性部材上に、その第６の絶縁
膜を被着した後、それが容量素子孔内のみに残されるよ
うに除去した後、その残された第６の絶縁膜をエッチン
グマスクとして前記第４の絶縁膜上の第１の下部電極用
導電性部材を除去することにより下部電極を形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。
【請求項１７】請求項１６記載の半導体集積回路装置
の製造方法において、前記下部電極形成後、前記第３の絶縁膜をエッチングス
トッパとして、前記第４絶縁膜を除去した後、前記下部
電極の表面に容量絶縁膜を形成し、さらにその表面に上
部電極を形成して情報蓄積用容量素子を形成する工程を
有することを特徴とする半導体集積回路装置の製造方
法。
【請求項１８】請求項１６記載の半導体集積回路装置
の製造方法において、前記情報蓄積用容量素子形成用の容量素子孔を形成した
後、そこから露出する第３の絶縁膜をエッチング除去
し、前記情報蓄積用容量素子用のプラグの上部を露出さ
せ、その後、前記第４の絶縁膜上および容量素子孔の内
面に、前記情報蓄積容量素子の下部電極を形成するため
の第１の下部電極用導電性部材を被着する工程を有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】請求項１１記載の半導体集積回路装置
の製造方法において、前記ビット線用の配線溝およびビット線用の接続孔を導
電性部材で埋め込み、前記ビット線を形成する工程と、前記ビット線形成工程後、前記第３の絶縁膜上全面に、
第３の絶縁膜に対するエッチング選択比を相対的に高く
できる材料からなる第４の絶縁膜を被着する工程と、前記第４の絶縁膜上に、第４の絶縁膜に対するエッチン
グ選択比を相対的に高くできる材料からなるストッパ膜
を被着する工程と、前記第４の絶縁膜およびストッパ膜に、前記第３の絶縁
膜をエッチングストッパとして機能させて、第３の絶縁
膜の上面が露出されるような前記情報蓄積用容量素子形
成用の容量素子孔を形成する工程と、前記ストッパ膜上および容量素子孔の内面に、前記情報
蓄積容量素子の下部電極を形成するための第１の下部電
極用導電性部材を被着する工程と、前記第１の下部電極用導電性部材上に、下地の段差を反
映するように第５の絶縁膜を被着した後、これをエッチ
バックすることで前記容量素子孔内における第１の下部
電極用導電性部材の側面に第５の絶縁膜からなる側壁絶
縁膜を形成する工程と、前記側壁絶縁膜をエッチングマスクとして、そこから露
出する第１の下部電極用導電性部材をエッチング除去し
た後、側壁絶縁膜、残された第１の下部電極用導電性部
材およびストッパ膜をエッチングマスクとして、そこか
ら露出する第３の絶縁膜および第１の絶縁膜を除去して
前記メモリセル選択トランジスタの一方の半導体領域が
露出する情報蓄積用容量素子の接続孔を形成する工程
と、前記ストッパ膜上および容量素子孔内に前記第１の下部
電極用導電性部材を被覆し、前記情報蓄積用容量素子の
接続孔を埋め込むように第２の下部電極用導電性部材を
被着する工程と、前記第２の下部電極用導電性部材およびその下層のスト
ッパ膜をエッチバックすることにより、前記情報蓄積用
容量素子用の接続孔内に残された第２の下部電極用導電
性部材を通じて前記メモリセル選択トランジスタの一方
の半導体領域と電気的に接続される下部電極を形成する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。
【請求項２０】請求項１記載の半導体集積回路装置の
製造方法において、前記（ｅ）工程に際し、前記第１の層間絶縁膜において
メモリの周辺回路領域に、配線用溝と、前記配線用溝に
接続され、その周辺回路用の素子に電気的に接続される
配線用接続孔とを形成する工程前記（ｆ）工程に際して、前記配線用溝および配線用接
続孔に導電性部材を埋め込み、配線用溝内における配線
部と配線用接続孔内における接続部とが一体的に成形さ
れてなる配線を形成する工程を有することを特徴とする
半導体集積回路装置の製造方法。
【請求項２１】請求項１記載の半導体集積回路装置の
製造方法において、前記メモリセル選択トランジスタのゲート電極のパター
ンと、それ以外の他のトランジスタのゲート電極のパタ
ーンとを、それぞれ別々の露光処理によって転写する工
程を有することを特徴とする半導体集積回路装置の製造
方法。
【請求項２２】請求項１記載の半導体集積回路装置の
製造方法において、前記半導体基板上に形成された層間絶縁膜に、その下層
において、同層または異層に設けられ、かつ、互いに離
間する複数の第１の導電性部材が露出する接続孔を穿孔
する工程と、前記接続孔内に第２の導電性部材を埋め込み、前記互い
に離間する複数の第１の導電性部材同士を電気的に接続
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。
【請求項２３】請求項１記載の半導体集積回路装置の
製造方法において、前記第１の層間絶縁膜は、下地の段差を反映するように
被着された第１の絶縁膜と、前記第１の絶縁膜に対する
エッチング選択比を相対的に高くできる材料からなる第
２の絶縁膜と、前記第２の絶縁膜に対するエッチング選
択比を相対的に高くできる材料からなる第７の絶縁膜
と、前記前記第７の絶縁膜に対するエッチング選択比を
相対的に高くできる材料からなる第８の絶縁膜とを下層
から順に被着してなり、前記ビット線用の配線溝の形成工程は、その配線溝形成
用のマスク膜をエッチングマスクとして、前記第７の絶
縁膜と第８の絶縁膜とのエッチング選択比を高くした状
態でのエッチング処理を施す工程を有し、前記ビット線用の接続孔の形成工程は、その接続孔形成
用のマスク膜をエッチングマスクとして、前記第１の絶
縁膜と第２の絶縁膜とのエッチング選択比を高くした状
態でのエッチング処理を施す工程を有することを特徴と
する半導体集積回路装置の製造方法。
【請求項２４】メモリセル選択トランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
複数のメモリセルを半導体基板に設けている半導体集積
回路装置の製造方法であって、（ａ）前記半導体基板に
メモリセル選択トランジスタを形成する工程、（ｂ）前
記メモリセル選択トランジスタおよびそれ以外のトラン
ジスタを被覆する第１の層間絶縁膜を形成する工程、
（ｃ）前記第１の層間絶縁膜上にストッパ膜を被着する
工程、（ｄ）前記ストッパ膜および第１の層間絶縁膜に
前記メモリセル選択トランジスタの一方の半導体領域が
露出する情報蓄積用容量素子用の接続孔を形成した後、
その内部に導電性部材を埋め込み情報蓄積用容量素子用
のプラグを形成する工程、（ｅ）前記ストッパ膜上に、
ストッパ膜に対するエッチング選択比を高くできる材料
からなる容量素子形成用絶縁膜を被着する工程、（ｆ）
前記容量素子形成用絶縁膜に、前記ストッパ膜をエッチ
ングストッパとして、そのストッパ膜および前記情報蓄
積用容量素子のプラグの上面が露出するような前記情報
蓄積用容量素子形成用の容量素子孔を形成する工程、
（ｇ）前記容量素子形成用絶縁膜上および容量素子孔内
面に、前記情報蓄積容量素子の下部電極を形成するため
の第１の下部電極用導電性部材を被着する工程、（ｈ）
前記第１の下部電極用導電性部材上に、その下部電極形
成用絶縁膜を被着した後、それが容量素子孔内のみに残
されるように除去した後、その残された下部電極形成用
絶縁膜をエッチングマスクとして前記容量素子形成用絶
縁膜上の第１の下部電極用導電性部材を除去することに
より下部電極を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。
【請求項２５】請求項２４記載の半導体集積回路装置
の製造方法において、前記下部電極形成後、前記ストッパ膜をエッチングスト
ッパとして前記容量素子形成用絶縁膜を除去した後、前
記下部電極の表面に容量絶縁膜を形成し、さらにその表
面に上部電極を形成して情報蓄積用容量素子を形成する
工程を有することを特徴とする半導体集積回路装置の製
造方法。
【請求項２６】メモリセル選択トランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
複数のメモリセルを半導体基板に設けている半導体集積
回路装置の製造方法であって、（ａ）前記半導体基板に
メモリセル選択トランジスタを形成する工程、（ｂ）前
記メモリセル選択トランジスタおよびそれ以外のトラン
ジスタを被覆する第１の層間絶縁膜を形成する工程、
（ｃ）前記第１の層間絶縁膜上にストッパ膜を被着する
工程、（ｄ）前記ストッパ膜および第１の層間絶縁膜に
前記メモリセル選択トランジスタの一方の半導体領域が
露出する情報蓄積用容量素子用の接続孔を形成した後、
その内部に導電性部材を埋め込み情報蓄積用容量素子用
のプラグを形成する工程、（ｅ）前記ストッパ膜上に、
ストッパ膜に対するエッチング選択比を高くできる材料
からなる容量素子形成用絶縁膜を被着する工程、（ｆ）
前記容量素子形成用絶縁膜に、前記ストッパ膜をエッチ
ングストッパとして、そのストッパ膜および前記情報蓄
積用容量素子のプラグの上面が露出するような前記情報
蓄積用容量素子形成用の容量素子孔を形成する工程、
（ｇ）前記容量素子孔から露出するストッパ膜をエッチ
ング除去し、前記情報蓄積用容量素子用のプラグの上部
を露出させる工程、（ｈ）前記（ｇ）工程の後、前記容
量素子形成用絶縁膜上および容量素子孔内面に、前記情
報蓄積容量素子の下部電極を形成するための第１の下部
電極用導電性部材を被着する工程、（ｉ）前記第１の下
部電極用導電性部材上に、その下部電極形成用絶縁膜を
被着した後、それが容量素子孔内のみに残されるように
除去した後、その残された下部電極形成用絶縁膜をエッ
チングマスクとして前記容量素子形成用絶縁膜上の第１
の下部電極用導電性部材を除去することにより下部電極
を形成する工程とを有することを特徴とする半導体集積
回路装置の製造方法。
【請求項２７】メモリセル選択トランジスタと、これ
に直列に接続された筒型の情報蓄積用容量素子とで構成
される複数のメモリセルを半導体基板に設けている半導
体集積回路装置の製造方法であって、前記情報蓄積用容量素子の下部電極形成用の導電性部材
を形成した後、その側面に側壁膜を形成し、その側壁膜
をエッチングマスクとして前記下部電極形成用の導電性
部材の底部中央から下層に延びる接続孔を形成する工程
を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項２８】メモリセル選択トランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
複数のメモリセルを半導体基板に設けている半導体集積
回路装置の製造方法であって、（ａ）前記半導体基板に
メモリセル選択トランジスタを形成する工程、（ｂ）前
記メモリセル選択トランジスタおよびそれ以外のトラン
ジスタを被覆する第１の層間絶縁膜を形成する工程、
（ｃ）前記第１の層間絶縁膜上に第１のストッパ膜を被
着する工程、（ｄ）前記第１のストッパ膜上に、それに
対するエッチング選択比を高くできる材料からなる容量
素子形成用絶縁膜を被着する工程、（ｅ）前記容量素子
形成用絶縁膜上に第２のストッパ膜を被着する工程と、
（ｆ）前記容量素子形成用絶縁膜および第２のストッパ
膜に、前記第１のストッパ膜をエッチングストッパとし
て、その第１のストッパ膜の上面が露出するような前記
情報蓄積用容量素子形成用の容量素子孔を形成する工
程、（ｇ）前記第２のストッパ膜上および容量素子孔内
面に、前記情報蓄積容量素子の下部電極を形成するため
の第１の下部電極用導電性部材を被着する工程、（ｈ）
前記第１の下部電極用導電性部材上に、下地の段差を反
映するように絶縁膜を被着した後、これをエッチバック
することで前記容量素子孔内における第１の下部電極用
導電性部材の側面にその絶縁膜からなる側壁絶縁膜を形
成する工程、（ｉ）前記側壁絶縁膜をエッチングマスク
として、そこから露出する第１の下部電極用導電性部材
をエッチング除去した後、側壁絶縁膜、残された第１の
下部電極用導電性部材および第２のストッパ膜をエッチ
ングマスクとして、そこから露出する第１の層間絶縁膜
を除去して前記メモリセル選択トランジスタの一方の半
導体領域が露出する情報蓄積用容量素子の接続孔を形成
する工程、（ｊ）前記第２のストッパ膜上および容量素
子孔内に、前記第１の下部電極用導電性部材を被覆し、
かつ、前記情報蓄積用容量素子の接続孔を埋め込むよう
に第２の下部電極用導電性部材を被着する工程、（ｋ）
前記第２の下部電極用導電性部材およびその下層の第２
のストッパ膜をエッチバックすることにより、前記情報
蓄積用容量素子用の接続孔内に残された第２の下部電極
用導電性部材を通じて前記メモリセル選択トランジスタ
の一方の半導体領域と電気的に接続される下部電極を形
成する工程を有することを特徴とする半導体集積回路装
置の製造方法。
【請求項２９】メモリセル選択トランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
複数のメモリセルを半導体基板に設けている半導体集積
回路装置の製造方法であって、（ａ）前記半導体基板に
メモリセル選択トランジスタおよびそれ以外のトランジ
スタを形成する工程、（ｂ）前記メモリセル選択トラン
ジスタおよびそれ以外のトランジスタを被覆する第１の
層間絶縁膜を形成する工程、（ｃ）第１の層間絶縁膜に
前記メモリセル選択トランジスタの一方の半導体領域が
露出する情報蓄積用容量素子用の第１の接続孔を形成し
た後、その内部に導電性部材を埋め込み情報蓄積用容量
素子用のプラグを形成する工程、（ｄ）前記第１の層間
絶縁膜上に前記情報蓄積用容量素子用のプラグを覆うス
トッパ膜を被着する工程、（ｅ）前記ストッパ膜上に、
ストッパ膜に対するエッチング選択比を高くできる材料
からなる容量素子形成用絶縁膜を被着する工程、（ｆ）
前記容量素子形成用絶縁膜に、前記ストッパ膜をエッチ
ングストッパとして、そのストッパ膜の上面が露出する
ような前記情報蓄積用容量素子形成用の容量素子孔を形
成する工程、（ｇ）前記容量素子形成用絶縁膜上および
容量素子孔内面に、前記情報蓄積容量素子の下部電極を
形成するための第１の下部電極用導電性部材を被着する
工程、（ｈ）前記第１の下部電極用導電性部材上に、下
地の段差を反映するように絶縁膜を被着した後、これを
エッチバックすることで前記容量素子孔内における第１
の下部電極用導電性部材の側面にその絶縁膜からなる側
壁絶縁膜を形成する工程と、（ｉ）前記側壁絶縁膜をエ
ッチングマスクとして、そこから露出する第１の下部電
極用導電性部材をエッチング除去した後、側壁絶縁膜お
よび残された第１の下部電極用導電性部材をエッチング
マスクとして、そこから露出するストッパ膜を除去して
前記情報蓄積用容量素子のプラグの上面が露出する情報
蓄積用容量素子の第２の接続孔を形成する工程と、
（ｊ）前記ストッパ膜をエッチングストッパとして、前
記側壁絶縁膜および前記容量素子形成用絶縁膜をエッチ
ング除去した後、前記ストッパ膜上に前記第１の下部電
極用導電性部材を被覆するように第２の下部電極用導電
性部材を被着する工程と、（ｋ）前記第２の下部電極用
導電性部材をエッチバックすることにより前記情報蓄積
用容量素子の第２の接続孔の側面に形成された接続部を
通じて前記情報蓄積用容量素子用のプラグと電気的に接
続される下部電極を形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。
【請求項３０】メモリセル選択トランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
複数のメモリセルを半導体基板に設けている半導体集積
回路装置の製造方法であって、前記メモリセル選択トランジスタのゲート電極のパター
ンと、それ以外の他のトランジスタのゲート電極のパタ
ーンとを、それぞれ別々の露光処理によって転写する工
程を有することを特徴とする半導体集積回路装置の製造
方法。
【請求項３１】半導体基板上に形成された層間絶縁膜
に、その下層において、同層または異層に設けられ、か
つ、互いに離間する複数の第１の導電性部材が露出する
接続孔を穿孔する工程と、前記接続孔内に第２の導電性部材を埋め込み、前記互い
に離間する複数の第１の導電性部材同士を電気的に接続
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。
【請求項３２】メモリセル選択トランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
複数のメモリセルを半導体基板に設けている半導体集積
回路装置であって、（ａ）前記半導体基板に設けられた
平面孤立矩形状の第１領域と、（ｂ）前記半導体基板上
において前記第１領域に対し交差する方向に延びるワー
ド線と、（ｃ）前記第１領域において、前記ワード線直
下のチャネル領域を挟んで形成されたソースおよびドレ
イン用の一対の半導体領域を有する前記メモリセル選択
トランジスタと、（ｄ）前記メモリセル選択トランジス
タを覆う第１の層間絶縁膜と、（ｅ）前記第１の層間絶
縁膜に設けられたビット線用の配線溝と、（ｆ）前記第
１の層間絶縁膜において、前記ビット線用の配線溝の一
部であって前記ビット線用の配線溝の延在方向に対して
平面的に交差する方向に延び、前記メモリセル選択トラ
ンジスタの一方の半導体領域に平面的に重なる領域に設
けられ、そのビット線用の配線溝に一体的につながり、
かつ、前記メモリセル選択トランジスタの一方の半導体
領域が露出されるビット線用の接続孔と、（ｇ）前記ビ
ット線用の配線溝およびビット線用の接続孔に埋め込ま
れた導電性部材からなるビット線と、（ｈ）前記ビット
線よりも上方に設けられ、前記メモリセル選択トランジ
スタの他方の半導体領域と電気的に接続される情報蓄積
用容量素子とを有することを特徴とする半導体集積回路
装置。
【請求項３３】メモリセル選択トランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
複数のメモリセルを半導体基板に設けている半導体集積
回路装置であって、（ａ）前記半導体基板に設けられた
平面孤立矩形状の第１領域と、（ｂ）前記半導体基板上
において前記第１領域に対し交差する方向に延びるワー
ド線と、（ｃ）前記第１領域において、前記ワード線直
下のチャネル領域を挟んで形成されたソースおよびドレ
イン用の一対の半導体領域を有する前記メモリセル選択
トランジスタと、（ｄ）前記メモリセル選択トランジス
タを覆う第１の層間絶縁膜と、（ｅ）前記第１の層間絶
縁膜に設けられたビット線用の配線溝と、（ｆ）前記第
１の層間絶縁膜において、前記ビット線用の配線溝の一
部であって前記ビット線用の配線溝の延在方向に対して
平面的に交差する方向に延び、前記メモリセル選択トラ
ンジスタの一方の半導体領域に平面的に重なる領域に設
けられ、そのビット線用の配線溝に一体的につながり、
かつ、前記メモリセル選択トランジスタの一方の半導体
領域が露出されるビット線用の接続孔と、（ｇ）前記ビ
ット線用の配線溝およびビット線用の接続孔に埋め込ま
れた導電性部材からなるビット線と、（ｈ）前記ビット
線よりも上方に設けられ、前記メモリセル選択トランジ
スタの他方の半導体領域と電気的に接続される情報蓄積
用容量素子とを有し、前記ビット線用配線溝は、前記第１の層間絶縁膜の厚さ
方向の途中位置に設けられ、その上下の絶縁膜に対する
エッチング選択比を高くできる材料からなる絶縁膜を底
面とするように形成されたことを特徴とする半導体集積
回路装置。
【請求項３４】メモリセル選択トランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
複数のメモリセルを半導体基板に設けている半導体集積
回路装置であって、前記情報蓄積用容量素子の下部電極と、前記メモリセル
選択トランジスタの一方の半導体領域とは、その間に設
けたれた導電性部材を通じて電気的に接続される構造を
備え、前記導電性部材の上部が、前記下部電極の底部に
突き出していることを特徴とする半導体集積回路装置。
【請求項３５】半導体基板上に形成された互いに離間
する複数の第１の導電性部材と、その上層の層間絶縁膜
と、前記層間絶縁膜に形成され、前記互いに離間する複
数の第１の導電性部材が露出する接続孔と、前記接続孔内に埋め込まれ、前記互いに離間する複数の
第１の導電性部材同士を電気的に接続する第２の導電性
部材とを有することを特徴とする半導体集積回路装置。