JP2003051594A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JP2003051594A JP2003051594A JP2002157450A JP2002157450A JP2003051594A JP 2003051594 A JP2003051594 A JP 2003051594A JP 2002157450 A JP2002157450 A JP 2002157450A JP 2002157450 A JP2002157450 A JP 2002157450A JP 2003051594 A JP2003051594 A JP 2003051594A
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Abstract
(57)【要約】
【課題】 従来の耐圧80V用のトレンチ横型パワーＭＯ
ＳＦＥＴよりも簡素なプロセス工程で製造でき、かつ従
来の80Vよりも低い耐圧用の横型パワーＭＯＳＦＥＴよ
りもデバイスピッチが小さくて単位面積当たりのオン抵
抗が小さいこと。 【解決手段】 基板５０に浅く幅の狭いトレンチ５１を
小さいピッチで形成し、トレンチ５１の周囲にドリフト
領域となるｎ拡散領域６０を形成する。トレンチ５１の
内側には厚さが0.05μmの均一な厚さのゲート酸化膜５
９を形成し、その内側にゲートポリシリコン５２を形成
する。基板５０の表面領域にベース領域６２およびソー
ス領域となるｎ+拡散領域６１を形成すると共にトレン
チ５１の底部にドレイン領域となるｎ+拡散領域５８を
形成する。ゲートポリシリコン５２の内側に層間絶縁膜
６５を設け、その内側をドレイン領域に電気的に接続す
るポリシリコン６３で埋める。
ＳＦＥＴよりも簡素なプロセス工程で製造でき、かつ従
来の80Vよりも低い耐圧用の横型パワーＭＯＳＦＥＴよ
りもデバイスピッチが小さくて単位面積当たりのオン抵
抗が小さいこと。 【解決手段】 基板５０に浅く幅の狭いトレンチ５１を
小さいピッチで形成し、トレンチ５１の周囲にドリフト
領域となるｎ拡散領域６０を形成する。トレンチ５１の
内側には厚さが0.05μmの均一な厚さのゲート酸化膜５
９を形成し、その内側にゲートポリシリコン５２を形成
する。基板５０の表面領域にベース領域６２およびソー
ス領域となるｎ+拡散領域６１を形成すると共にトレン
チ５１の底部にドレイン領域となるｎ+拡散領域５８を
形成する。ゲートポリシリコン５２の内側に層間絶縁膜
６５を設け、その内側をドレイン領域に電気的に接続す
るポリシリコン６３で埋める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にスイッチング電源用ＩＣ、自
動車パワー系駆動用ＩＣ、フラットパネルディスプレー
駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用い
られる低オン抵抗のパワーＭＯＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）およびその製造方法に関する。
その製造方法に関し、特にスイッチング電源用ＩＣ、自
動車パワー系駆動用ＩＣ、フラットパネルディスプレー
駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用い
られる低オン抵抗のパワーＭＯＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）およびその製造方法に関する。
【０００２】
【従来の技術】近時、携帯機器の急速な普及や通信技術
の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパ
ワーＩＣの重要性が高まっている。横型パワーＭＯＳＦ
ＥＴを制御回路に集積したパワーＩＣでは、従来のパワ
ーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてな
る構成に対し、小型化、低消費電力化、高信頼性化およ
び低コスト化などが期待される。そこで、ＣＭＯＳ回路
よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同
一半導体基板上に集積するため、ＣＭＯＳプロセスをベ
ースにした高性能横型パワーＭＯＳＦＥＴの開発が活発
におこなわれている。
の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパ
ワーＩＣの重要性が高まっている。横型パワーＭＯＳＦ
ＥＴを制御回路に集積したパワーＩＣでは、従来のパワ
ーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてな
る構成に対し、小型化、低消費電力化、高信頼性化およ
び低コスト化などが期待される。そこで、ＣＭＯＳ回路
よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同
一半導体基板上に集積するため、ＣＭＯＳプロセスをベ
ースにした高性能横型パワーＭＯＳＦＥＴの開発が活発
におこなわれている。
【０００３】図４９は、従来の耐圧３０Ｖ用の横型パワ
ーＭＯＳＦＥＴの構成を示す縦断面図である。この横型
パワーＭＯＳＦＥＴ１１０１は、ｐ-基板１０上にｐ-ウ
ェル１１、ゲート酸化膜１２、ゲート電極１３、ソース
電極１４およびドレイン電極１５が形成され、かつｐ-
ウェル１１の表面に沿って横方向にｐ+拡散領域１６、
ｎ+拡散領域１７、ｎ-ドリフト領域１８およびｎ+拡散
領域１９が形成された構成となっている。
ーＭＯＳＦＥＴの構成を示す縦断面図である。この横型
パワーＭＯＳＦＥＴ１１０１は、ｐ-基板１０上にｐ-ウ
ェル１１、ゲート酸化膜１２、ゲート電極１３、ソース
電極１４およびドレイン電極１５が形成され、かつｐ-
ウェル１１の表面に沿って横方向にｐ+拡散領域１６、
ｎ+拡散領域１７、ｎ-ドリフト領域１８およびｎ+拡散
領域１９が形成された構成となっている。
【０００４】従来より、横型パワーＭＯＳＦＥＴについ
ては、多数の報告がなされている。たとえば、Ｖ．Ｐａ
ｒｔｈａｓａｒａｔｈｙらによる"Ａ ０．３５μｍ
ＣＭＯＳ ｂａｓｅｄ ｓｍａｒｔ ｐｏｗｅｒ ｔｅ
ｃｈｎｏｌｏｇｙ ｆｏｒ７Ｖ−５０Ｖ ａｐｐｌｉｃ
ａｔｉｏｎｓ"（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆＩＳＰ
ＳＤ ２０００）には、耐圧が４４Ｖで単位面積当たり
のオン抵抗が３０ｍΩ−ｍｍ2の横型パワーＭＯＳＦＥ
Ｔについて記載されている。このＭＯＳＦＥＴについ
て、０．３５μｍルールの場合に推定されるデバイスピ
ッチ（ソース中央からドレイン中央までの距離、図４９
においてｌ１＋ｌ２＋ｌ３＋ｌ４）はおおよそ３．６μ
ｍであるが、要求される耐圧が高くなるとドリフト領域
の寸法が大きくなるため、デバイスピッチはさらに大き
くなる。
ては、多数の報告がなされている。たとえば、Ｖ．Ｐａ
ｒｔｈａｓａｒａｔｈｙらによる"Ａ ０．３５μｍ
ＣＭＯＳ ｂａｓｅｄ ｓｍａｒｔ ｐｏｗｅｒ ｔｅ
ｃｈｎｏｌｏｇｙ ｆｏｒ７Ｖ−５０Ｖ ａｐｐｌｉｃ
ａｔｉｏｎｓ"（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆＩＳＰ
ＳＤ ２０００）には、耐圧が４４Ｖで単位面積当たり
のオン抵抗が３０ｍΩ−ｍｍ2の横型パワーＭＯＳＦＥ
Ｔについて記載されている。このＭＯＳＦＥＴについ
て、０．３５μｍルールの場合に推定されるデバイスピ
ッチ（ソース中央からドレイン中央までの距離、図４９
においてｌ１＋ｌ２＋ｌ３＋ｌ４）はおおよそ３．６μ
ｍであるが、要求される耐圧が高くなるとドリフト領域
の寸法が大きくなるため、デバイスピッチはさらに大き
くなる。
【０００５】また、チョッパー回路のような降圧回路に
用いられるハイサイドスイッチ用デバイスとして、つぎ
のような横型パワーＭＯＳＦＥＴが知られている。たと
えば、Ｔａｙｌｏｒ Ｅｆｌａｎｄらによる"Ａ Ｐｅ
ｒｆｏｒｍａｎｃｅ Ｃｏｍｐａｒｉｓｏｎ Ｂｅｔｗ
ｅｅｎ Ｎｅｗ Ｒｅｄｕｃｅｄ ＳｕｒｆａｃｅＤｒ
ａｉｎ "ＲＳＤ" ＬＤＭＯＳ ａｎｄ ＲＥＳＵＲＦ
ａｎｄ Ｃｏｎｖｅｎｔｉｏｎａｌ Ｐｌａｎａｒ
Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ Ｒａｔｅｄａｔ ２０
Ｖ"（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＰＳＤ １
９９７）には、耐圧が２４．４Ｖで単位面積当たりのオ
ン抵抗が３９ｍΩ−ｍｍ2の横型パワーＭＯＳＦＥＴに
ついて記載されている。この横型パワーＭＯＳＦＥＴの
縦断面構成を図５０に示す。
用いられるハイサイドスイッチ用デバイスとして、つぎ
のような横型パワーＭＯＳＦＥＴが知られている。たと
えば、Ｔａｙｌｏｒ Ｅｆｌａｎｄらによる"Ａ Ｐｅ
ｒｆｏｒｍａｎｃｅ Ｃｏｍｐａｒｉｓｏｎ Ｂｅｔｗ
ｅｅｎ Ｎｅｗ Ｒｅｄｕｃｅｄ ＳｕｒｆａｃｅＤｒ
ａｉｎ "ＲＳＤ" ＬＤＭＯＳ ａｎｄ ＲＥＳＵＲＦ
ａｎｄ Ｃｏｎｖｅｎｔｉｏｎａｌ Ｐｌａｎａｒ
Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ Ｒａｔｅｄａｔ ２０
Ｖ"（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＰＳＤ １
９９７）には、耐圧が２４．４Ｖで単位面積当たりのオ
ン抵抗が３９ｍΩ−ｍｍ2の横型パワーＭＯＳＦＥＴに
ついて記載されている。この横型パワーＭＯＳＦＥＴの
縦断面構成を図５０に示す。
【０００６】図５０に示す構成の横型パワーＭＯＳＦＥ
Ｔ１１０２では、ｐ型基板１上にｎウェル２が形成さ
れ、そのｎウェル２の中にｐウェル３が形成されてい
る。ｐウェル３の中には、ｎ+拡散領域４およびｐ+拡散
領域５が形成されている。これらｎ+拡散領域４および
ｐ+拡散領域５の表面上には、ソース電極１４が形成さ
れている。ｐウェル３の表面上には、ゲート酸化膜１２
を介してゲート電極１３が形成されている。ｎウェル２
の中で、ｐウェル３の外側にはｎ+拡散領域６が形成さ
れている。ｎ+拡散領域６の表面上には、ドレイン電極
１５が形成されている。
Ｔ１１０２では、ｐ型基板１上にｎウェル２が形成さ
れ、そのｎウェル２の中にｐウェル３が形成されてい
る。ｐウェル３の中には、ｎ+拡散領域４およびｐ+拡散
領域５が形成されている。これらｎ+拡散領域４および
ｐ+拡散領域５の表面上には、ソース電極１４が形成さ
れている。ｐウェル３の表面上には、ゲート酸化膜１２
を介してゲート電極１３が形成されている。ｎウェル２
の中で、ｐウェル３の外側にはｎ+拡散領域６が形成さ
れている。ｎ+拡散領域６の表面上には、ドレイン電極
１５が形成されている。
【０００７】図５１は、図５０に示す構成の横型パワー
ＭＯＳＦＥＴ１１０２をハイサイドスイッチとして用い
た場合の回路図である。横型パワーＭＯＳＦＥＴ１１０
２のゲート電極１３、ソース電極１４およびドレイン電
極１５は、それぞれゲート駆動回路７、負荷回路８およ
び電源電圧制御回路９に接続されている。また、横型パ
ワーＭＯＳＦＥＴ１１０２のｐ型基板１は接地されてい
る。図５１において、Ｖｇ、ＶｏおよびＶｃｃは、それ
ぞれゲート電圧、出力電圧および電源電圧であり、それ
ぞれ横型パワーＭＯＳＦＥＴ１１０２のゲート電極１
３、ソース電極１４およびドレイン電極１５の各電位に
相当する。たとえば、Ｖｃｃは３０Ｖであり、Ｖｇは０
〜３５Ｖである。
ＭＯＳＦＥＴ１１０２をハイサイドスイッチとして用い
た場合の回路図である。横型パワーＭＯＳＦＥＴ１１０
２のゲート電極１３、ソース電極１４およびドレイン電
極１５は、それぞれゲート駆動回路７、負荷回路８およ
び電源電圧制御回路９に接続されている。また、横型パ
ワーＭＯＳＦＥＴ１１０２のｐ型基板１は接地されてい
る。図５１において、Ｖｇ、ＶｏおよびＶｃｃは、それ
ぞれゲート電圧、出力電圧および電源電圧であり、それ
ぞれ横型パワーＭＯＳＦＥＴ１１０２のゲート電極１
３、ソース電極１４およびドレイン電極１５の各電位に
相当する。たとえば、Ｖｃｃは３０Ｖであり、Ｖｇは０
〜３５Ｖである。
【０００８】図５０に示す構成の横型パワーＭＯＳＦＥ
Ｔ１１０２において、ゲート電極１３に駆動電圧Ｖｇと
してたとえば３５Ｖが印加されると、ｐウェル３の表面
に電子が集まる。それによってｐウェル３の表面がｎ型
に反転し、ＭＯＳＦＥＴ１１０２がオン状態となる。こ
のとき、ソース電極１４はドレイン電極１５とほぼ同電
位の３０Ｖになる。また、ｎ+拡散領域６およびｎ+拡散
領域４と、ｐ型基板１との間には、ｎウェル２を介して
３０Ｖがかかる。空乏層は、ｐ型基板１とｎウェル２に
拡がり、ｐ型基板１側に大きく拡がる。
Ｔ１１０２において、ゲート電極１３に駆動電圧Ｖｇと
してたとえば３５Ｖが印加されると、ｐウェル３の表面
に電子が集まる。それによってｐウェル３の表面がｎ型
に反転し、ＭＯＳＦＥＴ１１０２がオン状態となる。こ
のとき、ソース電極１４はドレイン電極１５とほぼ同電
位の３０Ｖになる。また、ｎ+拡散領域６およびｎ+拡散
領域４と、ｐ型基板１との間には、ｎウェル２を介して
３０Ｖがかかる。空乏層は、ｐ型基板１とｎウェル２に
拡がり、ｐ型基板１側に大きく拡がる。
【０００９】ここで、オン状態のときにｐ型基板１とソ
ース電極１４とがパンチスルーしないためには、ｎウェ
ル２に拡がった空乏層がｐウェル３に及ばないように、
ｎウェル２の接合深さを深くする必要がある。また、ｐ
型基板１の表面領域において、ｐウェル３とｎウェル２
の距離を一定以上にする必要がある。
ース電極１４とがパンチスルーしないためには、ｎウェ
ル２に拡がった空乏層がｐウェル３に及ばないように、
ｎウェル２の接合深さを深くする必要がある。また、ｐ
型基板１の表面領域において、ｐウェル３とｎウェル２
の距離を一定以上にする必要がある。
【００１０】一方、ゲート電極１３に０Ｖが印加された
場合には、ｐウェル３の表面はｐ型のままで、横型パワ
ーＭＯＳＦＥＴ１１０２はオフ状態となる。このとき、
ソース電極１４の電位は０Ｖとなり、ドレイン電極１５
の電位は３０Ｖとなる。また、ｎ+拡散領域６と、ｎ+拡
散領域４およびｐ型基板１との間には、ｎウェル２を介
して３０Ｖがかかる。空乏層は、ｐ型基板１とｎウェル
２との間に拡がり、ｐ型基板１側に大きく拡がる。オフ
状態において、ドレイン電極１５とソース電極１４との
間の耐圧を得るためには、図５０においてｐ型基板１の
表面領域のｌ２＋ｌ３の距離を一定以上にする必要があ
る。たとえば、耐圧３０Ｖを得るためには、このｌ２＋
ｌ３の距離を２．６μｍにする必要がある。
場合には、ｐウェル３の表面はｐ型のままで、横型パワ
ーＭＯＳＦＥＴ１１０２はオフ状態となる。このとき、
ソース電極１４の電位は０Ｖとなり、ドレイン電極１５
の電位は３０Ｖとなる。また、ｎ+拡散領域６と、ｎ+拡
散領域４およびｐ型基板１との間には、ｎウェル２を介
して３０Ｖがかかる。空乏層は、ｐ型基板１とｎウェル
２との間に拡がり、ｐ型基板１側に大きく拡がる。オフ
状態において、ドレイン電極１５とソース電極１４との
間の耐圧を得るためには、図５０においてｐ型基板１の
表面領域のｌ２＋ｌ３の距離を一定以上にする必要があ
る。たとえば、耐圧３０Ｖを得るためには、このｌ２＋
ｌ３の距離を２．６μｍにする必要がある。
【００１１】図５０に示す構成のＭＯＳＦＥＴ１１０２
において、１μｍルールの場合に推定されるデバイスピ
ッチ（ソース中央からドレイン中央までの距離、図５０
においてｌ１＋ｌ２＋ｌ３＋ｌ４＋ｌ５）はおおよそ
４．６μｍである。しかし、要求される耐圧が高くなる
とドリフト領域ｌ２の寸法が大きくなるため、デバイス
ピッチはさらに大きくなる。
において、１μｍルールの場合に推定されるデバイスピ
ッチ（ソース中央からドレイン中央までの距離、図５０
においてｌ１＋ｌ２＋ｌ３＋ｌ４＋ｌ５）はおおよそ
４．６μｍである。しかし、要求される耐圧が高くなる
とドリフト領域ｌ２の寸法が大きくなるため、デバイス
ピッチはさらに大きくなる。
【００１２】上述したように、横型パワーＭＯＳＦＥＴ
では、耐圧を維持するための拡張ドレインが基板表面に
形成されるとともに、チャネルも基板表面に沿って形成
されるので、パンチスルー耐圧の制限から素子の微細化
には限界がある。また、ドリフト領域とチャネルが基板
表面に水平に形成されるため、素子の集積度を高めるこ
とができない。したがって、単位面積当たりのチャネル
幅を増加できず、単位面積当たりのオン抵抗の低減に限
界がある。
では、耐圧を維持するための拡張ドレインが基板表面に
形成されるとともに、チャネルも基板表面に沿って形成
されるので、パンチスルー耐圧の制限から素子の微細化
には限界がある。また、ドリフト領域とチャネルが基板
表面に水平に形成されるため、素子の集積度を高めるこ
とができない。したがって、単位面積当たりのチャネル
幅を増加できず、単位面積当たりのオン抵抗の低減に限
界がある。
【００１３】ところで、デバイスピッチを縮小して集積
度を高めるための技術として、トレンチ構造のＭＯＳＦ
ＥＴが知られている。本発明者は、トレンチ構造を適用
した横型パワーＭＯＳＦＥＴ（以下、トレンチ横型パワ
ーＭＯＳＦＥＴとする）について、"Ａ ｔｒｅｎｃｈ
ｌａｔｅｒａｌ ｐｏｗｅｒ ＭＯＳＦＥＴ ｕｓｉ
ｎｇ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｂｏ
ｔｔｏｍ ｃｏｎｔａｃｔ ｈｏｌｅｓ"（ＩＥＤＭ '
９７ Ｄｉｇｅｓｔ、３５９〜３６２頁、１９９７年）
の中で提案している。
度を高めるための技術として、トレンチ構造のＭＯＳＦ
ＥＴが知られている。本発明者は、トレンチ構造を適用
した横型パワーＭＯＳＦＥＴ（以下、トレンチ横型パワ
ーＭＯＳＦＥＴとする）について、"Ａ ｔｒｅｎｃｈ
ｌａｔｅｒａｌ ｐｏｗｅｒ ＭＯＳＦＥＴ ｕｓｉ
ｎｇ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｂｏ
ｔｔｏｍ ｃｏｎｔａｃｔ ｈｏｌｅｓ"（ＩＥＤＭ '
９７ Ｄｉｇｅｓｔ、３５９〜３６２頁、１９９７年）
の中で提案している。
【００１４】図５２〜図５４はこのトレンチ横型パワー
ＭＯＳＦＥＴの構造を示す図であり、図５２は平面図で
ある。図５３は、ＭＯＳＦＥＴとして電流を駆動する領
域（以下、活性領域とする）の構造を示し、図５２のＡ
−Ａにおける断面図である。図５４は、基板表面にゲー
トポリシリコンを引き出す領域（以下、ゲート領域とす
る）の構造を示し、図５２のＢ−Ｂにおける断面図であ
る。
ＭＯＳＦＥＴの構造を示す図であり、図５２は平面図で
ある。図５３は、ＭＯＳＦＥＴとして電流を駆動する領
域（以下、活性領域とする）の構造を示し、図５２のＡ
−Ａにおける断面図である。図５４は、基板表面にゲー
トポリシリコンを引き出す領域（以下、ゲート領域とす
る）の構造を示し、図５２のＢ−Ｂにおける断面図であ
る。
【００１５】このＭＯＳＦＥＴ１１０３は、ｐ-基板２
０に形成されたトレンチ２１の内周面に沿ってゲート酸
化膜２２が形成され、その内側にゲートポリシリコン２
３が形成され、さらにトレンチ２１の底およびトレンチ
２１の外周にそれぞれドレイン領域となるｎ+拡散領域
２９およびソース領域となるｎ+拡散領域２７が形成さ
れた構成となっている。ｎ+拡散領域２９（ドレイン領
域）は、トレンチ２１の下半部を包囲するｎ-拡散領域
２８（ｎ-ドレイン領域）により囲まれており、さらに
そのｎ-拡散領域２８はｐボディとなるｐ-拡散領域３１
により囲まれている。
０に形成されたトレンチ２１の内周面に沿ってゲート酸
化膜２２が形成され、その内側にゲートポリシリコン２
３が形成され、さらにトレンチ２１の底およびトレンチ
２１の外周にそれぞれドレイン領域となるｎ+拡散領域
２９およびソース領域となるｎ+拡散領域２７が形成さ
れた構成となっている。ｎ+拡散領域２９（ドレイン領
域）は、トレンチ２１の下半部を包囲するｎ-拡散領域
２８（ｎ-ドレイン領域）により囲まれており、さらに
そのｎ-拡散領域２８はｐボディとなるｐ-拡散領域３１
により囲まれている。
【００１６】ｎ+拡散領域２７（ソース領域）の外側に
はｐ+拡散領域３２が設けられており、下側にはｐベー
ス領域３３が形成されている。また、耐圧を確保するた
めの厚い酸化膜３４がトレンチ２１内の下半部に設けら
れている。図５２〜図５４において、符号２４はソース
電極であり、符号２５はドレイン電極であり、符号２６
は層間酸化膜であり、符号３５はゲート電極であり、符
号３６および符号３７はともにコンタクト部であり、符
号３８はｎ+拡散領域であり、符号３９および符号４０
はともに層間酸化膜である。このトレンチ横型パワーＭ
ＯＳＦＥＴ１１０３によれば、８０Ｖの耐圧で単位面積
当たりのオン抵抗は８０ｍΩ−ｍｍ2である。また、デ
バイスピッチは４μｍであり、これは従来の耐圧８０Ｖ
用の横型パワーＭＯＳＦＥＴのデバイスピッチの約半分
である。
はｐ+拡散領域３２が設けられており、下側にはｐベー
ス領域３３が形成されている。また、耐圧を確保するた
めの厚い酸化膜３４がトレンチ２１内の下半部に設けら
れている。図５２〜図５４において、符号２４はソース
電極であり、符号２５はドレイン電極であり、符号２６
は層間酸化膜であり、符号３５はゲート電極であり、符
号３６および符号３７はともにコンタクト部であり、符
号３８はｎ+拡散領域であり、符号３９および符号４０
はともに層間酸化膜である。このトレンチ横型パワーＭ
ＯＳＦＥＴ１１０３によれば、８０Ｖの耐圧で単位面積
当たりのオン抵抗は８０ｍΩ−ｍｍ2である。また、デ
バイスピッチは４μｍであり、これは従来の耐圧８０Ｖ
用の横型パワーＭＯＳＦＥＴのデバイスピッチの約半分
である。
【００１７】
【発明が解決しようとする課題】耐圧が８０Ｖよりも低
いたとえば３０Ｖの横型パワーＭＯＳＦＥＴにおいて
も、デバイスピッチを縮小するためにはトレンチ構造を
適用することが望ましい。しかしながら、図５２〜図５
４に示すトレンチ横型パワーＭＯＳＦＥＴ１１０３は８
０Ｖの耐圧に適した構造のものであるため、これをその
まま８０Ｖよりも低い耐圧用に適用するとつぎのような
不具合がある。すなわち、耐圧が８０Ｖよりも低いと耐
圧確保用の酸化膜３４の厚さは耐圧８０Ｖ用に比べて薄
くてもよい。
いたとえば３０Ｖの横型パワーＭＯＳＦＥＴにおいて
も、デバイスピッチを縮小するためにはトレンチ構造を
適用することが望ましい。しかしながら、図５２〜図５
４に示すトレンチ横型パワーＭＯＳＦＥＴ１１０３は８
０Ｖの耐圧に適した構造のものであるため、これをその
まま８０Ｖよりも低い耐圧用に適用するとつぎのような
不具合がある。すなわち、耐圧が８０Ｖよりも低いと耐
圧確保用の酸化膜３４の厚さは耐圧８０Ｖ用に比べて薄
くてもよい。
【００１８】つまり、この酸化膜３４の厚さを、８０Ｖ
よりも低い耐圧に対して必要十分な厚さにすれば、さら
に全体のサイズを小さくすることが可能となる。それに
もかかわらず、耐圧８０Ｖ用の構造を適用すると、耐圧
確保用の酸化膜３４の厚さを最適化した場合よりも素子
全体のサイズが大きくなってしまうため、素子周辺の配
線抵抗等が大きくなるなどの特性上の不具合が生じる。
よりも低い耐圧に対して必要十分な厚さにすれば、さら
に全体のサイズを小さくすることが可能となる。それに
もかかわらず、耐圧８０Ｖ用の構造を適用すると、耐圧
確保用の酸化膜３４の厚さを最適化した場合よりも素子
全体のサイズが大きくなってしまうため、素子周辺の配
線抵抗等が大きくなるなどの特性上の不具合が生じる。
【００１９】また、ゲート面積も耐圧確保用の酸化膜３
４の厚さを最適化した場合よりも大きくなり過ぎるた
め、寄生ゲート容量が大きくなり、駆動ロスが増えてし
まう。また、上述したトレンチ横型パワーＭＯＳＦＥＴ
１１０３を製造する際には、一旦浅いトレンチを掘り、
そのトレンチの側面を窒化膜で保護した後、さらに深く
トレンチを掘って熱酸化をおこない、耐圧確保用の厚い
酸化膜３４を形成するため、製造プロセスが複雑であ
り、歩留りの低下を招くおそれがある。
４の厚さを最適化した場合よりも大きくなり過ぎるた
め、寄生ゲート容量が大きくなり、駆動ロスが増えてし
まう。また、上述したトレンチ横型パワーＭＯＳＦＥＴ
１１０３を製造する際には、一旦浅いトレンチを掘り、
そのトレンチの側面を窒化膜で保護した後、さらに深く
トレンチを掘って熱酸化をおこない、耐圧確保用の厚い
酸化膜３４を形成するため、製造プロセスが複雑であ
り、歩留りの低下を招くおそれがある。
【００２０】本発明は、上記問題点に鑑みてなされたも
のであって、従来の耐圧８０Ｖ用のトレンチ横型パワー
ＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であ
り、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭ
ＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当
たりのオン抵抗が小さい８０Ｖよりも低い耐圧用に最適
化したトレンチ横型パワーＭＯＳＦＥＴよりなる半導体
装置、およびその製造方法を提供することを主たる目的
とする。
のであって、従来の耐圧８０Ｖ用のトレンチ横型パワー
ＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であ
り、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭ
ＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当
たりのオン抵抗が小さい８０Ｖよりも低い耐圧用に最適
化したトレンチ横型パワーＭＯＳＦＥＴよりなる半導体
装置、およびその製造方法を提供することを主たる目的
とする。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板に浅く幅の狭いトレンチを小
さいピッチで形成し、そのトレンチの周囲にドリフト領
域を形成した後、そのトレンチの内側にたとえば厚さが
０．０５μｍの均一な厚さのゲート絶縁膜を形成し、さ
らにその内側にゲートポリシリコンを形成し、基板の表
面領域にベース領域およびソース領域を形成するととも
に、トレンチの底部にドレイン領域を形成し、ゲートポ
リシリコンの内側に層間絶縁膜を設け、さらにその内側
をドレイン領域に電気的に接続するポリシリコンで埋め
ることを特徴とする。
め、本発明は、半導体基板に浅く幅の狭いトレンチを小
さいピッチで形成し、そのトレンチの周囲にドリフト領
域を形成した後、そのトレンチの内側にたとえば厚さが
０．０５μｍの均一な厚さのゲート絶縁膜を形成し、さ
らにその内側にゲートポリシリコンを形成し、基板の表
面領域にベース領域およびソース領域を形成するととも
に、トレンチの底部にドレイン領域を形成し、ゲートポ
リシリコンの内側に層間絶縁膜を設け、さらにその内側
をドレイン領域に電気的に接続するポリシリコンで埋め
ることを特徴とする。
【００２２】また、本発明は、半導体基板にドリフト領
域を形成し、その中にベース領域を形成し、ベース領域
を貫通してドリフト領域に達するトレンチを形成した
後、そのトレンチの内側にたとえば厚さが０．０５μｍ
の均一な厚さのゲート絶縁膜を形成し、さらにその内側
にゲートポリシリコンを形成し、ベース領域の表面にソ
ース領域を形成するとともに、トレンチの底部にドレイ
ン領域を形成し、ゲートポリシリコンの内側に層間絶縁
膜を設け、さらにその内側をドレイン領域に電気的に接
続するポリシリコンで埋めることを特徴とする。
域を形成し、その中にベース領域を形成し、ベース領域
を貫通してドリフト領域に達するトレンチを形成した
後、そのトレンチの内側にたとえば厚さが０．０５μｍ
の均一な厚さのゲート絶縁膜を形成し、さらにその内側
にゲートポリシリコンを形成し、ベース領域の表面にソ
ース領域を形成するとともに、トレンチの底部にドレイ
ン領域を形成し、ゲートポリシリコンの内側に層間絶縁
膜を設け、さらにその内側をドレイン領域に電気的に接
続するポリシリコンで埋めることを特徴とする。
【００２３】また、本発明は、半導体基板にベース領域
を形成し、その中にベース領域を貫通するトレンチを形
成し、ドリフト領域を形成した後、そのトレンチの内側
にたとえば厚さが０．０５μｍの均一な厚さのゲート絶
縁膜を形成し、さらにその内側にゲートポリシリコンを
形成し、ベース領域の表面にソース領域を形成するとと
もに、トレンチの底部にドレイン領域を形成し、ゲート
ポリシリコンの内側に層間絶縁膜を設け、さらにその内
側をドレイン領域に電気的に接続するポリシリコンで埋
めることを特徴とする。
を形成し、その中にベース領域を貫通するトレンチを形
成し、ドリフト領域を形成した後、そのトレンチの内側
にたとえば厚さが０．０５μｍの均一な厚さのゲート絶
縁膜を形成し、さらにその内側にゲートポリシリコンを
形成し、ベース領域の表面にソース領域を形成するとと
もに、トレンチの底部にドレイン領域を形成し、ゲート
ポリシリコンの内側に層間絶縁膜を設け、さらにその内
側をドレイン領域に電気的に接続するポリシリコンで埋
めることを特徴とする。
【００２４】また、本発明は、半導体基板にドリフト領
域を形成し、その中にトレンチを形成した後、そのトレ
ンチの内側にたとえば厚さが０．０５μｍの均一な厚さ
のゲート絶縁膜を形成し、さらにその内側にゲートポリ
シリコンを形成し、ベース領域およびその表面にソース
領域を形成するとともに、トレンチの底部にドレイン領
域を形成し、ゲートポリシリコンの内側に層間絶縁膜を
設け、さらにその内側をドレイン領域に電気的に接続す
るポリシリコンで埋めることを特徴とする。
域を形成し、その中にトレンチを形成した後、そのトレ
ンチの内側にたとえば厚さが０．０５μｍの均一な厚さ
のゲート絶縁膜を形成し、さらにその内側にゲートポリ
シリコンを形成し、ベース領域およびその表面にソース
領域を形成するとともに、トレンチの底部にドレイン領
域を形成し、ゲートポリシリコンの内側に層間絶縁膜を
設け、さらにその内側をドレイン領域に電気的に接続す
るポリシリコンで埋めることを特徴とする。
【００２５】これらの発明によれば、高耐圧化のために
距離をとる必要のあるチャネル領域がトレンチの側部に
沿って垂直方向に形成され、また、層間絶縁膜の厚さに
対応するトレンチ底面に形成されたドリフト領域が電界
緩和を担う。また、デバイスピッチに必要な領域がソー
スとドレインのコンタクト領域に限られる。また、ＭＯ
ＳＦＥＴがトレンチの側部に自己整合的に形成されるた
め、マスク合わせ精度が不要となる。また、従来の耐圧
８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴのように高
耐圧を確保するための厚い酸化膜が不要となる。また、
製造プロセスにおいてトレンチエッチングの回数が１回
で済む。
距離をとる必要のあるチャネル領域がトレンチの側部に
沿って垂直方向に形成され、また、層間絶縁膜の厚さに
対応するトレンチ底面に形成されたドリフト領域が電界
緩和を担う。また、デバイスピッチに必要な領域がソー
スとドレインのコンタクト領域に限られる。また、ＭＯ
ＳＦＥＴがトレンチの側部に自己整合的に形成されるた
め、マスク合わせ精度が不要となる。また、従来の耐圧
８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴのように高
耐圧を確保するための厚い酸化膜が不要となる。また、
製造プロセスにおいてトレンチエッチングの回数が１回
で済む。
【００２６】また、上述した各発明において、トレンチ
エッチング後に、熱酸化またはＣＶＤ法により酸化膜を
形成し、その酸化膜をケミカルドライエッチャまたはバ
ッファードフッ酸によりエッチングすることにより、ト
レンチ底部のコーナ部に酸化膜を残し、その後にゲート
絶縁膜を形成するようにしてもよい。このようにすれ
ば、トレンチ底部のコーナ部でゲート絶縁膜が薄くなる
のを防ぐことができる。
エッチング後に、熱酸化またはＣＶＤ法により酸化膜を
形成し、その酸化膜をケミカルドライエッチャまたはバ
ッファードフッ酸によりエッチングすることにより、ト
レンチ底部のコーナ部に酸化膜を残し、その後にゲート
絶縁膜を形成するようにしてもよい。このようにすれ
ば、トレンチ底部のコーナ部でゲート絶縁膜が薄くなる
のを防ぐことができる。
【００２７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。なお、以下にお
いては第１導電型をｐ型とし、第２導電型をｎ型として
説明するが、本発明はその逆の場合にも適用可能であ
る。
いて図面を参照しつつ詳細に説明する。なお、以下にお
いては第１導電型をｐ型とし、第２導電型をｎ型として
説明するが、本発明はその逆の場合にも適用可能であ
る。
【００２８】実施の形態１．図１は、本発明の実施の形
態１にかかるトレンチ横型パワーＭＯＳＦＥＴの要部を
示す平面図である。このトレンチ横型パワーＭＯＳＦＥ
Ｔ１は、図１に示すように、ｐ型基板５０にストライプ
状に複数のトレンチ５１を形成し、それらトレンチ５１
を横断するようにゲートポリシリコン５２を形成し、基
板表面にゲート電極５３、櫛歯状のソース電極５４およ
び櫛歯状のドレイン電極５５を形成した構成となってい
る。
態１にかかるトレンチ横型パワーＭＯＳＦＥＴの要部を
示す平面図である。このトレンチ横型パワーＭＯＳＦＥ
Ｔ１は、図１に示すように、ｐ型基板５０にストライプ
状に複数のトレンチ５１を形成し、それらトレンチ５１
を横断するようにゲートポリシリコン５２を形成し、基
板表面にゲート電極５３、櫛歯状のソース電極５４およ
び櫛歯状のドレイン電極５５を形成した構成となってい
る。
【００２９】ゲートポリシリコン５２はコンタクト部５
６を介してゲート電極５３に電気的に接続される。ドレ
イン電極５５は、図１において図示省略するが、コンタ
クト部５６を介してトレンチ５１内のポリシリコンに電
気的に接続される。そのポリシリコンはトレンチ５１の
底のドレイン領域となるｎ+拡散領域に電気的に接続さ
れる。また、ソース電極５４はコンタクト部５７を介し
てソース領域となるｎ +拡散領域に電気的に接続され
る。図１において、基板表面部分の、ｐ+拡散領域４１
とトレンチ５１を除く領域がｎ+拡散領域となる。ま
た、その下の部分では、トレンチ５１以外の領域はｐベ
ース領域である。
６を介してゲート電極５３に電気的に接続される。ドレ
イン電極５５は、図１において図示省略するが、コンタ
クト部５６を介してトレンチ５１内のポリシリコンに電
気的に接続される。そのポリシリコンはトレンチ５１の
底のドレイン領域となるｎ+拡散領域に電気的に接続さ
れる。また、ソース電極５４はコンタクト部５７を介し
てソース領域となるｎ +拡散領域に電気的に接続され
る。図１において、基板表面部分の、ｐ+拡散領域４１
とトレンチ５１を除く領域がｎ+拡散領域となる。ま
た、その下の部分では、トレンチ５１以外の領域はｐベ
ース領域である。
【００３０】つぎに、ＭＯＳＦＥＴとして電流を駆動す
る活性領域における断面構造について説明する。図２
は、図１のＣ−Ｃにおける縦断面図であり、活性領域に
おける構成を示している。ゲート絶縁膜となるゲート酸
化膜５９はトレンチ５１の側面に沿って均一な厚さで形
成されている。このゲート酸化膜５９はトレンチ５１の
底面も被覆している。第１の導電体であるゲートポリシ
リコン５２は、ゲート酸化膜５９の内側に沿ってトレン
チ５１の略上下にわたって形成されている。このゲート
ポリシリコン５２は、図３に関連して後述するゲート領
域まで延びている。
る活性領域における断面構造について説明する。図２
は、図１のＣ−Ｃにおける縦断面図であり、活性領域に
おける構成を示している。ゲート絶縁膜となるゲート酸
化膜５９はトレンチ５１の側面に沿って均一な厚さで形
成されている。このゲート酸化膜５９はトレンチ５１の
底面も被覆している。第１の導電体であるゲートポリシ
リコン５２は、ゲート酸化膜５９の内側に沿ってトレン
チ５１の略上下にわたって形成されている。このゲート
ポリシリコン５２は、図３に関連して後述するゲート領
域まで延びている。
【００３１】トレンチ５１の下半部の外側領域は、ｎ型
のドリフト領域となるｎ拡散領域６０である。そのｎ拡
散領域６０内において、トレンチ５１の底の中央部にド
レイン領域となるｎ+拡散領域５８が設けられている。
ｎ+拡散領域５８（ドレイン領域）は、トレンチ５１内
に設けられた第２の導電体であるポリシリコン６３を介
してドレイン電極５５に電気的に接続されている。この
ポリシリコン６３は、トレンチ５１内において層間絶縁
膜である層間酸化膜６５によりゲートポリシリコン５２
から絶縁されている。
のドリフト領域となるｎ拡散領域６０である。そのｎ拡
散領域６０内において、トレンチ５１の底の中央部にド
レイン領域となるｎ+拡散領域５８が設けられている。
ｎ+拡散領域５８（ドレイン領域）は、トレンチ５１内
に設けられた第２の導電体であるポリシリコン６３を介
してドレイン電極５５に電気的に接続されている。この
ポリシリコン６３は、トレンチ５１内において層間絶縁
膜である層間酸化膜６５によりゲートポリシリコン５２
から絶縁されている。
【００３２】また、トレンチ５１の上半部の外側領域は
ｐベース領域６２であり、そのｐベース領域６２上の基
板表面領域にソース領域となるｎ+拡散領域６１が形成
されている。ｎ+拡散領域６１（ソース領域）は、基板
表面に形成されたソース電極５４に電気的に接続されて
いる。図２において、符号６６は層間酸化膜（層間絶縁
膜）である。
ｐベース領域６２であり、そのｐベース領域６２上の基
板表面領域にソース領域となるｎ+拡散領域６１が形成
されている。ｎ+拡散領域６１（ソース領域）は、基板
表面に形成されたソース電極５４に電気的に接続されて
いる。図２において、符号６６は層間酸化膜（層間絶縁
膜）である。
【００３３】つぎに、基板表面にゲートポリシリコン５
２を引き出すゲート領域における断面構造について説明
する。図３は、図１のＤ−Ｄにおける縦断面図であり、
ゲート領域における構成を示している。トレンチ５１の
外側領域は前記ｎ拡散領域６０となっている。ゲート酸
化膜５９はトレンチ５１の側面および底面に沿って均一
な厚さで形成されている。また、ゲート酸化膜５９は基
板表面も被覆している。ゲートポリシリコン５２は、基
板表面およびトレンチ５１内面に沿ってゲート酸化膜５
９の表面上に形成されている。
２を引き出すゲート領域における断面構造について説明
する。図３は、図１のＤ−Ｄにおける縦断面図であり、
ゲート領域における構成を示している。トレンチ５１の
外側領域は前記ｎ拡散領域６０となっている。ゲート酸
化膜５９はトレンチ５１の側面および底面に沿って均一
な厚さで形成されている。また、ゲート酸化膜５９は基
板表面も被覆している。ゲートポリシリコン５２は、基
板表面およびトレンチ５１内面に沿ってゲート酸化膜５
９の表面上に形成されている。
【００３４】ゲートポリシリコン５２の表面上には、ゲ
ートポリシリコン５２に沿って層間酸化膜６７が積層さ
れている。トレンチ５１内の、その層間酸化膜６７に挟
まれた部分には前記層間酸化膜６５を介して前記ポリシ
リコン６３が設けられている。ポリシリコン６３および
層間酸化膜６７の上には前記層間酸化膜６６が積層され
ている。
ートポリシリコン５２に沿って層間酸化膜６７が積層さ
れている。トレンチ５１内の、その層間酸化膜６７に挟
まれた部分には前記層間酸化膜６５を介して前記ポリシ
リコン６３が設けられている。ポリシリコン６３および
層間酸化膜６７の上には前記層間酸化膜６６が積層され
ている。
【００３５】上述した構成のゲート領域および活性領域
が同一素子に存在する。ここで、特に限定しないが、各
部の寸法および不純物の表面濃度はつぎのとおりであ
る。たとえばトレンチ５１について、その深さは２μｍ
であり、その幅は３μｍである。トレンチ５１の間隔は
たとえば３μｍであり、この３μｍ幅のトレンチ５１間
の基板表面領域に前記ｐベース領域６２およびソース領
域となる前記ｎ+拡散領域６１が形成される。ｐベース
領域６２の拡散深さはたとえば１μｍであり、表面濃度
はたとえば１×１０18ｃｍ-3である。
が同一素子に存在する。ここで、特に限定しないが、各
部の寸法および不純物の表面濃度はつぎのとおりであ
る。たとえばトレンチ５１について、その深さは２μｍ
であり、その幅は３μｍである。トレンチ５１の間隔は
たとえば３μｍであり、この３μｍ幅のトレンチ５１間
の基板表面領域に前記ｐベース領域６２およびソース領
域となる前記ｎ+拡散領域６１が形成される。ｐベース
領域６２の拡散深さはたとえば１μｍであり、表面濃度
はたとえば１×１０18ｃｍ-3である。
【００３６】また、前記ｎ+拡散領域５８（ドレイン領
域）および前記ｎ+拡散領域６１（ソース領域）につい
て、それぞれたとえば拡散深さは０．２μｍであり、表
面濃度は１×１０20ｃｍ-3である。また、たとえば前記
ｎ拡散領域６０（ドリフト領域）の拡散深さは２μｍで
あり、表面濃度は２×１０16ｃｍ-3である。ゲート酸化
膜５９の厚さはたとえば０．０５μｍである。ゲートポ
リシリコン５２の厚さはたとえば０．３μｍである。
域）および前記ｎ+拡散領域６１（ソース領域）につい
て、それぞれたとえば拡散深さは０．２μｍであり、表
面濃度は１×１０20ｃｍ-3である。また、たとえば前記
ｎ拡散領域６０（ドリフト領域）の拡散深さは２μｍで
あり、表面濃度は２×１０16ｃｍ-3である。ゲート酸化
膜５９の厚さはたとえば０．０５μｍである。ゲートポ
リシリコン５２の厚さはたとえば０．３μｍである。
【００３７】つぎに、実施の形態１にかかるトレンチ横
型パワーＭＯＳＦＥＴ１の製造プロセスについて説明す
る。図４〜図１２はトレンチ横型パワーＭＯＳＦＥＴ１
の製造段階における要部を示す縦断面図であるが、これ
らの図においては１個のトレンチ５１についてのみ示
す。
型パワーＭＯＳＦＥＴ１の製造プロセスについて説明す
る。図４〜図１２はトレンチ横型パワーＭＯＳＦＥＴ１
の製造段階における要部を示す縦断面図であるが、これ
らの図においては１個のトレンチ５１についてのみ示
す。
【００３８】まず、たとえば比抵抗１２Ωｃｍのｐ型基
板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１
を成長させる。そのマスク酸化膜７１の一部を選択的に
除去してトレンチ形成部を開口させる。そのパターニン
グされたマスク酸化膜７１をマスクとしてＲＩＥ（反応
性イオンエッチング）により、たとえば開口幅３μｍの
トレンチ５１をたとえば３μｍ間隔で複数形成する。そ
して、斜めイオン注入により、基板５０の、トレンチ５
１の側面および底面の部分にドリフト領域となるｎ拡散
領域６０を形成する（図４）。
板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１
を成長させる。そのマスク酸化膜７１の一部を選択的に
除去してトレンチ形成部を開口させる。そのパターニン
グされたマスク酸化膜７１をマスクとしてＲＩＥ（反応
性イオンエッチング）により、たとえば開口幅３μｍの
トレンチ５１をたとえば３μｍ間隔で複数形成する。そ
して、斜めイオン注入により、基板５０の、トレンチ５
１の側面および底面の部分にドリフト領域となるｎ拡散
領域６０を形成する（図４）。
【００３９】マスク酸化膜７１を除去した後、犠牲酸化
によりトレンチ５１の側面を清浄化した後、トレンチ５
１の側面および底面にたとえば厚さ５０ｎｍのゲート酸
化膜５９を形成する。ゲート酸化膜５９は基板表面上に
延びる。しかる後、ゲート酸化膜５９上にたとえば厚さ
０．３μｍのポリシリコン７２を堆積する。さらに、ポ
リシリコン７２上にたとえば厚さ０．４μｍの層間酸化
膜６７を堆積する。
によりトレンチ５１の側面を清浄化した後、トレンチ５
１の側面および底面にたとえば厚さ５０ｎｍのゲート酸
化膜５９を形成する。ゲート酸化膜５９は基板表面上に
延びる。しかる後、ゲート酸化膜５９上にたとえば厚さ
０．３μｍのポリシリコン７２を堆積する。さらに、ポ
リシリコン７２上にたとえば厚さ０．４μｍの層間酸化
膜６７を堆積する。
【００４０】その後、フォトレジストを塗布し、露光、
現像によりゲート領域にのみ選択的にレジストマスク７
３を形成する。活性領域のレジストは除去される。この
レジストマスク７３を用いて層間酸化膜６７を選択的に
除去する。この工程により、活性領域では層間酸化膜６
７が除去されてポリシリコン７２が露出する（図５）。
一方、ゲート領域では層間酸化膜６７およびレジストマ
スク７３はそのまま残る（図６）。
現像によりゲート領域にのみ選択的にレジストマスク７
３を形成する。活性領域のレジストは除去される。この
レジストマスク７３を用いて層間酸化膜６７を選択的に
除去する。この工程により、活性領域では層間酸化膜６
７が除去されてポリシリコン７２が露出する（図５）。
一方、ゲート領域では層間酸化膜６７およびレジストマ
スク７３はそのまま残る（図６）。
【００４１】つづいて、残留したレジストマスク７３を
除去し、ポリシリコン７２を異方性エッチングによりエ
ッチバックする。この工程により、活性領域ではトレン
チ５１の側面を除いてポリシリコン７２が除去され、ト
レンチ５１の側面にのみポリシリコン７２が残る。この
残ったポリシリコン７２が活性領域におけるゲートポリ
シリコン５２となる。このエッチバック工程において
は、活性領域に残ったポリシリコン７２の上端がトレン
チ５１の表面、すなわち最初の基板表面よりも低くなる
ようにオーバーエッチングする。それによって、ポリシ
リコン７２の上端は、基板表面上のゲート酸化膜５９の
上面よりもｔｏｖだけ低くなる（ｔｏｖ：オーバーエッ
チ量）。
除去し、ポリシリコン７２を異方性エッチングによりエ
ッチバックする。この工程により、活性領域ではトレン
チ５１の側面を除いてポリシリコン７２が除去され、ト
レンチ５１の側面にのみポリシリコン７２が残る。この
残ったポリシリコン７２が活性領域におけるゲートポリ
シリコン５２となる。このエッチバック工程において
は、活性領域に残ったポリシリコン７２の上端がトレン
チ５１の表面、すなわち最初の基板表面よりも低くなる
ようにオーバーエッチングする。それによって、ポリシ
リコン７２の上端は、基板表面上のゲート酸化膜５９の
上面よりもｔｏｖだけ低くなる（ｔｏｖ：オーバーエッ
チ量）。
【００４２】つづいて、基板表面にイオン注入をおこな
った後、ドライブ熱処理をおこなう。それによって、活
性領域において、たとえば拡散深さ１μｍで表面濃度１
×１０18ｃｍ-3のｐベース領域６２と、たとえば拡散深
さ０．２μｍで表面濃度１×１０20ｃｍ-3のｎ+拡散領
域６１（ソース領域）が形成される（図７）。一方、ゲ
ート領域では層間酸化膜６７によりポリシリコン７２の
エッチングが阻止されるので、ポリシリコン７２はその
ままゲートポリシリコン５２として残る（図８）。
った後、ドライブ熱処理をおこなう。それによって、活
性領域において、たとえば拡散深さ１μｍで表面濃度１
×１０18ｃｍ-3のｐベース領域６２と、たとえば拡散深
さ０．２μｍで表面濃度１×１０20ｃｍ-3のｎ+拡散領
域６１（ソース領域）が形成される（図７）。一方、ゲ
ート領域では層間酸化膜６７によりポリシリコン７２の
エッチングが阻止されるので、ポリシリコン７２はその
ままゲートポリシリコン５２として残る（図８）。
【００４３】つづいて、４００℃前後の雰囲気でのＬＰ
ＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁膜
６５を積層する。このような成膜方法を用いることによ
って、トレンチ５１内における層間絶縁膜６５の成長速
度は、トレンチ５１の外、すなわち基板表面における層
間絶縁膜６５の成長速度の約５０％となる。したがっ
て、トレンチ５１の底面に堆積した層間絶縁膜６５の厚
さは、基板表面における層間絶縁膜６５よりも薄くなる
（図９（活性領域）、図１０（ゲート領域））。
ＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁膜
６５を積層する。このような成膜方法を用いることによ
って、トレンチ５１内における層間絶縁膜６５の成長速
度は、トレンチ５１の外、すなわち基板表面における層
間絶縁膜６５の成長速度の約５０％となる。したがっ
て、トレンチ５１の底面に堆積した層間絶縁膜６５の厚
さは、基板表面における層間絶縁膜６５よりも薄くなる
（図９（活性領域）、図１０（ゲート領域））。
【００４４】つづいて、層間絶縁膜６５のエッチバック
をおこない、トレンチ５１の底面部分の層間絶縁膜６５
を貫通するコンタクトホールを開口する。その際、トレ
ンチ５１の側面に沿って層間絶縁膜６５が残る。そし
て、活性領域のトレンチ５１の底部に、イオン注入によ
りドレイン領域となるｎ+拡散領域５８を形成する（図
１１（活性領域）、図１２（ゲート領域））。
をおこない、トレンチ５１の底面部分の層間絶縁膜６５
を貫通するコンタクトホールを開口する。その際、トレ
ンチ５１の側面に沿って層間絶縁膜６５が残る。そし
て、活性領域のトレンチ５１の底部に、イオン注入によ
りドレイン領域となるｎ+拡散領域５８を形成する（図
１１（活性領域）、図１２（ゲート領域））。
【００４５】つづいて、ポリシリコンを堆積し、それを
エッチバックしてトレンチ５１内をポリシリコン６３で
埋め、その上全面に層間絶縁膜６６を形成する。その層
間絶縁膜６６にコンタクトホールを開口し、メタルを堆
積してゲート電極５３、ソース電極５４およびドレイン
電極５５を形成する。以上のようにして、活性領域にお
いては図２に示す断面構造を有し、かつゲート領域にお
いては図３に示す断面構造を有するトレンチ横型パワー
ＭＯＳＦＥＴ１ができあがる。
エッチバックしてトレンチ５１内をポリシリコン６３で
埋め、その上全面に層間絶縁膜６６を形成する。その層
間絶縁膜６６にコンタクトホールを開口し、メタルを堆
積してゲート電極５３、ソース電極５４およびドレイン
電極５５を形成する。以上のようにして、活性領域にお
いては図２に示す断面構造を有し、かつゲート領域にお
いては図３に示す断面構造を有するトレンチ横型パワー
ＭＯＳＦＥＴ１ができあがる。
【００４６】上述した実施の形態１によれば、トレンチ
５１の側部にＭＯＳＦＥＴが自己整合的に形成されるた
め、マスク合わせ精度が不要となり、デバイスピッチを
小さくすることができる。また、上述した実施の形態１
によれば、高耐圧化のために距離をとる必要のあるチャ
ネル領域がトレンチ５１の側部に沿って垂直方向に形成
され、またｎ拡散領域６０（ドリフト領域）がトレンチ
５１の底面に層間酸化膜の厚さに対応して形成されるた
め、デバイスピッチを低減することができる。
５１の側部にＭＯＳＦＥＴが自己整合的に形成されるた
め、マスク合わせ精度が不要となり、デバイスピッチを
小さくすることができる。また、上述した実施の形態１
によれば、高耐圧化のために距離をとる必要のあるチャ
ネル領域がトレンチ５１の側部に沿って垂直方向に形成
され、またｎ拡散領域６０（ドリフト領域）がトレンチ
５１の底面に層間酸化膜の厚さに対応して形成されるた
め、デバイスピッチを低減することができる。
【００４７】たとえば、図１〜図３に示すトレンチ横型
パワーＭＯＳＦＥＴ１によれば、図５２〜図５４に示す
従来のトレンチ横型パワーＭＯＳＦＥＴ１１０３と比べ
て、デバイスピッチを５μｍから３μｍに低減でき、ま
たトレンチ深さを６μｍから２μｍにすることができ
る。また、上述した実施の形態１によれば、デバイスピ
ッチに必要な領域はソースとドレインのコンタクト領域
に限られるため、図４９に示す従来の８０Ｖよりも低い
耐圧用の横型パワーＭＯＳＦＥＴ１１０１と比べて、デ
バイスピッチの低減効果は、微細化が進むほど顕著とな
る。
パワーＭＯＳＦＥＴ１によれば、図５２〜図５４に示す
従来のトレンチ横型パワーＭＯＳＦＥＴ１１０３と比べ
て、デバイスピッチを５μｍから３μｍに低減でき、ま
たトレンチ深さを６μｍから２μｍにすることができ
る。また、上述した実施の形態１によれば、デバイスピ
ッチに必要な領域はソースとドレインのコンタクト領域
に限られるため、図４９に示す従来の８０Ｖよりも低い
耐圧用の横型パワーＭＯＳＦＥＴ１１０１と比べて、デ
バイスピッチの低減効果は、微細化が進むほど顕著とな
る。
【００４８】たとえば、従来の８０Ｖよりも低い耐圧用
の横型パワーＭＯＳＦＥＴ（図４９参照、これを従来例
１と称する）と実施の形態１のトレンチ横型パワーＭＯ
ＳＦＥＴ１とでデバイスピッチを比較すると、１μｍル
ールの場合には従来例１が５．６μｍであるのに対して
実施の形態１によれば３．０μｍである。また、０．６
μｍルールの場合には従来例１が４．４μｍであるのに
対して実施の形態１によれば１．８μｍである。さらに
は、０．３５μｍルールの場合には従来例１が３．６μ
ｍであるのに対して実施の形態１によれば１．０５μｍ
である。
の横型パワーＭＯＳＦＥＴ（図４９参照、これを従来例
１と称する）と実施の形態１のトレンチ横型パワーＭＯ
ＳＦＥＴ１とでデバイスピッチを比較すると、１μｍル
ールの場合には従来例１が５．６μｍであるのに対して
実施の形態１によれば３．０μｍである。また、０．６
μｍルールの場合には従来例１が４．４μｍであるのに
対して実施の形態１によれば１．８μｍである。さらに
は、０．３５μｍルールの場合には従来例１が３．６μ
ｍであるのに対して実施の形態１によれば１．０５μｍ
である。
【００４９】これらのいずれのルールにおいても、実施
の形態１にかかるＭＯＳＦＥＴは単位構造当たりの従来
例１とほぼ同等の電流駆動能力を有するため、単位面積
当たりのチャネル幅が増大する。それによって、実施の
形態１にかかるＭＯＳＦＥＴの単位面積当たりのオン抵
抗は、従来例１に対して１μｍルールの場合には５４
％、０．６μｍルールの場合には４１％、０．３５μｍ
ルールの場合には３０％にまで低減される。したがっ
て、実施の形態１にかかるＭＯＳＦＥＴによれば、耐圧
３０Ｖの場合、単位面積当たりのオン抵抗は、１μｍル
ールでは１５ｍΩ−ｍｍ2、０．６μｍルールでは１１
ｍΩ−ｍｍ2、０．３５μｍルールでは８ｍΩ−ｍｍ2と
なる。
の形態１にかかるＭＯＳＦＥＴは単位構造当たりの従来
例１とほぼ同等の電流駆動能力を有するため、単位面積
当たりのチャネル幅が増大する。それによって、実施の
形態１にかかるＭＯＳＦＥＴの単位面積当たりのオン抵
抗は、従来例１に対して１μｍルールの場合には５４
％、０．６μｍルールの場合には４１％、０．３５μｍ
ルールの場合には３０％にまで低減される。したがっ
て、実施の形態１にかかるＭＯＳＦＥＴによれば、耐圧
３０Ｖの場合、単位面積当たりのオン抵抗は、１μｍル
ールでは１５ｍΩ−ｍｍ2、０．６μｍルールでは１１
ｍΩ−ｍｍ2、０．３５μｍルールでは８ｍΩ−ｍｍ2と
なる。
【００５０】また、上述した実施の形態１によれば、従
来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴ
（図５２〜図５４参照）のように高耐圧を確保するため
の厚い酸化膜が不要となるので、この耐圧８０Ｖ用のト
レンチ横型パワーＭＯＳＦＥＴよりもゲート面積や素子
サイズが小さくなる。したがって、従来の耐圧８０Ｖ用
のトレンチ横型パワーＭＯＳＦＥＴを耐圧３０Ｖ用に適
用した場合に起こり得る配線抵抗等の増大や駆動ロスの
増大という特性上の劣化を回避することができる。
来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴ
（図５２〜図５４参照）のように高耐圧を確保するため
の厚い酸化膜が不要となるので、この耐圧８０Ｖ用のト
レンチ横型パワーＭＯＳＦＥＴよりもゲート面積や素子
サイズが小さくなる。したがって、従来の耐圧８０Ｖ用
のトレンチ横型パワーＭＯＳＦＥＴを耐圧３０Ｖ用に適
用した場合に起こり得る配線抵抗等の増大や駆動ロスの
増大という特性上の劣化を回避することができる。
【００５１】また、上述した実施の形態１によれば、製
造プロセスにおいてトレンチエッチングを１回だけおこ
なえばよいため、トレンチエッチングを２回おこなう従
来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよ
りも簡素なプロセス工程で製造可能であり、歩留りの低
下を防ぐことができる。
造プロセスにおいてトレンチエッチングを１回だけおこ
なえばよいため、トレンチエッチングを２回おこなう従
来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよ
りも簡素なプロセス工程で製造可能であり、歩留りの低
下を防ぐことができる。
【００５２】また、上述した実施の形態１によれば、ゲ
ートポリシリコン５２となるポリシリコン７２のオーバ
ーエッチ量ｔｏｖをたとえば０．５μｍ程度に設定する
ことによって、ゲートポリシリコン５２の上端とドレイ
ン電極５５との間の絶縁耐圧を向上させることができ
る。
ートポリシリコン５２となるポリシリコン７２のオーバ
ーエッチ量ｔｏｖをたとえば０．５μｍ程度に設定する
ことによって、ゲートポリシリコン５２の上端とドレイ
ン電極５５との間の絶縁耐圧を向上させることができ
る。
【００５３】実施の形態２．実施の形態２において、実
施の形態１と同様の構成については、実施の形態１と同
一の符号を付して説明を省略する。本発明の実施の形態
２にかかるトレンチ横型パワーＭＯＳＦＥＴの平面構成
は、概ね図１のとおりである。
施の形態１と同様の構成については、実施の形態１と同
一の符号を付して説明を省略する。本発明の実施の形態
２にかかるトレンチ横型パワーＭＯＳＦＥＴの平面構成
は、概ね図１のとおりである。
【００５４】ソース電極５４は、コンタクト部５７を介
してソース領域となるｎ+拡散領域と、導電領域となる
ｐ+拡散領域４１を介してｐベース領域に電気的に接続
されている。図１において、基板表面部分の、トレンチ
５１の外側領域はｎ+拡散領域であり、その外側領域は
ｐベース領域であり、さらにその外側領域はドリフト領
域となるｎウェル領域である。また、基板表面部分の、
ｎウェル領域の外側領域にもｐ+拡散領域４１が設けら
れている。平面構成において、その他の構成は実施の形
態１と同じである。
してソース領域となるｎ+拡散領域と、導電領域となる
ｐ+拡散領域４１を介してｐベース領域に電気的に接続
されている。図１において、基板表面部分の、トレンチ
５１の外側領域はｎ+拡散領域であり、その外側領域は
ｐベース領域であり、さらにその外側領域はドリフト領
域となるｎウェル領域である。また、基板表面部分の、
ｎウェル領域の外側領域にもｐ+拡散領域４１が設けら
れている。平面構成において、その他の構成は実施の形
態１と同じである。
【００５５】つぎに、ＭＯＳＦＥＴとして電流を駆動す
る活性領域における断面構造について説明する。図１３
は、図１のＣ−Ｃに相当する部分の縦断面図であり、活
性領域における構成を示している。トレンチ５１の上半
部の外側領域で、かつｎ拡散領域６０の内側領域はｐベ
ース領域６２である。このｐベース領域６２内の基板表
面領域で、トレンチ５１のすぐ外側領域は、ソース領域
となるｎ+拡散領域６１である。
る活性領域における断面構造について説明する。図１３
は、図１のＣ−Ｃに相当する部分の縦断面図であり、活
性領域における構成を示している。トレンチ５１の上半
部の外側領域で、かつｎ拡散領域６０の内側領域はｐベ
ース領域６２である。このｐベース領域６２内の基板表
面領域で、トレンチ５１のすぐ外側領域は、ソース領域
となるｎ+拡散領域６１である。
【００５６】ｎ拡散領域６０の内側で、ｎ+拡散領域６
１の外側領域はｐ+拡散領域４１である。ソース電極５
４は、ｎ+拡散領域６１に電気的に接続されているとと
もに、ｐ+拡散領域４１を介してｐベース領域６２にも
電気的に接続されている。また、ｐ型基板５０は、ｎ拡
散領域６０の外側領域に設けられたｐ+拡散領域４１を
介して、基板コンタクト４２に電気的に接続されてい
る。活性領域における断面構成において、その他の構成
は実施の形態１と同じである。
１の外側領域はｐ+拡散領域４１である。ソース電極５
４は、ｎ+拡散領域６１に電気的に接続されているとと
もに、ｐ+拡散領域４１を介してｐベース領域６２にも
電気的に接続されている。また、ｐ型基板５０は、ｎ拡
散領域６０の外側領域に設けられたｐ+拡散領域４１を
介して、基板コンタクト４２に電気的に接続されてい
る。活性領域における断面構成において、その他の構成
は実施の形態１と同じである。
【００５７】つぎに、基板表面にゲートポリシリコン５
２を引き出すゲート領域における断面構造について説明
する。図１４は、図１のＤ−Ｄに相当する部分の縦断面
図であり、ゲート領域における構成を示している。トレ
ンチ５１の上半部の外側領域で、かつｎ拡散領域６０の
内側領域はｐベース領域６２である。ゲート領域におけ
る断面構成において、その他の構成は実施の形態１と同
じである。
２を引き出すゲート領域における断面構造について説明
する。図１４は、図１のＤ−Ｄに相当する部分の縦断面
図であり、ゲート領域における構成を示している。トレ
ンチ５１の上半部の外側領域で、かつｎ拡散領域６０の
内側領域はｐベース領域６２である。ゲート領域におけ
る断面構成において、その他の構成は実施の形態１と同
じである。
【００５８】上述した構成のゲート領域および活性領域
が同一素子に存在する。ここで、特に限定しないが、各
部の寸法および不純物の表面濃度はつぎのとおりであ
る。たとえばトレンチ５１のピッチは４μｍであり、こ
の４μｍ幅のトレンチ５１間の基板表面領域に前記ｎ拡
散領域６０、前記ｐベース領域６２およびソース領域と
なる前記ｎ+拡散領域６１が形成される。また、たとえ
ば前記ｎ拡散領域６０（ドリフト領域）の拡散深さは４
μｍである。
が同一素子に存在する。ここで、特に限定しないが、各
部の寸法および不純物の表面濃度はつぎのとおりであ
る。たとえばトレンチ５１のピッチは４μｍであり、こ
の４μｍ幅のトレンチ５１間の基板表面領域に前記ｎ拡
散領域６０、前記ｐベース領域６２およびソース領域と
なる前記ｎ+拡散領域６１が形成される。また、たとえ
ば前記ｎ拡散領域６０（ドリフト領域）の拡散深さは４
μｍである。
【００５９】なお、トレンチ５１の深さおよび幅、ｐベ
ース領域６２の拡散深さおよび表面濃度、ｎ+拡散領域
５８（ドレイン領域）およびｎ+拡散領域６１（ソース
領域）のそれぞれの拡散深さおよび表面濃度、ｎ拡散領
域６０（ドリフト領域）の拡散深さおよび表面濃度、ゲ
ート酸化膜５９の厚さ、並びにゲートポリシリコン５２
の厚さは、たとえば実施の形態１と同じである。
ース領域６２の拡散深さおよび表面濃度、ｎ+拡散領域
５８（ドレイン領域）およびｎ+拡散領域６１（ソース
領域）のそれぞれの拡散深さおよび表面濃度、ｎ拡散領
域６０（ドリフト領域）の拡散深さおよび表面濃度、ゲ
ート酸化膜５９の厚さ、並びにゲートポリシリコン５２
の厚さは、たとえば実施の形態１と同じである。
【００６０】実施の形態２の横型パワーＭＯＳＦＥＴ１
０１をハイサイドスイッチとして用いた場合、横型パワ
ーＭＯＳＦＥＴ１０１のゲート電極５３、ソース電極５
４およびドレイン電極５５は、それぞれゲート駆動回
路、負荷回路および電源電圧制御回路に接続される（図
５１参照）。また、基板コンタクト４２は接地される。
たとえば、電源電圧Ｖｃｃは３０Ｖであり、ゲート電圧
Ｖｇは０〜３５Ｖである。
０１をハイサイドスイッチとして用いた場合、横型パワ
ーＭＯＳＦＥＴ１０１のゲート電極５３、ソース電極５
４およびドレイン電極５５は、それぞれゲート駆動回
路、負荷回路および電源電圧制御回路に接続される（図
５１参照）。また、基板コンタクト４２は接地される。
たとえば、電源電圧Ｖｃｃは３０Ｖであり、ゲート電圧
Ｖｇは０〜３５Ｖである。
【００６１】ゲート電極５３に駆動電圧Ｖｇとしてたと
えば３５Ｖが印加されると、ｐベース領域６２の表面に
電子が集まり、ｐベース領域６２の表面が反転してｎ型
になり、ＭＯＳＦＥＴ１０１がオン状態となる。このと
き、ソース電極５４はドレイン電極５５とほぼ同電位の
３０Ｖになる。また、ｎ+拡散領域５８およびｎ+拡散領
域６１と、ｐ型基板５０との間には、ｎ拡散領域６０を
介して３０Ｖがかかる。空乏層は、ｐ型基板５０とｎ拡
散領域６０に拡がり、ｐ型基板５０側に大きく拡がる。
えば３５Ｖが印加されると、ｐベース領域６２の表面に
電子が集まり、ｐベース領域６２の表面が反転してｎ型
になり、ＭＯＳＦＥＴ１０１がオン状態となる。このと
き、ソース電極５４はドレイン電極５５とほぼ同電位の
３０Ｖになる。また、ｎ+拡散領域５８およびｎ+拡散領
域６１と、ｐ型基板５０との間には、ｎ拡散領域６０を
介して３０Ｖがかかる。空乏層は、ｐ型基板５０とｎ拡
散領域６０に拡がり、ｐ型基板５０側に大きく拡がる。
【００６２】また、トレンチ側壁に沿ってｎ拡散領域６
０が設けられているため、オン状態においても、トレン
チ底面より高い位置にｐベース領域６２があり、ｎ拡散
領域６０に拡がった空乏層はｐベース領域６２に達しな
い。したがって、ｐ型基板５０とソース電極５４とがパ
ンチスルーすることはない。また、ｐ型基板５０の表面
領域において、ｐベース領域６２とｎ拡散領域６０の距
離を一定以上にすることによって、ｐ型基板５０とソー
ス電極５４とがパンチスルーすることはない。
０が設けられているため、オン状態においても、トレン
チ底面より高い位置にｐベース領域６２があり、ｎ拡散
領域６０に拡がった空乏層はｐベース領域６２に達しな
い。したがって、ｐ型基板５０とソース電極５４とがパ
ンチスルーすることはない。また、ｐ型基板５０の表面
領域において、ｐベース領域６２とｎ拡散領域６０の距
離を一定以上にすることによって、ｐ型基板５０とソー
ス電極５４とがパンチスルーすることはない。
【００６３】一方、ゲート電極５３に０Ｖが印加された
場合には、ｐベース領域６２の表面はｐ型のままで、横
型パワーＭＯＳＦＥＴ１０１はオフ状態となる。このと
き、ソース電極５４の電位は０Ｖとなり、ドレイン電極
５５の電位は３０Ｖとなる。また、ｎ+拡散領域５８
と、ｎ+拡散領域６１およびｐ型基板５０との間には、
ｎ拡散領域６０を介して３０Ｖがかかる。空乏層は、ド
レイン電極５５とｐ型基板５０との間では、ｎ+拡散領
域５８の下部においてｐ型基板５０とｎ拡散領域６０と
の間に拡がり、ｐ型基板５０側に大きく拡がる。
場合には、ｐベース領域６２の表面はｐ型のままで、横
型パワーＭＯＳＦＥＴ１０１はオフ状態となる。このと
き、ソース電極５４の電位は０Ｖとなり、ドレイン電極
５５の電位は３０Ｖとなる。また、ｎ+拡散領域５８
と、ｎ+拡散領域６１およびｐ型基板５０との間には、
ｎ拡散領域６０を介して３０Ｖがかかる。空乏層は、ド
レイン電極５５とｐ型基板５０との間では、ｎ+拡散領
域５８の下部においてｐ型基板５０とｎ拡散領域６０と
の間に拡がり、ｐ型基板５０側に大きく拡がる。
【００６４】また、空乏層は、ドレイン電極５５とソー
ス電極５４との間では、ｎ拡散領域６０とｐベース領域
６２に拡がり、ｎ拡散領域６０内のトレンチ５１の底面
および側壁に沿って大きく拡がる。このようにトレンチ
構造を採用したことによって、トレンチ５１の底面およ
び側壁に適当な距離が確保されるので、デバイスピッチ
を大きくすることなく、ドレイン電極５５とソース電極
５４との間の耐圧を高くすることができる。
ス電極５４との間では、ｎ拡散領域６０とｐベース領域
６２に拡がり、ｎ拡散領域６０内のトレンチ５１の底面
および側壁に沿って大きく拡がる。このようにトレンチ
構造を採用したことによって、トレンチ５１の底面およ
び側壁に適当な距離が確保されるので、デバイスピッチ
を大きくすることなく、ドレイン電極５５とソース電極
５４との間の耐圧を高くすることができる。
【００６５】つぎに、実施の形態２にかかるトレンチ横
型パワーＭＯＳＦＥＴ１０１の製造プロセスについて説
明する。図１５〜図２５は、トレンチ横型パワーＭＯＳ
ＦＥＴ１０１の製造段階における要部を示す縦断面図で
あるが、これらの図においては１個のトレンチ５１につ
いてのみ示す。
型パワーＭＯＳＦＥＴ１０１の製造プロセスについて説
明する。図１５〜図２５は、トレンチ横型パワーＭＯＳ
ＦＥＴ１０１の製造段階における要部を示す縦断面図で
あるが、これらの図においては１個のトレンチ５１につ
いてのみ示す。
【００６６】まず、たとえば比抵抗１２Ωｃｍのｐ型基
板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１
を成長させる。そのマスク酸化膜７１の一部を選択的に
除去して、ｎ拡散領域６０を形成する領域の基板表面を
開口させる。そして、イオン注入によりｎ拡散領域６０
を形成する。たとえば、ｎ拡散領域６０の拡散深さは４
μｍであり、表面濃度は１×１０17ｃｍ-3である。つづ
いて、イオン注入によりｐベース領域６２を形成する。
たとえば、ｐベース領域６２の拡散深さは１μｍであ
り、表面濃度は１×１０18ｃｍ-3である（図１５）。
板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１
を成長させる。そのマスク酸化膜７１の一部を選択的に
除去して、ｎ拡散領域６０を形成する領域の基板表面を
開口させる。そして、イオン注入によりｎ拡散領域６０
を形成する。たとえば、ｎ拡散領域６０の拡散深さは４
μｍであり、表面濃度は１×１０17ｃｍ-3である。つづ
いて、イオン注入によりｐベース領域６２を形成する。
たとえば、ｐベース領域６２の拡散深さは１μｍであ
り、表面濃度は１×１０18ｃｍ-3である（図１５）。
【００６７】ついで、基板表面に残るマスク酸化膜７１
をマスクとしてＲＩＥにより、たとえば開口幅が３μｍ
で、深さが２μｍのトレンチ５１を４μｍ間隔で複数形
成する。ここまでで、ｐ型基板５０の、トレンチ５１の
側面および底面の部分に、ドリフト領域となるｎ拡散領
域６０が形成され、また、トレンチ５１の側面および上
面の部分に、ｐベース領域６２が形成されたことになる
（図１６）。
をマスクとしてＲＩＥにより、たとえば開口幅が３μｍ
で、深さが２μｍのトレンチ５１を４μｍ間隔で複数形
成する。ここまでで、ｐ型基板５０の、トレンチ５１の
側面および底面の部分に、ドリフト領域となるｎ拡散領
域６０が形成され、また、トレンチ５１の側面および上
面の部分に、ｐベース領域６２が形成されたことになる
（図１６）。
【００６８】マスク酸化膜７１を除去した後、実施の形
態１と同様にして、ゲート酸化膜５９、ポリシリコン７
２および層間酸化膜６７を順次積層し、ゲート領域にの
み選択的にレジストマスク７３を形成し、これをマスク
として層間酸化膜６７を選択的に除去する。それによっ
て、活性領域ではポリシリコン７２が露出し（図１
７）。ゲート領域では層間酸化膜６７およびレジストマ
スク７３がそのまま残る（図１８）。
態１と同様にして、ゲート酸化膜５９、ポリシリコン７
２および層間酸化膜６７を順次積層し、ゲート領域にの
み選択的にレジストマスク７３を形成し、これをマスク
として層間酸化膜６７を選択的に除去する。それによっ
て、活性領域ではポリシリコン７２が露出し（図１
７）。ゲート領域では層間酸化膜６７およびレジストマ
スク７３がそのまま残る（図１８）。
【００６９】レジストマスク７３を除去した後、実施の
形態１と同様にして、ポリシリコン７２のエッチバック
をおこなう。それによって、ポリシリコン７２は、活性
領域において、その上端が基板表面上のゲート酸化膜５
９の上面よりもオーバーエッチ量ｔｏｖだけ低いゲート
ポリシリコン５２として残る（図１９）。オーバーエッ
チ量ｔｏｖは、たとえば０．５μｍ程度であるのが適当
であり、その場合には、ゲートポリシリコン５２の上端
とドレイン電極５５との間の絶縁耐圧が向上する。ゲー
ト領域では、層間酸化膜６７によりポリシリコン７２の
エッチングが阻止されるので、ポリシリコン７２はその
ままゲートポリシリコン５２として残る（図２０）。
形態１と同様にして、ポリシリコン７２のエッチバック
をおこなう。それによって、ポリシリコン７２は、活性
領域において、その上端が基板表面上のゲート酸化膜５
９の上面よりもオーバーエッチ量ｔｏｖだけ低いゲート
ポリシリコン５２として残る（図１９）。オーバーエッ
チ量ｔｏｖは、たとえば０．５μｍ程度であるのが適当
であり、その場合には、ゲートポリシリコン５２の上端
とドレイン電極５５との間の絶縁耐圧が向上する。ゲー
ト領域では、層間酸化膜６７によりポリシリコン７２の
エッチングが阻止されるので、ポリシリコン７２はその
ままゲートポリシリコン５２として残る（図２０）。
【００７０】つづいて、活性領域において、トレンチ５
１の外側で、かつｐベース領域６２内の一部を選択的に
除去したレジストマスクを形成し、イオン注入をおこな
った後、そのレジストマスクを除去する。ついで、ｎ拡
散領域６０の外側の一部を選択的に除去したレジストマ
スクを形成し、イオン注入をおこなった後、そのレジス
トマスクを除去する。しかる後、ドライブ熱処理をおこ
なう。それによって、活性領域において、たとえば拡散
深さ０．２μｍで表面濃度１×１０20ｃｍ-3のｎ+拡散
領域６１（ソース領域）と、たとえば拡散深さ０．２μ
ｍで表面濃度１×１０20ｃｍ-3のｐ+拡散領域４１が形
成される（図２１）。
１の外側で、かつｐベース領域６２内の一部を選択的に
除去したレジストマスクを形成し、イオン注入をおこな
った後、そのレジストマスクを除去する。ついで、ｎ拡
散領域６０の外側の一部を選択的に除去したレジストマ
スクを形成し、イオン注入をおこなった後、そのレジス
トマスクを除去する。しかる後、ドライブ熱処理をおこ
なう。それによって、活性領域において、たとえば拡散
深さ０．２μｍで表面濃度１×１０20ｃｍ-3のｎ+拡散
領域６１（ソース領域）と、たとえば拡散深さ０．２μ
ｍで表面濃度１×１０20ｃｍ-3のｐ+拡散領域４１が形
成される（図２１）。
【００７１】つづいて、実施の形態１と同様にして、Ｌ
ＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁
膜６５を積層する。層間絶縁膜６５は、トレンチ５１の
底面で薄く、基板表面において厚くなる（図２２（活性
領域）、図２３（ゲート領域））。そして、層間絶縁膜
６５のエッチバックにより、層間絶縁膜６５の、トレン
チ５１の底面部分にコンタクトホールを開口し、活性領
域のトレンチ５１の底部に、イオン注入によりドレイン
領域となるｎ+拡散領域５８を形成する（図２４（活性
領域）、図２５（ゲート領域））。
ＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁
膜６５を積層する。層間絶縁膜６５は、トレンチ５１の
底面で薄く、基板表面において厚くなる（図２２（活性
領域）、図２３（ゲート領域））。そして、層間絶縁膜
６５のエッチバックにより、層間絶縁膜６５の、トレン
チ５１の底面部分にコンタクトホールを開口し、活性領
域のトレンチ５１の底部に、イオン注入によりドレイン
領域となるｎ+拡散領域５８を形成する（図２４（活性
領域）、図２５（ゲート領域））。
【００７２】ここで、図２４および図２５には、基板表
面の層間絶縁膜６５が完全にエッチバックされた状態が
示されているが、層間絶縁膜６５の、積層時点での基板
表面上の膜厚とトレンチ５１の底面上の膜厚との差を利
用して、基板表面に層間絶縁膜６５が残るようにしても
よい。このようにすれば、基板表面に残った層間絶縁膜
６５をマスクとして、ｎ+拡散領域５８を形成すること
ができる。図２４に示すように基板表面に層間絶縁膜６
５が残らない場合には、基板表面を選択的に覆うレジス
トマスクを形成し、それをマスクとして用いてｎ+拡散
領域５８を形成することになる。
面の層間絶縁膜６５が完全にエッチバックされた状態が
示されているが、層間絶縁膜６５の、積層時点での基板
表面上の膜厚とトレンチ５１の底面上の膜厚との差を利
用して、基板表面に層間絶縁膜６５が残るようにしても
よい。このようにすれば、基板表面に残った層間絶縁膜
６５をマスクとして、ｎ+拡散領域５８を形成すること
ができる。図２４に示すように基板表面に層間絶縁膜６
５が残らない場合には、基板表面を選択的に覆うレジス
トマスクを形成し、それをマスクとして用いてｎ+拡散
領域５８を形成することになる。
【００７３】ｎ+拡散領域５８の形成後、実施の形態１
と同様にして、トレンチ５１内をポリシリコン６３で埋
め、層間絶縁膜６６を形成し、ゲート電極５３、ソース
電極５４およびドレイン電極５５を形成する。また、基
板コンタクト４２を形成する。以上のようにして、活性
領域においては図１３に示す断面構造を有し、かつゲー
ト領域においては図１４に示す断面構造を有するトレン
チ横型パワーＭＯＳＦＥＴ１０１ができあがる。
と同様にして、トレンチ５１内をポリシリコン６３で埋
め、層間絶縁膜６６を形成し、ゲート電極５３、ソース
電極５４およびドレイン電極５５を形成する。また、基
板コンタクト４２を形成する。以上のようにして、活性
領域においては図１３に示す断面構造を有し、かつゲー
ト領域においては図１４に示す断面構造を有するトレン
チ横型パワーＭＯＳＦＥＴ１０１ができあがる。
【００７４】上述した実施の形態２によれば、従来の耐
圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴ（図５２
〜図５４参照）に対して、実施の形態１と同様の効果が
得られるとともに、従来の横型パワーＭＯＳＦＥＴより
もデバイスピッチが小さくなるという効果が得られる。
たとえば、従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥ
Ｔ（図５０参照、これを従来例２と称する）と実施の形
態２のトレンチ横型パワーＭＯＳＦＥＴ１０１とでデバ
イスピッチを比較すると、１μｍルールの場合には従来
例２が４．６μｍであるのに対して実施の形態２によれ
ば３．５μｍである。また、０．６μｍルールの場合に
は従来例２が３．８μｍであるのに対して実施の形態２
によれば２．１μｍである。さらには、０．３５μｍル
ールの場合には従来例２が３．３μｍであるのに対して
実施の形態２によれば１．２μｍである。
圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴ（図５２
〜図５４参照）に対して、実施の形態１と同様の効果が
得られるとともに、従来の横型パワーＭＯＳＦＥＴより
もデバイスピッチが小さくなるという効果が得られる。
たとえば、従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥ
Ｔ（図５０参照、これを従来例２と称する）と実施の形
態２のトレンチ横型パワーＭＯＳＦＥＴ１０１とでデバ
イスピッチを比較すると、１μｍルールの場合には従来
例２が４．６μｍであるのに対して実施の形態２によれ
ば３．５μｍである。また、０．６μｍルールの場合に
は従来例２が３．８μｍであるのに対して実施の形態２
によれば２．１μｍである。さらには、０．３５μｍル
ールの場合には従来例２が３．３μｍであるのに対して
実施の形態２によれば１．２μｍである。
【００７５】これらのいずれのルールにおいても、実施
の形態２にかかるＭＯＳＦＥＴは単位構造当たりの従来
例２とほぼ同等の電流駆動能力を有するため、単位面積
当たりのチャネル幅が増大する。それによって、実施の
形態２にかかるＭＯＳＦＥＴの単位面積当たりのオン抵
抗は、従来例２に対して１μｍルールの場合には７６
％、０．６μｍルールの場合には５５％、０．３５μｍ
ルールの場合には３６％にまで低減される。したがっ
て、実施の形態２によれば、従来の横型パワーＭＯＳＦ
ＥＴよりも小型化、低消費電力化および低コスト化を図
ることができる。
の形態２にかかるＭＯＳＦＥＴは単位構造当たりの従来
例２とほぼ同等の電流駆動能力を有するため、単位面積
当たりのチャネル幅が増大する。それによって、実施の
形態２にかかるＭＯＳＦＥＴの単位面積当たりのオン抵
抗は、従来例２に対して１μｍルールの場合には７６
％、０．６μｍルールの場合には５５％、０．３５μｍ
ルールの場合には３６％にまで低減される。したがっ
て、実施の形態２によれば、従来の横型パワーＭＯＳＦ
ＥＴよりも小型化、低消費電力化および低コスト化を図
ることができる。
【００７６】なお、上述した実施の形態２においては、
ｎ拡散領域６０を形成するマスクと、ｐベース領域６２
を形成するマスクと、トレンチ５１を形成するマスクは
同一であるとしたが、各々のマスクを個別に形成しても
よい。この場合には、ｎ拡散領域６０の形成、ｐベース
領域６２の形成およびトレンチ５１の形成のそれぞれに
ついて最適なマスクを使用することができるため、デバ
イスの微細化、オン抵抗の低減および耐圧の向上など、
デバイスの最適化に有利である。
ｎ拡散領域６０を形成するマスクと、ｐベース領域６２
を形成するマスクと、トレンチ５１を形成するマスクは
同一であるとしたが、各々のマスクを個別に形成しても
よい。この場合には、ｎ拡散領域６０の形成、ｐベース
領域６２の形成およびトレンチ５１の形成のそれぞれに
ついて最適なマスクを使用することができるため、デバ
イスの微細化、オン抵抗の低減および耐圧の向上など、
デバイスの最適化に有利である。
【００７７】実施の形態３．実施の形態３は、図１３お
よび図１４に示すトレンチ横型パワーＭＯＳＦＥＴ１０
１の別の製造方法である。実施の形態２と異なる工程の
み説明する。図２６〜図２７は、トレンチ横型パワーＭ
ＯＳＦＥＴ１０１の製造段階における要部を示す縦断面
図であるが、これらの図においては１個のトレンチ５１
についてのみ示す。
よび図１４に示すトレンチ横型パワーＭＯＳＦＥＴ１０
１の別の製造方法である。実施の形態２と異なる工程の
み説明する。図２６〜図２７は、トレンチ横型パワーＭ
ＯＳＦＥＴ１０１の製造段階における要部を示す縦断面
図であるが、これらの図においては１個のトレンチ５１
についてのみ示す。
【００７８】まず、たとえば比抵抗１２Ωｃｍのｐ型基
板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１
を成長させる。そのマスク酸化膜７１の一部を選択的に
除去して、ｐベース領域６２を形成する領域の基板表面
を開口させる。そして、イオン注入によりｐベース領域
６２を形成する（図２６）。ついで、基板表面に残るマ
スク酸化膜７１をマスクとしてＲＩＥにより、たとえば
開口幅が３μｍで、深さが２μｍのトレンチ５１を４μ
ｍ間隔で複数形成する。
板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１
を成長させる。そのマスク酸化膜７１の一部を選択的に
除去して、ｐベース領域６２を形成する領域の基板表面
を開口させる。そして、イオン注入によりｐベース領域
６２を形成する（図２６）。ついで、基板表面に残るマ
スク酸化膜７１をマスクとしてＲＩＥにより、たとえば
開口幅が３μｍで、深さが２μｍのトレンチ５１を４μ
ｍ間隔で複数形成する。
【００７９】ついで、斜めイオン注入により、ｐ型基板
５０の、トレンチ５１の側面および底面の部分にドリフ
ト領域となるｎ拡散領域６０を形成する（図２７）。こ
れ以降は、実施の形態２と同様の工程を経て（図１７〜
図２５参照）、活性領域においては図１３に示す断面構
造を有し、かつゲート領域においては図１４に示す断面
構造を有するトレンチ横型パワーＭＯＳＦＥＴ１０１が
できあがる。
５０の、トレンチ５１の側面および底面の部分にドリフ
ト領域となるｎ拡散領域６０を形成する（図２７）。こ
れ以降は、実施の形態２と同様の工程を経て（図１７〜
図２５参照）、活性領域においては図１３に示す断面構
造を有し、かつゲート領域においては図１４に示す断面
構造を有するトレンチ横型パワーＭＯＳＦＥＴ１０１が
できあがる。
【００８０】上述した実施の形態３によれば、実施の形
態２に比べて、ｎ拡散領域６０の接合深さを深くするこ
とができるので、ドレイン電極５５とｐ型基板５０との
間の耐圧を高くすることができる。
態２に比べて、ｎ拡散領域６０の接合深さを深くするこ
とができるので、ドレイン電極５５とｐ型基板５０との
間の耐圧を高くすることができる。
【００８１】なお、上述した実施の形態３においては、
ｐベース領域６２を形成するマスクと、トレンチ５１を
形成するマスクと、ｎ拡散領域６０を形成するマスクは
同一であるとしたが、各々のマスクを個別に形成しても
よい。この場合には、ｐベース領域６２の形成、トレン
チ５１の形成およびｎ拡散領域６０の形成のそれぞれに
ついて最適なマスクを使用することができるため、デバ
イスの微細化、オン抵抗の低減および耐圧の向上など、
デバイスの最適化に有利である。
ｐベース領域６２を形成するマスクと、トレンチ５１を
形成するマスクと、ｎ拡散領域６０を形成するマスクは
同一であるとしたが、各々のマスクを個別に形成しても
よい。この場合には、ｐベース領域６２の形成、トレン
チ５１の形成およびｎ拡散領域６０の形成のそれぞれに
ついて最適なマスクを使用することができるため、デバ
イスの微細化、オン抵抗の低減および耐圧の向上など、
デバイスの最適化に有利である。
【００８２】実施の形態４．実施の形態４は、図１３に
示すトレンチ横型パワーＭＯＳＦＥＴ１０１のさらに別
の製造方法である。実施の形態４では、図２８に示すよ
うに、ゲート領域にｐベース領域６２がない断面構成と
なっている。したがって、実施の形態４では、実施の形
態２と区別するため、トレンチ横型パワーＭＯＳＦＥＴ
の符号を１０２とする。図２９〜図３６は、トレンチ横
型パワーＭＯＳＦＥＴ１０２の製造段階における要部を
示す縦断面図であるが、これらの図においては１個のト
レンチ５１についてのみ示す。
示すトレンチ横型パワーＭＯＳＦＥＴ１０１のさらに別
の製造方法である。実施の形態４では、図２８に示すよ
うに、ゲート領域にｐベース領域６２がない断面構成と
なっている。したがって、実施の形態４では、実施の形
態２と区別するため、トレンチ横型パワーＭＯＳＦＥＴ
の符号を１０２とする。図２９〜図３６は、トレンチ横
型パワーＭＯＳＦＥＴ１０２の製造段階における要部を
示す縦断面図であるが、これらの図においては１個のト
レンチ５１についてのみ示す。
【００８３】まず、たとえばｐ型基板５０の表面に、ｎ
拡散領域６０の形成パターンのマスク酸化膜７１を形成
し、イオン注入によりｎ拡散領域６０を形成する。つづ
いて、マスク酸化膜７１をマスクとしてＲＩＥにより、
トレンチ５１を複数形成する。ここまでで、ｐ型基板５
０の、トレンチ５１の側面および底面の部分に、ドリフ
ト領域となるｎ拡散領域６０が形成されたことになる
（図２９）。
拡散領域６０の形成パターンのマスク酸化膜７１を形成
し、イオン注入によりｎ拡散領域６０を形成する。つづ
いて、マスク酸化膜７１をマスクとしてＲＩＥにより、
トレンチ５１を複数形成する。ここまでで、ｐ型基板５
０の、トレンチ５１の側面および底面の部分に、ドリフ
ト領域となるｎ拡散領域６０が形成されたことになる
（図２９）。
【００８４】マスク酸化膜７１を除去した後、実施の形
態１と同様にして、ゲート酸化膜５９、ポリシリコン７
２および層間酸化膜６７を順次積層し、ゲート領域にの
み選択的にレジストマスク７３を形成し、これをマスク
として層間酸化膜６７を選択的に除去する。それによっ
て、活性領域ではポリシリコン７２が露出し（図３
０）。ゲート領域では層間酸化膜６７およびレジストマ
スク７３がそのまま残る（図３１）。
態１と同様にして、ゲート酸化膜５９、ポリシリコン７
２および層間酸化膜６７を順次積層し、ゲート領域にの
み選択的にレジストマスク７３を形成し、これをマスク
として層間酸化膜６７を選択的に除去する。それによっ
て、活性領域ではポリシリコン７２が露出し（図３
０）。ゲート領域では層間酸化膜６７およびレジストマ
スク７３がそのまま残る（図３１）。
【００８５】レジストマスク７３を除去した後、実施の
形態１と同様にして、ポリシリコン７２のエッチバック
をおこなう。活性領域では、オーバーエッチ量ｔｏｖだ
け基板表面上のゲート酸化膜５９の上面よりも低いゲー
トポリシリコン５２が形成される（図３２）。ゲート領
域では、ポリシリコン７２がそのままゲートポリシリコ
ン５２として残る（図３３）。
形態１と同様にして、ポリシリコン７２のエッチバック
をおこなう。活性領域では、オーバーエッチ量ｔｏｖだ
け基板表面上のゲート酸化膜５９の上面よりも低いゲー
トポリシリコン５２が形成される（図３２）。ゲート領
域では、ポリシリコン７２がそのままゲートポリシリコ
ン５２として残る（図３３）。
【００８６】つづいて、活性領域において、トレンチ５
１の外側で、かつｎ拡散領域６０内の一部を選択的に除
去したレジストマスクを形成し、イオン注入をおこなっ
た後、そのレジストマスクを除去する。これにより、ｐ
型基板５０の、トレンチ５１の側面および上面の部分
に、ｐベース領域６２が形成されたことになる（図３
４）。
１の外側で、かつｎ拡散領域６０内の一部を選択的に除
去したレジストマスクを形成し、イオン注入をおこなっ
た後、そのレジストマスクを除去する。これにより、ｐ
型基板５０の、トレンチ５１の側面および上面の部分
に、ｐベース領域６２が形成されたことになる（図３
４）。
【００８７】つづいて、ｎ拡散領域６０の外側の一部を
選択的に除去したレジストマスクを形成し、イオン注入
をおこなった後、そのレジストマスクを除去する。そし
て、ドライブ熱処理をおこなう。それによって、活性領
域において、ｎ+拡散領域６１（ソース領域）およびｐ+
拡散領域４１が形成され、実施の形態２の図２１に示す
構成と同様の構成となる。
選択的に除去したレジストマスクを形成し、イオン注入
をおこなった後、そのレジストマスクを除去する。そし
て、ドライブ熱処理をおこなう。それによって、活性領
域において、ｎ+拡散領域６１（ソース領域）およびｐ+
拡散領域４１が形成され、実施の形態２の図２１に示す
構成と同様の構成となる。
【００８８】つづいて、実施の形態１と同様にして、Ｌ
ＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により、トレン
チ５１の底面で薄く、かつ基板表面において厚い層間絶
縁膜６５を形成する（図２２（活性領域）、図３５（ゲ
ート領域））。そして、層間絶縁膜６５のエッチバック
により、層間絶縁膜６５の、トレンチ５１の底面部分に
コンタクトホールを開口し、活性領域のトレンチ５１の
底部に、イオン注入によりドレイン領域となるｎ+拡散
領域５８を形成する（図２４（活性領域）、図３６（ゲ
ート領域））。
ＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により、トレン
チ５１の底面で薄く、かつ基板表面において厚い層間絶
縁膜６５を形成する（図２２（活性領域）、図３５（ゲ
ート領域））。そして、層間絶縁膜６５のエッチバック
により、層間絶縁膜６５の、トレンチ５１の底面部分に
コンタクトホールを開口し、活性領域のトレンチ５１の
底部に、イオン注入によりドレイン領域となるｎ+拡散
領域５８を形成する（図２４（活性領域）、図３６（ゲ
ート領域））。
【００８９】つづいて、実施の形態１と同様にして、ト
レンチ５１内をポリシリコン６３で埋め、層間絶縁膜６
６を形成し、ゲート電極５３、ソース電極５４およびド
レイン電極５５を形成する。また、基板コンタクト４２
を形成する。以上のようにして、活性領域においては図
１３に示す断面構造を有し、かつゲート領域においては
図２８に示す断面構造を有するトレンチ横型パワーＭＯ
ＳＦＥＴ１０２ができあがる。
レンチ５１内をポリシリコン６３で埋め、層間絶縁膜６
６を形成し、ゲート電極５３、ソース電極５４およびド
レイン電極５５を形成する。また、基板コンタクト４２
を形成する。以上のようにして、活性領域においては図
１３に示す断面構造を有し、かつゲート領域においては
図２８に示す断面構造を有するトレンチ横型パワーＭＯ
ＳＦＥＴ１０２ができあがる。
【００９０】なお、上述した実施の形態４においては、
ｎ拡散領域６０を形成するマスクおよびトレンチ５１を
形成するマスクは同一であるとしたが、各々のマスクを
個別に形成してもよい。この場合には、ｎ拡散領域６０
の形成およびトレンチ５１の形成のそれぞれについて最
適なマスクを使用することができるため、デバイスの微
細化、オン抵抗の低減および耐圧の向上など、デバイス
の最適化に有利である。
ｎ拡散領域６０を形成するマスクおよびトレンチ５１を
形成するマスクは同一であるとしたが、各々のマスクを
個別に形成してもよい。この場合には、ｎ拡散領域６０
の形成およびトレンチ５１の形成のそれぞれについて最
適なマスクを使用することができるため、デバイスの微
細化、オン抵抗の低減および耐圧の向上など、デバイス
の最適化に有利である。
【００９１】実施の形態５．図３７は、本発明の実施の
形態５にかかるトレンチ横型パワーＭＯＳＦＥＴの活性
領域における断面構成を示す縦断面図である。図３７に
示すように、実施の形態５のトレンチ横型パワーＭＯＳ
ＦＥＴ１０３は、同一のｎ拡散領域６０内にたとえば２
個のトレンチ５１が形成された構成となっている。
形態５にかかるトレンチ横型パワーＭＯＳＦＥＴの活性
領域における断面構成を示す縦断面図である。図３７に
示すように、実施の形態５のトレンチ横型パワーＭＯＳ
ＦＥＴ１０３は、同一のｎ拡散領域６０内にたとえば２
個のトレンチ５１が形成された構成となっている。
【００９２】一方のトレンチ５１とこれと隣り合うトレ
ンチ５１との間の表面領域は、ソース領域となるｎ+拡
散領域６１とｐ+拡散領域４１により満たされている。
つまり、隣り合うトレンチ５１，５１の間では、ｎ拡散
領域６０は基板表面に達していない。そして、それらｎ
+拡散領域６１およびｐ+拡散領域４１と、ｎ拡散領域６
０との間にはｐベース領域６２が設けられている。ｎ拡
散領域６０は、これら２個のトレンチ群の外側で基板表
面に達している。したがって、実施の形態５によれば、
複数のトレンチを形成することによって、デバイスピッ
チをさらに小さくすることができる。同一のｎ拡散領域
６０内に３個以上のトレンチが形成されている場合も同
様である。
ンチ５１との間の表面領域は、ソース領域となるｎ+拡
散領域６１とｐ+拡散領域４１により満たされている。
つまり、隣り合うトレンチ５１，５１の間では、ｎ拡散
領域６０は基板表面に達していない。そして、それらｎ
+拡散領域６１およびｐ+拡散領域４１と、ｎ拡散領域６
０との間にはｐベース領域６２が設けられている。ｎ拡
散領域６０は、これら２個のトレンチ群の外側で基板表
面に達している。したがって、実施の形態５によれば、
複数のトレンチを形成することによって、デバイスピッ
チをさらに小さくすることができる。同一のｎ拡散領域
６０内に３個以上のトレンチが形成されている場合も同
様である。
【００９３】実施の形態６．図３８は、本発明の実施の
形態６にかかるトレンチ横型パワーＭＯＳＦＥＴの活性
領域における断面構成を示す縦断面図である。図３８に
示すように、実施の形態６のトレンチ横型パワーＭＯＳ
ＦＥＴ１０４は、同一のｎ拡散領域６０内にたとえば４
個のトレンチ５１が形成された構成となっている。
形態６にかかるトレンチ横型パワーＭＯＳＦＥＴの活性
領域における断面構成を示す縦断面図である。図３８に
示すように、実施の形態６のトレンチ横型パワーＭＯＳ
ＦＥＴ１０４は、同一のｎ拡散領域６０内にたとえば４
個のトレンチ５１が形成された構成となっている。
【００９４】ｎ拡散領域６０内において端に位置するト
レンチ５１の、隣り合うトレンチが存在しない側の外側
領域（図３８において、左端のトレンチの左側と右端の
トレンチの右側の各領域）には、ｐベース領域６２、ｎ
+拡散領域６１およびソース電極５４が形成されていな
い。この場合、端のトレンチ５１の片側半分はＭＯＳＦ
ＥＴを構成しないが、素子分離の役割を果たしている。
レンチ５１の、隣り合うトレンチが存在しない側の外側
領域（図３８において、左端のトレンチの左側と右端の
トレンチの右側の各領域）には、ｐベース領域６２、ｎ
+拡散領域６１およびソース電極５４が形成されていな
い。この場合、端のトレンチ５１の片側半分はＭＯＳＦ
ＥＴを構成しないが、素子分離の役割を果たしている。
【００９５】従来の横型パワーＭＯＳＦＥＴでは、オン
状態のときに接地電位のｐ型基板と電源電圧のソース電
極とがパンチスルーしないようにするため、ドリフト領
域に拡がった空乏層がｐベース領域に及ばないようにｐ
型基板の表面領域においてｐベース領域とドリフト領域
の距離を一定以上にする必要があったが、実施の形態６
によれば、トレンチ５１の底面および側壁に必要な距離
を確保することができるため、デバイスピッチを小さく
することができる。同一のｎ拡散領域６０内に２個、３
個または５個以上のトレンチが形成されている場合も同
様である。
状態のときに接地電位のｐ型基板と電源電圧のソース電
極とがパンチスルーしないようにするため、ドリフト領
域に拡がった空乏層がｐベース領域に及ばないようにｐ
型基板の表面領域においてｐベース領域とドリフト領域
の距離を一定以上にする必要があったが、実施の形態６
によれば、トレンチ５１の底面および側壁に必要な距離
を確保することができるため、デバイスピッチを小さく
することができる。同一のｎ拡散領域６０内に２個、３
個または５個以上のトレンチが形成されている場合も同
様である。
【００９６】なお、図示しないが、端のトレンチ５１に
おいて、ドレイン電極５５およびｎ +拡散領域５８を形
成せずに、トレンチの片側半分だけでなく両側ともデバ
イスを形成しないで、素子分離として機能させることも
できる。この場合には、その端のトレンチの幅を狭くす
ることが可能である。
おいて、ドレイン電極５５およびｎ +拡散領域５８を形
成せずに、トレンチの片側半分だけでなく両側ともデバ
イスを形成しないで、素子分離として機能させることも
できる。この場合には、その端のトレンチの幅を狭くす
ることが可能である。
【００９７】実施の形態７．図３９は、本発明の実施の
形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの活性
領域における断面構成を示す縦断面図である。図３９に
示すように、実施の形態７のトレンチ横型パワーＭＯＳ
ＦＥＴ１０５は、トレンチ５１の底部のコーナ部とゲー
ト酸化膜５９との間に酸化膜４６を設けた構成となって
いる。
形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの活性
領域における断面構成を示す縦断面図である。図３９に
示すように、実施の形態７のトレンチ横型パワーＭＯＳ
ＦＥＴ１０５は、トレンチ５１の底部のコーナ部とゲー
ト酸化膜５９との間に酸化膜４６を設けた構成となって
いる。
【００９８】一般に、トレンチ横型パワーＭＯＳＦＥＴ
において、ゲート酸化をおこなう際に、トレンチコーナ
部で応力が働き、ゲート酸化膜がトレンチ底部のコーナ
部で薄くなってしまうことがある。実際に、本発明者ら
が、ゲート酸化膜の膜厚を断面ＳＥＭで観察したとこ
ろ、トレンチの側壁および底面での膜厚が５０ｎｍであ
るのに対して、トレンチ底部のコーナ部では２６ｎｍし
かなかった。
において、ゲート酸化をおこなう際に、トレンチコーナ
部で応力が働き、ゲート酸化膜がトレンチ底部のコーナ
部で薄くなってしまうことがある。実際に、本発明者ら
が、ゲート酸化膜の膜厚を断面ＳＥＭで観察したとこ
ろ、トレンチの側壁および底面での膜厚が５０ｎｍであ
るのに対して、トレンチ底部のコーナ部では２６ｎｍし
かなかった。
【００９９】ゲート酸化膜は５０ｎｍの厚さで４０Ｖ程
度の耐圧を有するが、上述したようにトレンチ底部のコ
ーナ部でゲート酸化膜が薄くなってしまうため、このコ
ーナ部でゲート酸化膜の破壊が起こると推測される。本
発明者らが、素子のゲート耐圧試験をおこない、破壊さ
れた素子１００個について破壊個所をＦＩＢで観察した
ところ、そのうち７８個の素子が、トレンチ底部のコー
ナ部で破壊されていた。そこで、実施の形態７では、ト
レンチ５１の底部のコーナ部に酸化膜４６を設けること
によって、このコーナ部でゲート酸化膜５９が薄くなる
のを防いでいる。
度の耐圧を有するが、上述したようにトレンチ底部のコ
ーナ部でゲート酸化膜が薄くなってしまうため、このコ
ーナ部でゲート酸化膜の破壊が起こると推測される。本
発明者らが、素子のゲート耐圧試験をおこない、破壊さ
れた素子１００個について破壊個所をＦＩＢで観察した
ところ、そのうち７８個の素子が、トレンチ底部のコー
ナ部で破壊されていた。そこで、実施の形態７では、ト
レンチ５１の底部のコーナ部に酸化膜４６を設けること
によって、このコーナ部でゲート酸化膜５９が薄くなる
のを防いでいる。
【０１００】図３９に示すトレンチ横型パワーＭＯＳＦ
ＥＴ１０５の製造プロセスについて説明する。図４０〜
図４６は、トレンチ横型パワーＭＯＳＦＥＴ１０５の製
造段階における要部を示す縦断面図である。まず、たと
えば比抵抗１２Ωｃｍのｐ型基板５０に、マスク酸化膜
７１を用いてＲＩＥによりトレンチ５１を形成する。そ
して、斜めイオン注入により、基板５０の、トレンチ５
１の側面および底面の部分にドリフト領域となるｎ拡散
領域６０を形成する（図４０）。
ＥＴ１０５の製造プロセスについて説明する。図４０〜
図４６は、トレンチ横型パワーＭＯＳＦＥＴ１０５の製
造段階における要部を示す縦断面図である。まず、たと
えば比抵抗１２Ωｃｍのｐ型基板５０に、マスク酸化膜
７１を用いてＲＩＥによりトレンチ５１を形成する。そ
して、斜めイオン注入により、基板５０の、トレンチ５
１の側面および底面の部分にドリフト領域となるｎ拡散
領域６０を形成する（図４０）。
【０１０１】マスク酸化膜７１を除去した後、熱酸化に
よりトレンチ５１の側面および底面に厚さ１２０ｎｍの
酸化膜４５を形成する（図４１）。そして、ケミカルド
ライエッチャを用いてエッチングをおこない、トレンチ
底部のコーナ部に酸化膜４６を残す（図４２）。つづい
て、トレンチ５１の側面および底面にたとえば厚さ０．
０２μｍのゲート酸化膜５９を形成する。しかる後、ゲ
ート酸化膜５９上にドープドポリシリコンを堆積し、こ
れを異方性エッチングによりエッチバックしてゲートポ
リシリコン５２とする（図４３）。つづいて、基板表面
にイオン注入をおこなった後、ドライブ熱処理をおこな
い、ｐベース領域６２、ｎ+拡散領域６１（ソース領
域）およびｐ+拡散領域４１を形成する（図４４）。
よりトレンチ５１の側面および底面に厚さ１２０ｎｍの
酸化膜４５を形成する（図４１）。そして、ケミカルド
ライエッチャを用いてエッチングをおこない、トレンチ
底部のコーナ部に酸化膜４６を残す（図４２）。つづい
て、トレンチ５１の側面および底面にたとえば厚さ０．
０２μｍのゲート酸化膜５９を形成する。しかる後、ゲ
ート酸化膜５９上にドープドポリシリコンを堆積し、こ
れを異方性エッチングによりエッチバックしてゲートポ
リシリコン５２とする（図４３）。つづいて、基板表面
にイオン注入をおこなった後、ドライブ熱処理をおこな
い、ｐベース領域６２、ｎ+拡散領域６１（ソース領
域）およびｐ+拡散領域４１を形成する（図４４）。
【０１０２】つづいて、層間絶縁膜６５を積層し、これ
をエッチバックして、トレンチ５１の底面部分にコンタ
クトホールを開口する（図４５）。そして、活性領域の
トレンチ５１の底部に、イオン注入によりドレイン領域
となるｎ+拡散領域５８を形成する（図４６）。つい
で、トレンチ５１内をポリシリコン６３で埋め、層間絶
縁膜６６を積層し、これにコンタクトホールを開口し、
メタルを堆積してゲート電極５３、ソース電極５４およ
びドレイン電極５５を形成する。以上のようにして、活
性領域において図３９に示す断面構造を有するトレンチ
横型パワーＭＯＳＦＥＴ１０５ができあがる。
をエッチバックして、トレンチ５１の底面部分にコンタ
クトホールを開口する（図４５）。そして、活性領域の
トレンチ５１の底部に、イオン注入によりドレイン領域
となるｎ+拡散領域５８を形成する（図４６）。つい
で、トレンチ５１内をポリシリコン６３で埋め、層間絶
縁膜６６を積層し、これにコンタクトホールを開口し、
メタルを堆積してゲート電極５３、ソース電極５４およ
びドレイン電極５５を形成する。以上のようにして、活
性領域において図３９に示す断面構造を有するトレンチ
横型パワーＭＯＳＦＥＴ１０５ができあがる。
【０１０３】ケミカルドライエッチャを用いたエッチン
グ処理では、エッチングと同時に膜の堆積が起こる。こ
のとき堆積する膜は、凸部にはあまり堆積せず、凹部に
より厚く堆積される。そのため、トレンチ底部のコーナ
部により膜がより厚く堆積する。この堆積した膜にはエ
ッチングを阻害する効果があるため、トレンチ底部のコ
ーナ部では他の部分よりエッチングレートが遅くなる。
したがって、上述したプロセスによって、トレンチ底部
のコーナ部に酸化膜４６を残すことにより、ゲート酸化
膜が薄くなることに起因する素子破壊を防ぎ、耐圧向上
を実現することができる。ただし、酸化膜４６を残すた
めのエッチングをおこなった際に酸化膜４６が残るか否
かは、エッチング条件により変わるため、本発明者ら
は、酸化膜４６が残る条件を調査した。
グ処理では、エッチングと同時に膜の堆積が起こる。こ
のとき堆積する膜は、凸部にはあまり堆積せず、凹部に
より厚く堆積される。そのため、トレンチ底部のコーナ
部により膜がより厚く堆積する。この堆積した膜にはエ
ッチングを阻害する効果があるため、トレンチ底部のコ
ーナ部では他の部分よりエッチングレートが遅くなる。
したがって、上述したプロセスによって、トレンチ底部
のコーナ部に酸化膜４６を残すことにより、ゲート酸化
膜が薄くなることに起因する素子破壊を防ぎ、耐圧向上
を実現することができる。ただし、酸化膜４６を残すた
めのエッチングをおこなった際に酸化膜４６が残るか否
かは、エッチング条件により変わるため、本発明者ら
は、酸化膜４６が残る条件を調査した。
【０１０４】その結果、判明した代表的なエッチング条
件は、ＣＦ4の流量が７０ｓｃｃｍであり、Ｏ2の流量が
２００ｓｃｃｍであり、圧力は２７Ｐａであり、パワー
は３５０Ｗである。また、エッチング時間は３００ｓｅ
ｃである。圧力、パワーおよび時間を変えずに、ＣＦ4
の流量とＯ2の流量をパラメータとして種々変えて酸化
膜４６の有無を調べた結果を図４７に示す。図４７にお
いて、○印は、酸化膜４６が残っていたことを表し、×
印は、酸化膜４６が残っていなかったことを表す。Ｏ2
の流量をｘとし、ＣＦ4の流量をｙとすると、酸化膜４
６が残る条件は、２ｘ−ｙ≧２７０である。そして、２
ｘ−ｙの値が大きくなるほど酸化膜４６の残存量は多く
なる。
件は、ＣＦ4の流量が７０ｓｃｃｍであり、Ｏ2の流量が
２００ｓｃｃｍであり、圧力は２７Ｐａであり、パワー
は３５０Ｗである。また、エッチング時間は３００ｓｅ
ｃである。圧力、パワーおよび時間を変えずに、ＣＦ4
の流量とＯ2の流量をパラメータとして種々変えて酸化
膜４６の有無を調べた結果を図４７に示す。図４７にお
いて、○印は、酸化膜４６が残っていたことを表し、×
印は、酸化膜４６が残っていなかったことを表す。Ｏ2
の流量をｘとし、ＣＦ4の流量をｙとすると、酸化膜４
６が残る条件は、２ｘ−ｙ≧２７０である。そして、２
ｘ−ｙの値が大きくなるほど酸化膜４６の残存量は多く
なる。
【０１０５】上述した実施の形態７によれば、トレンチ
底部のコーナ部に酸化膜４６が設けられているため、ゲ
ート酸化膜５９がトレンチ底部のコーナ部で薄くなるの
を防ぐことができ、したがってデバイスの耐圧が向上す
る。本発明者らが、ゲート酸化膜５９の厚さを２０ｎ
ｍ、５０ｎｍおよび１００ｎｍに設定して、トレンチ底
部のコーナ部に酸化膜４６があるものとないものについ
て、トレンチ横型パワーＭＯＳＦＥＴを作製し、それら
の耐圧を調べた結果を図４８に示す。酸化膜４６がある
もの（実施の形態７）では、ゲート酸化膜５９の厚さに
かかわらず、耐圧が４０Ｖであるのに対して、酸化膜４
６がないもの（比較例）の耐圧は、ゲート酸化膜５９の
厚さが２０ｎｍ、５０ｎｍおよび１００ｎｍのそれぞれ
に対して６Ｖ、１５Ｖおよび３０Ｖであった。この結果
より、実施の形態７の有効性が確認された。
底部のコーナ部に酸化膜４６が設けられているため、ゲ
ート酸化膜５９がトレンチ底部のコーナ部で薄くなるの
を防ぐことができ、したがってデバイスの耐圧が向上す
る。本発明者らが、ゲート酸化膜５９の厚さを２０ｎ
ｍ、５０ｎｍおよび１００ｎｍに設定して、トレンチ底
部のコーナ部に酸化膜４６があるものとないものについ
て、トレンチ横型パワーＭＯＳＦＥＴを作製し、それら
の耐圧を調べた結果を図４８に示す。酸化膜４６がある
もの（実施の形態７）では、ゲート酸化膜５９の厚さに
かかわらず、耐圧が４０Ｖであるのに対して、酸化膜４
６がないもの（比較例）の耐圧は、ゲート酸化膜５９の
厚さが２０ｎｍ、５０ｎｍおよび１００ｎｍのそれぞれ
に対して６Ｖ、１５Ｖおよび３０Ｖであった。この結果
より、実施の形態７の有効性が確認された。
【０１０６】なお、トレンチ５１の側面および底面に酸
化膜４５を形成する際に、熱酸化法に代えてＣＶＤ法を
用いてもよい。また、その酸化膜４５をエッチングする
際に、ケミカルドライエッチングに代えてウェットエッ
チングを用いてもよい。その際、ＣＶＤ法による酸化膜
の堆積条件や、ウェットエッチング条件等は、適宜選択
される。
化膜４５を形成する際に、熱酸化法に代えてＣＶＤ法を
用いてもよい。また、その酸化膜４５をエッチングする
際に、ケミカルドライエッチングに代えてウェットエッ
チングを用いてもよい。その際、ＣＶＤ法による酸化膜
の堆積条件や、ウェットエッチング条件等は、適宜選択
される。
【０１０７】以上において本発明は種々変更可能であ
り、上述した各実施の形態において、たとえば各部の寸
法や表面濃度等は要求される仕様等に応じて種々設定さ
れる。
り、上述した各実施の形態において、たとえば各部の寸
法や表面濃度等は要求される仕様等に応じて種々設定さ
れる。
【０１０８】
【発明の効果】本発明によれば、高耐圧化のために距離
をとる必要のあるチャネル領域がトレンチの側部に沿っ
て垂直方向に形成され、またドリフト領域がトレンチ底
面に層間絶縁膜の厚さに対応して形成され、またデバイ
スピッチに必要な領域がソースとドレインのコンタクト
領域に限られるため、従来の８０Ｖよりも低い耐圧用の
横型パワーＭＯＳＦＥＴよりもデバイスピッチを小さく
することができる。さらには、トレンチの側部にＭＯＳ
ＦＥＴが自己整合的に形成されるため、マスク合わせ精
度が不要となり、デバイスピッチをより小さくして高集
積化を図ることができる。デバイスピッチが小さくなる
ことによって、単位面積当たりのチャネル幅が増大する
ので、単位面積当たりのオン抵抗が低減するという効果
が得られる。
をとる必要のあるチャネル領域がトレンチの側部に沿っ
て垂直方向に形成され、またドリフト領域がトレンチ底
面に層間絶縁膜の厚さに対応して形成され、またデバイ
スピッチに必要な領域がソースとドレインのコンタクト
領域に限られるため、従来の８０Ｖよりも低い耐圧用の
横型パワーＭＯＳＦＥＴよりもデバイスピッチを小さく
することができる。さらには、トレンチの側部にＭＯＳ
ＦＥＴが自己整合的に形成されるため、マスク合わせ精
度が不要となり、デバイスピッチをより小さくして高集
積化を図ることができる。デバイスピッチが小さくなる
ことによって、単位面積当たりのチャネル幅が増大する
ので、単位面積当たりのオン抵抗が低減するという効果
が得られる。
【０１０９】また、本発明によれば、従来の耐圧８０Ｖ
用のトレンチ横型パワーＭＯＳＦＥＴのように高耐圧を
確保するための厚い酸化膜が不要となるので、この耐圧
８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりもゲー
ト面積や素子サイズが小さくなる。したがって、従来の
耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴを耐圧
３０Ｖ用に適用した場合に比べて、基板と素子の間に生
ずる寄生容量が小さくなり、またゲートやソース・ドレ
イン配線長が短くなることによって寄生の配線抵抗が減
るため、スイッチング素子として高速化を実現でき、ス
イッチング損失が低減する。また、隣接素子へのノイズ
の影響も低減する。
用のトレンチ横型パワーＭＯＳＦＥＴのように高耐圧を
確保するための厚い酸化膜が不要となるので、この耐圧
８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりもゲー
ト面積や素子サイズが小さくなる。したがって、従来の
耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴを耐圧
３０Ｖ用に適用した場合に比べて、基板と素子の間に生
ずる寄生容量が小さくなり、またゲートやソース・ドレ
イン配線長が短くなることによって寄生の配線抵抗が減
るため、スイッチング素子として高速化を実現でき、ス
イッチング損失が低減する。また、隣接素子へのノイズ
の影響も低減する。
【０１１０】また、本発明によれば、製造プロセスにお
いてトレンチエッチングを１回だけおこなえばよいた
め、トレンチエッチングを２回おこなう従来の耐圧８０
Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりも簡素なプ
ロセス工程で製造可能であり、歩留りの低下を防ぐこと
ができる。
いてトレンチエッチングを１回だけおこなえばよいた
め、トレンチエッチングを２回おこなう従来の耐圧８０
Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりも簡素なプ
ロセス工程で製造可能であり、歩留りの低下を防ぐこと
ができる。
【図１】本発明の実施の形態１にかかるトレンチ横型パ
ワーＭＯＳＦＥＴの要部を示す平面図である。
ワーＭＯＳＦＥＴの要部を示す平面図である。
【図２】図１のＣ−Ｃにおける縦断面図である。
【図３】図１のＤ−Ｄにおける縦断面図である。
【図４】本発明の実施の形態１にかかるトレンチ横型パ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図５】本発明の実施の形態１にかかるトレンチ横型パ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図６】本発明の実施の形態１にかかるトレンチ横型パ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図７】本発明の実施の形態１にかかるトレンチ横型パ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図８】本発明の実施の形態１にかかるトレンチ横型パ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図９】本発明の実施の形態１にかかるトレンチ横型パ
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
ワーＭＯＳＦＥＴの製造段階における要部を示す縦断面
図である。
【図１０】本発明の実施の形態１にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図１１】本発明の実施の形態１にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図１２】本発明の実施の形態１にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図１３】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの図１Ｃ−Ｃに相当する部分の断面
構成を示す縦断面図である。
パワーＭＯＳＦＥＴの図１Ｃ−Ｃに相当する部分の断面
構成を示す縦断面図である。
【図１４】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの図１Ｄ−Ｄに相当する部分の断面
構成を示す縦断面図である。
パワーＭＯＳＦＥＴの図１Ｄ−Ｄに相当する部分の断面
構成を示す縦断面図である。
【図１５】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図１６】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図１７】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図１８】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図１９】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２０】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２１】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２２】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２３】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２４】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２５】本発明の実施の形態２にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２６】本発明の実施の形態３にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２７】本発明の実施の形態３にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図２８】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの図１Ｄ−Ｄに相当する部分の断面
構成を示す縦断面図である。
パワーＭＯＳＦＥＴの図１Ｄ−Ｄに相当する部分の断面
構成を示す縦断面図である。
【図２９】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図３０】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図３１】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図３２】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図３３】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図３４】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図３５】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図３６】本発明の実施の形態４にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図３７】本発明の実施の形態５にかかるトレンチ横型
パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図で
ある。
パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図で
ある。
【図３８】本発明の実施の形態６にかかるトレンチ横型
パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図で
ある。
パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図で
ある。
【図３９】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図で
ある。
パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図で
ある。
【図４０】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図４１】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図４２】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図４３】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図４４】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図４５】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図４６】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
パワーＭＯＳＦＥＴの製造段階における要部を示す縦断
面図である。
【図４７】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴを製造する際のケミカルドライエッ
チングにおけるＯ2流量とＣＦ4流量と酸化膜の有無の関
係を示す特性図である。
パワーＭＯＳＦＥＴを製造する際のケミカルドライエッ
チングにおけるＯ2流量とＣＦ4流量と酸化膜の有無の関
係を示す特性図である。
【図４８】本発明の実施の形態７にかかるトレンチ横型
パワーＭＯＳＦＥＴのゲート酸化膜厚と耐圧との関係
を、比較例とともに示す特性図である。
パワーＭＯＳＦＥＴのゲート酸化膜厚と耐圧との関係
を、比較例とともに示す特性図である。
【図４９】従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥ
Ｔの構成を示す縦断面図である。
Ｔの構成を示す縦断面図である。
【図５０】従来の横型パワーＭＯＳＦＥＴの他の構成を
示す縦断面図である。
示す縦断面図である。
【図５１】横型パワーＭＯＳＦＥＴをハイサイドスイッ
チとして用いた回路の構成を示す回路図である。
チとして用いた回路の構成を示す回路図である。
【図５２】従来のトレンチ横型パワーＭＯＳＦＥＴの構
成を示す平面図である。
成を示す平面図である。
【図５３】図５２にＡ−Ａで示す活性領域の構成を示す
縦断面図である。
縦断面図である。
【図５４】図５２にＢ−Ｂで示すゲート領域の構成を示
す縦断面図である。
す縦断面図である。
４１ ｐ+拡散領域（導電領域）
４５，４６ 酸化膜
５０ 半導体基板
５１ トレンチ
５２ ゲートポリシリコン（第１の導電体）
５３ ゲート電極
５４ ソース電極
５５ ドレイン電極
５８ ｎ+拡散領域（ドレイン領域）
５９ ゲート酸化膜（ゲート絶縁膜）
６０ ｎ拡散領域（ドリフト領域）
６１ ｎ+拡散領域（ソース領域）
６２ ｐベース領域
６３ ポリシリコン（第２の導電体）
６５，６６ 層間酸化膜（層間絶縁膜）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５８Ｆ
６５８Ｇ
３０１Ｘ
３０１Ｖ
(72)発明者 北村 睦美
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
(72)発明者 杉 祥夫
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
(72)発明者 岩谷 将伸
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
Ｆターム(参考） 5F004 DA01 DA26 DB03 EB01 EB05
5F140 AA01 AA02 AA25 AA30 AA39
AA40 AB04 AC21 BB04 BC06
BE01 BE03 BF01 BF04 BF42
BF43 BF51 BF60 BG38 BH03
BH25 BH30 BH43 BH47 BH49
BJ01 BJ04 BJ05 BJ11 BJ15
BJ27 BK09 BK13 BK14 BK21
BK26 BK39 CA08 CB04 CC03
CC12 CC15 CE06 CF05
Claims (24)
- 【請求項１】 第１導電型の半導体基板に設けられたト
レンチと、 前記トレンチの外側の基板表面領域に形成された第２導
電型のソース領域と、 前記トレンチの外側で前記ソース領域の下側に形成され
た第１導電型のベース領域と、 前記ベース領域の下側で前記トレンチの側部に沿って前
記トレンチの外側に形成された第２導電型のドリフト領
域と、 前記トレンチの底部に形成された第２導電型のドレイン
領域と、 前記トレンチの側部に沿って前記トレンチの内側に形成
された均一な厚さのゲート絶縁膜と、 前記ゲート絶縁膜の内側に形成された第１の導電体と、 前記第１の導電体の内側に層間絶縁膜を介して形成さ
れ、かつ前記ドレイン領域と電気的に接続する第２の導
電体と、 前記第１の導電体に電気的に接続するゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記第２の導電体に電気的に接続するドレイン電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記ドリフト領域は前記トレンチの底部
に沿って延びていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記第１の導電体の上端位置は半導体基
板表面よりも低いことを特徴とする請求項１または２に
記載の半導体装置。 - 【請求項４】 第１導電型の半導体基板の表面領域にト
レンチを形成する工程と、 前記トレンチの周囲に第２導電型のドリフト領域を形成
する工程と、 前記トレンチの内側に、前記トレンチの側部および底部
に沿って均一な厚さのゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の表面に沿って第１の導電体を形成す
る工程と、 活性領域に相当する領域において前記第１の導電体を前
記トレンチの側面にのみ残るようにエッチバックする工
程と、 前記トレンチの外側の基板表面領域に第１導電型のベー
ス領域および第２導電型のソース領域を形成する工程
と、 前記第１の導電体の内側に層間絶縁膜を形成し、活性領
域に相当する領域において前記層間絶縁膜の底部を選択
的に除去して前記トレンチの底部に第２導電型のドレイ
ン領域を形成する工程と、 前記トレンチ内に、前記ドレイン領域に電気的に接続す
る第２の導電体を設ける工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 基板表面に層間絶縁膜をさらに形成し、
その層間絶縁膜にコンタクトホールを開口して、前記第
１の導電体に電気的に接続するゲート電極、前記第２の
導電体に電気的に接続するドレイン電極、および前記ソ
ース領域に電気的に接続するソース電極を形成する工程
をさらに含むことを特徴とする請求項４に記載の半導体
装置の製造方法。 - 【請求項６】 活性領域に相当する領域において前記第
１の導電体を前記トレンチの側面にのみ残るようにエッ
チバックする際に、前記第１の導電体を前記半導体基板
表面より低い位置にのみ残るようにオーバーエッチング
することを特徴とする請求項４または５に記載の半導体
装置の製造方法。 - 【請求項７】 第１導電型の半導体基板の表面層に形成
された第２導電型のドリフト領域と、 前記ドリフト領域の中に設けられたトレンチと、 前記ドリフト領域の内側で、かつ前記トレンチの外側の
表面領域に形成された第２導電型のソース領域と、 前記ドリフト領域の内側で、前記ソース領域を囲み、か
つ基板表面に達するように形成された第１導電型のベー
ス領域と、 前記ドリフト領域の内側で、かつ前記トレンチの底部に
形成された第２導電型のドレイン領域と、 前記トレンチの側部に沿って前記トレンチの内側に形成
されたゲート絶縁膜と、 前記ゲート絶縁膜の内側に形成された第１の導電体と、 前記第１の導電体の内側に層間絶縁膜を介して形成さ
れ、かつ前記ドレイン領域と電気的に接続する第２の導
電体と、 前記第１の導電体に電気的に接続するゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ソース電極と前記ベース領域とを電気的に接続する
導電領域と、 前記第２の導電体に電気的に接続するドレイン電極と、 を具備することを特徴とする半導体装置。 - 【請求項８】 第１導電型の半導体基板の表面層に形成
された第２導電型のドリフト領域と、 前記ドリフト領域の中に設けられた複数のトレンチと、 前記ドリフト領域の内側で、かつ前記各トレンチの外側
の表面領域に形成された第２導電型のソース領域と、 前記ドリフト領域の内側で、前記各ソース領域を囲み、
かつ基板表面に達するように形成された第１導電型のベ
ース領域と、 前記ドリフト領域の内側で、かつ前記各トレンチの底部
に形成された第２導電型のドレイン領域と、 前記各トレンチの側部に沿って前記各トレンチの内側に
形成されたゲート絶縁膜と、 前記各ゲート絶縁膜の内側に形成された第１の導電体
と、 前記各第１の導電体の内側に層間絶縁膜を介して形成さ
れ、かつ前記各ドレイン領域と電気的に接続する第２の
導電体と、 前記各第１の導電体に電気的に接続するゲート電極と、 前記各ソース領域に電気的に接続するソース電極と、 前記各ソース電極とそれに対応する前記各ベース領域と
を電気的に接続する導電領域と、 前記各第２の導電体に電気的に接続するドレイン電極
と、 を具備し、 前記各トレンチのうち、隣り合うトレンチ同士に挟まれ
た表面領域は、前記ソース領域と前記導電領域により満
たされており、その下側に前記ベース領域が設けられて
いることを特徴とする半導体装置。 - 【請求項９】 前記各トレンチのうち、前記ドリフト領
域の端に設けられたトレンチの、他のトレンチと隣り合
わない側のトレンチ側壁は、前記ドリフト領域に接して
いることを特徴とする請求項８に記載の半導体装置。 - 【請求項１０】 前記各トレンチのうち、前記ドリフト
領域の端に設けられたトレンチの幅は、他のトレンチの
幅よりも狭いことを特徴とする請求項８または９に記載
の半導体装置。 - 【請求項１１】 前記ドリフト領域は前記トレンチの側
部に沿って延びていることを特徴とする請求項７〜１０
のいずれか一つに記載の半導体装置。 - 【請求項１２】 前記第１の導電体の上端位置は半導体
基板表面よりも低いことを特徴とする請求項７〜１１の
いずれか一つに記載の半導体装置。 - 【請求項１３】 第１導電型の半導体基板の表面領域
に、選択的にマスクを形成し、そのマスクを用いて第２
導電型のドリフト領域を形成する工程と、 前記ドリフト領域内に第１導電型のベース領域を形成す
る工程と、 前記ドリフト領域内にトレンチを形成する工程と、 前記トレンチの内側に、前記トレンチの側部および底部
に沿ってゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の表面に沿って第１の導電体を形成す
る工程と、 活性領域に相当する領域において前記第１の導電体を前
記トレンチの側面にのみ残るようにエッチバックする工
程と、 前記トレンチの外側の前記ベース領域内に第２導電型の
ソース領域を形成する工程と、 前記第１の導電体の内側に層間絶縁膜を形成し、活性領
域に相当する領域において前記層間絶縁膜の底部を選択
的に除去して前記トレンチの底部に第２導電型のドレイ
ン領域を形成する工程と、 前記トレンチ内に、前記ドレイン領域に電気的に接続す
る第２の導電体を設ける工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１４】 第１導電型の半導体基板の表面領域
に、選択的にマスクを形成し、そのマスクを用いて第１
導電型のベース領域を形成する工程と、 前記ベース領域内にトレンチを形成する工程と、 前記ベース領域の外側まで拡がる第２導電型のドリフト
領域を形成する工程と、 前記トレンチの内側に、前記トレンチの側部および底部
に沿ってゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の表面に沿って第１の導電体を形成す
る工程と、 活性領域に相当する領域において前記第１の導電体を前
記トレンチの側面にのみ残るようにエッチバックする工
程と、 前記トレンチの外側の前記ベース領域内に第２導電型の
ソース領域を形成する工程と、 前記第１の導電体の内側に層間絶縁膜を形成し、活性領
域に相当する領域において前記層間絶縁膜の底部を選択
的に除去して前記トレンチの底部に第２導電型のドレイ
ン領域を形成する工程と、 前記トレンチ内に、前記ドレイン領域に電気的に接続す
る第２の導電体を設ける工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１５】 第１導電型の半導体基板の表面領域
に、選択的にマスクを形成し、そのマスクを用いて第２
導電型のドリフト領域を形成する工程と、 前記ドリフト領域内にトレンチを形成する工程と、 前記トレンチの内側に、前記トレンチの側部および底部
に沿ってゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の表面に沿って第１の導電体を形成す
る工程と、 活性領域に相当する領域において前記第１の導電体を前
記トレンチの側面にのみ残るようにエッチバックする工
程と、 前記ドリフト領域内に第１導電型のベース領域を形成す
る工程と、 前記トレンチの外側の前記ベース領域内に第２導電型の
ソース領域を形成する工程と、 前記第１の導電体の内側に層間絶縁膜を形成し、活性領
域に相当する領域において前記層間絶縁膜の底部を選択
的に除去して前記トレンチの底部に第２導電型のドレイ
ン領域を形成する工程と、 前記トレンチ内に、前記ドレイン領域に電気的に接続す
る第２の導電体を設ける工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１６】 前記ドリフト領域、前記ベース領域お
よび前記トレンチを、共通のマスクを用いて形成するこ
とを特徴とする請求項１３または１４に記載の半導体装
置の製造方法。 - 【請求項１７】 前記ドリフト領域および前記トレンチ
を、共通のマスクを用いて形成することを特徴とする請
求項１５に記載の半導体装置の製造方法。 - 【請求項１８】 活性領域に相当する領域において前記
第１の導電体を前記トレンチの側面にのみ残るようにエ
ッチバックする際に、前記第１の導電体を前記半導体基
板表面より低い位置にのみ残るようにオーバーエッチン
グすることを特徴とする請求項１３〜１７のいずれか一
つに記載の半導体装置の製造方法。 - 【請求項１９】 基板表面に層間絶縁膜をさらに形成
し、その層間絶縁膜にコンタクトホールを開口して、前
記第１の導電体に電気的に接続するゲート電極、前記第
２の導電体に電気的に接続するドレイン電極、および前
記ソース領域に電気的に接続するソース電極を形成する
工程をさらに含むことを特徴とする請求項１３〜１８の
いずれか一つに記載の半導体装置の製造方法。 - 【請求項２０】 前記トレンチを形成した後、前記ゲー
ト絶縁膜を形成する前に、 熱酸化法により酸化膜を形成する工程と、 前記酸化膜をケミカルドライエッチャによりエッチング
して、トレンチ底部のコーナ部に酸化膜を残す工程と、 をさらに含むことを特徴とする請求項４〜６，１３〜１
９のいずれか一つに記載の半導体装置の製造方法。 - 【請求項２１】 前記トレンチを形成した後、前記ゲー
ト絶縁膜を形成する前に、 ＣＶＤ法により酸化膜を形成する工程と、 前記酸化膜をケミカルドライエッチャによりエッチング
して、トレンチ底部のコーナ部に酸化膜を残す工程と、 をさらに含むことを特徴とする請求項４〜６，１３〜１
９のいずれか一つに記載の半導体装置の製造方法。 - 【請求項２２】 ケミカルドライエッチャによりエッチ
ングする際の、Ｏ2の流量をｘとし、ＣＦ4の流量をｙと
すると、２ｘ−ｙ≧２７０であることを特徴とする請求
項２０または２１に記載の半導体装置の製造方法。 - 【請求項２３】 前記トレンチを形成した後、前記ゲー
ト絶縁膜を形成する前に、 熱酸化法により酸化膜を形成する工程と、 前記酸化膜をウェットエッチングして、トレンチ底部の
コーナ部に酸化膜を残す工程と、 をさらに含むことを特徴とする請求項４〜６，１３〜１
９のいずれか一つに記載の半導体装置の製造方法。 - 【請求項２４】 前記トレンチを形成した後、前記ゲー
ト絶縁膜を形成する前に、 ＣＶＤ法により酸化膜を形成する工程と、 前記酸化膜をウェットエッチングして、トレンチ底部の
コーナ部に酸化膜を残す工程と、 をさらに含むことを特徴とする請求項４〜６，１３〜１
９のいずれか一つに記載の半導体装置の製造方法。
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