JP2002228721A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
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- 230000006870 function Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000015654 memory Effects 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000116 mitigating effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 本発明は、クロックの近接制限緩和機能を使
用して、クロックを出力しないオープン設定をした場合
でも期待の出力波形が得られる半導体試験装置を提供す
る。 【解決手段】 ２つの論理パターンでクロック発生を制
御し、波形モードＤＮＲＺにて、連続して発生するサイ
クルで同一論理のパターンが連続して印加された場合、
連続するパターンの前の論理パターンとの一致を検出す
るゲート手段を設け、２つ目以後のセットパルス、また
は２つ目以後のリセットパルスを禁止してクロックの近
接制限を緩和し、クロックのオープン設定でクロックを
出力させない半導体試験装置において、連続して発生す
るサイクルにおいて、クロックのオープン設定した次の
セット信号の１つ目またはリセット信号の１つ目として
出力できる近接制限緩和のロジック回路を設けた。
用して、クロックを出力しないオープン設定をした場合
でも期待の出力波形が得られる半導体試験装置を提供す
る。 【解決手段】 ２つの論理パターンでクロック発生を制
御し、波形モードＤＮＲＺにて、連続して発生するサイ
クルで同一論理のパターンが連続して印加された場合、
連続するパターンの前の論理パターンとの一致を検出す
るゲート手段を設け、２つ目以後のセットパルス、また
は２つ目以後のリセットパルスを禁止してクロックの近
接制限を緩和し、クロックのオープン設定でクロックを
出力させない半導体試験装置において、連続して発生す
るサイクルにおいて、クロックのオープン設定した次の
セット信号の１つ目またはリセット信号の１つ目として
出力できる近接制限緩和のロジック回路を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、波形モードＤＮＲ
Ｚにて、クロックの近接制限緩和機能を使用して、クロ
ックを出力しないオープン設定をした場合でも期待の出
力波形が得られる半導体試験装置に関する。
Ｚにて、クロックの近接制限緩和機能を使用して、クロ
ックを出力しないオープン設定をした場合でも期待の出
力波形が得られる半導体試験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図４〜図７を参
照して説明する。最初に、半導体試験装置の概要につい
て、図４のブロック図を参照して説明する。半導体試験
装置の要部は、パターン発生器５と、波形整形器６と、
論理比較器７と、ドライバＤＲと、コンパレータＣＰと
で構成している。但し、ドライバＤＲとコンパレータＣ
Ｐとは、被試験デバイスのＤＵＴ９１の各ピンに対応し
て多数あるが、図を簡明とするためそれぞれ１つを示し
ている。
照して説明する。最初に、半導体試験装置の概要につい
て、図４のブロック図を参照して説明する。半導体試験
装置の要部は、パターン発生器５と、波形整形器６と、
論理比較器７と、ドライバＤＲと、コンパレータＣＰと
で構成している。但し、ドライバＤＲとコンパレータＣ
Ｐとは、被試験デバイスのＤＵＴ９１の各ピンに対応し
て多数あるが、図を簡明とするためそれぞれ１つを示し
ている。
【０００３】パターン発生器５は、基本クロック信号に
同期して論理データの複数の試験パターンＰＡＴＡ／Ｐ
ＡＴＢと、試験周期ＲＡＴＥと、期待値とを発生する。
同期して論理データの複数の試験パターンＰＡＴＡ／Ｐ
ＡＴＢと、試験周期ＲＡＴＥと、期待値とを発生する。
【０００４】波形整形器６は、パターン発生器５からの
試験周期のＲＡＴＥと論理データのパターンとで試験信
号を生成しドライバＤＲに出力する。
試験周期のＲＡＴＥと論理データのパターンとで試験信
号を生成しドライバＤＲに出力する。
【０００５】波形整形器６から出力した試験信号は、ド
ライバＤＲにより所定の論理電圧（ＶＩＨ、ＶＩＬ）に
設定され、ＤＵＴ９１の入力ピンに与える。
ライバＤＲにより所定の論理電圧（ＶＩＨ、ＶＩＬ）に
設定され、ＤＵＴ９１の入力ピンに与える。
【０００６】ＤＵＴ９１の出力ピンからの出力信号は、
コンパレータＣＰの比較電圧（ＶＯＨ、ＶＯＬ）により
電圧比較した後、論理信号として論理比較器７へ出力す
る。
コンパレータＣＰの比較電圧（ＶＯＨ、ＶＯＬ）により
電圧比較した後、論理信号として論理比較器７へ出力す
る。
【０００７】論理比較器７は、コンパレータＣＰの論理
出力信号と、パターン発生器５からの期待値とを論理比
較してパス／フェイル判定をおこなう。
出力信号と、パターン発生器５からの期待値とを論理比
較してパス／フェイル判定をおこなう。
【０００８】次に、波形整形器６について構成と詳細動
作について図５を参照して説明する。図５に示すよう
に、波形整形器６は、制御部１０と、遅延設定メモリ２
１、２２と、遅延回路３１、３２、３３、３４と、ＲＳ
フリップフロップ１１と、ＡＮＤゲート５１、５２、５
３、５４と、ＯＲゲート６１、６２と、近接制限緩和部
１２とで構成している。但し、本実施例ではＡクロック
（ＡＣＬＫ）は使用しないので省略している。
作について図５を参照して説明する。図５に示すよう
に、波形整形器６は、制御部１０と、遅延設定メモリ２
１、２２と、遅延回路３１、３２、３３、３４と、ＲＳ
フリップフロップ１１と、ＡＮＤゲート５１、５２、５
３、５４と、ＯＲゲート６１、６２と、近接制限緩和部
１２とで構成している。但し、本実施例ではＡクロック
（ＡＣＬＫ）は使用しないので省略している。
【０００９】制御部１０は、試験周期ＲＡＴＥによりク
ロック設定と発生の制御等をおこなう。
ロック設定と発生の制御等をおこなう。
【００１０】遅延設定メモリ２１、２２は、制御部１０
で発生出力した各クロックデータを最小試験周期ＲＡＴ
Ｅの整数倍の遅延時間のデータとして出力する。例え
ば、最小の試験周期ＲＡＴＥ＝８ｎｓとしたとき、８ｎ
ｓ、１６ｎｓ、・・・の遅延データを出力する。また、
プログラムにより各クロックのオープン（ＯＰＥＮ）設
定されたパターンの遅延クロックを出力しない。
で発生出力した各クロックデータを最小試験周期ＲＡＴ
Ｅの整数倍の遅延時間のデータとして出力する。例え
ば、最小の試験周期ＲＡＴＥ＝８ｎｓとしたとき、８ｎ
ｓ、１６ｎｓ、・・・の遅延データを出力する。また、
プログラムにより各クロックのオープン（ＯＰＥＮ）設
定されたパターンの遅延クロックを出力しない。
【００１１】遅延回路３１、３２、３３、３４は、試験
周期未満の遅延時間で信号を遅延出力する回路である。
周期未満の遅延時間で信号を遅延出力する回路である。
【００１２】ＲＳフリップフロップ１１は、ＯＲゲート
６１、６２により論理和されたクロックＢＣＬＫとクロ
ックＣＣＬＫのセット／リセット信号で波形整形された
信号を出力する。
６１、６２により論理和されたクロックＢＣＬＫとクロ
ックＣＣＬＫのセット／リセット信号で波形整形された
信号を出力する。
【００１３】近接制限緩和部１２は、近接クロックパル
スの出力を禁止して高速動作をさせるロジック回路で構
成している。
スの出力を禁止して高速動作をさせるロジック回路で構
成している。
【００１４】次に、近接制限緩和部１２の機能について
図６を参照して動作を説明する。図６に示すように、近
接制限緩和部１２は、フリップフロップ４１、４３、４
４と、ゲート手段８１〜８８とでロジック回路を構成し
ている。
図６を参照して動作を説明する。図６に示すように、近
接制限緩和部１２は、フリップフロップ４１、４３、４
４と、ゲート手段８１〜８８とでロジック回路を構成し
ている。
【００１５】そして、パターンＰＡＴＡの論理データ
の”１”は、フリップフロップ４１においてＲＡＴＥご
とに取り込まれてカレントサイクル（本サイクル：Ｃ−
ＰＡＴＡ）によるＢＣＬＫのセット信号（Ｂ−ＳＥＴ）
としてゲート手段８１を介して出力される。また、パタ
ーンＰＡＴＡの論理データの”０”は、フリップフロッ
プ４１においてＲＡＴＥごとに取り込まれてカレントサ
イクル（本サイクル：Ｃ−ＰＡＴＡ）によるＢＣＬＫの
リセット信号（Ｂ−ＲＳＴ）としてゲート手段８３を介
して出力される。
の”１”は、フリップフロップ４１においてＲＡＴＥご
とに取り込まれてカレントサイクル（本サイクル：Ｃ−
ＰＡＴＡ）によるＢＣＬＫのセット信号（Ｂ−ＳＥＴ）
としてゲート手段８１を介して出力される。また、パタ
ーンＰＡＴＡの論理データの”０”は、フリップフロッ
プ４１においてＲＡＴＥごとに取り込まれてカレントサ
イクル（本サイクル：Ｃ−ＰＡＴＡ）によるＢＣＬＫの
リセット信号（Ｂ−ＲＳＴ）としてゲート手段８３を介
して出力される。
【００１６】同様に、パターンＰＡＴＢの論理データ
の”１”は、フリップフロップ４３においてＲＡＴＥご
とに取り込まれてカレントサイクル（本サイクル：Ｃ−
ＰＡＴＢ）によるＣＣＬＫのセット信号（Ｃ−ＳＥＴ）
としてゲート手段８５を介して出力される。また、パタ
ーンＰＡＴＢの論理データの”０”は、フリップフロッ
プ４３においてＲＡＴＥごとに取り込まれてカレントサ
イクル（本サイクル：Ｃ−ＰＡＴＢ）によるＣＣＬＫの
リセット信号（Ｃ−ＲＳＴ）としてゲート手段８７を介
して出力される。
の”１”は、フリップフロップ４３においてＲＡＴＥご
とに取り込まれてカレントサイクル（本サイクル：Ｃ−
ＰＡＴＢ）によるＣＣＬＫのセット信号（Ｃ−ＳＥＴ）
としてゲート手段８５を介して出力される。また、パタ
ーンＰＡＴＢの論理データの”０”は、フリップフロッ
プ４３においてＲＡＴＥごとに取り込まれてカレントサ
イクル（本サイクル：Ｃ−ＰＡＴＢ）によるＣＣＬＫの
リセット信号（Ｃ−ＲＳＴ）としてゲート手段８７を介
して出力される。
【００１７】また、パターンＰＡＴＢの前サイクルの論
理データの”１”または”０”は、フリップフロップ４
４において１つ前サイクルのＲＡＴＥにより取り込まれ
て前サイクル（Previaus）のＰ−ＰＡＴＢとして出力さ
れる。
理データの”１”または”０”は、フリップフロップ４
４において１つ前サイクルのＲＡＴＥにより取り込まれ
て前サイクル（Previaus）のＰ−ＰＡＴＢとして出力さ
れる。
【００１８】そして、フリップフロップ４１の出力と、
フリップフロップ４４との出力とをゲート手段８２で受
けて論理積をとって出力が一致したとき、フリップフロ
ップ４１の出力をゲート手段８１で禁止する。つまり、
ゲート手段８２、８１により、前サイクルのパターンＰ
ＡＴＢの論理が１で、続く本サイクルのパターンＰＡＴ
Ａが論理１のとき、本サイクルのセット（Ｂ−ＳＥＴ）
出力を禁止する。
フリップフロップ４４との出力とをゲート手段８２で受
けて論理積をとって出力が一致したとき、フリップフロ
ップ４１の出力をゲート手段８１で禁止する。つまり、
ゲート手段８２、８１により、前サイクルのパターンＰ
ＡＴＢの論理が１で、続く本サイクルのパターンＰＡＴ
Ａが論理１のとき、本サイクルのセット（Ｂ−ＳＥＴ）
出力を禁止する。
【００１９】また、ゲート手段８４、８３により、前サ
イクルのパターンＰＡＴＢの論理が０で、続く本サイク
ルのパターンＰＡＴＡが論理０のとき、本サイクルのリ
セット（Ｂ−ＲＳＴ）出力を禁止する。
イクルのパターンＰＡＴＢの論理が０で、続く本サイク
ルのパターンＰＡＴＡが論理０のとき、本サイクルのリ
セット（Ｂ−ＲＳＴ）出力を禁止する。
【００２０】同様に、ゲート手段８６、８５により、本
サイクルのパターンＰＡＴＡの論理が１で、本サイクル
のパターンＰＡＴＢが論理１のとき、本サイクルのセッ
ト（Ｃ−ＳＥＴ）出力を禁止する。
サイクルのパターンＰＡＴＡの論理が１で、本サイクル
のパターンＰＡＴＢが論理１のとき、本サイクルのセッ
ト（Ｃ−ＳＥＴ）出力を禁止する。
【００２１】また、ゲート手段８８、８７により、本サ
イクルのパターンＰＡＴＡの論理が０で、本サイクルの
パターンＰＡＴＢが論理０のとき、本サイクルのリセッ
ト（Ｃ−ＲＳＴ）出力を禁止する。
イクルのパターンＰＡＴＡの論理が０で、本サイクルの
パターンＰＡＴＢが論理０のとき、本サイクルのリセッ
ト（Ｃ−ＲＳＴ）出力を禁止する。
【００２２】次に、試験信号の波形モードをＤＮＲＺ
（Double Nonreturn to Zero）として説明する。こ
こで、波形モードＤＮＲＺとは、１サイクル中で２つの
ＮＲＺ（Nonreturnto Zero）を発生する波形である。
例えば、１サイクル中にパターンＰＡＴＡとＰＡＴＢと
を交互に出力し、パターンＰＡＴＡが論理１のときクロ
ックＢＣＬＫでセット信号を出力し、パターンＰＡＴＢ
が論理１のときクロックＣＣＬＫでセット信号を出力す
る。また、１サイクル中にパターンＰＡＴＡとＰＡＴＢ
とを交互に出力し、パターンＰＡＴＡが論理０のときク
ロックＢＣＬＫでリセット信号を出力し、パターンＰＡ
ＴＢが論理０のときクロックＣＣＬＫでリセット信号を
出力する。
（Double Nonreturn to Zero）として説明する。こ
こで、波形モードＤＮＲＺとは、１サイクル中で２つの
ＮＲＺ（Nonreturnto Zero）を発生する波形である。
例えば、１サイクル中にパターンＰＡＴＡとＰＡＴＢと
を交互に出力し、パターンＰＡＴＡが論理１のときクロ
ックＢＣＬＫでセット信号を出力し、パターンＰＡＴＢ
が論理１のときクロックＣＣＬＫでセット信号を出力す
る。また、１サイクル中にパターンＰＡＴＡとＰＡＴＢ
とを交互に出力し、パターンＰＡＴＡが論理０のときク
ロックＢＣＬＫでリセット信号を出力し、パターンＰＡ
ＴＢが論理０のときクロックＣＣＬＫでリセット信号を
出力する。
【００２３】基本的に、クロック発生は、論理データの
パターン制御によっておこなわれ、同一または連続サイ
クルで異なった論理データのパターンが印加された場
合、全サイクルで設定クロックを発生するが、連続して
発生するサイクルで同一論理パターンが印加された場
合、２つのクロックが近接すると波形が分離されず１つ
となって図５に示すＳＲフリップフロップ１１が誤動作
する。
パターン制御によっておこなわれ、同一または連続サイ
クルで異なった論理データのパターンが印加された場
合、全サイクルで設定クロックを発生するが、連続して
発生するサイクルで同一論理パターンが印加された場
合、２つのクロックが近接すると波形が分離されず１つ
となって図５に示すＳＲフリップフロップ１１が誤動作
する。
【００２４】そこで、連続して発生するサイクルで同一
論理パターンが連続して印加された場合、すなわちセッ
ト、セット、・・・のときの２つ目以後のセットパル
ス、またはリセット、リセット、・・・のときの２つ目
以後のリセットパルスを出力禁止して近接制限を緩和し
ている。
論理パターンが連続して印加された場合、すなわちセッ
ト、セット、・・・のときの２つ目以後のセットパル
ス、またはリセット、リセット、・・・のときの２つ目
以後のリセットパルスを出力禁止して近接制限を緩和し
ている。
【００２５】次に、図７のタイミングチャートを参照し
て下記の具体例で説明する。 ＲＡＴＥ＝８ｎｓ ＢＣＬＫ＝２ｎｓ ＣＣＬＫ＝５ｎｓ そして、セット−リセットの最小パルス幅を３ｎｓで出
力可とし、連続したサイクルにおいてセットーセットま
たはリセットーリセットでは近接制限緩和機能により２
つ目以降のパルス出力を禁止とする。
て下記の具体例で説明する。 ＲＡＴＥ＝８ｎｓ ＢＣＬＫ＝２ｎｓ ＣＣＬＫ＝５ｎｓ そして、セット−リセットの最小パルス幅を３ｎｓで出
力可とし、連続したサイクルにおいてセットーセットま
たはリセットーリセットでは近接制限緩和機能により２
つ目以降のパルス出力を禁止とする。
【００２６】例えば、図７に示すように、近接制限緩和
機能が無ければ、サイクル１において、パターンＰＡＴ
Ａは論理０でＢＣＬＫのタイミング２ｎｓのリセット信
号を出力し、パターンＰＡＴＢの論理は０でＣＣＬＫの
タイミング５ｎｓのリセット信号を出力する。しかし、
近接制限緩和機能により連続して発生するサイクルでリ
セット信号の２つ目は出力が禁止されるので、ＢＣＬＫ
のタイミング２ｎｓのリセット信号は出力禁止（Ｘ）さ
れる。
機能が無ければ、サイクル１において、パターンＰＡＴ
Ａは論理０でＢＣＬＫのタイミング２ｎｓのリセット信
号を出力し、パターンＰＡＴＢの論理は０でＣＣＬＫの
タイミング５ｎｓのリセット信号を出力する。しかし、
近接制限緩和機能により連続して発生するサイクルでリ
セット信号の２つ目は出力が禁止されるので、ＢＣＬＫ
のタイミング２ｎｓのリセット信号は出力禁止（Ｘ）さ
れる。
【００２７】また同様に、サイクル１のパターンＰＡＴ
Ｂに連続して発生するサイクル２のパターンＰＡＴＡが
論理０であるので、３つ目のリセット信号の出力も禁止
されるので、ＢＣＬＫのタイミング２ｎｓのリセット信
号は出力禁止（Ｘ）される。そして、次に発生するサイ
クル２のパターンＰＡＴＢが論理１であり、セット信号
の１つ目は出力が禁止されないので、ＣＣＬＫのタイミ
ング５ｎｓのセット信号は出力される。
Ｂに連続して発生するサイクル２のパターンＰＡＴＡが
論理０であるので、３つ目のリセット信号の出力も禁止
されるので、ＢＣＬＫのタイミング２ｎｓのリセット信
号は出力禁止（Ｘ）される。そして、次に発生するサイ
クル２のパターンＰＡＴＢが論理１であり、セット信号
の１つ目は出力が禁止されないので、ＣＣＬＫのタイミ
ング５ｎｓのセット信号は出力される。
【００２８】以下同様に、次のサイクル３のＰＡＴＡの
論理１において、２つ目のリセット信号は出力禁止
（Ｘ）される。
論理１において、２つ目のリセット信号は出力禁止
（Ｘ）される。
【００２９】次に、プログラムにより所定のクロックを
出力させないオープン（ＯＰＥＮ）設定の動作について
説明する。例えば、図７に示すように、サイクル４にお
いて、Ｂクロックをオープン（ＢＣＬＫ ＯＰＥＮ）設
定した場合、Ｂクロックの２ｎｓのセット信号（Ｂ−Ｓ
ＥＴ）は出力されない。従って、同じサイクル４のＣＣ
ＬＫの５ｎｓがセット信号の１つ目として出力されるこ
とになるはずである。しかし、近接制限緩和機能が働い
ているため、図７の出力波形に示すように、同じサイク
ル４のＣＣＬＫの５ｎｓはセット信号の１つ目となるが
出力が禁止されて出力されないために、オープン設定し
たことによる本来の期待波形が出力されない。
出力させないオープン（ＯＰＥＮ）設定の動作について
説明する。例えば、図７に示すように、サイクル４にお
いて、Ｂクロックをオープン（ＢＣＬＫ ＯＰＥＮ）設
定した場合、Ｂクロックの２ｎｓのセット信号（Ｂ−Ｓ
ＥＴ）は出力されない。従って、同じサイクル４のＣＣ
ＬＫの５ｎｓがセット信号の１つ目として出力されるこ
とになるはずである。しかし、近接制限緩和機能が働い
ているため、図７の出力波形に示すように、同じサイク
ル４のＣＣＬＫの５ｎｓはセット信号の１つ目となるが
出力が禁止されて出力されないために、オープン設定し
たことによる本来の期待波形が出力されない。
【００３０】
【発明が解決しようとする課題】上記説明したように、
従来の半導体試験装置の近接制限緩和機能は、オープン
設定した場合、期待波形が出力されない実用上の問題が
あった。そこで、本発明は、こうした問題に鑑みなされ
たもので、その目的は、ＤＮＲＺ波形モードにおけるク
ロックの近接制限緩和機能を使用して、クロックを出力
しないオープン設定をした場合でも、期待する本来の出
力波形が得られる半導体試験装置を提供することにあ
る。
従来の半導体試験装置の近接制限緩和機能は、オープン
設定した場合、期待波形が出力されない実用上の問題が
あった。そこで、本発明は、こうした問題に鑑みなされ
たもので、その目的は、ＤＮＲＺ波形モードにおけるク
ロックの近接制限緩和機能を使用して、クロックを出力
しないオープン設定をした場合でも、期待する本来の出
力波形が得られる半導体試験装置を提供することにあ
る。
【００３１】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、２つの論理パターン
でクロック発生を制御し、波形モードＤＮＲＺにて、連
続して発生するサイクルで同一論理のパターンが連続し
て印加された場合、連続するパターンの前の論理パター
ンとの一致を検出するゲート手段を設け、２つ目以後の
セットパルス、または２つ目以後のリセットパルスを禁
止してクロックの近接制限を緩和し、クロックのオープ
ン設定でクロックを出力させない半導体試験装置におい
て、連続して発生するサイクルにおいて、クロックのオ
ープン設定した次のセット信号の１つ目またはリセット
信号の１つ目として出力できる近接制限緩和のロジック
回路を設け、たことを特徴とした半導体試験装置を要旨
としている。
るためになされた本発明の第１は、２つの論理パターン
でクロック発生を制御し、波形モードＤＮＲＺにて、連
続して発生するサイクルで同一論理のパターンが連続し
て印加された場合、連続するパターンの前の論理パター
ンとの一致を検出するゲート手段を設け、２つ目以後の
セットパルス、または２つ目以後のリセットパルスを禁
止してクロックの近接制限を緩和し、クロックのオープ
ン設定でクロックを出力させない半導体試験装置におい
て、連続して発生するサイクルにおいて、クロックのオ
ープン設定した次のセット信号の１つ目またはリセット
信号の１つ目として出力できる近接制限緩和のロジック
回路を設け、たことを特徴とした半導体試験装置を要旨
としている。
【００３２】また、上記目的を達成するためになされた
本発明の第２は、２つの論理パターンでクロック発生を
制御し、波形モードＤＮＲＺにて、連続して発生するサ
イクルで同一論理のパターンが連続して印加された場
合、連続するパターンの前の論理パターンとの一致を検
出するゲート手段を設け、２つ目以後のセットパルス、
または２つ目以後のリセットパルスを禁止してクロック
の近接制限を緩和し、クロックのオープン設定でクロッ
クを出力させない半導体試験装置において、前サイクル
の第２の論理パターンと、続く本サイクルの第１の論理
パターンとが論理１で、かつ前サイクルのクロックがオ
ープン設定されているとき、本サイクルのセット出力の
禁止を禁止し、前サイクルの第２の論理パターンと、続
く本サイクルの第１の論理パターンとが論理０で、かつ
前サイクルのクロックがオープン設定されているとき、
本サイクルのリセット出力の禁止を禁止し、本サイクル
の第１の論理パターンと、本サイクルの第２の論理パタ
ーンとが論理１で、かつ本サイクルの第１の論理パター
ンのクロックがオープン設定されているとき、本サイク
ルのセット出力の禁止を禁止し、本サイクルの第１の論
理パターンと本サイクルの第２の論理パターンとが論理
０で、かつ本サイクルの第１の論理パターンのクロック
がオープン設定されているとき、本サイクルのリセット
出力の禁止を禁止する近接制限緩和のロジック回路を設
け、たことを特徴とした半導体試験装置を要旨としてい
る。
本発明の第２は、２つの論理パターンでクロック発生を
制御し、波形モードＤＮＲＺにて、連続して発生するサ
イクルで同一論理のパターンが連続して印加された場
合、連続するパターンの前の論理パターンとの一致を検
出するゲート手段を設け、２つ目以後のセットパルス、
または２つ目以後のリセットパルスを禁止してクロック
の近接制限を緩和し、クロックのオープン設定でクロッ
クを出力させない半導体試験装置において、前サイクル
の第２の論理パターンと、続く本サイクルの第１の論理
パターンとが論理１で、かつ前サイクルのクロックがオ
ープン設定されているとき、本サイクルのセット出力の
禁止を禁止し、前サイクルの第２の論理パターンと、続
く本サイクルの第１の論理パターンとが論理０で、かつ
前サイクルのクロックがオープン設定されているとき、
本サイクルのリセット出力の禁止を禁止し、本サイクル
の第１の論理パターンと、本サイクルの第２の論理パタ
ーンとが論理１で、かつ本サイクルの第１の論理パター
ンのクロックがオープン設定されているとき、本サイク
ルのセット出力の禁止を禁止し、本サイクルの第１の論
理パターンと本サイクルの第２の論理パターンとが論理
０で、かつ本サイクルの第１の論理パターンのクロック
がオープン設定されているとき、本サイクルのリセット
出力の禁止を禁止する近接制限緩和のロジック回路を設
け、たことを特徴とした半導体試験装置を要旨としてい
る。
【００３３】
【発明の実施の形態】本発明の実施例について、図１〜
図３を参照して説明する。半導体試験装置の概要につい
ては、従来の技術において説明したので説明を省略す
る。
図３を参照して説明する。半導体試験装置の概要につい
ては、従来の技術において説明したので説明を省略す
る。
【００３４】次に、本発明の半導体試験装置の波形整形
器６について、図２を参照して構成と動作を説明する。
図２に示すように、波形整形器６は、制御部１０と、遅
延設定メモリ２１、２２と、遅延回路３１、３２、３
３、３４と、ＲＳフリップフロップ１１と、ＡＮＤゲー
ト５１、５２、５３、５４と、ＯＲゲート６１、６２
と、近接制限緩和部１３とで構成している。つまり、本
実施例では、近接制限緩和部１３のブロックが従来と異
なり、また各遅延設定メモリ２１、２２から近接制限緩
和部１３へオープン設定の信号を与えている点が従来と
異なる。
器６について、図２を参照して構成と動作を説明する。
図２に示すように、波形整形器６は、制御部１０と、遅
延設定メモリ２１、２２と、遅延回路３１、３２、３
３、３４と、ＲＳフリップフロップ１１と、ＡＮＤゲー
ト５１、５２、５３、５４と、ＯＲゲート６１、６２
と、近接制限緩和部１３とで構成している。つまり、本
実施例では、近接制限緩和部１３のブロックが従来と異
なり、また各遅延設定メモリ２１、２２から近接制限緩
和部１３へオープン設定の信号を与えている点が従来と
異なる。
【００３５】次に、近接制限緩和部１３のロジック回路
について図１を参照して動作を説明する。図１に示すよ
うに、近接制限緩和部１３は、フリップフロップ４１、
４３、４４、４５、４６、４７と、ゲート手段８１〜８
８と、インバータ７１、７２とでロジック回路を構成し
ている。但し、各ゲート手段８１〜８８の番号は、従来
技術の図６と対応して同じ番号を付与している。また、
本実施例では従来と同様にＡクロック（ＡＣＬＫ）は使
用しないので省略している。
について図１を参照して動作を説明する。図１に示すよ
うに、近接制限緩和部１３は、フリップフロップ４１、
４３、４４、４５、４６、４７と、ゲート手段８１〜８
８と、インバータ７１、７２とでロジック回路を構成し
ている。但し、各ゲート手段８１〜８８の番号は、従来
技術の図６と対応して同じ番号を付与している。また、
本実施例では従来と同様にＡクロック（ＡＣＬＫ）は使
用しないので省略している。
【００３６】そして、パターンＰＡＴＡの論理データ
の”１”は、フリップフロップ４１においてＲＡＴＥご
とに取り込まれてカレントサイクル（本サイクル：Ｃ−
ＰＡＴＡ）によるＢＣＬＫのセット信号（Ｂ−ＳＥＴ）
としてゲート手段８１を介して出力される。また、パタ
ーンＰＡＴＡの論理データの”０”は、フリップフロッ
プ４１においてＲＡＴＥごとに取り込まれてカレントサ
イクル（本サイクル：Ｃ−ＰＡＴＡ）によるＢＣＬＫの
リセット信号（Ｂ−ＲＳＴ）としてゲート手段８３を介
して出力される。
の”１”は、フリップフロップ４１においてＲＡＴＥご
とに取り込まれてカレントサイクル（本サイクル：Ｃ−
ＰＡＴＡ）によるＢＣＬＫのセット信号（Ｂ−ＳＥＴ）
としてゲート手段８１を介して出力される。また、パタ
ーンＰＡＴＡの論理データの”０”は、フリップフロッ
プ４１においてＲＡＴＥごとに取り込まれてカレントサ
イクル（本サイクル：Ｃ−ＰＡＴＡ）によるＢＣＬＫの
リセット信号（Ｂ−ＲＳＴ）としてゲート手段８３を介
して出力される。
【００３７】同様に、パターンＰＡＴＢの論理データ
の”１”は、フリップフロップ４３においてＲＡＴＥご
とに取り込まれてカレントサイクル（本サイクル：Ｃ−
ＰＡＴＢ）によるＣＣＬＫのセット信号（Ｃ−ＳＥＴ）
としてゲート手段８５を介して出力される。また、パタ
ーンＰＡＴＢの論理データの”０”は、フリップフロッ
プ４３においてＲＡＴＥごとに取り込まれてカレントサ
イクル（本サイクル：Ｃ−ＰＡＴＢ）によるＣＣＬＫの
リセット信号（Ｃ−ＲＳＴ）としてゲート手段８７を介
して出力される。
の”１”は、フリップフロップ４３においてＲＡＴＥご
とに取り込まれてカレントサイクル（本サイクル：Ｃ−
ＰＡＴＢ）によるＣＣＬＫのセット信号（Ｃ−ＳＥＴ）
としてゲート手段８５を介して出力される。また、パタ
ーンＰＡＴＢの論理データの”０”は、フリップフロッ
プ４３においてＲＡＴＥごとに取り込まれてカレントサ
イクル（本サイクル：Ｃ−ＰＡＴＢ）によるＣＣＬＫの
リセット信号（Ｃ−ＲＳＴ）としてゲート手段８７を介
して出力される。
【００３８】そして、パターンＰＡＴＢの前サイクルの
論理データの”１”または”０”は、フリップフロップ
４４において前サイクル（Previaus）のＲＡＴＥにより
取り込まれて前サイクルのＰ−ＰＡＴＢとして出力され
る。
論理データの”１”または”０”は、フリップフロップ
４４において前サイクル（Previaus）のＲＡＴＥにより
取り込まれて前サイクルのＰ−ＰＡＴＢとして出力され
る。
【００３９】また、Ｂクロックオープン（ＢＣＬＫ Ｏ
ＰＥＮ）の信号をフリップフロップ４５データとして受
けて、ＲＡＴＥにより取り込んだ出力をゲート手段８８
を介して前記ゲート手段８７に与え、またインバータ７
１で反転してゲート手段８６を介して前記ゲート手段８
５に与えている。
ＰＥＮ）の信号をフリップフロップ４５データとして受
けて、ＲＡＴＥにより取り込んだ出力をゲート手段８８
を介して前記ゲート手段８７に与え、またインバータ７
１で反転してゲート手段８６を介して前記ゲート手段８
５に与えている。
【００４０】さらに、Ｂクロックオープン（ＢＣＬＫ
ＯＰＥＮ）の信号をフリップフロップ４６データとして
受けて、ＲＡＴＥにより取り込んだ出力をフリップフロ
ップ４７のデータに与え１つ前のＲＡＴＥで取り込んだ
出力をゲート手段８４を介して前記ゲート手段８３に与
え、またインバータ７２で反転してゲート手段８２を介
して前記ゲート手段８１に与えている。
ＯＰＥＮ）の信号をフリップフロップ４６データとして
受けて、ＲＡＴＥにより取り込んだ出力をフリップフロ
ップ４７のデータに与え１つ前のＲＡＴＥで取り込んだ
出力をゲート手段８４を介して前記ゲート手段８３に与
え、またインバータ７２で反転してゲート手段８２を介
して前記ゲート手段８１に与えている。
【００４１】そして、フリップフロップ４１の出力と、
フリップフロップ４４との出力と、フリップフロップ４
７のインバータ７２で反転した出力とをゲート手段８２
で受けて論理積をとり、フリップフロップ４１の出力を
ゲート手段８１で禁止する。つまり、ゲート手段８２、
８１により、前サイクルのパターンＰＡＴＢの論理が１
で、続く本サイクルのパターンＰＡＴＡが論理１で、か
つ前サイクルのＣＣＬＫがＯＰＥＮ設定されていると
き、本サイクルのセット（Ｂ−ＳＥＴ）出力の禁止を禁
止する。
フリップフロップ４４との出力と、フリップフロップ４
７のインバータ７２で反転した出力とをゲート手段８２
で受けて論理積をとり、フリップフロップ４１の出力を
ゲート手段８１で禁止する。つまり、ゲート手段８２、
８１により、前サイクルのパターンＰＡＴＢの論理が１
で、続く本サイクルのパターンＰＡＴＡが論理１で、か
つ前サイクルのＣＣＬＫがＯＰＥＮ設定されていると
き、本サイクルのセット（Ｂ−ＳＥＴ）出力の禁止を禁
止する。
【００４２】また、ゲート手段８４、８３により、前サ
イクルのパターンＰＡＴＢの論理が０で、続く本サイク
ルのパターンＰＡＴＡが論理０で、かつ前サイクルのＣ
ＣＬＫがＯＰＥＮ設定されているとき本サイクルのリセ
ット（Ｂ−ＲＳＴ）出力の禁止を禁止する。
イクルのパターンＰＡＴＢの論理が０で、続く本サイク
ルのパターンＰＡＴＡが論理０で、かつ前サイクルのＣ
ＣＬＫがＯＰＥＮ設定されているとき本サイクルのリセ
ット（Ｂ−ＲＳＴ）出力の禁止を禁止する。
【００４３】そして、ゲート手段８６、８５により、本
サイクルのパターンＰＡＴＡの論理が１で、本サイクル
の続くパターンＰＡＴＢが論理１で、かつ本サイクルの
ＢＣＬＫがＯＰＥＮ設定されているとき、本サイクルの
セット（Ｃ−ＳＥＴ）出力の禁止を禁止する。
サイクルのパターンＰＡＴＡの論理が１で、本サイクル
の続くパターンＰＡＴＢが論理１で、かつ本サイクルの
ＢＣＬＫがＯＰＥＮ設定されているとき、本サイクルの
セット（Ｃ−ＳＥＴ）出力の禁止を禁止する。
【００４４】また、ゲート手段８８、８７により、本サ
イクルのパターンＰＡＴＡの論理が０で、本サイクルの
続くパターンＰＡＴＢが論理０で、かつ本サイクルのＢ
ＣＬＫがＯＰＥＮ設定されているとき、本サイクルのリ
セット（Ｃ−ＲＳＴ）出力の禁止を禁止する。
イクルのパターンＰＡＴＡの論理が０で、本サイクルの
続くパターンＰＡＴＢが論理０で、かつ本サイクルのＢ
ＣＬＫがＯＰＥＮ設定されているとき、本サイクルのリ
セット（Ｃ−ＲＳＴ）出力の禁止を禁止する。
【００４５】また、近接制限緩和する試験信号の波形モ
ードは、ＤＮＲＺ（Double Nonreturn to Zero）と
するが、従来技術において説明したので説明を省略す
る。
ードは、ＤＮＲＺ（Double Nonreturn to Zero）と
するが、従来技術において説明したので説明を省略す
る。
【００４６】次に、図３のタイミングチャートを参照し
て、従来と同じ設定の具体例として説明する。但し、ク
ロックを出力させないオープン設定のサイクル以外は従
来と同じ動作なので説明を省略し、オープン設定したサ
イクルのみの動作例について説明する。
て、従来と同じ設定の具体例として説明する。但し、ク
ロックを出力させないオープン設定のサイクル以外は従
来と同じ動作なので説明を省略し、オープン設定したサ
イクルのみの動作例について説明する。
【００４７】例えば、図３に示すように、サイクル４に
おいて、Ｂクロックをオープン（ＢＣＬＫ ＯＰＥＮ）
設定した場合、Ｂクロックの２ｎｓのセット信号（Ｂ−
ＳＥＴ）は出力されない。この場合、サイクル４のパタ
ーンＰＡＴＡの論理が１で、サイクル４のパターンＰＡ
ＴＢが論理１で、かつサイクル４のＢＣＬＫがＯＰＥＮ
設定されているので、本サイクル４のセット（Ｃ−ＳＥ
Ｔ）出力の禁止が禁止されないので出力される。
おいて、Ｂクロックをオープン（ＢＣＬＫ ＯＰＥＮ）
設定した場合、Ｂクロックの２ｎｓのセット信号（Ｂ−
ＳＥＴ）は出力されない。この場合、サイクル４のパタ
ーンＰＡＴＡの論理が１で、サイクル４のパターンＰＡ
ＴＢが論理１で、かつサイクル４のＢＣＬＫがＯＰＥＮ
設定されているので、本サイクル４のセット（Ｃ−ＳＥ
Ｔ）出力の禁止が禁止されないので出力される。
【００４８】従って、波形モードＤＮＲＺでのクロック
の近接制限緩和機能が働いていても、図３の出力波形に
示すように、クロックＢＣＬＫのオープン設定した同じ
サイクル４のＣＣＬＫの５ｎｓがセット信号の１つ目と
して出力が禁止されることなく出力できる。他の場合で
も同様に近接制限緩和機能が働いていても、連続して発
生するサイクルにおいて、クロックのオープン設定した
次のセット信号の１つ目またはリセット信号の１つ目と
して出力できる。
の近接制限緩和機能が働いていても、図３の出力波形に
示すように、クロックＢＣＬＫのオープン設定した同じ
サイクル４のＣＣＬＫの５ｎｓがセット信号の１つ目と
して出力が禁止されることなく出力できる。他の場合で
も同様に近接制限緩和機能が働いていても、連続して発
生するサイクルにおいて、クロックのオープン設定した
次のセット信号の１つ目またはリセット信号の１つ目と
して出力できる。
【００４９】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
本発明では、波形モードＤＮＲＺでの近接制限緩和機能
が働いていても、連続して発生するサイクルにおいて、
クロックのオープン設定した次のセット信号の１つ目ま
たはリセット信号の１つ目として出力できるので、クロ
ックの近接制限緩和機能を使用して、クロックを出力し
ないオープン設定をした場合でも期待する本来の出力波
形が得られる効果がある。
施され、以下に記載されるような効果を奏する。即ち、
本発明では、波形モードＤＮＲＺでの近接制限緩和機能
が働いていても、連続して発生するサイクルにおいて、
クロックのオープン設定した次のセット信号の１つ目ま
たはリセット信号の１つ目として出力できるので、クロ
ックの近接制限緩和機能を使用して、クロックを出力し
ないオープン設定をした場合でも期待する本来の出力波
形が得られる効果がある。
【図１】本発明の半導体試験装置の近接制限緩和部の回
路図である。
路図である。
【図２】本発明の半導体試験装置の波形整形器のブロッ
ク図である。
ク図である。
【図３】本発明の半導体試験装置のタイミングチャート
である。
である。
【図４】半導体試験装置のブロック図である。
【図５】従来の半導体試験装置の波形整形器のブロック
図である。
図である。
【図６】従来の半導体試験装置の近接制限緩和部の回路
図である。
図である。
【図７】従来の半導体試験装置のタイミングチャートで
ある。
ある。
１０ 制御部 １１ ＲＳフリップフロップ １２、１３ 近接制限緩和部 ２１、２２ 遅延設定メモリ ３１、３２、３３、３４ 遅延回路 ４１〜４７ フリップフロップ ７１、７２ インバータ ８１〜８８ ゲート手段 ９１ ＤＵＴ
Claims (2)
- 【請求項１】 ２つの論理パターンでクロック発生を制
御し、波形モードＤＮＲＺにて、連続して発生するサイ
クルで同一論理のパターンが連続して印加された場合、
連続するパターンの前の論理パターンとの一致を検出す
るゲート手段を設け、２つ目以後のセットパルス、また
は２つ目以後のリセットパルスを禁止してクロックの近
接制限を緩和し、クロックのオープン設定でクロックを
出力させない半導体試験装置において、 連続して発生するサイクルにおいて、クロックのオープ
ン設定した次のセット信号の１つ目またはリセット信号
の１つ目として出力できる近接制限緩和のロジック回路
を設け、 たことを特徴とした半導体試験装置。 - 【請求項２】 ２つの論理パターンでクロック発生を制
御し、波形モードＤＮＲＺにて、連続して発生するサイ
クルで同一論理のパターンが連続して印加された場合、
連続するパターンの前の論理パターンとの一致を検出す
るゲート手段を設け、２つ目以後のセットパルス、また
は２つ目以後のリセットパルスを禁止してクロックの近
接制限を緩和し、クロックのオープン設定でクロックを
出力させない半導体試験装置において、 前サイクルの第２の論理パターンと、続く本サイクルの
第１の論理パターンとが論理１で、かつ前サイクルのク
ロックがオープン設定されているとき、本サイクルのセ
ット出力の禁止を禁止し、 前サイクルの第２の論理パターンと、続く本サイクルの
第１の論理パターンとが論理０で、かつ前サイクルのク
ロックがオープン設定されているとき、本サイクルのリ
セット出力の禁止を禁止し、 本サイクルの第１の論理パターンと、本サイクルの第２
の論理パターンとが論理１で、かつ本サイクルの第１の
論理パターンのクロックがオープン設定されていると
き、本サイクルのセット出力の禁止を禁止し、 本サイクルの第１の論理パターンと本サイクルの第２の
論理パターンとが論理０で、かつ本サイクルの第１の論
理パターンのクロックがオープン設定されているとき、
本サイクルのリセット出力の禁止を禁止する近接制限緩
和のロジック回路を設け、 たことを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025295A JP4337966B2 (ja) | 2001-02-01 | 2001-02-01 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025295A JP4337966B2 (ja) | 2001-02-01 | 2001-02-01 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002228721A true JP2002228721A (ja) | 2002-08-14 |
| JP4337966B2 JP4337966B2 (ja) | 2009-09-30 |
Family
ID=18890314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001025295A Expired - Fee Related JP4337966B2 (ja) | 2001-02-01 | 2001-02-01 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4337966B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035647A1 (ja) * | 2004-09-29 | 2006-04-06 | Advantest Corporation | 波形整形回路及びこの波形整形回路を備えた半導体試験装置 |
| WO2007122990A1 (ja) * | 2006-04-19 | 2007-11-01 | Advantest Corporation | 信号出力装置、信号検出装置、試験装置、電子デバイスおよびプログラム |
-
2001
- 2001-02-01 JP JP2001025295A patent/JP4337966B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035647A1 (ja) * | 2004-09-29 | 2006-04-06 | Advantest Corporation | 波形整形回路及びこの波形整形回路を備えた半導体試験装置 |
| US7216281B2 (en) | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
| JPWO2006035647A1 (ja) * | 2004-09-29 | 2008-05-15 | 株式会社アドバンテスト | 波形整形回路及びこの波形整形回路を備えた半導体試験装置 |
| JP4657216B2 (ja) * | 2004-09-29 | 2011-03-23 | 株式会社アドバンテスト | 波形整形回路及びこの波形整形回路を備えた半導体試験装置 |
| WO2007122990A1 (ja) * | 2006-04-19 | 2007-11-01 | Advantest Corporation | 信号出力装置、信号検出装置、試験装置、電子デバイスおよびプログラム |
| US8330471B2 (en) | 2006-04-19 | 2012-12-11 | Advantest Corporation | Signal generation and detection apparatus and tester |
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| Publication number | Publication date |
|---|---|
| JP4337966B2 (ja) | 2009-09-30 |
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