JP2000090693A

JP2000090693A - メモリ試験装置

Info

Publication number: JP2000090693A
Application number: JP11203737A
Authority: JP
Inventors: Takahiro Hotsui; 孝弘宝追
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-07-17
Filing date: 1999-07-16
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】半導体メモリのセットアップ・タイムＴｄｓ
とホールド・タイムＴｄｈを試験するメモリ試験装置を
提供する。【解決手段】１動作周期内に２つのテストパターン・
データを生成する２パターンデータ発生部２２をパター
ン発生器２に設け、１動作周期内に２つのタイミング・
クロックを生成する２タイミング・クロック発生部３３
をタイミング発生器３に設け、さらに、上記パターン発
生器から与えられる２つのテストパターン・データと、
上記タイミング発生器から与えられる２つのタイミング
・クロックとによって２つのＮＲＺ波形を生成し、ＭＵ
Ｔ９に印加する２ＮＲＺ波形生成部４４を波形整形器４
に設ける。２つのＮＲＺ波形を交互にＭＵＴに印加し、
その読み出し応答信号と期待値パターン信号とを論理比
較してＭＵＴのセットアップ・タイム及びホールド・タ
イムを交互に測定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば半導体集
積回路（ＩＣ）によって構成されたメモリ（ＩＣメモ
リ）や、その他の各種の半導体メモリを試験するための
メモリ試験装置に関し、詳しく言うと、一般の動作速度
の半導体メモリのセットアップ・タイム（以後、「Ｔｄ
ｓ」とも称す）及びホールド・タイム（以後、「Ｔｄ
ｈ」とも称す）のみならず、高速動作の半導体メモリの
セットアップ・タイム及びホールド・タイムをも正確に
測定することができるメモリ試験装置に関する。

【０００２】

【従来の技術】まず、各種の半導体メモリを試験するた
めの従来のメモリ試験装置の基本的な構成について図８
を参照して説明する。図示するように、メモリ試験装置
は、基本的には、テスタプロセッサ１と、パターン発生
器２と、タイミング発生器３と、波形整形器４と、ドラ
イバ５と、アナログのレベル比較器６と、パターン比較
器７と、不良解析メモリ８とによって構成されている。

【０００３】テスタプロセッサ１はコンピュータシステ
ムによって構成されており、ユーザ（プログラマ）が作
成したテストプログラムに従って試験装置全体の制御を
行う。例えば、テスタ・バスＢＵＳを通じて試験装置の
各ユニット（装置又は回路）に制御信号（命令）を与え
る。パターン発生器２はテスタプロセッサ１から与えら
れる制御信号（この場合にはテスト開始命令）に応答し
てパターンの発生を開始し、被試験半導体メモリ（一般
にＤＵＴ又はＭＵＴと呼ばれる）９に印加すべき所定の
パターンのテスト信号（テストパターン・データ）ＰＴ
ＮＤ、アドレス信号及び制御信号や、パターン比較器７
に与える所定のパターンの期待値信号（期待値パターン
信号）ＥＸＰ等を発生する。このパターン発生器２に
は、一般に、ＡＬＰＧ（Algorithmic Pattern Generato
r）が用いられる。ＡＬＰＧとは、半導体メモリ（例え
ばＩＣメモリ）に印加するテストパターンを、内部の演
算機能を持ったレジスタを用いて、演算により発生する
パターン発生器のことである。

【０００４】タイミング発生器３は、試験装置全体のテ
ストタイミングを取るために、パターン発生器２から与
えられるタイミング情報に基づいて、タイミング信号
（パルス）を発生して波形整形器４、レベル比較器６、
パターン比較器７等に与える。波形整形器４はパターン
発生器２から与えられるテストパターン・データＰＴＮ
Ｄと、タイミング発生器３から与えられるタイミング信
号とによって実波形を持つテストパターン信号ＰＴＮを
生成し、ドライバ５を通じて被試験半導体メモリ（以
後、ＭＵＴと称す）９にこのテストパターン信号ＰＴＮ
を印加する。

【０００５】図８はＭＵＴ９にテストパターン信号ＰＴ
Ｎを印加する状態（テストパターンの書き込みサイク
ル）を示している。図示するように、ＭＵＴ９にテスト
パターン信号を書き込むときには、ＭＵＴ９の書き込み
／読み出し（Ｒ／Ｗ）端子を書き込み状態（Ｗ）にし、
ドライバ５をアウトプット・イネーブル（出力可能）状
態にして（アウトプット・イネーブル信号“／ＯＥ"を
印加）その出力側に挿入されたスイッチＳＷ１をオンに
すると共に、レベル比較器６の入力側のスイッチＳＷ２
をオフにする。この状態でＭＵＴ９にドライバ５を通じ
てテストパターン信号を書き込む。なお、この明細書で
は極性を反転した信号にはその先頭部にスラッシュ符号
“／"を付けて表示することにする。例えばアウトプッ
ト・イネーブル信号“／ＯＥ"は信号“ＯＥ"の極性を反
転した信号を示す。

【０００６】所定のテスト範囲のメモリセルへのテスト
パターン信号の書き込みが終了した後、ＭＵＴ９に書き
込んだテストパターン信号を読み出すときには（テスト
パターンの読み出しサイクルにおいては）、ドライバ５
の出力側のスイッチＳＷ１をオフ（アウトプット・ディ
スエーブル状態）にし、ＭＵＴ９のＲ／Ｗ端子を読み出
し状態（Ｒ）にし、レベル比較器６をインプット・イネ
ーブル（入力可能）状態にして（インプット・イネーブ
ル信号“／ＩＥ"を印加）その入力側のスイッチＳＷ２
をオンにする。この状態でＭＵＴ９に書き込んだテスト
パターン信号を読み出す。

【０００７】ＭＵＴ９から読み出されたテストパターン
信号（以下、応答信号と称す）は、アナログのレベル比
較器６においてその信号レベル（通常は電圧レベル）が
比較基準電圧源（図示せず）から与えられる基準電圧と
比較され、所定の電圧レベルを有しているか否かが判定
される。この基準電圧としては、ＭＵＴ９からの応答信
号が論理「１」のときに使用される基準電圧Ｖ０Ｈ（Ｈ
論理の基準電圧）と、ＭＵＴ９からの応答信号が論理
「０」のときに使用される基準電圧Ｖ０Ｌ（Ｌ論理の基
準電圧）の２つがあり、図示の回路例では、いずれの場
合にも、レベル比較器６からはパスのときには論理
「１」信号が、フェイルのときには論理「０」信号が出
力される。

【０００８】所定の電圧レベルを有していると判定され
てレベル比較器６から出力された論理信号はパターン比
較器７に与えられる。パターン比較器７は、レベル比較
器６からの論理信号とパターン発生器２から与えられる
期待値パターン信号ＥＸＰとを論理比較し、両信号が一
致するか否かを検出する。パターン比較器７は、両信号
が不一致であると、その論理信号（応答信号）が読み出
されたＭＵＴ９のアドレスのメモリセルが不良であると
判定し、そのことを示すフェイル（FAIL）信号を発生す
る。通常、このフェイル信号は論理“１"信号で表さ
れ、不良解析メモリ８に記憶される。一般には、フェイ
ル信号はＭＵＴ９の不良メモリセルのアドレスと同じ不
良解析メモリ８のアドレスに記憶される。

【０００９】これに対し、論理信号と期待値パターン信
号とが一致すると、パターン比較器７は、その論理信号
が読み出されたＭＵＴ９のアドレスのメモリセルは正常
であると判定し、そのことを示すパス（PASS）信号を発
生する。このパス信号は論理“０"信号で表され、通常
は不良解析メモリ８に記憶されない。試験が終了した時
点で不良解析メモリ８に記憶されたフェイル信号が読み
出され、例えば試験された半導体メモリの不良メモリセ
ルの救済が可能であるか否かが判定される。

【００１０】上述した動作を行わせる各種の制御信号を
生成するために、図示の例ではパターン発生器２、タイ
ミング発生器３及び波形整形器４はこの技術分野でテー
ブル・メモリと呼ばれているメモリ（以後、テーブルと
称す）２Ａ、３Ａ及び４Ａを備えており、これらテーブ
ル２Ａ、３Ａ、４Ａにはテスタプロセッサ１から予め所
要のデータが格納されている。

【００１１】ユーザ（プログラマ）は試験すべき半導体
メモリの性能諸元に基づいてテストパターンを考察し、
テストプログラムを作成している。この際、ユーザはこ
の例ではパターン発生器２、タイミング発生器３及び波
形整形器４のテーブル２Ａ、３Ａ及び４Ａに予め格納す
べきデータをこのテストプログラムに記載しており、こ
れらデータは、半導体メモリのテストを開始する前に、
テスタプロセッサ１からこれらテーブル２Ａ、３Ａ、４
Ａに予めロードされている。

【００１２】タイミング発生器３のテーブル３Ａはレー
ト（ＲＡＴＥ）設定テーブルメモリとクロック設定テー
ブルメモリとによって構成されており、レート設定テー
ブルメモリにはテスト周期（test rate or test cycl
e）に関するデータが格納されており、クロック設定テ
ーブルメモリにはドライバ波形（波形整形器４からドラ
イバ５に与えられるテストパターン信号ＰＴＮの波形）
に関する種々のタイミングデータが格納されている。こ
れらタイミングデータを組み合わせて複数のタイミング
データグループ、例えばＴＳ１グループ、ＴＳ２グルー
プ、・・・、ＴＳｎグループを準備し、必要とするグル
ープを読み出してセット信号やリセット信号のタイミン
グパルスを生成している。

【００１３】パターン発生器２にはこの例でもＡＬＰＧ
が用いられ、そのテーブル２ＡにはＭＵＴ９のピン１か
らピンn（ｎは正の整数）までの各ピンに印加すべきテ
ストパターン・データが格納されている。波形整形器４
のテーブル４Ａには波形モードなどの波形設定に関する
データが格納されており、パターン発生器２から発生さ
れるテストパターン・データＰＴＮＤとタイミング発生
器３から発生されるセット及びリセット用のタイミング
パルスとを用いて所定の波形及びタイミングのテストパ
ターン信号ＰＴＮを生成し、ドライバ５に供給してい
る。

【００１４】次に、上述した構成のメモリ試験装置によ
り、半導体メモリ、例えばＩＣメモリのセットアップ・
タイムやホールド・タイムを測定し、適正な値であるか
否かを検査する方法について説明する。例えばＩＣメモ
リの１つであるスタティックＲＡＭ（Static Random Ac
cess Memory、以後、ＳＲＡＭと称す）をテストする際
に使用される各種のタイミング信号は、図５に示すよう
に、基準クロックに対して決められている。図５ＡはＳ
ＲＡＭに対する１書き込みサイクル（１ライトサイク
ル）時間Ｔｗｃを示し、このライトサイクル時間Ｔｗｃ
は基準クロックによってその開始時間及び終了時間のタ
イミングが決められ、ライトサイクルの開始時点でアド
レス信号（ＡＤＲ）が被試験ＳＲＡＭに送出される。こ
のライトサイクル時間Ｔｗｃ中に所定のタイミングで、
図５Ｂに示すチップセレクト信号（／ＣＳ）が被試験Ｓ
ＲＡＭに与えられ、このチップセレクト信号の送出後
に、所定のタイミングで図５Ｃに示すライト・イネーブ
ル信号（／ＷＥ）が被試験ＳＲＡＭに与えられる。そし
て、ライト・イネーブル信号の送出後に、所定のタイミ
ングで図５Ｄに示すように、入力データＤｉｎが被試験
ＳＲＡＭに書き込まれる。

【００１５】入力データＤｉｎの内の実際に被試験ＳＲ
ＡＭに書き込まれる有効データ（Valid Data）部分Ｄｖ
ｄの時間幅（time duration）は、入力データのセット
アップ・タイムＴｄｓと、入力データのホールド・タイ
ムＴｄｈとの和であり、ライト・イネーブル信号に対し
てそれらのタイミングが規定されている。ＩＣメモリの
開発段階においては、このＴｄｓやＴｄｈが設計基準書
通りに開発されたか否かが検査され、製造段階において
は仕様書通りに製造されたか否かが検査される。

【００１６】従来、このＴｄｓやＴｄｈを測定する場合
には、図6に示すように、３つのタイミング・クロック
Ａ、Ｂ、Ｃを使用して生成したＸＯＲ波形（Exclusive
ＯＲ波形）を用いていた。ＸＯＲ波形とは、１テストサ
イクル（１動作周期）内で論理“１"の両側の波形が必
ず論理“０"、或いは論理“０"の両側の波形が必ず論理
“１"になる波形をいう。

【００１７】図６を用いてさらに具体的に説明する。図
６ＡはＴｄｓやＴｄｈを測定する際の動作周期（この例
ではライトサイクルにおけるいくつかの動作周期）を示
し、１動作周期をＲＡＴＥで表す。この動作周期に合わ
せて（同期させて）、図６Ｂに示すテストパターン・デ
ータＰＴＮＤ（Ｐ１、Ｐ２、Ｐ３、・・・）がパターン
発生器２から出力される。図６Ｃ、６Ｄ及び６Ｅは上述
した３つのタイミング・クロックＡ、Ｂ及びＣをそれぞ
れ示し、図６Ｃのタイミング・クロックＡは各動作周期
ＲＡＴＥの開始時点より時間Ｔａだけ遅れて発生され、
図６Ｄのタイミング・クロックＢは各動作周期の開始時
点より時間Ｔｂだけ遅れて発生され、図６Ｅのタイミン
グ・クロックＣは各動作周期の開始時点より時間Ｔｃだ
け遅れて発生される。ここで、これら遅延時間の関係は
Ｔａ＜Ｔｂ＜Ｔｃであり、かつＴｃ＜ＲＡＴＥである。
また、この例ではＴｂ−Ｔａ＝Ｔｃ−Ｔｂ＝Ｔａ＋（Ｒ
ＡＴＥ）−Ｔｃ＝（ＲＡＴＥ）／３に設定されている。

【００１８】これら３つのタイミング・クロックＡ、
Ｂ、ＣによってＭＵＴ９に印加すべき図６Ｂの各動作周
期のテストパターン・データＰ１、Ｐ２、Ｐ３、・・・
にそれぞれ変化点を作り、図６Ｆに示すように、実際に
ＭＵＴ９に書き込まれる有効データ部分Ｄｖｄの信号の
直前及び直後に、この有効データ部分Ｄｖｄの信号の反
転信号がそれぞれ存在するテストパターン信号ＰＴＮを
生成する。図６Ｇは、図６Ｂに示したテストパターン・
データＰ１＝０、Ｐ２＝１、Ｐ３＝１の場合に、上述の
ようにして生成されたテストパターン信号ＰＴＮの波形
ＰＴＮＷＦを示す。図６Ｇから容易に理解できるよう
に、実際にＭＵＴ９に書き込まれる有効データ部分Ｄｖ
ｄの信号Ｐ１＝０の前及び後には論理“１"信号がそれ
ぞれ生成され、信号Ｐ２＝１の前及び後には論理“０"
信号がそれぞれ生成され、信号Ｐ３＝１の前及び後には
論理“０"信号がそれぞれ生成されている。即ち、ＸＯ
Ｒ波形が生成されている。このＸＯＲ波形を用いてＤＵ
Ｔ９のＴｄｓやＴｄｈを測定する。なお、これら３つの
タイミング・クロックＡ、Ｂ、Ｃによって生成したＸＯ
Ｒ波形を、この明細書では、ＸＯＲＡＢＣ波形と称する
ことにする。

【００１９】セットアップ・タイムＴｄｓの測定は、図
６Ｄのタイミング・クロックＢの発生のタイミングを遅
らせて、つまり、遅延時間Ｔｂを大きくして、有効デー
タ部分Ｄｖｄの時間幅（Ｔｄｓ＋Ｔｄｈ）を狭くし、こ
の時間幅の狭くされた有効データ部分ＤｖｄをＭＵＴ９
に書き込む。次に、ＭＵＴ９からそれを読み出して期待
値パターン信号ＥＸＰと論理比較し、フェイル（両信号
の不一致状態）とパス（両信号の一致状態）の境目（例
えば論理比較結果がフェイルからパスに変わる境目）の
遅延時間Ｔｂの値からＴｄｓを測定している。

【００２０】一方、ホールド・タイムＴｄｈの測定は、
図６Ｅのタイミング・クロックＣの発生のタイミングを
早くして、つまり、遅延時間Ｔｃを小さくして、有効デ
ータ部分Ｄｖｄの時間幅を同じく狭くし、この時間幅の
狭くされた有効データ部分ＤｖｄをＭＵＴ９に書き込
む。次に、ＭＵＴ９からそれを読み出して期待値パター
ン信号ＥＸＰと論理比較し、パスとフェイルの境目（例
えば論理比較結果がパスからフェイルに変わる境目）の
遅延時間Ｔｃの値からＴｄｈを測定している。

【００２１】

【発明が解決しようとする課題】近年、半導体メモリの
発展はめざましく、益々高速化されている。このため、
ライトサイクル時間Ｔｗｃが速くなり、つまり、短くな
り、メモリ試験装置の性能によってはＸＯＲＡＢＣ波形
を使用することができない場合が生じている。その理由
について説明する。

【００２２】図６Ｆに示した、ＭＵＴ９に印加するテス
トパターン信号中の有効データ部分Ｄｖｄの論理信号Ｐ
ｉ又は／Ｐｉ（ｉは整数、この例ではｉ＝１、２、３、
・・・）の最小の時間幅、つまり、メモリ試験装置が発
生することができる最小のパルス幅をＴｐとすると、Ｘ
ＯＲＡＢＣ波形を発生させる場合のライトサイクル時間
Ｔｗｃは約３Ｔｐを必要とする。つまり、ライトサイク
ル時間Ｔｗｃと最小パルス幅Ｔｐとの関係式は、Ｔｗｃ
＞３Ｔｐでなければならない。従って、Ｔｗｃ＜３Ｔｐ
の場合には、ＸＯＲＡＢＣ波形が使用できないことにな
る。

【００２３】例えば、図６Ａの各動作周期ＲＡＴＥが９
ｎｓ（約１／１１１ＭＨｚ）のメモリ試験装置の場合に
は、最小パルス幅Ｔｐは約３ｎｓとなるから、仕様書に
示されたＩＣメモリ、例えばＳＲＡＭのセットアップ・
タイムとホールド・タイムの和（Ｔｄｓ＋Ｔｄｈ）（有
効データ部分Ｄｖｄの信号Ｐｉの時間幅に等しい）が約
３ｎｓ以上のＳＲＡＭでないと、ＸＯＲＡＢＣ波形を用
いてＳＲＡＭのセットアップ・タイムとホールド・タイ
ムを測定することはできない。

【００２４】ところで、ＸＯＲＡＢＣ波形の生成に使用
した図６Ｃのタイミング・クロックＡを省略し、図６Ｂ
のテストパターン・データＰＴＮＤに対して図６Ｄ及び
図６Ｅの２つのタイミング・クロックＢ及びＣによって
ＭＵＴ９に印加すべき図６Ｂのテストパターン・データ
ＰＴＮＤに変化点を作り、図７Ｅに示すように、実際に
ＭＵＴ９に書き込まれる有効データ部分Ｄｖｄの論理信
号Ｐｉ（この例ではＰ１、Ｐ２、Ｐ３）の直後に、この
有効データ部分Ｄｖｄの論理信号Ｐｉの反転信号／Ｐｉ
を生成した波形を使用すると、Ｔｗｃ＜３Ｔｐの場合で
も、ＩＣメモリのホールド・タイムを測定することがで
きる。この明細書ではこの波形を、タイミング・クロッ
クＡを用いないので、ＸＯＲＢＣ波形と称することにす
る。

【００２５】このＸＯＲＢＣ波形の生成方法は図７に示
されており、図７Ｃ及び図７Ｄの２つのタイミング・ク
ロックＢ及びＣ（図６Ｄ及び図６Ｅの２つのタイミング
・クロックＢ及びＣと実質的に同じ）によってＭＵＴ９
に印加すべき図７Ｂのテストパターン・データ（図６Ｂ
のテストパターン・データと実質的に同じ）ＰＴＮＤに
変化点を作り、図７Ｅに示すように、実際にＭＵＴ９に
書き込まれる有効データ部分Ｄｖｄの信号Ｐｉの直後
に、この有効データ部分Ｄｖｄの信号Ｐｉの反転信号／
Ｐｉを生成したものである。

【００２６】図７Ｆは、図７Ｂのテストパターン・デー
タＰ１＝０、Ｐ２＝１、Ｐ３＝１の場合に、上述のよう
にして生成されたテストパターン信号ＰＴＮの波形ＰＴ
ＮＷＦを示す。図７Ｆから容易に理解できるように、実
際にＭＵＴ９に印加される有効データ部分Ｄｖｄの信号
Ｐ１＝０の後には論理“１"信号が生成され、信号Ｐ２
＝１の後には論理“０"信号が生成され、信号Ｐ３＝１
の後には論理“０"信号が生成されている。

【００２７】このように、このＸＯＲＢＣ波形を用いて
ＭＵＴ９のホールド・タイムを測定する場合には、書き
込みサイクル時間Ｔｗｃと最小パルス幅Ｔｐとの関係
が、Ｔｗｃ≧２Ｔｐまで、測定が可能となる。即ち、仕
様書に示されたＩＣメモリ、例えばＳＲＡＭ、のセット
アップ・タイムとホールド・タイムの和（Ｔｄｓ＋Ｔｄ
ｈ）が書き込みサイクル時間Ｔｗｃの約１／２以上のＳ
ＲＡＭまで、ＸＯＲＢＣ波形を用いてＳＲＡＭのホール
ド・タイムを測定できる。

【００２８】しかしながら、ＸＯＲＢＣ波形を用いての
測定は、有効データ部分Ｄｖｄの論理信号Ｐｉの直前
に、この有効データ部分Ｄｖｄの信号Ｐｉの反転信号／
Ｐｉを生成することができないため、ＩＣメモリのホー
ルド・タイムは測定できるが、ＩＣメモリのセットアッ
プ・タイムＴｄｓは測定できないという重大な欠点があ
る。換言すると、有効データ部分Ｄｖｄの論理信号Ｐｉ
の反転信号／Ｐｉが有効データ部分Ｄｖｄの論理信号Ｐ
ｉの直前に存在しない限り、タイミング・クロックＢの
発生のタイミングをずらしても（遅延時間Ｔｂを変化さ
せても）、有効データ部分Ｄｖｄの論理信号Ｐｉの開始
点は定まらないので（論理が反転する境目がないか
ら）、パターン比較器７では正確な論理の一致／不一致
の判定を行うことができないのである。

【００２９】この発明の１つの目的は、ライトサイクル
時間Ｔｗｃと最小パルス幅Ｔｐとの関係が、Ｔｗｃ≧２
Ｔｐまで、各種の半導体メモリのセットアップ・タイム
及びホールド・タイムの両方を測定することができるメ
モリ試験装置を提供することである。この発明の他の目
的は、ＮＲＺ（non-return to zero）波形を使用して高
速動作の半導体メモリのセットアップ・タイム及びホー
ルド・タイムの両方を正確に測定することができるメモ
リ試験装置を提供することである。

【００３０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明においては、所定のテストパ
ターン信号を被試験半導体メモリに印加し、この被試験
半導体メモリから読み出した応答信号を期待値パターン
信号と論理比較して上記被試験半導体メモリのセットア
ップ・タイム及びホールド・タイムを試験するメモリ試
験装置において、１動作周期内に所定のパターンの少な
くとも２つのテスト信号データを生成するパターン発生
手段と、１動作周期内に少なくとも２つのタイミング・
クロックを生成するタイミング発生手段と、上記パター
ン発生手段から与えられる少なくとも２つのテスト信号
データと、上記タイミング発生手段から与えられる少な
くとも２つのタイミング・クロックとによって２つのＮ
ＲＺ波形を生成し、被試験半導体メモリに印加する波形
生成手段とを具備することを特徴とするメモリ試験装置
が提供される。

【００３１】上記パターン発生手段は、各動作周期にお
いて、それらの論理が互いに反転している２つのテスト
信号データを出力する。好ましい一実施例においては、
上記パターン発生手段は、被試験半導体メモリのセット
アップ・タイムを試験する際には、各動作周期におい
て、それらの論理が互いに反転している第１及び第２の
２つのテスト信号データを出力し、被試験半導体メモリ
のホールド・タイムを試験する際には、これら第１及び
第２の２つのテスト信号データの論理状態をそれぞれ反
転した第３及び第４の２つのテスト信号データを出力す
る。

【００３２】上記波形生成手段は、上記タイミング発生
手段から与えられる２つのタイミング・クロックの一方
によって上記パターン発生手段から与えられる２つのテ
スト信号データの一方に変化点を作り、他方のタイミン
グ・クロックによって他方のテスト信号データに変化点
を作り、１つのＮＲＺ波形を生成する。好ましい一実施
例においては、上記波形生成手段は、上記タイミング発
生手段から与えられる２つのタイミング・クロックの一
方によって上記パターン発生手段から与えられる上記第
１及び第４のテスト信号データにそれぞれ変化点を作
り、他方のタイミング・クロックによって上記第２及び
第３のテスト信号データにそれぞれ変化点を作り、２つ
のＮＲＺ波形を生成する。

【００３３】一変形例においては、上記波形生成手段
は、被試験半導体メモリのセットアップ・タイムを試験
する際には、上記タイミング発生手段から与えられる２
つのタイミング・クロックの一方によって上記パターン
発生手段から与えられる２つのテスト信号データの一方
に変化点を作り、他方のタイミング・クロックによって
他方のテスト信号データに変化点を作って１つのＮＲＺ
波形を生成し、被試験半導体メモリのホールド・タイム
を試験する際には、上記一方のタイミング・クロックに
よって上記他方のテスト信号データに変化点を作り、上
記他方のタイミング・クロックによって上記一方のテス
ト信号データに変化点を作ってさらに１つのＮＲＺ波形
を生成する。

【００３４】上記タイミング発生手段から発生される少
なくとも２つのタイミング・クロックの発生タイミング
は可変である。請求項８に記載の発明においては、所定
のパターンのテスト信号データを出力するパターン発生
手段と、所要のタイミング信号を発生するタイミング発
生手段と、このタイミング発生手段から与えられるタイ
ミング信号と、上記パターン発生手段から与えられるテ
スト信号データとから、実波形を有するテストパターン
信号を生成する波形生成手段と、この波形生成手段から
出力されるテストパターン信号を被試験半導体メモリに
印加するドライバと、被試験半導体メモリから読み出さ
れた応答信号と上記パターン発生手段から与えられる期
待値パターン信号とを論理比較するパターン比較器とを
備え、被試験半導体メモリの良否を判断するメモリ試験
装置において、上記パターン発生手段に設けられた、１
動作周期内に所定のパターンの少なくとも２つのテスト
信号データを生成するパターンデータ発生手段と、上記
タイミング発生手段に設けられた、１動作周期内に少な
くとも２つのタイミング・クロックを生成するタイミン
グ・クロック発生手段と、上記波形生成手段に設けられ
た、上記パターンデータ発生手段から与えられる少なく
とも２つのテスト信号データと、上記タイミング・クロ
ック発生手段から与えられる少なくとも２つのタイミン
グ・クロックとによって２つのＮＲＺ波形を生成するＮ
ＲＺ波形生成手段とを具備し、被試験半導体メモリのセ
ットアップ・タイム及びホールド・タイムをも試験する
ことができるメモリ試験装置が提供される。

【００３５】上記パターンデータ発生手段は、各動作周
期において、それらの論理が互いに反転している２つの
テスト信号データを出力する。好ましい一実施例におい
ては、上記パターンデータ発生手段は、被試験半導体メ
モリのセットアップ・タイムを試験する際には、各動作
周期において、それらの論理が互いに反転している第１
及び第２の２つのテスト信号データを出力し、被試験半
導体メモリのホールド・タイムを試験する際には、これ
ら第１及び第２の２つのテスト信号データの論理状態を
それぞれ反転した第３及び第４の２つのテスト信号デー
タを出力する。

【００３６】上記ＮＲＺ波形生成手段は、上記タイミン
グ・クロック発生手段から与えられる２つのタイミング
・クロックの一方によって上記パターンデータ発生手段
から与えられる２つのテスト信号データの一方に変化点
を作り、他方のタイミング・クロックによって他方のテ
スト信号データに変化点を作り、１つのＮＲＺ波形を生
成する。

【００３７】好ましい一実施例においては、上記ＮＲＺ
波形生成手段は、上記タイミング・クロック発生手段か
ら与えられる２つのタイミング・クロックの一方によっ
て上記パターンデータ発生手段から与えられる上記第１
及び第４のテスト信号データにそれぞれ変化点を作り、
他方のタイミング・クロックによって上記第２及び第３
のテスト信号データにそれぞれ変化点を作り、２つのＮ
ＲＺ波形を生成する。

【００３８】一変形例においては、上記ＮＲＺ波形生成
手段は、被試験半導体メモリのセットアップ・タイムを
試験する際には、上記タイミング・クロック発生手段か
ら与えられる２つのタイミング・クロックの一方によっ
て上記パターンデータ発生手段から与えられる２つのテ
スト信号データの一方に変化点を作り、他方のタイミン
グ・クロックによって他方のテスト信号データに変化点
を作って１つのＮＲＺ波形を生成し、被試験半導体メモ
リのホールド・タイムを試験する際には、上記一方のタ
イミング・クロックによって上記他方のテスト信号デー
タに変化点を作り、上記他方のタイミング・クロックに
よって上記一方のテスト信号データに変化点を作ってさ
らに１つのＮＲＺ波形を生成する。

【００３９】上記タイミング・クロック発生手段から発
生される少なくとも２つのタイミング・クロックの発生
タイミングは可変である。

【００４０】

【発明の実施の形態】以下、この発明の好ましい実施の
形態について図１乃至図４を参照して詳細に説明する。
なお、これら図面において、図６乃至図８に示した部
分、波形及び素子と対応するものには同一符号を付けて
示し、必要のない限りそれらの説明を省略する。

【００４１】図１はこの発明によるメモリ試験装置の一
実施例の基本的な構成を示すブロック図であり、図２は
この発明に使用されたＮＲＺＢＣ波形の生成方法を説明
するためのタイミングチャートである。ＮＲＺ（non-re
turn to zero）波形とは、１つの動作周期ＲＡＴＥ内で
一度状態が変化するとその周期内では元の状態には戻ら
ない波形を言う。

【００４２】図８に示した従来のメモリ試験装置と同様
に、図１に示したメモリ試験装置も、基本的には、テス
タプロセッサ（図示せず）と、パターン発生器２と、タ
イミング発生器３と、波形整形器４と、ドライバ５と、
アナログのレベル比較器６と、パターン比較器７と、不
良解析メモリ（図示せず）とによって構成されている。

【００４３】この発明においては、パターン発生器２は
１動作周期ＲＡＴＥ内に２つのテストパターン・データ
ＰＴＮＤ１及びＰＴＮＤ２を波形整形器４に出力する２
パターン・データ発生部２２を備えており、タイミング
発生器３は１動作周期ＲＡＴＥ内に２つのタイミング・
クロックＢ及びＣを波形整形器４に出力する２タイミン
グ・クロック発生部３３を備えている。さらに、波形整
形器４は２つのＮＲＺ波形を生成する２ＮＲＺ波形生成
部４４を備えている。

【００４４】波形整形器４はパターン発生器２から与え
られる２つのテストパターン・データＰＴＮＤ１及びＰ
ＴＮＤ２と、タイミング発生器３から与えられる２つの
タイミング・クロックＢ及びＣとによって、その２ＮＲ
Ｚ波形生成部４４により２つのＮＲＺ波形を生成するこ
とができる。図２を参照して波形整形器４の２ＮＲＺ波
形生成部４４において２つのＮＲＺ波形が生成される過
程を説明する。

【００４５】図２ＡはＴｄｓやＴｄｈを測定する際の動
作周期ＲＡＴＥを示し、この動作周期に合わせて（同期
させて）、図２Ｂ及び２Ｃに示すテストパターン・デー
タＰＴＮＤ１（Ｐ１ｂ、Ｐ２ｂ、Ｐ３ｂ、・・・）及び
ＰＴＮＤ２（Ｐ１ｃ、Ｐ２ｃ、Ｐ３ｃ、・・・）がパタ
ーン発生器２から出力される。図２Ｄ及び２ＥはＮＲＺ
波形を生成するための２つのタイミング・クロックＢ及
びＣをそれぞれ示し、図２Ｄのタイミング・クロックＢ
は各動作周期の開始時点より時間Ｔｂだけ遅れて発生さ
れ、図２Ｅのタイミング・クロックＣは各動作周期の開
始時点より時間Ｔｃだけ遅れて発生される。ここで、こ
れら遅延時間の関係はＴｂ＜Ｔｃであり、かつＴｃ＜Ｒ
ＡＴＥである。

【００４６】これら２つのタイミング・クロックＢ、Ｃ
によって各動作周期ＲＡＴＥにおける図２Ｂ及び図２Ｃ
のテストパターン・データＰ１ｂ、Ｐ２ｂ、Ｐ３ｂ、・
・・及びＰ１ｃ、Ｐ２ｃ、Ｐ３ｃ・・・にそれぞれ変化
点を作り、図２Ｆに示すように、テストパターン・デー
タＰ１ｂ、Ｐ２ｂ、Ｐ３ｂ、・・・とテストパターン・
データＰ１ｃ、Ｐ２ｃ、Ｐ３ｃ、・・・とが交互に配列
されたＭＵＴ９に印加すべきテストパターン信号ＰＴＮ
を生成する。図２Ｇは、図２Ｂに示したテストパターン
・データＰＴＮＤ１がＰ１ｂ＝０、Ｐ２ｂ＝１、Ｐ３ｂ
＝１であり、図２Ｃに示したテストパターン・データＰ
ＴＮＤ２がＰ１ｃ＝１、Ｐ２ｃ＝０、Ｐ３ｃ＝０である
場合に、上述のようにして生成されたテストパターン信
号ＰＴＮの波形ＰＴＮＷＦを示す。

【００４７】図２から容易に理解できるように、この例
では各動作周期ＲＡＴＥにおいて、タイミング・クロッ
クＢによってテストパターン・データＰＴＮＤ１をセッ
トすると同時にテストパターン・データＰＴＮＤ２をリ
セットし、タイミング・クロックＣによってテストパタ
ーン・データＰＴＮＤ１をリセットすると同時にテスト
パターン・データＰＴＮＤ２をセットし、ＭＵＴ９に印
加すべきテストパターン信号ＰＴＮを生成している。そ
の結果、テストパターン信号ＰＴＮは、図２Ｆに示すよ
うに、１つの動作周期におけるテストパターン・データ
ＰＴＮＤ１の１／２周期に相当する時間幅のデータの後
に同じ動作周期におけるテストパターン・データＰＴＮ
Ｄ２の１／２周期に相当する時間幅のデータが続いた信
号となる。即ち、１／２周期に相当する時間幅のテスト
パターン・データＰＴＮＤ１と１／２周期に相当する時
間幅のテストパターン・データＰＴＮＤ２とが同一動作
周期毎に交互に配列された信号となる。上記結果から、
テストパターン・データＰＴＮＤ１の論理とテストパタ
ーン・データＰＴＮＤ２の論理が各動作周期ＲＡＴＥに
おいて互いに反転状態にあるようにパターン発生器２の
２パターンデータ発生部２２でテストパターン・データ
を生成し、これを波形整形器４に供給すれば、図２Ｇか
ら明瞭なように、一方のテストパターン・データＰＴＮ
Ｄ１の各動作周期におけるデータＰ１ｂ、Ｐ２ｂ、Ｐ３
ｂ、・・・の直後のデータは他方のテストパターン・デ
ータＰＴＮＤ２の各動作周期におけるデータＰ１ｃ、Ｐ
２ｃ、Ｐ３ｃ、・・・となるから各動作周期における２
つのデータは必ず論理が反転したデータとなる。従っ
て、パターン発生器２の２パターンデータ発生部２２に
おいて互いに反転状態にあるテストパターン・データＰ
ＴＮＤ１の論理とテストパターン・データＰＴＮＤ２の
論理を逆にすることにより（テストパターン・データＰ
ＴＮＤ１及びテストパターン・データＰＴＮＤ２の論理
をそれぞれ反転した２つのテストパターン・データを生
成することにより）、各動作周期おいて、２つのＮＲＺ
波形を生成することができる。例えば、図２の例ではテ
ストパターン・データＰ１ｂ＝０、Ｐ１ｃ＝１、Ｐ２ｂ
＝１、Ｐ２ｃ＝０、Ｐ３ｂ＝１、Ｐ３ｃ＝０であるか
ら、テストパターン信号波形ＰＴＮＷＦは“０"→“１"
→“１"→“０"→“１"→“０"となり、第１のＮＲＺ波
形が生成される。次に、論理を逆にしてＰ１ｂ＝１、Ｐ
１ｃ＝０、Ｐ２ｂ＝０、Ｐ２ｃ＝１、Ｐ３ｂ＝０、Ｐ３
ｃ＝１とすれば、テストパターン信号波形ＰＴＮＷＦは
“１"→“０"→“０"→“１"→“０"→“１"となり、第
２のＮＲＺ波形が生成される。かくして、各動作周期お
いて２つのＮＲＺ波形を生成することができるのであ
る。

【００４８】なお、この明細書では２つのテストパター
ン・データＰＴＮＤ１及びＰＴＮＤ２と２つのタイミン
グ・クロックＢ及びＣとを使用して１動作周期ＲＡＴＥ
内に生成した２つのＮＲＺ波形をＮＲＺＢＣ波形と称す
ることにする。また、タイミング・クロックＡを使用し
ないために、図７の場合と同様に、タイミング・クロッ
クＢ及びＣと記載したが、タイミング・クロックの名称
はタイミング・クロックＡ及びＢでもタイミング・クロ
ックＤ及びＥでもよく、テストパターン・データの名称
も任意のものでよい。要は２つのタイミング・クロック
と２つのテストパターン・データを使用すれば同一の動
作を行なうことができるのである。さらに、実際にＭＵ
Ｔ９に書き込む有効データ部分Ｄｖｄの信号としてはど
ちらのテストパターン・データを使用してもよい。次
に、上記ＮＲＺＢＣ波形を用いて半導体メモリ（例えば
ＳＲＡＭ）のセットアップ・タイムＴｄｓ及びホールド
・タイムＴｄｈを測定する動作について具体的に説明す
る。

【００４９】図３はＳＲＡＭのセットアップ・タイムを
測定する場合の動作を説明するためのタイミングチャー
トであり、図３Ａは動作周期（この例ではライトサイク
ルにおけるいくつかの動作周期）を示し、１動作周期を
ＲＡＴＥで表す。Ｔｄｓを測定する場合には、既に述べ
たように、実際にＭＵＴ９に書き込む有効データ部分Ｄ
ｖｄの論理信号の直前に、このＤｖｄ信号の論理を反転
した信号が存在する必要がある。よって、この場合には
パターン発生器２の２パターンデータ発生部２２は図３
Ｂ及び図３Ｃに示す２つの互いに論理が反転状態にある
テストパターン・データＰＴＮＤ１及びＰＴＮＤ２を生
成する。

【００５０】具体的には、ＭＵＴ９に印加するテストパ
ターン・データが図３Ｃのテストパターン・データＰＴ
ＮＤ２（Ｐ１、Ｐ２、Ｐ３）であるとすると、図３Ｂの
テストパターン・データＰＴＮＤ１として図３Ｃのテス
トパターン・データＰＴＮＤ２の論理を反転したデータ
（／Ｐ１、／Ｐ２、／Ｐ３）を生成し、これらテストパ
ターン・データＰＴＮＤ１及びＰＴＮＤ２を動作周期Ｒ
ＡＴＥに合わせて（同期させて）パターン発生器２から
出力させ、波形整形器４に与える。この波形整形器４の
２ＮＲＺ波形生成部４４は、各動作周期の開始時点より
時間Ｔｂだけ遅れて発生される図３Ｄのタイミング・ク
ロックＢによりテストパターン・データＰＴＮＤ１をセ
ットして各動作周期のテストパターン・データＰ１、Ｐ
２、Ｐ３に変化点を作り、また、各動作周期の開始時点
より時間Ｔｃだけ遅れて発生される図３Ｅのタイミング
・クロックＣによりテストパターン・データＰＴＮＤ２
をセットして各動作周期のテストパターン・データ／Ｐ
１、／Ｐ２、／Ｐ３に変化点を作る。その結果、図３Ｆ
に示すように、１／２周期の時間幅のデータが／Ｐ１、
Ｐ１、／Ｐ２、Ｐ２、／Ｐ３、Ｐ３の順に整列された信
号よりなるテストパターン信号ＰＴＮが生成され、ＭＵ
Ｔ９に印加されることになる。即ち、ＭＵＴ９に実際に
書き込まれる有効データ部分Ｄｖｄ（１／２周期の時間
幅のデータＰ１、Ｐ２、Ｐ３）の直前のデータが論理反
転したデータ（１／２周期の時間幅のデータ／Ｐ１、／
Ｐ２、／Ｐ３）であるテストパターン信号ＰＴＮが生成
される。このテストパターン信号ＰＴＮの波形は、図３
Ｇに示すように、２つのＮＲＺ波形（ＮＲＺＢＣ波形）
の内の一方の波形である。なお、この例では遅延時間Ｔ
ｃから遅延時間Ｔｂを減算した時間幅が１動作周期ＲＡ
ＴＥの１／２に相当する時間に設定されている。

【００５１】セットアップ・タイムＴｄｓの測定は、従
来例の場合と同様に、図３Ｄのタイミング・クロックＢ
の発生のタイミングを遅らせて、つまり、遅延時間Ｔｂ
を大きくして、有効データ部分Ｄｖｄの時間幅（Ｔｄｓ
＋Ｔｄｈ）を狭くし、この時間幅の狭くされた有効デー
タ部分ＤｖｄをＭＵＴ９に書き込む。次に、ＭＵＴ９か
らそれを読み出してパターン発生器２から与えられる期
待値パターン信号ＥＸＰと論理比較し、フェイル（両信
号の不一致状態）とパス（両信号の一致状態）の境目
（例えば論理比較結果がフェイルからパスに変わる境
目）の遅延時間Ｔｂの値を測定し、この測定値からＴｄ
ｓを測定する。

【００５２】これに対し、ＳＲＡＭのホールド・タイム
Ｔｄｈを測定する場合には、既に述べたように、実際に
ＭＵＴ９に書き込む有効データ部分Ｄｖｄの信号の直後
に、このＤｖｄ信号の論理を反転した信号が存在する必
要がある。図４はＳＲＡＭのＴｄｈを測定する場合の動
作を説明するためのタイミングチャートであり、図４Ａ
は動作周期（この例でもライトサイクルにおけるいくつ
かの動作周期）ＲＡＴＥを示し、図４Ｂ及び図４Ｃは２
つの互いに論理が反転状態にあるテストパターン・デー
タＰＴＮＤ１及びＰＴＮＤ２をそれぞれ示す。

【００５３】上述したＴｄｓの測定時に、実際にＭＵＴ
９に書き込んだ有効データ部分ＤｖｄはＰ１、Ｐ２、Ｐ
３、・・・であるから、Ｔｄｈを測定する場合にも実際
にＭＵＴ９に書き込むテストパターン・データの有効デ
ータ部分Ｄｖｄは同じデータＰ１、Ｐ２、Ｐ３、・・・
でなければならない。よって、この場合にはパターン発
生器２の２パターンデータ発生部２２は図４Ｂ及び図４
Ｃに示す２つの互いに論理が反転状態にあるテストパタ
ーン・データＰＴＮＤ１及びＰＴＮＤ２を生成する。即
ち、図４Ｂのテストパターン・データＰＴＮＤ１として
Ｐ１、Ｐ２、Ｐ３、・・・を生成し、図４Ｃのテストパ
ターン・データＰＴＮＤ２として図４Ｂのテストパター
ン・データＰＴＮＤ１の論理を反転したデータ／Ｐ１、
／Ｐ２、／Ｐ３、・・・を生成する。

【００５４】これらテストパターン・データＰＴＮＤ１
及びＰＴＮＤ２を動作周期ＲＡＴＥに合わせて（同期さ
せて）パターン発生器２から出力させ、波形整形器４に
与える。この波形整形器４の２ＮＲＺ波形生成部４４
は、各動作周期の開始時点より時間Ｔｂだけ遅れて発生
される図４Ｄのタイミング・クロックＢによりテストパ
ターン・データＰＴＮＤ１をセットして各動作周期のテ
ストパターン・データＰ１、Ｐ２、Ｐ３に変化点を作
り、また、各動作周期の開始時点より時間Ｔｃだけ遅れ
て発生される図４Ｅのタイミング・クロックＣによりテ
ストパターン・データＰＴＮＤ２をセットして各動作周
期のテストパターン・データ／Ｐ１、／Ｐ２、／Ｐ３に
変化点を作る。その結果、図４Ｆに示すように、１／２
周期の時間幅のデータがＰ１、／Ｐ１、Ｐ２、／Ｐ２、
Ｐ３、／Ｐ３の順に整列された信号よりなるテストパタ
ーン信号ＰＴＮが生成され、ＭＵＴ９に印加されること
になる。即ち、ＭＵＴ９に実際に書き込まれる有効デー
タ部分Ｄｖｄ（１／２周期の時間幅のデータＰ１、Ｐ
２、Ｐ３）の直後のデータが論理反転したデータ（１／
２周期の時間幅のデータ／Ｐ１、／Ｐ２、／Ｐ３）であ
るテストパターン信号ＰＴＮが生成される。このテスト
パターン信号ＰＴＮの波形は、図４Ｇに示すように、２
つのＮＲＺ波形（ＮＲＺＢＣ波形）の内の他方の波形で
ある。なお、この例でも遅延時間Ｔｃから遅延時間Ｔｂ
を減算した時間幅が１動作周期ＲＡＴＥの１／２に相当
する時間に設定されている。

【００５５】Ｔｄｈの測定は、従来例と同様に、図４Ｅ
のタイミング・クロックＣの発生のタイミングを早くし
て、つまり、遅延時間Ｔｃを小さくして、有効データ部
分Ｄｖｄの時間幅を狭くし、この時間幅の狭くされた有
効データ部分ＤｖｄをＭＵＴ９に書き込む。次に、ＭＵ
Ｔ９からそれを読み出して期待値パターン信号ＥＸＰと
論理比較し、パスとフェイルの境目（例えば論理比較結
果がパスからフェイルに変わる境目）の遅延時間Ｔｃの
値を測定し、この測定値からＴｄｈを測定する。

【００５６】このように、上記ＮＲＺＢＣ波形を使用す
ると、書き込みサイクル時間Ｔｗｃと最小パルス幅Ｔｐ
との関係が、Ｔｗｃ≧２Ｔｐまで、ＭＵＴ９のセットア
ップ・タイム及びホールド・タイムを測定することがで
きる。即ち、この発明によれば、仕様書に示された半導
体メモリのセットアップ・タイムとホールド・タイムの
和（Ｔｄｓ＋Ｔｄｈ）が書き込みサイクル時間Ｔｗｃの
約１／２以上の半導体メモリまで、そのセットアップ・
タイム及びホールド・タイムをそれぞれ正確に測定する
ことができる。従って、Ｔｗｃを２Ｔｐにまで短くする
ことができるから、従来のメモリ試験装置では測定でき
なかった３Ｔｐ≧Ｔｗｃ≧２Ｔｐの範囲の高速の半導体
メモリまで、そのＴｄｓ及びＴｄｈを正確に測定するこ
とができる。

【００５７】上記実施例ではパターン発生器２の２パタ
ーンデータ発生部２２において互いに反転状態にあるテ
ストパターン・データＰＴＮＤ１の論理とテストパター
ン・データＰＴＮＤ２の論理を逆にすることにより、他
方のＮＲＺ波形を生成するように構成したが、この方法
に限定されるものではない。例えば、２パターンデータ
発生部２２においてテストパターン・データＰＴＮＤ１
の論理とテストパターン・データＰＴＮＤ２の論理を逆
にせずに、波形整形器４の２ＮＲＺ波形生成部４４にお
いてタイミング・クロックＣ（Ｔｃ）によってテストパ
ターン・データＰＴＮＤ１をセットし、タイミング・ク
ロックＢ（Ｔｂ）によってテストパターン・データＰＴ
ＮＤ２をセットしても、他方のＮＲＺ波形を生成するこ
とができる。具体的には、図３においてタイミング・ク
ロックＣによってテストパターン・データＰＴＮＤ１を
セットし、タイミング・クロックＢによってテストパタ
ーン・データＰＴＮＤ２をセットすれば、図４と全く同
じ結果が得られるので、各動作周期おいて２つのＮＲＺ
波形を生成することができる。換言すると、２つのタイ
ミング・クロックによってセット／リセットする（変化
点を与える）テストパターン・データを逆にすることに
よっても各動作周期おいて２つのＮＲＺ波形を生成する
ことができる。

【００５８】また、この発明によるメモリ試験装置はＩ
Ｃメモリ（例えばＳＲＡＭ）以外の各種の半導体メモリ
のセットアップ・タイム及びホールド・タイムの測定に
も同様に使用できることは勿論である。なお、この発明
を図示した好ましい実施例について記載したが、この発
明の精神及び範囲から逸脱することなしに、上述した実
施例に関して種々の変形、変更及び改良がなし得ること
はこの分野の技術者には明らかであろう。従って、この
発明は例示の実施例に限定されるものではなく、特許請
求の範囲によって定められるこの発明の範囲内に入る全
てのそのような変形、変更及び改良を包含するものであ
る。

【００５９】

【発明の効果】以上の説明で明白なように、この発明に
よるメモリ試験装置は、各動作周期内に、実際に被試験
半導体メモリに書き込まれる有効データ部分の直前に、
この有効データ部分の反転信号を生成するＮＲＺ波形
と、有効データ部分の直後に、この有効データ部分の反
転信号を生成するＮＲＺ波形との２種類のＮＲＺ波形を
生成することができる。よって、この２種類のＮＲＺ波
形を使用することにより、ライトサイクル時間Ｔｗｃと
最小パルス幅Ｔｐとの関係がＴｗｃ≧２Ｔｐまで、各種
の半導体メモリのセットアップ・タイム及びホールド・
タイムを正確に測定することができる。このように、Ｔ
ｗｃを２Ｔｐにまで短くすることができるから、従来の
メモリ試験装置では測定できなかった３Ｔｐ≧Ｔｗｃ≧
２Ｔｐの範囲の高速の半導体メモリまで、そのＴｄｓ及
びＴｄｈを正確に測定することができるという顕著な利
点が得られる。

【００６０】近年、半導体メモりの高速化は著しく進ん
でおり、この発明によって得られる効果は実用に供して
頗る大である。

【図面の簡単な説明】

【図１】この発明によるメモリ試験装置の一実施例の基
本的な構成を示すブロック図である。

【図２】この発明に使用されたＮＲＺＢＣ波形の生成方
法を説明するためのタイミングチャートである。

【図３】図１に示したメモリ試験装置によりＩＣメモリ
のセットアップ・タイムを測定する際に使用されるＮＲ
ＺＢＣ波形の生成方法を説明するためのタイミングチャ
ートである。

【図４】図１に示したメモリ試験装置によりＩＣメモリ
のホールドタイムを測定する際に使用されるＮＲＺＢＣ
波形の生成方法を説明するためのタイミングチャートで
ある。

【図５】従来のメモリ試験装置において被試験ＩＣメモ
リにデータを書き込む動作を説明するためのタイミング
チャートである。

【図６】従来のメモリ試験装置によりＩＣメモリのセッ
トアップ・タイム及びホールドタイムを測定する際に使
用されるＸＯＲＡＢＣ波形の生成方法を説明するための
タイミングチャートである。

【図７】従来のメモリ試験装置により高速のＩＣメモリ
のホールドタイムを測定する際に使用されるＸＯＲＢＣ
波形の生成方法を説明するためのタイミングチャートで
ある。

【図８】従来のメモリ試験装置の一例の基本的な構成を
示すブロック図である。

【符号の説明】

１：テスタプロセッサ２：パターン発生器３：タイミング発生器４：波形整形器７：パターン比較器８：不良解析メモリ９：被試験メモリ２２：２パターン・データ発生部３３：２タイミング・クロック発生部４４：２ＮＲＺ波形生成部Ｔｄｓ：セットアップ・タイムＴｄｈ：ホールド・タイムＤｖｄ：有効データ部分

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０１Ｒ 31/28 Ｒ

Claims

【特許請求の範囲】

【請求項１】所定のテストパターン信号を被試験半導
体メモリに印加し、この被試験半導体メモリから読み出
した応答信号を期待値パターン信号と論理比較して上記
被試験半導体メモリのセットアップ・タイム及びホール
ド・タイムを試験するメモリ試験装置において、１動作周期内に所定のパターンの少なくとも２つのテス
ト信号データを生成するパターン発生手段と、１動作周期内に少なくとも２つのタイミング・クロック
を生成するタイミング発生手段と、上記パターン発生手段から与えられる少なくとも２つの
テスト信号データと、上記タイミング発生手段から与え
られる少なくとも２つのタイミング・クロックとによっ
て２つのＮＲＺ波形を生成し、被試験半導体メモリに印
加する波形生成手段とを具備することを特徴とするメモ
リ試験装置。
【請求項２】上記パターン発生手段は、各動作周期に
おいて、それらの論理が互いに反転している２つのテス
ト信号データを出力することを特徴とする請求項１に記
載のメモリ試験装置。
【請求項３】上記パターン発生手段は、被試験半導体
メモリのセットアップ・タイムを試験する際には、各動
作周期において、それらの論理が互いに反転している第
１及び第２の２つのテスト信号データを出力し、被試験
半導体メモリのホールド・タイムを試験する際には、こ
れら第１及び第２の２つのテスト信号データの論理状態
をそれぞれ反転した第３及び第４の２つのテスト信号デ
ータを出力することを特徴とする請求項１に記載のメモ
リ試験装置。
【請求項４】上記波形生成手段は、上記タイミング発
生手段から与えられる２つのタイミング・クロックの一
方によって上記パターン発生手段から与えられる２つの
テスト信号データの一方に変化点を作り、他方のタイミ
ング・クロックによって他方のテスト信号データに変化
点を作り、１つのＮＲＺ波形を生成することを特徴とす
る請求項２に記載のメモリ試験装置。
【請求項５】上記波形生成手段は、上記タイミング発
生手段から与えられる２つのタイミング・クロックの一
方によって上記パターン発生手段から与えられる上記第
１及び第４のテスト信号データにそれぞれ変化点を作
り、他方のタイミング・クロックによって上記第２及び
第３のテスト信号データにそれぞれ変化点を作り、２つ
のＮＲＺ波形を生成することを特徴とする請求項３に記
載のメモリ試験装置。
【請求項６】上記波形生成手段は、被試験半導体メモ
リのセットアップ・タイムを試験する際には、上記タイ
ミング発生手段から与えられる２つのタイミング・クロ
ックの一方によって上記パターン発生手段から与えられ
る２つのテスト信号データの一方に変化点を作り、他方
のタイミング・クロックによって他方のテスト信号デー
タに変化点を作って１つのＮＲＺ波形を生成し、被試験
半導体メモリのホールド・タイムを試験する際には、上
記一方のタイミング・クロックによって上記他方のテス
ト信号データに変化点を作り、上記他方のタイミング・
クロックによって上記一方のテスト信号データに変化点
を作ってさらに１つのＮＲＺ波形を生成することを特徴
とする請求項２に記載のメモリ試験装置。
【請求項７】上記タイミング発生手段から発生される
少なくとも２つのタイミング・クロックの発生タイミン
グは可変であることを特徴とする請求項１に記載のメモ
リ試験装置。
【請求項８】所定のパターンのテスト信号データを出
力するパターン発生手段と、所要のタイミング信号を発
生するタイミング発生手段と、このタイミング発生手段
から与えられるタイミング信号と、上記パターン発生手
段から与えられるテスト信号データとから、実波形を有
するテストパターン信号を生成する波形生成手段と、こ
の波形生成手段から出力されるテストパターン信号を被
試験半導体メモリに印加するドライバと、被試験半導体
メモリから読み出された応答信号と上記パターン発生手
段から与えられる期待値パターン信号とを論理比較する
パターン比較器とを備え、被試験半導体メモリの良否を
判断するメモリ試験装置において、上記パターン発生手段に設けられた、１動作周期内に所
定のパターンの少なくとも２つのテスト信号データを生
成するパターンデータ発生手段と、上記タイミング発生手段に設けられた、１動作周期内に
少なくとも２つのタイミング・クロックを生成するタイ
ミング・クロック発生手段と、上記波形生成手段に設けられた、上記パターンデータ発
生手段から与えられる少なくとも２つのテスト信号デー
タと、上記タイミング・クロック発生手段から与えられ
る少なくとも２つのタイミング・クロックとによって２
つのＮＲＺ波形を生成するＮＲＺ波形生成手段とを具備
し、被試験半導体メモリのセットアップ・タイム及びホール
ド・タイムをも試験することができることを特徴とする
メモリ試験装置。
【請求項９】上記パターンデータ発生手段は、各動作
周期において、それらの論理が互いに反転している２つ
のテスト信号データを出力することを特徴とする請求項
８に記載のメモリ試験装置。
【請求項１０】上記パターンデータ発生手段は、被試
験半導体メモリのセットアップ・タイムを試験する際に
は、各動作周期において、それらの論理が互いに反転し
ている第１及び第２の２つのテスト信号データを出力
し、被試験半導体メモリのホールド・タイムを試験する
際には、これら第１及び第２の２つのテスト信号データ
の論理状態をそれぞれ反転した第３及び第４の２つのテ
スト信号データを出力することを特徴とする請求項８に
記載のメモリ試験装置。
【請求項１１】上記ＮＲＺ波形生成手段は、上記タイ
ミング・クロック発生手段から与えられる２つのタイミ
ング・クロックの一方によって上記パターンデータ発生
手段から与えられる２つのテスト信号データの一方に変
化点を作り、他方のタイミング・クロックによって他方
のテスト信号データに変化点を作り、１つのＮＲＺ波形
を生成することを特徴とする請求項９に記載のメモリ試
験装置。
【請求項１２】上記ＮＲＺ波形生成手段は、上記タイ
ミング・クロック発生手段から与えられる２つのタイミ
ング・クロックの一方によって上記パターンデータ発生
手段から与えられる上記第１及び第４のテスト信号デー
タにそれぞれ変化点を作り、他方のタイミング・クロッ
クによって上記第２及び第３のテスト信号データにそれ
ぞれ変化点を作り、２つのＮＲＺ波形を生成することを
特徴とする請求項１０に記載のメモリ試験装置。
【請求項１３】上記ＮＲＺ波形生成手段は、被試験半
導体メモリのセットアップ・タイムを試験する際には、
上記タイミング・クロック発生手段から与えられる２つ
のタイミング・クロックの一方によって上記パターンデ
ータ発生手段から与えられる２つのテスト信号データの
一方に変化点を作り、他方のタイミング・クロックによ
って他方のテスト信号データに変化点を作って１つのＮ
ＲＺ波形を生成し、被試験半導体メモリのホールド・タ
イムを試験する際には、上記一方のタイミング・クロッ
クによって上記他方のテスト信号データに変化点を作
り、上記他方のタイミング・クロックによって上記一方
のテスト信号データに変化点を作ってさらに１つのＮＲ
Ｚ波形を生成することを特徴とする請求項９に記載のメ
モリ試験装置。
【請求項１４】上記タイミング・クロック発生手段か
ら発生される少なくとも２つのタイミング・クロックの
発生タイミングは可変であることを特徴とする請求項８
に記載のメモリ試験装置。