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WO2006035647A1 - 波形整形回路及びこの波形整形回路を備えた半導体試験装置 - Google Patents

波形整形回路及びこの波形整形回路を備えた半導体試験装置 Download PDF

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WO2006035647A1
WO2006035647A1 PCT/JP2005/017369 JP2005017369W WO2006035647A1 WO 2006035647 A1 WO2006035647 A1 WO 2006035647A1 JP 2005017369 W JP2005017369 W JP 2005017369W WO 2006035647 A1 WO2006035647 A1 WO 2006035647A1
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WO
WIPO (PCT)
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edge
output
open
data
waveform
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/017369
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English (en)
French (fr)
Inventor
Katsumi Ochiai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
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Priority to DE112005002249T priority patent/DE112005002249T5/de
Publication of WO2006035647A1 publication Critical patent/WO2006035647A1/ja
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Ceased legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31928—Formatter
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Definitions

  • the present invention includes a waveform shaping circuit that generates a test pattern to be applied to a DUT to be tested, and compares a response output signal output from the DUT to which the test pattern is applied with a predetermined expected value data signal.
  • the semiconductor test equipment that determines the quality of the DUT, especially when the edge of the test pattern violates the proximity limit of the reference clock, the adjacent edge that is close is automatically opened and the opened timing edge is detected.
  • the present invention relates to a waveform shaping circuit and a semiconductor testing apparatus that identify whether an open edge is an edge that affects a test pattern and reliably detect only an open edge that really requires an error warning or the like.
  • a predetermined test pattern is applied to the DUT, and as a result, an output signal output from the DUT
  • the strobe signal is taken out and the output signal taken out is compared with a predetermined expected value signal (expected value pattern) to determine the quality of the DUT operation (for example, JP-A-7-110357).
  • the test pattern data applied to the DUT consists of waveform data (format 'control data') indicating the waveform corresponding to the logical pattern, and timing data (timing 'set data) indicating the timing of the edges in the waveform.
  • waveform data format 'control data'
  • timing data timing 'set data
  • Edge delay time with respect to a given reference of period is an integer multiple of the reference clock (REFCLK) period only. It is often the sum of fractions.
  • the timing data (delayed data) indicating the edge timing of the waveform data is also an integer multiple of the reference clock cycle (Gate Enable: GTE) and high resolution data (High Resolution: HR), which is the fractional data of the reference clock. It is configured by a combination.
  • a plurality of waveform data is usually used in combination so that a more complicated test pattern can be generated.
  • multiple groups (set signal groups: T1S, T2S---TnS, reset signal groups: T1R, T2R '' 'TnR) are prepared as waveform data, and any set signal can be combined with a reset signal.
  • the timing nors is generated.
  • FIG. 6 is a block diagram showing a schematic configuration of a conventional semiconductor test apparatus.
  • the conventional semiconductor test apparatus includes a pattern generator (PG) 110, a timing generator 120, a waveform memory 130, a real-time selector 140, etc., and is output from the waveform memory 130.
  • the waveform data and the timing data output from the timing generator 120 are selected by the real-time selector 140, and a test pattern to be input to the DUT (not shown) to be tested is generated.
  • PG pattern generator
  • RU real-time selector
  • the next stage elements from the waveform memory 130 constitute a waveform shaping circuit.
  • the semiconductor test equipment shown in FIG. 6 is a multi-letter mode tester that uses two data during one test cycle, and the waveform data from the T1 and T2 groups is obtained from the waveform memory 130.
  • the timing generator 120 is provided with two timing generators 120, T1 and T2, corresponding to the group of waveform data in the waveform memory 130.
  • Pin 'multiplet mode' means that test patterns and strobe signals generated by multiple test 'channel (tester pin) forces of semiconductor test equipment are synthesized (multipletasted) on the time axis so that high-speed test signals and In this mode, a strobe signal is generated.
  • PG110 has pattern data (PAT A / B / C) that is the address of the logical pattern (waveform data) applied to the DUT, timing set (TS) that is the address of the timing data that indicates the switching timing, Outputs a rate signal (RATE) as the test rate.
  • a plurality of timing generators 120 are provided corresponding to the group of waveform data in the waveform memory 130. In the example shown in FIG. 6, two timing generators T1 and T2 are provided, and each timing generator 120 includes Each includes a timing memory 121 and a counter delay 122.
  • the timing memory 121 stores the delay timing of the clock with respect to the timing set, and generates the set time and reset time of the waveform data read from the waveform memory 130.
  • the timing memory 121 stores a GATE signal indicating which clock number of the reference clock REFCLK is selected, and an HR signal that is high-resolution delay data equal to or less than the cycle of the REFCLK.
  • the reference clock REFCLK is 4 ns.
  • the GATE signal and HR signal are read out, the HR signal is input to the real-time selector 140 in the next stage as it is, and the GATE signal is input to the counter delay 122. It is output at the timing of the input rate signal (RATE) and input to the real-time selector 140.
  • the waveform memory 130 stores waveform data (SET / RES beat) corresponding to the logical pattern. Then, the pattern data (PAT A / B / C) output from the PG 110 is set as an address, and each waveform data for reset is read from the waveform memory 130.
  • pattern data of two groups (Tl, T2) is output as waveform data for each set and reset, and is input to the real-time selector 140 at the next stage.
  • the waveform memory 130 has, for example, 8 words, and a word is designated by 3 bits (A / B / C) of the pattern data (PAT).
  • data such as driver high level drive first data T1S, driver low level drive first data T1R, driver high level drive second data T2S, driver low level drive second data T2R, etc. is read. It is.
  • the stored contents of this waveform memory 19 differ depending on the non-return waveform NRZ, its inverted waveform, NRZ, return waveform RZ, its inverted waveform ZRZ, exclusive OR waveform XOR, its inverted waveform / XOR, etc.
  • a type of waveform corresponding to the stored contents is formed.
  • the real-time selector 140 inputs each signal from the timing generator 120 and the waveform memory 130 on the set side (SET) and reset side (RES), selects any data in real time, and sets the set signal (SET) And reset signal (RES).
  • the set signal (SET) and reset signal (RES) output from the real-time selector 140 are distributed to the set side and the reset side of the next timing circuit (Pin Timing Generator: PTGA) 160.
  • the upper timing circuit (PTGA) 160a is a set signal path (path)
  • the lower timing circuit (PTGA) 160b is a reset signal path (path).
  • the set signal and reset signal are supplied to the flip * flop 170, and the rising and falling edges of the test signal are formed based on these timings.
  • the signal from the PG 110 accesses the waveform memory 130 and the timing memory 121 and the output is input to the real-time selector 140.
  • the timing data TS and the rate signal R ATE are supplied from the PG 110 to the timing memory 121 and the counter delay 122, and the delay amount HR and the reference timing GTE read from the timing memory 121 are output.
  • the waveform data is read from the waveform memory 130 by the pattern data PAT from the PG 110, input to the real time selector 140 at the timing of the reference timing GTE, and selected and output at the delay timing of the delay amount HR.
  • the interval between signals given in the same signal path needs to be larger than a reference clock.
  • the interval between two set signals in the signal path on the set side 160a of the timing circuit (PTGA) 160 shown in Fig. 6 and the interval between the two reset signals in the signal path on the reset side 160b are respectively based on the reference clock period.
  • PTGA timing circuit
  • the semiconductor test equipment cannot operate normally when a high-speed pulse exceeding the limit of the reference clock REFCLK is applied.
  • the HR signal indicating the high-resolution delay timing is the reference clock REFCLK.
  • PTGA cannot distinguish and recognize the second pulse, and the smaller HR signal is applied as if one continuous pulse was applied. However, it will only respond to change.
  • the real-time selector 140 selects and outputs the edge and the corresponding timing data, and the plurality of waveform data edges in the same reference clock cycle. If there is, the timing data corresponding to each edge is compared, the timing data is small, and the edge and its timing data are selected and output. Edge data with large timing data is opened and is not output.
  • the PTGA does not receive a signal that has approached the reference clock period (eg, 4 ns) or more.
  • test pattern generated in a conventional semiconductor test apparatus A specific example of a test pattern generated in a conventional semiconductor test apparatus will be described below with reference to FIG.
  • FIG. 7 shows a timing chart of the test pattern generated in the conventional semiconductor test apparatus as described above.
  • the reference clock REFCLK power is ns
  • the test rate RATE is set to 4 ns, which is the same as the reference clock.
  • the reference clock REFCLK is unchanged (fixed) by the semiconductor test equipment, but the test rate RATE can be set to a desired integer multiple of the reference clock REFCLK, and the setting can be made arbitrarily by the user. ing.
  • the real-time selector 140 includes T1S, TIR, T2S, and T2R waveform data. Is input to the set side (SET) and reset side (RES) of the real-time selector 140 at the timing of the reference timing GTE. In addition, delay timing data T1HR and T2HR corresponding to the waveform data of T1 and T2 are input to the set side (SET) and reset side (R ES) of the real-time selector 140.
  • the edge and the corresponding timing data are selected and output, and if there are multiple waveform data edges in the same reference clock cycle, The timing data corresponding to each edge is compared, the timing data is small, and the edge and its timing data are selected and output.
  • T1S since the SET signal is only T1S in the first cycle of the reference clock cycle, T1S is selected and the SET signal is output at the 0.5ns delay timing indicated by T1HR.
  • T1R since the RES signal is only T1R, T1R is selected and the RES signal is output at the 1.0ns delay timing indicated by T1HR.
  • T1S and T2S exist in the SET signal, so the values of the delay timing data T1HR (0.5ns) and T2HR (3.0ns) corresponding to each waveform data are compared, and the value is small.
  • T1S is selected, the SET signal is output with a 0.5ns delay timing indicated by T1HR.
  • the delay timing data is large, T2S is opened and erased (see SET3.0 indicated by the broken line in FIG. 7), and is not output from the real-time selector 140.
  • waveform data and timing data are selected for each cycle, and the real time selector 140 outputs a set signal (SET) and a reset signal (RES) as shown in FIG. Then, the set signal and the reset signal pass through the timing circuit (PTGA) 160 and the flip-flop Z-flop 170, and a test pattern (PAT) of rising and falling edges as shown in the lowest stage of FIG. 7 is generated.
  • SET set signal
  • RES reset signal
  • PAT test pattern
  • the clock that violates the proximity limit is opened by the real-time selector 140.
  • clocks that are closer than the reference clock period (for example, 4 ns) are not input to the PTGA in the subsequent stage, and accurate semiconductor testing based on the reference clock is performed.
  • the present invention has been proposed to solve the problems of the conventional techniques as described above.
  • the edge of the test pattern violates the proximity limit of the reference clock
  • the adjacent edge is automatically opened.
  • it detects the open timing edge, identifies whether the open edge has an influence on the test pattern, and reliably detects only the open edges that really need an error warning.
  • the purpose is to provide a waveform shaping circuit and semiconductor test equipment that can be used.
  • a waveform shaping circuit of the present invention is a waveform shaping circuit that generates a test pattern to be input to a DUT to be tested, and inputs a plurality of waveform data output from a waveform memory.
  • Timing generator force Inputs multiple timing data to be output, selects and outputs predetermined waveform data and timing data, and edges of the same polarity that continue to the edge of the waveform data at intervals shorter than the predetermined proximity limit time If there is, the real-time selector that opens the successive subsequent edges and outputs a predetermined open signal, and the waveform data, timing data, and open signal output from the real-time selector are input, and the real-time Within the specified proximity limit time prior to the edge opened by the selector, this open edge and the opposite polarity And an open detector that outputs a predetermined fail signal when there is a sex edge.
  • the waveform shaping circuit of the present invention has one waveform data edge in the same reference clock cycle with the real-time selector power, the edge and the corresponding timing data are selected and output, and the same reference clock cycle is output. If there are multiple waveform data edges, compare the timing data corresponding to each edge, select and output the edge with the smaller timing data and the timing data, and open and open the edge with the larger timing data. A signal is output, and timing data corresponding to the open edge is output.
  • the waveform shaping circuit according to the present invention is configured such that when the real-time selector opens successive subsequent edges within a predetermined proximity limit time, the open signal differs depending on whether the number of opened edges is one or more. Is output.
  • the waveform shaping circuit of the present invention has a corresponding timing within the reference clock cycle to which the open edge opened by the open detector force real-time selector belongs. If the data is smaller than the timing data of the open edge and there is a maximum edge in the cycle, a fail signal is output when the edge polarity is opposite to the open edge.
  • the corresponding timing data force is larger than the timing data of the open edge, and if there is a maximum edge in the cycle, the edge polarity is opened. In this configuration, a fail signal is output when the polarity is opposite to the edge.
  • the semiconductor test apparatus of the present invention inputs a predetermined test pattern to the DUT to be tested, and compares the response output signal output from the DUT with the predetermined expected value data signal to determine whether the DUT is good or bad.
  • the semiconductor test apparatus according to the present invention preferably has a configuration in which a plurality of waveform shaping circuits are provided corresponding to the DUT perpin as described in claim 6.
  • the adjacent edge is automatically opened by the real-time selector and the open circuit is opened.
  • the detected timing edge is detected by the open detector, and a fail signal is output only when there is an edge having the opposite polarity to the open edge within the proximity limit time prior to the open edge.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor test apparatus including a waveform shaping circuit according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a schematic configuration of a real-time selector provided in the waveform shaping circuit according to the embodiment of the present invention.
  • FIG. 3 shows an open detector provided in the waveform shaping circuit according to the embodiment of the present invention. It is a block diagram which shows schematic structure.
  • FIG. 4 is a table showing the operating principle of an open detector provided in a waveform shaping circuit according to an embodiment of the present invention.
  • FIG. 5 is a table showing an example of signals input to and output from an open detector provided in the waveform shaping circuit according to the embodiment of the present invention.
  • FIG. 6 is a block diagram showing a schematic configuration of a conventional semiconductor test apparatus.
  • FIG. 7 shows a timing chart of test patterns generated in the semiconductor test equipment.
  • FIG. 8 is a timing chart showing the case where the output waveform changes when a signal is opened due to proximity restrictions in a semiconductor test equipment.
  • (A) shows the correct output waveform that does not violate proximity restrictions.
  • (B) Indicates a case where the output waveform has changed as a result of opening a subsequent edge that violates proximity restrictions.
  • FIG. 1 is a block diagram showing a schematic configuration of an embodiment of a semiconductor test apparatus equipped with a waveform shaping circuit according to the present invention.
  • the semiconductor test apparatus provided with the waveform shaping circuit according to the present embodiment has almost the same configuration as the conventional semiconductor test apparatus shown in FIG. 6, and the pattern generator (PG) 10 Timing generator 20, waveform memory 30, real-time selector 40, timing circuit (PTGA) 60, flip-flop 70 and the like, and an open detector 50 after the real-time selector 40. . Then, the test pattern data force S passed through the timing circuit (PTGA) 160 and the flip-flop 170 is applied to the DUT (not shown), and a predetermined semiconductor test is performed.
  • next-stage components from the waveform memory 30 constitute a waveform shaping circuit.
  • the semiconductor test apparatus of the present embodiment constitutes a perpin tester in which a plurality of timing generators and waveform shaping circuits are provided corresponding to the DUT perpin.
  • the per-pin tester is a semiconductor test device that has a function that allows the test signal applied to the DUT to be set independently for each test pin.
  • the main internal device resources of the test equipment are provided individually for each tester pin.
  • a shared 'resource' tester is a semiconductor test device that shares multiple resources such as timing generators and waveform shaping circuits with all tester pins.
  • the PG 110 in the conventional semiconductor test apparatus described above with reference to FIG. 6, the timing generator 120, Since it is the same as that of the waveform memory 130 (see FIG. 6), redundant description is omitted.
  • the tester is a pin-multiplet mode tester that uses two data during one test cycle.
  • the timing generator 20 is equipped with two timing generators 20a (T1 side) and 20b (T2 side) corresponding to the waveform data group in the waveform memory 30. (See Figure 1).
  • FIG. 2 is a block diagram showing a schematic configuration of the real-time selector 40 provided in the waveform shaping circuit of the present embodiment.
  • the real-time selector 40 includes two waveform data output from the waveform memory 30, that is, waveform data GTE1I and GTE2I on the SET side of T1 and T2, and a timing generator 21 that is delay timing data thereof.
  • the two timing data HRS II and HRS2I to be output are input, and predetermined waveform data and timing data are selected and output (GTEO and HRSO, HRSXO).
  • edge timing of the input waveform data GTE1I, GTE2I has an edge of the same polarity that is continuous at an interval shorter than the predetermined proximity limit time (4 ns), the subsequent subsequent edge is opened and the predetermined timing is opened.
  • the RES side also has a real-time selector 40b having a similar configuration. It operates in the same way as the SET side.
  • the real-time selector 40 selects and outputs the edge and the corresponding timing data (see the above-described figure). (Refer to the first cycle of 7).
  • An edge with large timing data is opened and erased, and an open signal (ROINT or ROINTN) is output to output timing data (HRSXO) corresponding to the opened edge.
  • ROINT or ROINTN is output to output timing data (HRSXO) corresponding to the opened edge.
  • the real-time selector 40 when the edge is opened, the real-time selector 40 generates different open signals for the open signal (ROINT) when there are one edge to be opened and the open signals (ROINT and ROINTN) when there are multiple edges. It is designed to output.
  • the waveform data GTE1 and GTE2I and timing data HRS1I and HRS2I input to the real-time selector 40 are input to the SAME CYCL SELECTOR 41.
  • SAME CYCL SELECTOR 41 includes a plurality of flip-flop circuits for outputting each input data at a predetermined timing, and selects and outputs the predetermined data from each data.
  • COMPF42, WEIGHT TABLE43, and HRFlf / 2f generator 44 are provided.
  • COMPF42 compares the values of the two timing data HRS1I and HRS2I, and outputs signal FO (DA) when the value of HRS21 on the T2 side is large (the delay amount is large).
  • the WEIGHT TABLE 43 is composed of a plurality of AND gates and OR gates, inputs the output signal DA of the COMPF 42, and inputs two waveform data GTE II and GTE2I, and outputs an output signal CN1 or CN3.
  • the HRFlf / 2f generation unit 44 includes a plurality of AND gates and OR gates respectively provided for waveform data and timing data.
  • the waveform data gate inputs the two waveform data GTE II and GTE2I, and also inputs the output signals CNl and CN3 of the WEIGHT TABLE 43, and outputs the output signals GTElf and GTE 2f3 ⁇ 4r.
  • the timing data gate inputs the two timing data HRS1I and HRS2I, and also inputs the output signals CNl and CN3 of the WEIGHT TABLE 43, and outputs the output signals HRS1f and HRS2f3 ⁇ 4r.
  • Table 3 shows the output of the HRFlf / 2f generator 44 in a logical expression.
  • GTE I f GTE 1 1 * cm + GTE2 I * CN3
  • GTE2 f GTE 1 1 * CN3 + GTE2 I * CN1
  • NEXT CYCL SELECTOR45 consists of two comparison circuits (COMPF) for two timing data HRSlf and HRS2f, and multiple AND gates and OR gates respectively provided for waveform data and timing data.
  • COMPF comparison circuits
  • the two COMPFs compare the timing data HRSlf or HRS2f with the value of HRSO (pT), which is the final timing data output, and the HRSlf or HRS2f value is large (the delay amount is large, ) Signal FO (EA on HRSlf side, EB on HRS2f).
  • HRSO HRSO
  • the NEXT CYCL SELECTOR45 waveform data gate has two waveform data GTE
  • the NEXT CYCL SELECTOR45 waveform data gate inputs two timing data HRSlf and HRS2 and inputs EA and XEA out of the two COMPF outputs, and outputs HRSO as the final timing data output.
  • HRSXO which is the timing data of the open edge is output.
  • the output power of this NEXT CYCL SELECTOR45 is the final output of the real-time selector 40.
  • the output of the real-time selector 40 is represented by a logical expression as shown in Table 6 below.
  • Each output GTEO, HRSO, HRSXO, ROINT, ROINTN is input to the open detector 50 in the next stage.
  • HRS0 HRSl f * GTEl f * XEA + HRS2f * GTE2 f * EA
  • FIG. 3 is a block diagram showing a schematic configuration of the open detector 50 provided in the waveform shaping circuit of the present embodiment.
  • the open detector 50 receives the output of the waveform data GTEI, GTERI, timing data HRSI, HRSIX, and open signals ROINT, ROINTN.
  • the waveform data GTERI output from the RES side real-time selector 40b (see Fig. 1) and its timing data H RSRI are input.
  • the predetermined fail signal (INT1) is sent. Output.
  • the corresponding timing data (HRSI or HRSRI) is smaller than the timing data (HRSXI) of the open edge within the reference clock cycle to which the open edge opened by the real-time selector 40 belongs. If there is a maximum edge in the cycle, a fail signal is output when the edge polarity is opposite to the open edge (INT1). Further, the open detector 50 detects that the corresponding timing data (HRSI or HRSRI) is larger than the opening edge timing data (HRSXI) in the reference clock cycle before the reference clock cycle to which the open edge belongs. If there is the maximum edge in the cycle, a fail signal is output when the edge polarity is opposite to the open edge (INT1).
  • FIG. 4 is a table showing the operating principle of the open detector 50 according to the present embodiment. As shown in I in the figure, when the open signal (ROINT or ROINTN) is not input from the real-time selector 40, the open detector 50 first receives the reference edge (Current
  • the open detector 50 performs OPEN detection as follows.
  • the open detector 50 has a real-time selector 40 When both open signals of ROINT and ROINTN are input, it means that two edges are opened in the same cycle. For each of the opened edges (Current Cycle S or SX), II in Figure 4 The current open and pre-bio open determination shown in Fig. 1 is performed.
  • the timing data HRS1I, the open edge timing data HRSXI, and the RES side timing data HRSRI are input to the COMPF 51, as shown in FIG.
  • COMPF51 consists of 8 steps of COMPF force, and as shown in Fig. 3, upper 4 step force ⁇ ⁇ JCOMPF, lower 4 step force SRES side COMPF, cS-COMPF, cSX-COMPF, pS-COMPF, pSX -COMPF, cR-COMPF, cRX-COMPF, pR-COMPF, pRX—COMPF.
  • the timing data HRSI (cS or pS) is compared with the value of the open edge timing data HRSXI (cSX), and in the lower four-stage RES side COMPF, the timing data HRSI (cS) and RES The side timing data HRSRI (cR or pR) and open edge timing data HRSXI (cSX) are compared.
  • CS is HRS1I in the current cycle
  • pS is HRS1I in the previous cycle
  • cSX is HRSXI in the current cycle
  • CR is HRSRI of the current cycle
  • pR is HRSRI of prebiosital.
  • Each output of C0MPF51 is ANDed with SET side waveform data GTE1 at the 4th stage on the SET side, and ANDed with waveform data GTE1 at the RES side on the 4th stage on the RES side. Is input to the RTS2LARGE52 at the subsequent stage.
  • the RTS2LARGE 52 includes four stages of RTS2LARGE, S-Current, SX-Current, S-Previous, and SX-Previous from the top.
  • the cS-COMPF output cS and the open edge timing data HRSXI are input to the S-Current RTS2LARGE, as well as the cR-COMPF output cS and the RES side current cycle timing data HRSRI.
  • the cSX-COMPF output cSX and the current cycle timing data HRSI are input to the SX-Current RTS2LARGE, and the cRX-COMPF output cSX and the RES-side power rent cycle timing data HRSRI are input.
  • the S-Previous RTS2LARGE receives the pS-COMPF output pS and the previous cycle timing data HRSI, and the pR-COMPF output pR and the RES side previous cycle timing data HRSRI.
  • SX-Previous RTS2LARGE receives pSX-COMPF output pS and previous cycle timing data HRSI, and pRX-COMPF output pR and RES side previous cycle timing data HRSRI.
  • the above RTS2LARGE52 outputs predetermined output signals GTE10 and CN3 according to the input data.
  • the force detector which is not shown in Fig. 3, from the open detector 50, the set-side (SET) and reset-side (RES) test patterns selected and output by the real-time selector 40 are output as they are and applied to the DUT. It has come to be.
  • the force test pattern itself that outputs the test pattern selected by the real-time selector 40 via the open detector 50 is directly output from the real-time selector 40 without passing through the open detector 50. It can also be applied to the DUT.
  • the open detector 50 functions as a circuit dedicated to detecting an open edge.
  • FIG. 5 is a table showing specific examples of signals input to and output from the open detector 50 provided in the waveform shaping circuit according to this embodiment.
  • the example shown in FIG. 5 (a) is a case where one edge is opened in the second cycle. Specifically, SET occurs in 2 ns of the first cycle, RES occurs in 3 ns, and SET occurs in 1.5 ns of the next cycle. In this case, SET appears in 2 ns in the first cycle. Therefore, the 1.5ns SET is opened in the second cycle.
  • each signal shown in the column 1) is input to the open detector 50 in the first cycle.
  • cS 2 ns
  • cSX 0 ns
  • cR 3 ns
  • cRX 0 ns
  • each corresponding COMPF is input to each of the four stages of RTS2LARGE.
  • the input GTES on the SET side is opened and becomes “0”, and the timing data (1.5 ns) of the edge opened in cSX-COMPF is output. From each COMPF, the current data of the first cycle is output as the previos data of the second cycle. In this case, since one edge is opened, "1" is set to the open signal R OINT.
  • SX_Previous RTS2LARGE output CN3 is set to “1” (see Table 8), AND with ROINT, ISCU is set to “1”, and FAIL signal INT1 is output.
  • Fig. 5 (b) is when one of the two edges is opened at the second cycle.
  • SET occurs in 2 ns of the first cycle
  • RES occurs in 3 ns
  • SET occurs in 0.5 ns and 3.5 ns of the next cycle, because SET is issued in 2 ns in the first cycle.
  • the 0.5ns SET is opened and the 3.5ns SET is output.
  • the first cycle is the same as in the case of (a) described above.
  • the input GTES on the SET side is opened and becomes “0”, and the timing data (0.5 ns) of the opened edge is output to cSX-COMPF. Since 1 edge is open, ROINT is set to "1" as an open signal.
  • Fig. 5 shows that two of the two edges are opened in the second cycle. Show.
  • SET occurs at 2 ns in the first cycle
  • RES occurs at 3 ns
  • SET occurs at 0.5 ns and 1.5 ns in the next cycle, resulting in SET appearing at 2 ns in the first cycle. This is the case when both the 0.5ns SET and 1.5ns SET in the second cycle are opened.
  • the first cycle is the same as (a) and (b) above.
  • each output CN3 of S-Previous RTS2LARGE and SX-Previous RTS2LARGE is set to 1 (see Table 8), and CN3 of S-Previous RTS2LARGE is ANDed with ROINTN.
  • CN3 of RTS2LARGE of SX_Previous is ANDed with ROINT, each ISCU becomes "1", and INT1 of FAIL signal is output.
  • the real-time selector 40 automatically opens the succeeding edge. At the same time, the opened edge is detected by the open detector 50.
  • the open detector 50 outputs a fail signal only when there is an edge having the opposite polarity to the open edge within the proximity limit time prior to the open edge, and otherwise, even if there is an open edge. Fail signal is not output.
  • the open detector 50 of the present embodiment it is possible to reliably detect only open edges that require an error warning or the like that have an influence on the test pattern.
  • an accurate error warning or the like can be performed in real time based on the fail signal output from the open detector 50, and an accurate semiconductor test according to the reference clock can be reliably performed.
  • the case of the pin multiplethus mode using two data during one test cycle has been described as an example.
  • the usage data is not limited to two, but more than three It is also possible to use data.
  • the present invention is described as being suitable for use in a perpin tester.
  • the scope of the present invention is not limited to the perpin tester.
  • the present invention is also applicable to a conventional shared tester. Needless to say, you can.
  • the present invention can be suitably used as a semiconductor test apparatus for testing semiconductor components such as ICs and LSIs.

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Abstract

　オープンエッジがテストパターンに対して影響を与える真にエラー警告等が必要なオープンエッジのみを確実に検出する半導体試験装置である。この半導体試験装置は、波形メモリ３０から出力される複数の波形データを入力するとともに、タイミング発生器２０から出力される複数のタイミングデータを入力し、所定の波形データ及びタイミングデータを選択して出力し、波形データのエッジに近接制限時間より短い間隔で連続する同極性のエッジがある場合には、連続する後続のエッジをオープンしてオープン信号を出力するリアルタイムセレクタ４０と、リアルタイムセレクタ４０から出力される波形データ，タイミングデータ及びオープン信号を入力して、オープンされたエッジに先立つ近接制限時間内に、当該オープンエッジと逆極性のエッジがある場合に、フェイル信号を出力するオープンディテクタ５０とを備える。

Description

明 細 書
波形整形回路及びこの波形整形回路を備えた半導体試験装置 技術分野
[0001] 本発明は、試験対象となる DUTに印加するテストパターンを発生する波形整形回 路を備え、テストパターンを印加した DUTから出力された応答出力信号と所定の期待 値データ信号を比較して当該 DUTの良否を判定する半導体試験装置に関し、特に、 テストパターンのエッジが基準クロックの近接制限に抵触した場合に、近接した後続 エッジを自動オープンするとともに、そのオープンされたタイミングエッジを検出し、ォ ープンエッジがテストパターンに対して影響を与えるエッジか否かを識別して、真に エラー警告等が必要なオープンエッジのみを確実に検出する波形整形回路及び半 導体試験装置に関する。
背景技術
[0002] 被試験デバイス (DUT)となる ICや LSI等の半導体部品を試験する半導体試験装置 では、所定のテストパターンを DUTに印加し、その結果として DUTから出力される出 力信号を、所定のストローブ信号のタイミングで取り出して、その取り出した出力信号 を所定の期待値信号 (期待値パターン）と比較して DUTの動作の良否を決定してレ、 る（例えば、特開平 7— 110357号公報：第 4— 6頁、図 1 ,特開平 7_ 174827号公 報:第 4— 5頁、図 1、及び特開平 8— 062292号公報第 3— 4頁、図 1参照。）。
DUTに印加するテストパターンデータは、論理パターンに対応する波形を示す波 形データ（フォーマット 'コントロール.データ）と、その波形におけるエッジのタイミング を示すタイミングデータ（タイミング 'セット ·データ）とからなり、複数の波形データ及び タイミングデータから任意の波形データとタイミングデータが選択されて、所望のテス トパターンが生成されるようになっている。
ここで、 DUTの特性を高精度で評価するために、最近の半導体試験装置において は、タイミング精度の高いテストパターンの発生が要求されるようになっており、設定さ れるテストパターンのタイミング (テスト周期の所定の基準に対するエッジの遅延時間 )は、基準クロック（Reference Clock : REFCLK)周期の整数倍だけでなぐ整数倍と 端数との和になることが多レ、。このため、波形データのエッジタイミングを示すタイミン グデータ（遅延データ）も、基準クロックサイクルの整数倍データ（Gate Enable : GTE) と、基準クロックの端数データである高分解能データ（High Resolution : HR)の組み 合わせによって構成されるようになっている。
また、最近の半導体試験装置では、より複雑なテストパターンが生成できるように、 通常、複数の波形データが組み合わせて用いられるようになってレ、る。
例えば、波形データとして複数個のグループ（セット信号のグループ： T1S， T2S- - - TnS、リセット信号のグループ： T1R, T2R' ' 'TnR)が用意され、任意のセット信号ゃリ セット信号を組み合わせてタイミングノルスが生成されるようになっている。
そして、このようなセット信号とリセット信号がフリップ'フロップに与えられて、テスト パターンの立ち上がりや下がりのエッジが形成される。
図 6は、従来の半導体試験装置の概略構成を示すブロック図である。
同図に示すように、従来の半導体試験装置は、パターン発生器 (PG) 110と、タイミ ング発生器 120と、波形メモリ 130と、リアルタイムセレクタ 140等を備えており、波形 メモリ 130から出力される複数の波形データと、タイミング発生器 120から出力される 複数のタイミングデータがリアルタイムセレクタ 140で選択され、試験対象となる DUT ( 図示せず）へ入力するテストパターンが発生するようになってレ、る。
これらのうち、波形メモリ 130から次段の要素が波形整形回路を構成している。 なお、図 6に示す半導体試験装置は、 1テスト周期中に 2つのデータを用レ、るピン' マルチプレタスモードのテスタとなっており、波形メモリ 130からは T1と T2のグループ の波形データが出力され、タイミング発生器 120は、波形メモリ 130の波形データの グループに対応して T1と T2の 2つのタイミング発生器 120が備えられている。
ピン'マルチプレタスモードとは、半導体試験装置の複数のテスト'チャンネル（テス タピン)力 発生されるテストパターンやストローブ信号を、時間軸上で合成（マルチ プレタス）することにより、高速な試験信号やストローブ信号を生成するモードである。
PG110は、 DUTに印加する論理パターン (波形データ）のアドレスとなるパターンデ ータ（PAT A/B/C)と、その切換タイミングを示すタイミングデータのアドレスとなるタ イミングセット（TS)と、テストレートとなるレート信号（RATE)を出力する。 タイミング発生器 120は、波形メモリ 130の波形データのグループに対応して複数 備えられ、図 6に示す例では、 T1と T2の 2つのタイミング発生器が備えられ、各タイミ ング発生器 120には、それぞれタイミングメモリ 121とカウンタディレイ 122を備えてい る。
タイミングメモリ 121は、タイミングセットに対するクロックの遅延タイミングが記憶され ており、波形メモリ 130から読み出される波形データのセットタイム，リセットタイムを生 成する。
具体的には、タイミングメモリ 121には、基準クロック REFCLKの何番目のクロックを 選択するかの GATE信号と、その REFCLKの周期以下の高分解能遅延データである HR信号が記憶されており、図 6に示す例では、基準クロック REFCLKが 4nsの場合と なっている。
そして、 PG110から出力されるタイミングセット（TS)をアドレスとして、 GATE信号と H R信号が読み出され、 HR信号は、そのまま次段のリアルタイムセレクタ 140に入力さ れ、 GATE信号は、カウンタディレイ 122に入力されるレート信号 (RATE)のタイミング で出力されてリアルタイムセレクタ 140に入力される。
波形メモリ 130には論理パターンに対応する波形データ（SET/RESビート）が記憶 されている。そして、 PG110から出力されるパターンデータ（PAT A/B/C)をアドレス としてセット，リセットの各波形データが波形メモリ 130から読み出される。
図 6に示す波形メモリ 130では、 2つのグループ（Tl , T2)のパターンデータのセット 、リセットの各波形データが出力されて、次段のリアルタイムセレクタ 140に入力され るようになっている。
波形メモリ 130は、例えば 8ワードあり、パターンデータ（PAT)の 3ビット（A/B/C)に よりワードが指定される。各ワードの読出しごとに、ドライバ高レベル駆動第 1データ T 1S，ドライバ低レベル駆動第 1データ T1R,ドライバ高レベル駆動第 2データ T2S,ドラ ィバ低レベル駆動第 2データ T2R等のデータが読み出される。
なお、この波形メモリ 19の記憶内容は発生波形がノンリターン波形 NRZ,その反転 波形, NRZ,リターン波形 RZ,その反転波形 ZRZ,排他的論理和波形 XOR,その反 転波形/ XORなどにより異なり、その記憶内容に応じた種類の波形が形成される。 リアルタイムセレクタ 140は、タイミング発生器 120と波形メモリ 130からの各信号を セット側（SET) ,リセット側（RES)でそれぞれ入力し、任意のデータをリアルタイムに選 択して、セット信号 (SET)とリセット信号 (RES)として出力する。
リアルタイムセレクタ 140から出力されたセット信号（SET)とリセット信号（RES)は、次 段のタイミング回路（Pin Timing Generator： PTGA) 160のセット側とリセット側に振り 分けられる。図 6に示す例では、上側のタイミング回路 (PTGA) 160aがセット信号通 路 (経路）であり、下側のタイミング回路 (PTGA) 160bがリセット信号通路 (経路）とな つている。
そして、このセット信号とリセット信号は、フリップ *フロップ 170に与えられ、これらの タイミングに基づいて、テスト信号の立ち上がりや下がりのエッジが形成される。
以上のような構成からなる半導体試験装置では、パターンスタートすると、 PG110か らの信号が波形メモリ 130,タイミングメモリ 121をアクセスし、その出力がリアルタイム セレクタ 140へ入力される。
具体的には、パターンスタートすると、 PG110からタイミングデータ TSとレート信号 R ATEがタイミングメモリ 121とカウンタディレイ 122に与えられて、タイミングメモリ 121 から読み出された遅延量 HRと基準タイミング GTEが出力される。
また、 PG110からのパターンデータ PATによって波形メモリ 130から波形データが 読み出され、基準タイミング GTEのタイミングでリアルタイムセレクタ 140に入力され、 遅延量 HRの遅延タイミングで選択されて出力される。
そして、タイミング回路（PTGA) 160,フリップ 'フロップ 170を経て図示しなレ、 DUT に印カロされることになる。
ところで、一般に、半導体試験装置においては、同一の信号通路内に与えられる 信号の間隔は、基準クロックより大きいことが必要である。例えば、図 6に示すタイミン グ回路（PTGA) 160のセット側 160aの信号通路における 2つのセット信号の間隔、リ セット側 160bの信号通路における 2つのリセット信号の間隔は、それぞれ基準クロッ ク周期より大きくなければならい。これは、半導体試験装置において、各機能素子や 回路等は基準クロックに同期して動作するように構成されているためで、基準クロック 周期より小さな周期の信号は認識されず、そのような信号は正しく伝達することができ ない。
このように半導体試験装置では、基準クロック REFCLKの限度を超えた高速のパル スが印加された場合には、正常な動作を行うことができなレ、。
このため、高分解能の遅延タイミング示す HR信号が基準クロック REFCLK
の周期以下で連続して印加された場合には、 PTGAでは 2番目のパルスを区別して 認識することができず、連続した 1個のパルスが印加されたように、小さい方の HR信 号でしか変化応答しないことになる。
そこで、従来は、リアルタイムセレクタ 140において、後段にある PTGA160のクロッ クの近接制限に抵触するような信号を予め排除して、そのような信号は出力されない ようにしてある（例えば、特開平 8— 094722号公報：第 2— 3頁、図 1及び特開 2002 — 228721号公報：第 4— 5頁、図 1参照。）。
具体的には、リアルタイムセレクタ 140は、同一基準クロックサイクルに一つの波形 データのエッジがあれば、そのエッジ及び対応するタイミングデータを選択して出力 し、同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対 応するタイミングデータを比較して、タイミングデータが小さレ、エッジとそのタイミング データを選択して出力するようになっている。そして、タイミングデータが大きいエッジ データについては、オープンしてしまい出力されないようにしている。
これにより、レ、かなる場合でも PTGAには基準クロック周期（例えば 4ns)以上近づい た信号が入力されなレ、ようになってレ、る。
以下、図 7を参照して、従来の半導体試験装置に生成されるテストパターンの具体 例を説明する。
図 7は、上述したような従来の半導体試験装置で発生するテストパターンのタイミン グチャートを示している。同図に示す例では、基準クロック REFCLK力 nsの場合で、 テストレート RATEが基準クロックと同様の 4nsに設定された場合となっている。
なお、基準クロック REFCLKはその半導体試験装置によって不変（固定)であるが、 テストレート RATEは、基準クロック REFCLKの所望の整数倍周期に設定可能であり、 設定はユーザ等が任意に行えるようになつている。
同図に示すように、リアルタイムセレクタ 140には、 T1S, TIR, T2S, T2Rの各波形デ ータが、基準タイミング GTEのタイミングでリアルタイムセレクタ 140のセット側（SET) , リセット側（RES)に入力される。また、 T1及び T2の各波形データに対応する遅延タイ ミングデータ T1HR， T2HRが、リアルタイムセレクタ 140のセット側（SET) ,リセット側（R ES)に入力される。
リアルタイムセレクタ 140では、同一の基準クロックサイクルに一つの波形データの エッジがあれば、当該エッジ及び対応するタイミングデータを選択して出力し、同一 基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応するタ イミングデータを比較して、タイミングデータが小さレ、エッジとそのタイミングデータを 選択して出力する。
そして、タイミングデータが大きいエッジについては、オープンして出力されないよう になっている。
図 7に示す例では、基準クロックサイクルの 1サイクル目では、 SET信号が T1Sだけな ので、 T1Sが選択されて T1HRが示す 0.5nsの遅延タイミングで SET信号が出力される 基準クロックサイクルの 2サイクノレ目では、 RES信号が T1Rだけなので、 T1Rが選択さ れて T1HRが示す 1.0nsの遅延タイミングで RES信号が出力される。
基準クロックサイクルの 3サイクノレ目では、 SET信号が T1Sと T2Sが存在するので、各 波形データに対応する遅延タイミングデータ T1HR (0.5ns)と T2HR (3.0ns)の値が比 較され、値の小さレ、T1Sが選択されて T1HRが示す 0.5nsの遅延タイミングで SET信号 が出力される。この 3サイクル目では、遅延タイミングデータが大きレ、 T2Sについては オープンされて消去され（図 7の破線†で示す SET3.0参照）、リアルタイムセレクタ 14 0からは出力されない。
以下同様にして各サイクル毎に波形データとタイミングデータが選択され、リアルタ ィムセレクタ 140からは図 7に示すようなセット信号（SET)とリセット信号（RES)が出力 される。そして、これらセット信号とリセット信号がタイミング回路 (PTGA) 160及びフリ ップ Zフロップ 170を経て、図 7の最下段に示すような立ち上がりや下がりのエッジの テストパターン (PAT)が生成される。
このようにして、リアルタイムセレクタ 140で近接制限に抵触するクロックがオープン されることにより、後段の PTGAには基準クロック周期（例えば 4ns)以上近づいたクロッ クが入力されないようになり、基準クロックに基づく正確な半導体試験が行われるよう になっている。
し力 ながら、以上のような従来の半導体試験装置では、クロックの近接制限によつ て、制限に抵触するエッジタイミングのデータがオープンにされて消去される結果、ュ 一ザ側でタイミング設定が変更されたような場合に、エッジがオープンされることで出 力波形が変わってしまうという問題が発生した。
例えば、図 8 (a)に示すように、近接制限に抵触しないタイミングでセット信号及びリ セット信号が出力されていたとする。この場合に、ユーザ等がタイミング設定を変更し て、図 8 (&)に示す1サィクル目の36丁 = 1.01^の遅延タィミングを38丁 = 2.0^に設定 変更したとする。
そうすると、同図（b)に示すように、 2サイクル目の SET= 2. Onsは 1サイクル目の SET = 2.0nsに対して 4nsの近接制限に抵触することになるので、 2サイクル目の SET= 2.0 nsはオープンされることになる。その結果、出力波形は、図 8 (a)に示した正しい波形 と異なる波形に変わってしまうことになる。
但し、このような場合であっても、図 8 (b)に示すオープンエッジの前に RES = 3.0ns のエッジが存在しない場合には、 2サイクル目の SET = 2.0nsがオープンされたとして も以後の出力波形は変わらない。
このように、あるエッジがクロックの近接制限に抵触してオープンされる場合、そのォ ープンによって以後の出力波形が変わってしまう場合と、出力波形は変わらず、従つ て実際には特に何の影響もない場合とが存在する。
ところが、従来の半導体試験装置では、クロックがオープンされた場合にそのォー プンされたこと自体を検出することは可能であつたが、上述したような出力波形に影 響を及ぼすオープンと影響を及ぼさないオープンとの違いを検出することはできなか つた。
このため、正しい波形発生のために真に必要となるエッジのオープンを的確に検出 できないとレ、う問題があった。
発明の開示 本発明は、以上のような従来の技術が有する問題を解決するために提案されたも のであり、テストパターンのエッジが基準クロックの近接制限に抵触した場合に、近接 した後続エッジを自動オープンするとともに、そのオープンされたタイミングエッジを 検出し、オープンエッジがテストパターンに対して影響を与えるエッジか否かを識別し て、真にエラー警告等が必要なオープンエッジのみを確実に検出することができる波 形整形回路及び半導体試験装置の提供を目的とする。
上記目的を達成するため、本発明の波形整形回路は、試験対象となる DUTへ入力 するテストパターンを発生する波形整形回路であって、波形メモリから出力される複 数の波形データを入力するとともに、タイミング発生器力 出力される複数のタイミン グデータを入力し、所定の波形データ及びタイミングデータを選択して出力し、波形 データのエッジに所定の近接制限時間より短い間隔で連続する同極性のエッジがあ る場合には、連続する後続のエッジをオープンして所定のオープン信号を出力するリ アルタイムセレクタと、リアルタイムセレクタから出力される波形データ，タイミングデー タ及びオープン信号を入力し、当該リアルタイムセレクタでオープンされたエッジに先 立つ所定の近接制限時間内に、当該オープンエッジと逆極性のエッジがある場合に 、所定のフェイル信号を出力するオープンディテクタとを備える構成としてある。
具体的には、本発明の波形整形回路は、リアルタイムセレクタ力 同一基準クロック サイクルに一つの波形データのエッジがあれば、当該エッジ及び対応するタイミング データを選択して出力し、同一基準クロックサイクルに複数の波形データのエッジが あれば、各エッジに対応するタイミングデータを比較して、タイミングデータが小さレヽ エッジとそのタイミングデータを選択して出力するとともに、タイミングデータが大きい エッジをオープンしてオープン信号を出力して、当該オープンエッジに対応するタイ ミングデータを出力する構成としてある。
さらに、本発明の波形整形回路は、リアルタイムセレクタが、所定の近接制限時間 内で連続する後続エッジをオープンする場合に、オープンされるエッジが一つの場 合と複数の場合とで、異なるオープン信号を出力する構成としてある。
また、本発明の波形整形回路は、オープンディテクタ力 リアルタイムセレクタでォ ープンされたオープンエッジが属する基準クロックサイクル内に、対応するタイミング データが、当該オープンエッジのタイミングデータより小さぐかつ、当該サイクル内で 最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル 信号を出力するとともに、
前記オープンエッジが属する基準クロックサイクルの前の基準クロックサイクル内に 、対応するタイミングデータ力 当該オープンエッジのタイミングデータより大きぐ力 つ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆 極性の場合にフェイル信号を出力する構成としてある。
そして、本発明の半導体試験装置は、試験対象となる DUTに所定のテストパターン を入力し、この DUTから出力される応答出力信号と所定の期待値データ信号を比較 することにより、当該 DUTの良否を判定する半導体試験装置であって、試験対象とな る DUTへ入力するテストパターンを発生する波形整形回路を備え、この波形整形回 路が請求項 1乃至 4のいずれかに記載の波形整形回路からなる構成としてある。 特に、本発明の半導体試験装置は、請求項 6に記載するように、波形整形回路が D UTのパーピンに対応して複数備えられる構成とすることが好ましい。
以上のように、本発明の波形整形回路及び半導体試験装置によれば、テストパタ ーンのエッジが基準クロックの近接制限に抵触すると、リアルタイムセレクタによって 近接した後続エッジが自動オープンされるとともに、そのオープンされたタイミングェ ッジがオープンディテクタで検出され、オープンエッジに先立つ近接制限時間内に 当該オープンエッジと逆極性のエッジがある場合にのみフェイル信号が出力される。 これによつて、オープンエッジがテストパターンに対して影響を与える真にエラー警 告等が必要なオープンエッジのみを確実に検出することができ、基準クロックに基づ く正確な半導体試験を確実に実施することが可能となる。
図面の簡単な説明
[図 1]本発明の一実施形態に係る波形整形回路を備えた半導体試験装置の概略構 成を示すブロック図である。
[図 2]本発明の一実施形態に係る波形整形回路に備えられるリアルタイムセレクタの 概略構成を示すブロック図である。
[図 3]本発明の一実施形態に係る波形整形回路に備えられるオープンディテクタの 概略構成を示すブロック図である。
[図 4]本発明の一実施形態に係る波形整形回路に備えられるオープンディテクタの 動作原理を示す表である。
[図 5]本発明の一実施形態に係る波形整形回路に備えられるオープンディテクタに 入出力される信号の一例を示す表である。
[図 6]従来の半導体試験装置の概略構成を示すブロック図である。
[図 7]半導体試験装置で発生するテストパターンのタイミングチャートを示している。
[図 8]半導体試験装置において近接制限により信号がオープンされた場合に出力波 形が変化する場合を示したタイミングチャートであり、（a)は近接制限に抵触しない正 しい出力波形を、 （b)は近接制限に抵触して後続のエッジがオープンされた結果、出 力波形が変化した場合を示してレ、る。
発明を実施するための最良の形態
以下、本発明に係る波形整形回路及び半導体試験装置の好ましい実施形態につ レ、て図面を参照しつつ説明する。
[半導体試験装置]
図 1は、本発明に係る波形整形回路を備えた半導体試験装置の一実施形態の概 略構成を示すブロック図である。
同図に示すように、本実施形態に係る波形整形回路を備えた半導体試験装置は、 図 6で示した従来の半導体試験装置とほぼ同様の構成となっており、パターン発生 器（PG) 10と、タイミング発生器 20と、波形メモリ 30と、リアルタイムセレクタ 40と、タイ ミング回路（PTGA) 60と、フリップ.フロップ 70等を備えるとともに、リアルタイムセレク タ 40の後段にオープンディテクタ 50を備えている。そして、タイミング回路 (PTGA) l 60,フリップ'フロップ 170を経たテストパターンデータ力 S、図示しない DUTに印加さ れ、所定の半導体試験が行われることになる。
これら各構成要素のうち、波形メモリ 30から次段の要素が波形整形回路を構成して いる。
ここで、本実施形態の半導体試験装置は、タイミング発生器や波形整形回路が DU Tのパーピンに対応して複数備えられるパーピン'テスタを構成している。 パーピン'テスタとは、 DUTに印加する試験信号を、各テストピン毎に独立に設定で きる機能を持つ半導体試験装置である。パーピン'テスタでは、試験装置の主要な内 部装置資源（リソース）が、各テスタピンに個別に設けられるようになつている。これに 対して、シェアード 'リソース 'テスタは、タイミング発生器や波形整形回路等の複数の リソースを、全てのテスタピンで共有してレ、る半導体試験装置である。
図 1に示すように、本実施形態に係る PG10と、タイミング発生器 20と、波形メモリ 30 については、図 6を参照しつつ上述した従来の半導体試験装置における PG110と、 タイミング発生器 120と、波形メモリ 130と同様であるので（図 6参照）、重複する説明 は省略する。
なお、本実施形態においても、図 6に示した半導体試験装置と同様、 1テスト周期 中に 2つのデータを用いるピン'マルチプレタスモードのテスタとなっており、波形メモ リ 30からは T1と T2のグノレープの波形データが出力され、タイミング発生器 20は、波 形メモリ 30の波形データのグループに対応して T1と T2の 2つのタイミング発生器 20a (T1側）， 20b (T2側）が備えられてレ、る（図 1参照）。
[リアルタイムセレクタ]
図 2は、本実施形態の波形整形回路に備えられるリアルタイムセレクタ 40の概略構 成を示すブロック図である。
同図に示すように、リアルタイムセレクタ 40は、波形メモリ 30から出力される 2つの 波形データ、すなわち T1及び T2の SET側の波形データ GTE1I, GTE2Iと、その遅延 タイミングデータであるタイミング発生器 21から出力される 2つのタイミングデータ HRS II, HRS2Iを入力して、所定の波形データ及びタイミングデータを選択して出力する（ GTEO及び HRSO, HRSXO)。
そして、入力された波形データ GTE1I, GTE2Iのエッジタイミングに所定の近接制限 時間（4ns)より短い間隔で連続する同極性のエッジがある場合には、連続する後続 のエッジをオープンするとともに、所定のオープン信号（ROINT, ROINTN)を出力す る。
なお、図 2では、 SET側のリアルタイムセレクタ 40aのみを示している力 図 1に示す ように、 RES側にも同様の構成のリアルタイムセレクタ 40bが備えられており、以下に 示す SET側の場合と同様に動作する。
具体的には、リアルタイムセレクタ 40は、同一基準クロックサイクルに一つの波形デ ータ（GTE1I又は GTE2I)のエッジがあれば、当該エッジ及び対応するタイミングデー タを選択して出力する（上述した図 7の 1サイクル目参照）。
一方、同一基準クロックサイクルに複数の波形データ（GTE1及び GTE2I)のエッジ があれば、各エッジに対応するタイミングデータ（HRS1I及び HRS2I)を比較して、タイ ミングデータが小さレ、エッジとそのタイミングデータ（GTEO及び HRSO)を選択して出 力する（図 7の 3サイクル目参照）。
そして、タイミングデータが大きいエッジについては、オープンして消去するとともに 、オープン信号（ROINT又は ROINTN)を出力して、オープンされたエッジに対応する タイミングデータ（HRSXO)を出力する。
また、リアルタイムセレクタ 40は、エッジをオープンする場合に、オープンされるエツ ジがーつの場合のオープン信号（ROINT)と、複数の場合のオープン信号（ROINT及 び ROINTN)とで、異なるオープン信号を出力するようになっている。
以下、リアルタイムセレクタ 40を構成する各要素の機能，動作を、真理値表と論理 式を参照しつつ説明する。なお、以下に示す真理値表及び論理式は SET側につい て示しているが、 RES側についても同様となる。
まず、リアルタイムセレクタ 40に入力された波形データ GTE1及び GTE2Iとタイミング データ HRS1I及び HRS2Iは、 SAME CYCL SELECTOR41に入力される。
SAME CYCL SELECTOR41は、図 2に示すように、入力された各データを所定の タイミングで出力するための複数のフリップ'フロップ回路を備えるとともに、各データ の中から所定のデータを選択して出力する COMPF42と WEIGHT TABLE43と HRF lf/2f生成部 44を備えてレ、る。
COMPF42は、 2つのタイミングデータ HRS1I及び HRS2Iの値を比較し、 T2側の HRS 21の値が大きレ、（遅延量が大きレヽ）場合に信号 FO (DA)を出力する。
COMPF42の出力について真理値で示すと以下の表 1の通りとなる。
[表 1] In FO
A < B 1
A > B 0
A = B 0
WEIGHT TABLE43は、複数の ANDゲート及び ORゲートからなり、 COMPF42の 出力信号 DAを入力するとともに、 2つの波形データ GTE II及び GTE2Iを入力して、 出力信号 CN1又は CN3を出力する。
WEIGHT TABLE43の出力について真理値で示すと以下の表 2の通りとなる。
[表 2]
Figure imgf000015_0001
HRFlf/2f生成部 44は、波形データ用とタイミングデータ用にそれぞれ備えられた 複数の ANDゲート及び ORゲートからなる。
波形データ用のゲートは、 2つの波形データ GTE II及び GTE2Iを入力するとともに 、 WEIGHT TABLE43の出力信号 CNl及び CN3を入力して、出力信号 GTElfと GTE 2f¾r出力する。
タイミングデータ用のゲートは、 2つのタイミングデータ HRS1I及び HRS2Iを入力する とともに、 WEIGHT TABLE43の出力信号 CNl及び CN3を入力して、出力信号 HRS1 fと HRS2f¾r出力する。
HRFlf/2f生成部 44の出力について論理式で示すと以下の表 3の通りとなる。
[表 3] HRF l f/2 f 生成部出力
GTE I f = GTE 1 1 * cm + GTE2 I * CN3
GTE2 f = GTE 1 1 * CN3 + GTE2 I * CN1
HRSl f = HRSI I * CN1 + HRS2I * CN3
HRS2 f + HRS2 I * CN1 以上の SAME CYCL SELECTOR41のデータの選択と出力について真理値で示 すと以下の表 4の通りとなる。
[表 4]
Figure imgf000016_0001
そして、この SAME CYCL SELECTOR41の出力信号 GTElfと GTE2f及び HRSlfと HRS2fが、次段の NEXT CYCL SELECTOR45に入力される。
NEXT CYCL SELECTOR45は、 2つのタイミングデータ HRSlf及び HRS2f用の 2 つの比較回路（COMPF)と、波形データ用とタイミングデータ用にそれぞれ備えられ た複数の ANDゲート及び ORゲートからなる。
2つの COMPFは、それぞれ、タイミングデータ HRSlf又は HRS2fと、最終的なタイミン グデータの出力となる HRSO (pT)の値を比較し、 HRSlf又は HRS2fの値が大きレ、（遅 延量が大きレ、）場合に、信号 FO (HRSlf側は EA, HRS2fは EB)を出力する。この 2つ の COMPFの出力の真理値は、上述した表 1と同様である。
NEXT CYCL SELECTOR45の波形データ用のゲートは、 2つの波形データ GTE
If及び GTE2f¾r入力するとともに、 2つの COMPFの出力信号 EA, XEA, XEBを入力 して、最終的な波形データの出力となる GTEOを出力するとともに、 GTEOがオープン されて出力されない場合のオープン信号となる ROINTと ROINTNを出力する。ここで 、オープン信号となる ROINT及び ROINTNは、 GTEOが同一サイクルで 1エッジだけ オープンされた場合には ROINTのみが出力され、 ROINTNは出力されなレ、。これに 対して、 GTEOが同一サイクルで 2エッジオープンされた場合には、 R0INTと ROINTN との双方が出力される。
NEXT CYCL SELECTOR45の波形データ用のゲートは、 2つのタイミングデータ HRSlf及び HRS2 入力するとともに、 2つの COMPFの出力のうち EA及び XEAを入 力して、最終的なタイミングデータの出力となる HRSOと、 GTEOがオープンされた場 合にそのオープンエッジのタイミングデータである HRSXOを出力する。
以上の NEXT CYCL SELECTOR45のデータの選択と出力について真理値で示 すと以下の表 5の通りとなる。
[表 5]
Figure imgf000017_0001
この NEXT CYCL SELECTOR45の出力力 リアルタイムセレクタ 40の最終的な出 力となる。
以上の結果、リアルタイムセレクタ 40の出力を論理式で示すと以下の表 6の通りとな り、各出力 GTEO, HRSO, HRSXO, ROINT, ROINTNが次段のオープンディテク 50 に入力される。
[表 6]
リアルタイムセレクタ出力
GTE0 GTEl f * XEA + GTE 21 * EA * XEB
HRS0 = HRSl f * GTEl f * XEA + HRS2f * GTE2 f * EA
HRSX0 = = HRSl f * GTEl f * EA + HRS2 f * GTE2 f * XEA
R0I T ： ： GTEl f * EA 十 GTEl f * GTE2 f
(NEXT CYCLE) (SAME CYCLE)
R0INTN = GTEl f * EB * EA
(NEXT bo th edge open)
[オープンディテクタ]
図 3は、本実施形態の波形整形回路に備えられるオープンディテクタ 50の概略構 成を示すブロック図である。
図 3に示すように、オープンディテク 50は、リアルタイムセレクタ 40 (SET側のリアル タイムセレクタ 40a)力 出力された波形データ GTEI, GTERIとタイミングデータ HRSI ， HRSIX及びオープン信号 ROINT, ROINTNを入力するとともに、 RES側のリアルタイ ムセレクタ 40b (図 1参照）から出力された波形データ GTERIとそのタイミングデータ H RSRIを入力する。
そして、リアルタイムセレクタ 50でオープンされたエッジに先立つ所定の近接制限 時間（4ns)内に、そのオープンエッジと逆極性（SETに対する RES)のエッジがある場 合に、所定のフェイル信号 (INT1)を出力する。
なお、図 3では、 SET側のオープンディテク 50aのみを示している力 図 1に示すよう に、 RES側にも同様の構成のオープンディテク 50bが備えられており、以下に示す SE T側の場合と同様に動作する。
具体的には、オープンディテクタ 50は、リアルタイムセレクタ 40でオープンされたォ ープンエッジが属する基準クロックサイクル内に、対応するタイミングデータ（HRSI又 は HRSRI)が、当該オープンエッジのタイミングデータ（HRSXI)より小さぐかつ、当該 サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場 合にフェイル信号を出力する（INT1)。 また、オープンディテクタ 50は、オープンエッジが属する基準クロックサイクルの前 の基準クロックサイクル内に、対応するタイミングデータ（HRSI又は HRSRI)が、当該ォ ープンエッジのタイミングデータ（HRSXI)より大きぐかつ、当該前サイクル内で最大 のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号 を出力する（INT1)。
図 4は、本実施形態に係るオープンディテクタ 50の動作原理を示す表である。 同図の Iに示すように、オープンディテクタ 50は、まず、リアルタイムセレクタ 40から オープン信号（ROINT又は ROINTN)が入力されない場合には、基準エッジ（Current
Cycle S)力 見て近接制限に抵触するエッジ (オープンエッジ）は存在しないので 、 OPEN検出は PASSなり FAIL信号は出力しない。
一方、オープンディテクタ 50は、リアルタイムセレクタ 40からオープン信号が入力さ れる場合には、以下のようにして OPEN検出が行われる。
まず、オープン信号として ROINTのみが入力される場合には、図 4の IIに示すように 、基準エッジ（Current Cycle S又は SX)と同一サイクル（Current Cycle)に、その基 準エッジより小さいエッジが存在するかが検出される。
同一サイクルに該当エッジが存在する場合には、図 4の 11 (1)のカレントオープンの 場合であり、オープンエッジ（Current Cycle SX)より小さぐかつ、最大のエッジの 有無が判定される。そして、対象エッジが存在する場合には、その対象エッジがォー プンエッジと同極性（SETに対する SET、 RESに対する RES)であれば PASSとして FAIL 信号は出力せず、逆極性（SETに対する RES、 RESに対する SET)であれば FAIL信号 を出力する。
これに対して、同一サイクルに基準エッジより小さいエッジが存在しない場合には、 図 4の 11 (1)のプレビォスオープンの場合であり、オープンエッジ（Current Cycle SX )の前サイクル（Previous Cycle)に、オープンエッジより小さぐかつ、前サイクルで最 大のエッジの有無が判定される。そして、対象エッジが存在する場合には、その対象 エッジがオープンエッジと同極性であれば PASSとして FAIL信号は出力せず、逆極性 であれば FAIL信号を出力する。
さらに、図 4の IIIに示すように、オープンディテクタ 50は、リアルタイムセレクタ 40力 ら ROINTと ROINTNの双方のオープン信号が入力される場合には、同一サイクルで 2 つのエッジがオープンされた場合となり、オープンされた各エッジ（Current Cycle S 又は SX)のそれぞれについて、図 4の IIで示したカレントオープン及びプレビォスォ一 プンの判定が行われる。
そして、オープンエッジと逆極性の対象エッジが存在する場合には、 FAIL信号が出 力される。
以下、オープンディテク 50を構成する各要素の機能，動作を、真理値表と論理式 を参照しつつ説明する。なお、以下に示す真理値表及び論理式は SET側について 示しているが、 RES側についても同様となる。
まず、図 3に示すように、オープンディテク 50に入力されたデータのうち、タイミング データ HRS1Iとオープンエッジのタイミングデータ HRSXI、及び RES側のタイミングデ ータ HRSRIが COMPF51に入力される。
COMPF51は、 8段の COMPF力らなり、図 3に示すように、上 4段力 ΕΤ佃 JCOMPF で、下 4段力 SRES側 COMPFで、上から cS-COMPF, cSX-COMPF, pS-COMPF, pSX -COMPF, cR-COMPF, cRX-COMPF, pR-COMPF, pRX—COMPFとなってレヽる。 上 4段の SET側 COMPFでは、タイミングデータ HRSI (cS又は pS)とオープンエッジの タイミングデータ HRSXI (cSX)の値を比較し、下 4段の RES側 COMPFでは、タイミング データ HRSI (cS)と RES側のタイミングデータ HRSRI (cR又は pR)とオープンエッジのタ イミングデータ HRSXI (cSX)の値を比較する。
なお、 cSはカレントサイクルの HRS1I、 pSはプレビォスサイクルの HRS1I、 cSXはカレ ントサイクルの HRSXIを示す。また、 cRはカレントサイクルの HRSRI、 pRはプレビォスサ イタルの HRSRI、を示している。
COMPF51の各 COMPFの出力について真理値で示すと以下の表 7の通りとなる。
[表 7]
Figure imgf000020_0001
そして、各 COMPFは、 SET側は上力ら cS-COMPF=cSXく cS， cSX_COMPF=cS < cSX， PS-COMPF=cS<pS, pSX- COMPF=cSX< pSの場合に、出力信号 cS， cSX ， pS， pSを出力する。
また、 RES側は cR-COMPF=cRく cS， cRX-COMPF=cR< cSX, pR-COMPF=cS <pR, pRX_COMPF=cSXく pRの場合に、出力信号 cS， cSX, pS, pR, pRを出力する
C0MPF51の各出力は、 SET側 4段は SET側波形データ GTE1との ANDが取られ、 また、 RES側 4段は RES側波形データ GTE1との ANDが取られて、次段のフリップ 'フ口 ップに入力され、さらに、後段の RTS2LARGE52に入力される。
RTS2LARGE52は、図 3に示すように、上から S—Current, SX-Current, S-Previous, SX- Previousの 4段の RTS2LARGEを備えている。
S-Currentの RTS2LARGEには、 cS-COMPFの出力 cS及びオープンエッジのタイミン グデータ HRSXIが入力されるとともに、 cR-COMPFの出力 cS及び RES側のカレントサ イタルのタイミングデータ HRSRIが入力される。
SX- Currentの RTS2LARGEには、 cSX- COMPFの出力 cSX及びカレントサイクルの タイミングデータ HRSIが入力されるとともに、 cRX-COMPFの出力 cSX及び RES側の力 レントサイクルのタイミングデータ HRSRIが入力される。
S-Previousの RTS2LARGEには、 pS-COMPFの出力 pS及び前サイクルのタイミング データ HRSIが入力されるとともに、 pR-COMPFの出力 pR及び RES側の前サイクルの タイミングデータ HRSRIが入力される。
SX- Previousの RTS2LARGEには、 pSX-COMPFの出力 pS及び前サイクルのタイミン グデータ HRSIが入力されるとともに、 pRX-COMPFの出力 pR及び RES側の前サイクル のタイミングデータ HRSRIが入力される。
以上の RTS2LARGE52では、入力されるデータに従い所定の出力信号 GTE10及 び CN3が出力される。
この RTS2LARGE52の出力を真理値で示すと以下の表 8の通りとなる。
[表 8] GTE2 I GTE 1 1 HRS I HRS2 CN3 GTE 10
0 0 0 0
0 1 0 1
1 0 1 1
1 1 HRS2 I く： HRSI I 0 1
1 1 HRSI I く HRS2 I 1 1 そして、この RTS2LARGE52の 4段の RTS2LARGEの各出力 GTE10及び CN3が、ォ ープン信号 ROINT又は ROINTNと ANDされて、いずれかの ANDが取れた場合に、上 述した FAIL信号として INT1が出力される（図 4参照）。
なお、図 3では図示を省略してある力 オープンディテクタ 50からは、リアルタイムセ レクタ 40によって選択， 出力されたセット側（SET) ,リセット側（RES)のテストパターン がそのまま出力されて DUTに印加されるようになっている。このように、本実施形態で は、オープンディテクタ 50を経由してリアルタイムセレクタ 40で選択されたテストパタ ーンを出力するようにしてある力 テストパターン自体はオープンディテクタ 50を介さ ずリアルタイムセレクタ 40からそのまま DUTに印加することもできる。その場合には、 オープンディテクタ 50は、オープンエッジの検出専用の回路として機能することにな る。
[オープン検出動作]
次に、以上のような構成からなる本実施形態の半導体試験装置におけるオープン ディテク 50の動作の具体例について、図 5を参照しつつ説明する。
図 5は、本実施形態に係る波形整形回路に備えられるオープンディテクタリアル 50 に入出力される信号の具体例を示す表である。
まず、図 5 (a)に示す例は、 2サイクル目で 1エッジがオープンされる場合である。具 体的には、最初のサイクルの 2nsに SET、 3nsに RESが発生し、次のサイクルの 1.5nsに SETが発生する場合であり、この場合、 1サイクノレ目で 2nsで SETが出ているために、 2 サイクノレ目で 1.5nsの SETがオープンされることになる。
この場合、オープンディテクタ 50には、 1サイクル目では 1)欄に示す各信号が入力 される。例えば、この 1サイクル目では cS = 2ns, cSX = 0ns, cR= 3ns, cRX = 0nsであ るので、 cS = cSX< cS = l, cSX = cS< cSX = 0, cR= cR< cS = 0, cRX = cRX< cSX = 0等となる。
4段の各 RTS2LARGEには、対応する各 COMPFの出力が入力される。
この 1サイクル目では、オープン信号 ROINT及び ROINTNはいずれも" 0"であり、 F AIL信号の INT1は出力されなレ、。
2サイクル目では、 2)欄に示すように、 SET側の入力 GTESはオープンされて" 0"に なり、 cSX-COMPFにオープンされたエッジのタイミングデータ（1.5ns)が出ている。各 COMPFからは 1サイクル目のカレントのデータが 2サイクル目のプレビォスのデータと して出力されている。また、この場合、 1エッジがオープンされたので、オープン信号 R OINTに "1 "が立っている。
そして、この 2サイクル目では、 SX_Previousの RTS2LARGEの出力 CN3に "1 "が立 ち（表 8参照）、 ROINTとの ANDにより ISCUが "1 "となり、 FAIL信号の INT1が出力され る。
次に、図 5 (b)に示す例は、 2サイクノレ目で 2エッジのうちの 1エッジがオープンされ る場合である。
具体的には、最初のサイクルの 2nsに SET、 3nsに RESが発生し、次のサイクノレの 0.5 nsと 3.5nsに SETが発生する場合であり、 1サイクノレ目で 2nsで SETが出ているために、 2サイクノレ目の 0.5nsの SETはオープンされ、 3.5nsの SETが出ることになる。
この場合、 1サイクノレ目は上述した（a)の場合と同様となる。
2サイクル目では、 2)欄に示すように、 SET側の入力 GTESはオープンされて" 0"に なり、 cSX-COMPFにはオープンされたエッジのタイミングデータ（0.5ns)が出ている。 また、 1エッジのオープンなので、オープン信号として ROINTに "1"が立つ。
そして、この場合には、 SX-Previousの RTS2LARGEの出力 CN3に "1"が立ち（表 8 参照）、 ROINTとの ANDにより ISCUが" となり、これによつて、 FAIL信号の INT1が出 力される。
なお、 S-Previousの RTS2LARGEの出力 CN3にも" 1"が立つ力 表 8参照）、この S-P reviousの RTS2LARGEでは、 CN3は ROINTNとの ANDが取られるので（図 3参照）、 IS CUは" 0"となる。
さらに、図 5 ( に、 2サイクル目で 2エッジのうちの 2エッジがオープンされる場合を 示す。
具体的には、最初のサイクルの 2nsに SET、 3nsに RESが発生し、次のサイクノレの 0.5 nsと 1.5nsに SETが発生した結果、 1サイクル目で 2nsで SETが出ているために、 2サイ クル目の 0.5nsの SETと 1.5nsの SETが双方ともオープンされる場合である。
この場合も、 1サイクル目は上述した（a)， （b)の場合と同様となる。
2サイクル目では、 2)欄に示すように、 SET側の入力 GTESはオープンされて" 0"に なり、 cSX-COMPFにはオープンされたエッジのタイミングデータ（0.5ns)が出ている。 また、 2エッジのオープンなので、オープン信号として ROINTと ROINTNの双方に" が立つ。
そして、この場合には、 S-Previousの RTS2LARGEと SX-Previousの RTS2LARGEの 各出力 CN3に、それぞれ" 1 "が立ち（表 8参照）、 S-Previousの RTS2LARGEの CN3は ROINTNとの ANDにより、 SX_Previousの RTS2LARGEの CN3は ROINTとの ANDにより 、それぞれ ISCUが" 1 "となり、 FAIL信号の INT1が出力されることになる。
以上説明したように、本実施形態に係る波形整形回路を備えた半導体試験装置に よれば、テストパターンのエッジが基準クロックの近接制限に抵触すると、リアルタイム セレクタ 40によって近接した後続エッジが自動オープンされるとともに、そのオープン されたエッジがオープンディテクタ 50で検出される。
そして、オープンディテクタ 50では、オープンエッジに先立つ近接制限時間内に当 該オープンエッジと逆極性のエッジがある場合にのみフェイル信号を出力し、それ以 外の場合には、オープンエッジがある場合でもフェイル信号を出力しない。
すなわち、本実施形態のオープンディテク 50では、オープンエッジがテストパター ンに対して影響を与える真にエラー警告等が必要なオープンエッジのみを確実に検 出することが可能となる。
これによつて、オープンディテクタ 50から出力されるフェイル信号に基づいて、的確 なエラー警告等をリアルタイムに行うことができ、基準クロックに従った正確な半導体 試験が確実に行えるようになる。
以上、本発明の波形整形回路及び半導体試験装置について、好ましい実施形態 を示して説明したが、本発明に係る波形整形回路及び半導体試験装置は、上述した 実施形態にのみ限定されるものではな 本発明の範囲で種々の変更実施が可能 であることは言うまでもなレ、。
例えば、上述した実施形態では、 1テスト周期中に 2つのデータを用いるピン'マル チプレタスモードの場合を例にとって説明したが、使用データは 2つの場合に限定さ れるものではなぐ 3つ以上のデータを用いることも可能である。
また、上述した実施形態では、本発明をパーピン'テスタに用いる場合に好適であ るとして説明したが、本発明の対象はパーピン'テスタのみに限られるものではなぐ 従来のシェアド 'テスタについても適用できることは言うまでもない。
産業上の利用可能性
以上説明したように、本発明は、 ICや LSI等の半導体部品を試験する半導体試験装 置として好適に利用することができる。

Claims

請求の範囲
[1] 試験対象となる DUTへ入力するテストパターンを発生する波形整形回路であって、 波形メモリから出力される複数の波形データを入力するとともに、タイミング発生器 力 出力される複数のタイミングデータを入力し、所定の波形データ及びタイミングデ ータを選択して出力し、波形データのエッジに所定の近接制限時間より短い間隔で 連続する同極性のエッジがある場合には、連続する後続のエッジをオープンして所 定のオープン信号を出力するリアルタイムセレクタと、
前記リアルタイムセレクタから出力される波形データ，タイミングデータ及びオーブ ン信号を入力し、当該リアルタイムセレクタでオープンされたエッジに先立つ前記所 定の近接制限時間内に、当該オープンエッジと逆極性のエッジがある場合に、所定 のフェイル信号を出力するオープンディテクタと、
を備えることを特徴とする波形整形回路。
[2] 前記リアルタイムセレクタは、
同一基準クロックサイクルに一つの波形データのエッジがあれば、当該エッジ及び 対応するタイミングデータを選択して出力し、
同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応 するタイミングデータを比較して、タイミングデータが小さレ、エッジとそのタイミングデ ータを選択して出力するとともに、タイミングデータが大きいエッジをオープンしてォ ープン信号を出力して、当該オープンエッジに対応するタイミングデータを出力する 請求の範囲第 1項記載の波形整形回路。
[3] 前記リアルタイムセレクタは、
前記所定の近接制限時間内で連続する後続エッジをオープンする場合に、 オープンされるエッジが一つの場合と複数の場合とで、異なるオープン信号を出力 する請求の範囲第 2項記載の波形整形回路。
[4] 前記オープンディテクタは、
前記リアルタイムセレクタでオープンされたオープンエッジが属する基準クロックサ イタル内に、対応するタイミングデータ力 S、当該オープンエッジのタイミングデータより 小さく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンェ ッジと逆極性の場合にフェイル信号を出力するとともに、
前記オープンエッジが属する基準クロックサイクルの前の基準クロックサイクル内に 、対応するタイミングデータ力 当該オープンエッジのタイミングデータより大きぐ力 つ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆 極性の場合にフェイル信号を出力する請求の範囲第 3項記載の波形整形回路。
[5] 試験対象となる DUTに所定のテストパターンを入力し、この DUTから出力される応答 出力信号と所定の期待値データ信号を比較することにより、当該 DUTの良否を判定 する半導体試験装置であって、
前記試験対象となる DUTへ入力するテストパターンを発生する波形整形回路を備 え、
この波形整形回路が、請求の範囲第 1項乃至第 4項のいずれかに記載の波形整形 回路力 なることを特徴とする半導体試験装置。
[6] 前記波形整形回路が、前記 DUTのパーピンに対応して複数備えられる請求の範囲 第 5項記載の半導体試験装置。
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