JP2012064258A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリ素子のサイズのばらつきを抑制し、正確にデータを検出することができ、かつ、信頼性の高い半導体記憶装置を提供する。
【解決手段】このメモリは、第１、第２のビット線の間に接続されたメモリセルを備える。互いに隣接するメモリセルのカラムは第２のビット線を共有する。第２のビット線を共有するカラム対とそれに隣接するカラム対とにおいてメモリセルは半ピッチだけカラム方向にずれている。本装置は、カラムとカラムとの間に配置され、かつ、隣接する記憶素子からの距離が等しいダミーセルを備える。本装置は、隣接するワード線対ＷＬｋ、ＷＬｋ＋１に電圧を印加して第１のカラム対のメモリセルを駆動し、隣接するワード線対ＷＬｋ＋１、ＷＬｋ＋２に電圧を印加して第１のカラム対に隣接する第２のカラム対のメモリセルを駆動するロウデコーダを備えている。複数の選択トランジスタが記憶素子と第１のビット線との間で並列に接続されている。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

素子の抵抗変化を利用してデータを記憶する抵抗変化型素子として、磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)が開発されている。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。また、磁場書込み方式では、磁場の広がりによる非選択メモリセルへの誤った書込みが発生するおそれがあるが、スピン注入書込み方式では、そのような非選択メモリセルへの誤った書込みは発生しない。

スピン注入書き込み方式のＭＲＡＭにおいて、ＭＴＪ（Magnetic Tunnel Junction）素子に大きな電流を流すことによってデータを高速に書き込むために、各メモリセルに２つの選択トランジスタを設ける場合がある。このような１つのＭＴＪ素子に対して２つの選択トランジスタを設けたＭＲＡＭでは、ＭＴＪ素子のレイアウトの密度がメモリセルアレイ内において局所的に異なる。ＭＴＪ素子の密度が異なると、ＭＴＪ素子の形成プロセスにおけるリソグラフィおよびエッチングによって、ＭＴＪ素子のサイズのばらつきが増大する。ＭＴＪ素子のサイズがばらつくと、データ読出し時に信号量がばらつく。これは、データの誤った検出および信頼性の低下に繋がる。

特開２００７−３１７７９５号公報

メモリ素子のサイズのばらつきを抑制し、正確にデータを検出することができ、かつ、信頼性の高い半導体記憶装置を提供する。

本実施形態によれば、半導体記憶装置は、複数のビット線と、複数のワード線と、素子の抵抗の相違によってデータを記憶する記憶素子を含み、第１のビット線と第２のビット線との間に接続された複数のメモリセルとを備える。ビット線の延伸方向に配列された複数の前記メモリセルがカラムを成す。互いに隣接する２つのカラムは前記第２のビット線を共有する。前記第２のビット線を共有するカラム対と該カラム対に隣接するカラム対とにおいて、前記メモリセルは前記メモリセルの半ピッチ分だけ前記ビット線の延伸方向にずれて配置されている。本装置は、前記カラム対における隣接する２つの前記カラム間に配置され、かつ、隣接する複数の前記記憶素子からの距離が等しくなるように配置されたダミーセルを備える。さらに、本装置は、互いに隣接する２本のワード線対ＷＬｋ、ＷＬｋ＋１（ｋは整数）に電圧を印加することによって第１のカラム対の前記メモリセルを駆動し、互いに隣接する２本のワード線対ＷＬｋ＋１、ＷＬｋ＋２に電圧を印加することによって前記第１のカラム対に隣接する第２のカラム対の前記メモリセルを駆動するロウデコーダを備える。前記メモリセルは、各前記記憶素子に対して複数ずつ設けられ、対応する前記記憶素子と前記第１のビット線との間で互いに並列に接続された選択トランジスタを含む。前記選択トランジスタのゲートはそれぞれ異なるワード線に接続されている。

第１の実施形態に従ったＭＲＡＭの構成の一例を示すブロック図。 第１の実施形態に従ったメモリセルアレイＭＣＡおよびローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏの構成を示す回路図。 第１の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの一部を示す平面レイアウト図。 図３のＡ−Ａ線に沿った断面図。 図３のＢ−Ｂ線に沿った断面図。 図３のＣ−Ｃ線に沿った断面図。 メインワード線、ローカルワード線およびＭＴＪ素子の配置を示す模式図。 第１の実施形態によるＭＲＡＭのワード線対ＷＬ０、ＷＬ１の選択動作を示すタイミング図。 第１の実施形態によるＭＲＡＭのワード線対ＷＬ７、ＷＬ８の選択動作を示すタイミング図。 ローカルロウデコーダをメモリセルアレイＭＣＡの一方側に配置し、ワードドライブ線を共通化したＭＲＡＭのメインワード線、ローカルワード線およびＭＴＪ素子の配置を示す模式図。 第１の実施形態によるＭＲＡＭのアドレスマッピングを示す図。 第１の実施形態によるＭＲＡＭの他のアドレスマッピングを示す図。 第２の実施形態に従ったメインワード線、ローカルワード線およびＭＴＪ素子の配置を示す模式図。 第２の実施形態によるＭＲＡＭのワード線対ＷＬ０、ＷＬ１の選択動作を示すタイミング図。 第２の実施形態によるＭＲＡＭのワード線対ＷＬ５、ＷＬ６の選択動作を示すタイミング図。 第３の実施形態に従ったメインワード線、ローカルワード線およびＭＴＪ素子の配置を示す模式図。 第３の実施形態によるＭＲＡＭのワード線対ＷＬ０、ＷＬ１の選択動作を示すタイミング図。 第３の実施形態によるＭＲＡＭのワード線対ＷＬ３、ＷＬ４の選択動作を示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に従ったＭＲＡＭの構成の一例を示すブロック図である。ＭＲＡＭは、メモリセルアレイＭＣＡと、センスアンプＳＡと、カラムデコーダＣＤと、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏと、メインロウデコーダＭＲＤと、カラムアドレスバッファＤＡＢと、カラムアドレスデコーダＣＡＤと、ロウアドレスバッファＲＡＢと、プレドライバＰＤとを備えている。

メモリセルアレイＭＣＡは、二次元配列された複数のメモリセルＭＣを含む。複数のメモリセルアレイＭＣＡがロウ方向に配列されており、各メモリセルアレイＭＣＡのロウ方向の両側には、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏが設けられている。メモリセルアレイＭＣＡのカラム方向の両側には、センスアンプＳＡおよびカラムデコーダＣＤが設けられている。

ロウアドレスバッファＲＡＢおよびプレドライバＰＤは、ロウアドレスおよびカラムアドレスを受け取り、ロウアドレスおよびカラムアドレスの一部に基づいて、メインロウデコーダＭＲＤにプレデコード信号ＰＤＳを出力し、かつ、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏにワードドライブ信号ＷＤＬＶ＿ｅ、ＷＤＬＶ＿ｏを出力するように構成されている。

メインロウデコーダＭＲＤは、メインワード線ＭＷＬ＿ｅ、ＭＷＬ＿ｏに接続され、メインワード線ＭＷＬ＿ｅ、ＭＷＬ＿ｏを介してローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏに接続されている。メインロウデコーダＭＲＤは、プレデコード信号ＰＤＳに基づいて、メインワード線ＭＷＬ＿ｅまたはメインワード線ＭＷＬ＿ｏを選択するように構成されている。メインロウデコーダＭＲＤは、メインワード線ＭＷＬ＿ｅを選択することによって、複数のメモリセルアレイＭＣＡに対応する複数のローカルロウデコーダＬＲＤ＿ｅを同時に駆動する。メインロウデコーダＭＲＤは、メインワード線ＭＷＬ＿ｏを選択することによって、複数のメモリセルアレイＭＣＡに対応する複数のローカルロウデコーダＬＲＤ＿ｏを同時に駆動する。

ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏは、ワードドライブ信号ＷＤＬＶ＿ｅ、ＷＤＬＶ＿ｏを受け取り、複数のワード線のうち特定のワード線を選択し、その特定のワード線に電圧を印加する。

カラムアドレスバッファＣＡＢおよびカラムアドレスデコーダＣＡＤは、カラムアドレスを受け取り、カラムアドレスに基づいて、特定のカラムのビット線を選択的に駆動するために、カラムデコーダＣＤおよびセンスアンプＳＡを駆動する。

カラムデコーダＣＤは、複数のカラムのビット線のうち特定のカラムのビット線を選択的に駆動するように構成されている。センスアンプＳＡは、ビット線に接続され、選択メモリセルのデータを検出し、あるいは、選択メモリセルへデータを書き込むように構成されている。

読出しデータは、ＤＱバッファＤＱＢ、入出力回路Ｉ／Ｏを介してセンスアンプＳＡからＭＲＡＭチップの外部へ出力される。書込みデータは、ＤＱバッファＤＱＢ、入出力回路Ｉ／Ｏを介してＭＲＡＭチップの外部からセンスアンプＳＡへ取り込まれる。

図２は、第１の実施形態に従ったメモリセルアレイＭＣＡおよびローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏの構成を示す回路図である。図２は、便宜的に、ビット線ＢＬ０〜ＢＬ５、ワード線ＷＬ０〜ＷＬ１５、並びに、４つのカラムに配列されたメモリセルＭＣを示している。しかし、ビット線、ワード線、メモリセルの数は、これに限定されない。

メモリセルアレイＭＣＡの構成を説明する。メモリセルアレイＭＣＡは、複数のメモリセルＭＣが二次元配置されることによって構成されている。各メモリセルＭＣは、１つのＭＴＪ素子および２つの選択トランジスタＳＴを含む。図２の破線枠（ＭＣ）が１つのメモリセル単位を示す。ＭＴＪ素子は、素子の抵抗の相違によってデータを記憶する抵抗変化型記憶素子の１つである。２つの選択トランジスタＳＴは、対応するＭＴＪ素子と第１のビット線ＢＬ０との間に互いに並列に接続されている。これらの選択トランジスタＳＴのゲートは、それぞれ異なるワード線に接続されている。例えば、或るメモリセルＭＣ内の選択トランジスタＳＴのゲートは、互いに隣接するワード線ＷＬ０およびＷＬ１に接続されている。ＭＴＪ素子の一端は対応する２つの選択トランジスタＳＴに接続されており、その他端は第２のビット線ＢＬ１に接続されている。このように、メモリセルＭＣは、第１のビット線ＢＬ０と第２のビット線ＢＬ１との間に接続されている。同様に、メモリセルＭＣは、ビット線ＢＬ２とビット線ＢＬ１との間、ビット線ＢＬ３とビット線ＢＬ４との間、ビット線ＢＬ５とビット線ＢＬ４との間にも接続されている。

カラム方向（ビット線の延伸方向）に配列された複数のメモリセルＭＣはメモリセルのカラムＣＯＬ０〜ＣＯＬ３を成す。１つのカラムに含まれる複数のメモリセルＭＣは、同一のビット線対に共通に接続されている。また、互いに隣接する２つのカラムＣＯＬ０、ＣＯＬ１は、第２のビット線ＢＬ１を共有する。互いに隣接する２つのカラムＣＯＬ２、ＣＯＬ３は、第２のビット線ＢＬ４を共有する。

尚、ビット線ＢＬ０、ＢＬ２、ＢＬ３およびＢＬ５は、各カラムＣＯＬ０〜ＣＯＬ３に対応したビット線であり、各カラムを選択するために用いられる。一方、ビット線ＢＬ１、ＢＬ４は、隣接する２つのカラムに共有されている。従って、ビット線ＢＬ０、ＢＬ２、ＢＬ３、ＢＬ５とビット線ＢＬ１、ＢＬ４とを区別するために、以下、ビット線ＢＬ０、ＢＬ２、ＢＬ３およびＢＬ５を第１のビット線と呼び、ビット線ＢＬ１、ＢＬ４を第２のビット線と呼ぶ場合がある。

第２のビット線ＢＬ１を共有するカラムＣＯＬ０、ＣＯＬ１は対を成しており、第２のビット線ＢＬ４を共有するカラムＣＯＬ２、ＣＯＬ３も対を成している。カラム対ＣＯＬ０、ＣＯＬ１とそれに隣接するカラム対ＣＯＬ２、ＣＯＬ３とにおいて、メモリセルＭＣは、メモリセルＭＣの半ピッチ分だけビット線の延伸方向にずれて配置されている。換言すると、メモリセルＭＣは、２つのカラムごとに半ピッチ分ずつビット線の延伸方向にずれて配置されている。メモリセルアレイＭＣＡが多数のカラムを含む場合、他のカラム対も同様に半ピッチずつビット線の延伸方向にずれている。これにより、メモリセルＭＣに含まれるＭＴＪ素子は、メモリセルアレイＭＣＡ内において千鳥状に配置される。

メモリセルアレイＭＣＡ内において、カラム対ＣＯＬ０、ＣＯＬ１およびカラム対ＣＯＬ２、ＣＯＬ３は、ワード線ＷＬｉ（ｉ＝０〜１５）を共有している。しかし、メモリセルＭＣはカラム対ごとに半ピッチずれているため、同一ワード線に接続された選択トランジスタＳＴは、カラム対ごと半ピッチずれた状態にある。従って、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏは、互いに隣接する２本のワード線の対ＷＬｋ、ＷＬｋ＋１（ｋは整数）に電圧を印加することによって、カラム対ＣＯＬ０、ＣＯＬ１のメモリセルＭＣを駆動する。そして、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏは、互いに隣接する２本のワード線対ＷＬｋ＋１、ＷＬｋ＋２に電圧を印加することによって、カラム対ＣＯＬ０、ＣＯＬ１に隣接するカラム対ＣＯＬ３、ＣＯＬ４のメモリセルＭＣを駆動する。このとき、ローカルロウデコーダＬＲＤ＿ｅは、偶数番目（偶数アドレス）のワード線ＷＬ０、ＷＬ２、ＷＬ４・・・を駆動し、ローカルロウデコーダＬＲＤ＿ｏは、奇数番目（奇数アドレス）のワード線ＷＬ１、ＷＬ３、ＷＬ５・・・を駆動する。従って、本実施形態では、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏが、それぞれ１本ずつのワード線ＷＬｋ、ＷＬｋ＋１を駆動することによって、メモリセルＭＣを選択する。

一方、図１に示すカラムデコーダＣＤは、互いに隣接する２本のビット線の対ＢＬｊ、ＢＬｊ＋１（ｊは整数）に電圧を印加することによってカラムＣＯＬ０〜ＣＯＬ３のいずれかを選択する。例えば、カラムＣＯＬ０を選択する場合、カラムデコーダＣＤは、ビット線対ＢＬ０、ＢＬ１を選択的に駆動する。カラムＣＯＬ１を選択する場合、カラムデコーダＣＤは、ビット線対ＢＬ１、ＢＬ２を選択的に駆動する。このとき、選択されるビット線対は、第１のビット線ＢＬ０、ＢＬ２、ＢＬ３またはＢＬ５のいずれかと第２のビット線ＢＬ１またはＢＬ４のいずれかとの組合せになる。

次に、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏの構成を説明する。第１および第２のローカルロウデコーダとしてのＬＲＤ＿ｅ、ＬＲＤ＿ｏは、メモリセルアレイＭＣＡのロウ方向の両側（図２ではメモリセルアレイＭＣＡの上下）に配置されている。ローカルロウデコーダＬＲＤ＿ｅは、メモリセルアレイＭＣＡに設けられたワード線ＷＬｉのうち半数（偶数番目のワード線ＷＬ０、ＷＬ２、ＷＬ４・・・）を駆動し、ローカルロウデコーダＬＲＤ＿ｏは、それらのワード線ＷＬｉのうち残りの半数（奇数番目のワード線ＷＬ１、ＷＬ３、ＷＬ５・・・）を駆動する。ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏは、互いに対称の構成を有するので、ここでは、ＬＲＤ＿ｅの構成のみを説明する。以下、ワード線ＷＬｉをメインワード線ｂＭＷＬ＿ｅ＜０＞、ｂＭＷＬ＿ｅ＜１＞と区別するためにローカルワード線とも呼ぶ。メインワード線ｂＭＷＬ＿ｅ＜０＞、ｂＭＷＬ＿ｅ＜１＞は、ローカルワード線ＷＬよりも上層の配線層であり、ローカルワード線ＷＬと同一方向に延伸している。よって、これらを区別するために、図２では、メインワード線ｂＭＷＬ＿ｅ＜０＞、ｂＭＷＬ＿ｅ＜１＞は、破線で示されている。

ローカルロウデコーダＬＲＤ＿ｅは、メインワード線ｂＭＷＬ＿ｅ＜０＞、ｂＭＷＬ＿ｅ＜１＞の信号に応じて、ワードドライブ信号線ＷＤＲＶ＿ｅ＜０＞〜ＷＤＲＶ＿ｅ＜３＞とローカルワード線ＷＬｉとの間を接続するロジック回路である。尚、ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｅ＜１＞は、それぞれＭＷＬ＿ｅ＜０＞およびＭＷＬ＿ｅ＜１＞の反転信号を示す。また、ｂＷＤＲＶ＿ｅ＜０＞〜ｂＷＤＲＶ＿ｅ＜３＞は、それぞれワードドライブ信号線ＷＤＲＶ＿ｅ＜０＞〜ＷＤＲＶ＿ｅ＜３＞の反転信号である。

メインワード線ｂＭＷＬ＿ｅ＜０＞、ｂＭＷＬ＿ｅ＜１＞と各ローカルワード線ＷＬｉとの間には、インバータ回路が接続されている。これにより、メインワード線ｂＭＷＬ＿ｅ＜０＞またはｂＭＷＬ＿ｅ＜１＞が論理ロウに駆動された場合に、ローカルワード線ＷＬｉがワードドライブ信号線ＷＤＲＶ＿ｅ＜０＞〜ＷＤＲＶ＿ｅ＜３＞のいずれかに接続される。メインワード線ｂＭＷＬ＿ｅ＜０＞またはｂＭＷＬ＿ｅ＜１＞が論理ハイである場合には、ローカルワード線ＷＬｉは、低レベル電圧ＶＳＳに維持される。このように、ローカルロウデコーダＬＲＤ＿ｅは、メインワード線ｂＭＷＬ＿ｅ＜０＞、ｂＭＷＬ＿ｅ＜１＞およびワードドライブ信号線ＷＤＲＶ＿ｅ＜０＞〜ＷＤＲＶ＿ｅ＜３＞によってローカルワード線ＷＬｉのいずれかを選択的に駆動することができる。

例えば、ローカルワード線ＷＬ０を駆動するためには、メインワード線ｂＭＷＬ＿ｅ＜０＞を論理ロウに駆動し、かつ、ワードドライブ信号線ＷＤＲＶ＿ｅ＜０＞を論理ハイにする。このとき、メインワード線ｂＭＷＬ＿ｅ＜１＞を論理ハイ、ワードドライブ信号線ＷＤＲＶ＿ｅ＜１＞〜ＷＤＲＶ＿ｅ＜３＞を論理ロウに不活性化させておく。これにより、ローカルロウデコーダＬＲＤ＿ｅは、ローカルワード線ＷＬ０のみを選択的に論理ハイに駆動することができる。

尚、本実施形態において、ローカルロウデコーダＬＲＤ＿ｅは、２本のメインワード線ｂＭＷＬ＿ｅ＜０＞、ｂＭＷＬ＿ｅ＜１＞および４本のワードドライブ線ＷＤＲＶ＿ｅ＜０＞〜ＷＤＲＶ＿ｅ＜３＞によって、６本のローカルワード線ＷＬ０、ＷＬ２、ＷＬ４・・・を駆動している。しかし、メインワード線数とワードドライブ線数との比率は変更してもよい。例えば、メインワード線を４本とし、ワードドライブ線を２本としてもよい。即ち、メインワード線数ｍとワードドライブ線数ｎとの積（ｍ×ｎ）が駆動するローカルワード線数に等しければよい。ローカルロウデコーダＬＲＤ＿ｏについても同様のことが言える。しかし、ローカルロウデコーダＬＲＤ＿ｅおよびＬＲＤ＿ｏに対応するワードドライブ線は共通にすることはできない。その理由は、図９を参照して後で説明する。

ワードドライブ線ｂＷＤＲＶ＿ｅ＜０＞〜ｂＷＤＲＶ＿ｅ＜３＞に接続されたＮ型トランジスタは、対応するローカルワード線ＷＬが非選択のときに確実にローカルワード線ＷＬを低レベル電圧ＶＳＳに固定するために設けられている。例えば、メインワード線ｂＭＷＬ＿ｅ＜０＞が論理ロウに駆動されていても、非選択のローカルワード線ＷＬ２に対応するワードドライブ線ＷＤＲＶ＿ｅ＜１＞は論理ロウになる。この場合、メインワード線ｂＭＷＬ＿ｅ＜０＞およびワードドライブ線ＷＤＲＶ＿ｅ＜１＞に接続されたインバータ回路のＰ型トランジスタのゲートおよびドレインが共に論理ロウになる。このため、該Ｐ型トランジスタの導通状態が不安定になる可能性がある。このとき、Ｎ型トランジスタは、ワードドライブ線ｂＷＤＲＶ＿ｅ＜１＞によってオン状態になり、ワード線ＷＬ２を確実に低レベル電圧ＶＳＳに落とすことができる。

一例として、メモリセルＭＣｂを選択する場合におけるローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏの動作を説明する。この場合、ローカルロウデコーダＬＲＤ＿ｅは、メインワード線ｂＭＷＬ＿ｅ＜１＞を論理ロウに活性化し、かつ、ワードドライブ線ＷＤＲＶ＿ｅ＜０＞を論理ハイに活性化する。これにより、ローカルワード線ＷＬ８が駆動される。一方、ローカルロウデコーダＬＲＤ＿ｏは、メインワード線ｂＭＷＬ＿ｏ＜０＞を論理ロウに活性化し、かつ、ワードドライブ線ＷＤＲＶ＿ｏ＜３＞を論理ハイに活性化する。これにより、ローカルワード線ＷＬ７が駆動される。さらに、カラムデータＣＤおよびセンスアンプＳＡが、第１のビット線ＢＬ０と第２のビット線ＢＬ１との間に電圧差を与える。このとき、隣接するカラムの第１のビット線ＢＬ２の電圧は、第２のビット線ＢＬ１と同一電圧に設定される。これにより、メモリセルＭＣｂが選択され、メモリセルＭＣｂのＭＴＪ素子に書込み電圧または読出し電圧が印加される。

２つの選択トランジスタＳＴが１つのＭＴＪ素子に電流を供給するので、データ書込み速度を速くすることができる。

図３は、第１の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの一部を示す平面レイアウト図である。図４は、図３のＡ−Ａ線に沿った断面図であり、図５は、図３のＢ−Ｂ線に沿った断面図であり、図６は、図３のＣ−Ｃ線に沿った断面図である。

図３に示すように、アクティブエリアＡＡが、ロウ方向に延伸しており、アクティブエリアＡＡ上にＭＴＪ素子が形成されている。カラム対ＣＯＬ０、ＣＯＬ１とそれに隣接するカラム対ＣＯＬ２、ＣＯＬ３とにおいて、ＭＴＪ素子の配置が、メモリセルＭＣの半ピッチ分、カラム方向にシフトしていることが分かる。

このような構成の場合、カラムＣＯＬ０とＣＯＬ１との間には第２のビット線ＢＬ１があるのに対して、カラムＣＯＬ１とＣＯＬ２との間にはビット線が存在しない。従って、カラムＣＯＬ０とＣＯＬ１との間の間隔は、カラムＣＯＬ１とＣＯＬ２との間の間隔に比べて広い。これにより、ＭＴＪ素子の密度が局所的に異なる。例えば、ビット線ＢＬ２およびＢＬ３の部分では、ＭＴＪ素子の配置密度は高いが、ビット線ＢＬ０〜ＢＬ２およびビット線ＢＬ３〜ＢＬ５の部分では、ＭＴＪ素子の配置密度が低い。これは、隣接するＭＴＪ素子間の距離が場所によって異なるためである。例えば、ビット線ＢＬ２に対応するＭＴＪ素子とＢＬ３に対応するＭＴＪ素子との間の最短距離Ｄ２３は、ビット線ＢＬ２に対応するＭＴＪ素子とビット線ＢＬ０に対応するＭＴＪ素子との間の最短距離Ｄ０２またはＤ２２に比べて短い。

本実施形態では、カラム対における隣接するカラム間（ＣＯＬ０とＣＯＬ１との間、ＣＯＬ２とＣＯＬ３との間）に、ダミーセルとしてのダミーＭＴＪ素子ＤＭＴＪを配置している。ダミーＭＴＪ素子ＤＭＴＪは、隣接するＭＴＪ素子からの距離が等しくなるように配置されている。さらに、ダミーＭＴＪ素子ＤＭＴＪは、第２のビット線ＢＬ１、ＢＬ４の下方に配置されている。ダミーＭＴＪ素子ＤＭＴＪ自体の構成は、通常のＭＴＪ素子の構成と同じである。ただし、ダミーＭＴＪ素子ＤＭＴＪは、ビット線およびワード線に接続されておらず、外部からアクセスできない素子である。

ダミーＭＴＪ素子ＤＭＴＪが配置されることによって、隣接するＭＴＪ素子（ダミーＭＴＪ素子）間の距離が全てＤ２３に等しくなる。よって、メモリセルアレイＭＣＡ内において、ＭＴＪ素子およびダミーＭＴＪ素子の配置密度が均一になる。その結果、本実施形態は、製造工程においてＭＴＪ素子の形状がばらつかないので、ＭＴＪ素子のサイズを均一化し、正確にデータを検出することができる。

ビアＶ１（ＣＢ）は、例えば、図４のビット線ＢＬ０と拡散層との間のコンタクトＶ１およびＣＢを示す。ビアＶ１（ＵＥ）は、例えば、図５のビット線ＢＬ１と上部電極ＵＥとの間のコンタクトＶ１を示す。尚、本実施形態において、単位メモリセルＭＣの大きさは、４Ｆ×３Ｆ（Ｆ＝Feature Size）である。

図４に示すように、ビット線ＢＬ０に沿った断面では、アクティブエリアＡＡ上に拡散層ＤＩＦが形成されている。アクティブエリアＡＡ上に形成されたゲート絶縁膜を介してゲートＧＣ（ＷＬ４、ＷＬ５）が形成されている。これにより、選択トランジスタＳＴが構成される。

ＭＴＪ素子は、選択トランジスタＳＴの一方の拡散層に接続されたコンタクトＣＢ上に形成されている。ＭＴＪ素子上には、上部電極ＵＥが設けられている。選択トランジスタＳＴの他方の拡散層は、コンタクトＶ１、ＣＢを介してビット線ＢＬ０に接続されている。

図５に示すように、ＭＴＪ素子上の上部電極ＵＥは、ロウ方向に隣接する２つのＭＴＪ素子を接続している。また、上部電極ＵＥは、コンタクトＶ１を介してビット線ＢＬ１に接続されている。これにより、ビット線ＢＬ１は、隣接するカラムＣＯＬ０、ＣＯＬ１に共有される第２のビット線として機能する。尚、隣接するアクティブエリアＡＡ間には、素子分離としてＳＴＩ（Shallow Trench Isolation）が設けられている。

図６に示すように、ダミーＭＴＪ素子ＤＭＴＪは、素子分離ＳＴＩの上方、かつ、第２のビット線ＢＬ１の下方に設けられている。ダミーＭＴＪ素子ＤＭＴＪは、その周囲を層間絶縁膜ＩＬＤで取り囲まれており、いずれの配線にも接続されていない。これにより、ダミーＭＴＪ素子ＤＭＴＪは、製造工程において均一なサイズのＭＴＪ素子を形成するために機能しつつ、読出し動作や書込み動作などの通常動作に影響を与えない。

図７は、メインワード線、ローカルワード線およびＭＴＪ素子の配置を示す模式図である。ここでは、ビット線は省略されている。このように、本実施形態では、ローカルロウデコーダがメモリセルアレイＭＣＡのロウ方向の両側に配置され、メインワード線ｂＭＷＬ＿ｅ＜ｘ＞、ｂＭＷＬ＿ｏ＜ｘ＞（ｘは整数）がメモリセルアレイＭＣＡの両側からローカルワード線ＷＬｉに接続される。ローカルワード線は、各メインワード線に対して４本ずつ接続されている。しかし、メインワード線に対するローカルワード線の数は、８本、１６本、３２本としてもよい。この場合、ワードドライ線ＷＤＲＶの数をローカルワード線の数に合わせる必要がある。

図８は、第１の実施形態によるＭＲＡＭのワード線対ＷＬ０、ＷＬ１の選択動作を示すタイミング図である。時点ｔ０において、メインワード線ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｏ＜０＞を論理ロウに活性化する。これにより、図２に示すメインワード線ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｏ＜０＞に接続されたインバータ回路が駆動される。

時点ｔ１において、ワードドライブ線ＷＤＲＶ＿ｅ＜０＞およびＷＤＲＶ＿ｏ＜０＞が論理ハイに活性化される。これにより、ローカルワード線ＷＬ０、ＷＬ１がワードドライブ線ＷＤＲＶ＿ｅ＜０＞およびＷＤＲＶ＿ｏ＜０＞によって論理ハイに駆動される。

図９は、第１の実施形態によるＭＲＡＭのワード線対ＷＬ７、ＷＬ８の選択動作を示すタイミング図である。時点ｔ０において、メインワード線ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｏ＜１＞を論理ロウに活性化する。これにより、図２に示すメインワード線ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｏ＜１＞に接続されたインバータ回路が駆動される。

時点ｔ１において、ワードドライブ線ＷＤＲＶ＿ｅ＜０＞およびＷＤＲＶ＿ｏ＜３＞が論理ハイに活性化される。これにより、ローカルワード線ＷＬ７、ＷＬ８がワードドライブ線ＷＤＲＶ＿ｅ＜０＞およびＷＤＲＶ＿ｏ＜８＞によって論理ハイに駆動される。図２のメモリセルＭＣｂを選択するためには、センスアンプＳＡは、ビット線対ＢＬ０、ＢＬ１に電圧差を与えればよい。

本実施形態に従ったＭＲＡＭは、ＭＴＪ素子およびダミーＭＴＪ素子の配置密度が均一になるようにダミーＭＴＪ素子ＤＭＴＪが配置される。これにより、ＭＴＪ素子のサイズのばらつきが抑制され、正確にデータを検出することができる。その結果、ＭＲＡＭの信頼性の向上に繋がる。

本実施形態に従ったＭＲＡＭは、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏがメモリセルアレイＭＣＡのロウ方向の両側（上下側）に配置されており、メインワード線ｂＭＷＬ＿ｅ＜０＞、ｂＭＷＬ＿ｏ＜０＞もそれぞれメモリセルアレイＭＣＡのロウ方向の両側（上下側）に設けられている。これは、ワードドライブ線ＷＤＲＶ＿ｅとＷＤＲＶ＿ｏとを分離する必要があるからである。

ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏがワードドライブ線を共有した場合、図１０のようにローカルロウデコーダおよびメインワード線は、メモリセルアレイＭＣＡの一方側に配置され得る。図１０は、ローカルロウデコーダをメモリセルアレイＭＣＡの一方側に配置し、ワードドライブ線を共通化したＭＲＡＭのメインワード線、ローカルワード線およびＭＴＪ素子の配置を示す模式図である。ワードドライブ線ＷＤＲＶ＜０＞は、ローカルワード線ＷＬ０、ＷＬ４、ＷＬ８に対応する。ワードドライブ線ＷＤＲＶ＜１＞は、ローカルワード線ＷＬ１、ＷＬ５、ＷＬ９に対応する。ワードドライブ線ＷＤＲＶ＜２＞は、ローカルワード線ＷＬ２、ＷＬ６、ＷＬ１０に対応する。さらにワードドライブ線ＷＤＲＶ＜３＞は、ローカルワード線ＷＬ３、ＷＬ７、ＷＬ１１に対応する。黒く塗りつぶした四角がワードドライブ線とローカルワード線との接続点を示している。この接続点には、図２を参照して説明したようにインバータ回路が設けられている。この場合、図７に示す形態に比べて、ワードドライブ線数が半減する。

しかし、図１０に示すＭＲＡＭでは、次のような不具合がある。例えば、メモリセルＭＣｔを選択する場合、メインワード線ｂＭＷＬ＜１＞、ｂＭＷＬ＜２＞を論理ロウに活性化し、かつ、ワードドライブ線ＷＤＲＶ＜０＞、ＷＤＲＶ＜３＞を立ち上げる。これにより、ローカルワード線対ＷＬ７、ＷＬ８が駆動される。そして、メモリセルＭＣｔに接続するビット線ＢＬを駆動することによって、メモリセルＭＣｔを選択することができる。一方、メインワード線ｂＭＷＬ＜１＞、ｂＭＷＬ＜２＞、および、ワードドライブ線ＷＤＲＶ＜０＞、ＷＤＲＶ＜３＞を活性化すると、ローカルワード線ＷＬ４、ＷＬ１１も駆動される。このとき、メモリセルＭＣｔに接続するビット線ＢＬを駆動すると、メモリセルＭＣｓを選択するために駆動されるワード線対ＷＬ３、ＷＬ４のうちＷＬ４が駆動され、メモリセルＭＣｕを選択するために駆動されるワード線対ＷＬ１１、ＷＬ１２のうちＷＬ１１が駆動される。即ち、非選択とすべきメモリセルＭＣｓおよびＭＣｕが半選択状態になる。これにより、非選択メモリセルＭＣｓ、ＭＣｕにデータが書込まれ、あるいは、非選択メモリセルＭＣｓ、ＭＣｕからデータが読み出されるおそれがある。

このような、非選択メモリセルへのアクセスを抑制するためには、或るメインワード線により活性化することができるローカルワード線数が４本の場合、ワードドライブ線は８本必要になる。一般化すると、ワードドライブ線数は、メインワード線の選択により活性化し得るローカルワード線数の２倍必要になる。

本実施形態では、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏをメモリセルアレイＭＣＡの両側に設け、メインワード線ｂＭＷＬ＿ｅ、ｂＭＷＬ＿ｏをメモリセルアレイＭＣＡの両側に設け、さらに、ワードドライブ線ＷＤＲＶ＿ｅ、ＷＤＲＶ＿ｏをメモリセルアレイＭＣＡの両側に設ける。これにより、ＭＲＡＭは、非選択メモリセルへのアクセスを確実に抑制し、かつ、コンパクトなメモリセルアレイにすることができる。

通常、メモリセルアレイＭＣＡ以外の周辺回路の配線パターンはランダムパターンである。このため、ローカルロウデコーダの配線は、メモリセルアレイＭＣＡのワード線等の周期パターンより広いピッチで形成する必要がある。従って、ローカルロウデコーダをメモリセルアレイＭＣＡの片側のみに配置した場合、ワード線の間隔は、ローカルロウデコーダの配線ピッチに制限されるおそれがある。

そこで、ローカルワード線は、メモリセルアレイＭＣＡのロウ方向の両側に半数ずつ引き出すように形成され、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏをメモリセルアレイＭＣＡのロウ方向の両側に設ける。これにより、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏの配線ピッチを比較的広くしつつ、ワード線等の配線ピッチを充分に狭くすることができる。その結果、本実施形態は、メモリセルアレイＭＣＡをコンパクトにすることができ、ＭＲＡＭのコストを低減させることができる。

図１１は、第１の実施形態によるＭＲＡＭのアドレスマッピングを示す図である。図１１では、２つのメモリセルアレイＭＣＡ０およびＭＣＡ１の各メモリセルのアドレスを示している。メモリセルアレイＭＣＡ０およびＭＣＡ１は、ローカルワード線ＷＬｉを共有しているので、それぞれのメモリセルＭＣを同時に選択することができる。例えば、ロウアドレスの下位３ビットＡＲ０〜ＡＲ２およびカラムアドレスの下位３ビットＡＣ０〜ＡＣ２によって、ＭＲＡＭは、特定のメモリセルＭＣを選択する。黒く塗りつぶした四角は、メモリセルＭＣのＭＴＪ素子を示す。ローカルワード線対ＷＬ０、ＷＬ１〜ＷＬ１５、ＷＬ１６には、ロウアドレスの３ビット（ＡＲ０〜ＡＲ２）およびカラムアドレスの１ビット（ＡＣ１）の組合せアドレス（０、０、０、０）〜（１、１、１、１）が付されている。ローカルワード線対ＷＬｉ、ＷＬｉ＋１は、ロウアドレスの３ビットＡＲ０〜ＡＲ２およびカラムアドレスの１ビットＡＣ１によって選択される。例えば、ローカルワード線対ＷＬ０、ＷＬ１は、（ＡＲ０、ＡＲ１、ＡＲ２、ＡＣ１）＝（０、０、０、０）で選択される。ローカルワード線対ＷＬ５、ＷＬ６は、（ＡＲ０、ＡＲ１、ＡＲ２、ＡＣ１）＝（０、１、０、１）で選択される。一方、カラムＣＯＬ（ビット線対ＢＬｋ、ＢＬｋ＋１）は、カラムアドレスの下位３ビットＡＣ０〜ＡＣ２によって選択される。例えば、カラムＣＯＬ０は、（ＡＣ０、ＡＣ１、ＡＣ２）＝（０、０、０）で選択される。カラムＣＯＬ５は、（ＡＣ０、ＡＣ１、ＡＣ２）＝（１、０、１）で選択される。これにより、各メモリセルアレイＭＣＡ０、ＭＣＡ１において、特定のメモリセルＭＣが選択され得る。

ローカルワード線対ＷＬｉ、ＷＬｉ＋１を選択するために、カラムアドレスの１ビットＡＣ１を用いている。カラムアドレスＡＣ１は、カラム対ＣＯＬｙ、ＣＯＬｙ＋１（ｙは整数）を選択するビットである。つまり、ワード線対ＷＬｉ、ＷＬｉ＋１を選択するアドレスＡＣ１は、カラム対ＣＯＬｙ、ＣＯＬｙ＋１を選択するアドレスと同じである。

メモリセルＭＣは、カラム対ごとに半ピッチずつカラム方向にずれており、隣接するカラム対のメモリセルＭＣは異なるローカルワード線対によって選択される。即ち、選択されるカラム対が異なると、選択されるローカルワード線対もそれに応じて異なるため、カラム対を選択するカラムアドレスのビットによって、ローカルワード線対も選択することができる。従って、ローカルワード線対を選択するアドレスには、ロウアドレスの３ビット（ＡＲ０〜ＡＲ２）に、カラムアドレスの１ビット（ＡＣ１）が含まれている。つまり、カラムアドレスＡＣ１は、ワード線対の選択およびカラムの選択の両方に使用される。

図１２のように、ビットＡＣ１をロウアドレスの１ビットとして考えてもよい。即ち、ロウアドレスの下位４ビット（ＡＲ０〜ＡＲ３）でローカルワード線対ＷＬｉ、ＷＬｉ＋１を選択し、カラムアドレスの下位２ビット（ＡＣ０、ＡＣ１）およびロウアドレスの１ビット（ＡＲ０）でカラムＣＯＬｙを選択してもよい。この場合、ロウアドレスのビットＡＲ０は、ワード線対ＷＬｉ、ＷＬｉ＋１を選択するビットであるが、カラム対を選択するためにも用いられる。このようなアドレス方式であっても、図１１と同様に、特定のメモリセルＭＣを選択することができる。

（第２の実施形態）
図１３は、第２の実施形態に従ったメインワード線、ローカルワード線およびＭＴＪ素子の配置を示す模式図である。ここでは、ビット線は省略されている。第１の実施形態では、ローカルワード線ＷＬｉは、１本ずつ交互にロウ方向に引き伸ばされ、１本ずつ交互にメモリセルアレイＭＣＡを挟んで反対側のメインワード線ｂＭＷＬ＿ｅ、ｂＭＷＬ＿ｏに接続されている。第２の実施形態では、ローカルワード線ＷＬｉは、２本ずつ交互にロウ方向に引き伸ばされ、２本ずつ交互にメモリセルアレイＭＣＡを挟んで反対側のメインワード線ｂＭＷＬ＿ｅ、ｂＭＷＬ＿ｏに接続されている。第２の実施形態によるＭＲＡＭのその他の構成は、第１の実施形態の対応する構成と同様でよい。ただし、ローカルロウデコーダＬＲＤ＿ｅは、ワード線ＷＬ０、ＷＬ１、ＷＬ４、ＷＬ５、ＷＬ８、ＷＬ９、ＷＬ１２、ＷＬ１３・・・に接続され、ローカルロウデコーダＬＲＤ＿ｏは、ワード線ＷＬ２、ＷＬ３、ＷＬ６、ＷＬ７、ＷＬ１０、ＷＬ１１、ＷＬ１４、ＷＬ１５・・・に接続されている。即ち、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏは、ワード線ＷＬｉに２つ置きに２つずつ接続されている。ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏの構成は、図２に示す構成と同様でよい。

図１４は、第２の実施形態によるＭＲＡＭのワード線対ＷＬ０、ＷＬ１の選択動作を示すタイミング図である。時点ｔ０において、メインワード線ｂＭＷＬ＿ｅ＜０＞のみを論理ロウに活性化する。これにより、図２に示すメインワード線ｂＭＷＬ＿ｅ＜０＞に接続されたインバータ回路が駆動される。

時点ｔ１において、ワードドライブ線ＷＤＲＶ＿ｅ＜０＞およびＷＤＲＶ＿ｅ＜１＞が論理ハイに活性化される。これにより、時点ｔ２において、ローカルワード線ＷＬ０、ＷＬ１がワードドライブ線ＷＤＲＶ＿ｅ＜０＞およびＷＤＲＶ＿ｅ＜０＞によって論理ハイに駆動される。

図１５は、第２の実施形態によるＭＲＡＭのワード線対ＷＬ５、ＷＬ６の選択動作を示すタイミング図である。時点ｔ０において、メインワード線ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｏ＜１＞を論理ロウに活性化する。これにより、図２に示すメインワード線ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｏ＜０＞に接続されたインバータ回路が駆動される。

時点ｔ１において、ワードドライブ線ＷＤＲＶ＿ｅ＜３＞およびＷＤＲＶ＿ｏ＜２＞が論理ハイに活性化される。これにより、時点ｔ２において、ローカルワード線ＷＬ５、ＷＬ６がワードドライブ線ＷＤＲＶ＿ｅ＜３＞およびＷＤＲＶ＿ｏ＜２＞によって論理ハイに駆動される。

第２の実施形態のような構成であっても、第１の実施形態と同様に、図２および図３に示すメモリセルアレイＭＣＡの特定のメモリセルＭＣを選択することができる。また、第２の実施形態のメモリセルアレイＭＣＡのレイアウトも、第１の実施形態（図３）のそれと同様である。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図１６は、第３の実施形態に従ったメインワード線、ローカルワード線およびＭＴＪ素子の配置を示す模式図である。ここでは、ビット線は省略されている。第３の実施形態では、ローカルワード線ＷＬｉは、４本ずつ交互にロウ方向に引き伸ばされ、４本ずつ交互にメモリセルアレイＭＣＡを挟んで反対側のメインワード線ｂＭＷＬ＿ｅ、ｂＭＷＬ＿ｏに接続されている。第３の実施形態によるＭＲＡＭのその他の構成は、第１の実施形態の対応する構成と同様でよい。ただし、ローカルロウデコーダＬＲＤ＿ｅは、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ８、ＷＬ９、ＷＬ１０、ＷＬ１１・・・に接続され、ローカルロウデコーダＬＲＤ＿ｏは、ワード線ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ１２、ＷＬ１３、ＷＬ１４、ＷＬ１５・・・に接続されている。即ち、ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏは、ワード線ＷＬｉに４つ置きに４つずつ接続されている。ローカルロウデコーダＬＲＤ＿ｅ、ＬＲＤ＿ｏの構成は、図２に示す構成と同様でよい。

図１７は、第３の実施形態によるＭＲＡＭのワード線対ＷＬ０、ＷＬ１の選択動作を示すタイミング図である。時点ｔ０において、メインワード線ｂＭＷＬ＿ｅ＜０＞のみを論理ロウに活性化する。これにより、図２に示すメインワード線ｂＭＷＬ＿ｅ＜０＞に接続されたインバータ回路が駆動される。

時点ｔ１において、ワードドライブ線ＷＤＲＶ＿ｅ＜０＞およびＷＤＲＶ＿ｅ＜１＞が論理ハイに活性化される。これにより、時点ｔ２において、ローカルワード線ＷＬ０、ＷＬ１がワードドライブ線ＷＤＲＶ＿ｅ＜０＞およびＷＤＲＶ＿ｅ＜０＞によって論理ハイに駆動される。

図１８は、第３の実施形態によるＭＲＡＭのワード線対ＷＬ３、ＷＬ４の選択動作を示すタイミング図である。時点ｔ０において、メインワード線ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｏ＜１＞を論理ロウに活性化する。これにより、図２に示すメインワード線ｂＭＷＬ＿ｅ＜０＞およびｂＭＷＬ＿ｏ＜０＞に接続されたインバータ回路が駆動される。

時点ｔ１において、ワードドライブ線ＷＤＲＶ＿ｅ＜３＞およびＷＤＲＶ＿ｏ＜０＞が論理ハイに活性化される。これにより、時点ｔ２において、ローカルワード線ＷＬ３、ＷＬ４がワードドライブ線ＷＤＲＶ＿ｅ＜３＞およびＷＤＲＶ＿ｏ＜０＞によって論理ハイに駆動される。

第３の実施形態のような構成であっても、第１の実施形態と同様に、図２および図３に示すメモリセルアレイＭＣＡの特定のメモリセルＭＣを選択することができる。また、第３の実施形態のメモリセルアレイＭＣＡのレイアウトも、第１の実施形態（図３）のそれと同様である。従って、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。

なお、上記実施形態では、メモリ素子としてＭＴＪ素子を採用することを前提として話しを進めてきた。しかし、ＰＲＡＭ、ＲｅＲＡＭ等のように、２端子間の電圧の向きによってデータ“０”または“１”を書込み、素子の抵抗値の変化によってデータ“０“または“１“を記憶するメモリにも適用可能である。

ＭＣＡ…メモリセルアレイ、ＭＷＬ＿ｅ、ＭＷＬ＿ｏ…メインロウデコーダ、ＬＲＤ＿ｅ、ＬＲＤ＿ｏ…ローカルロウデコーダ、ＳＡ…センスアンプ、ＣＤ…カラムデコーダ、ＭＷＬ＿ｅ、ＭＷＬ＿ｏ…メインワード線、ＷＬ…ローカルワード線、ＢＬ…ビット線、ＣＯＬ…カラム、ＭＣ…メモリセル、ＭＴＪ…ＭＴＪ素子、ＳＴ…選択トランジスタ、ＤＭＴＪ…ダミーＭＴＪ素子

Claims (5)

1. 複数のビット線と、
   複数のワード線と、
   素子の抵抗の相違によってデータを記憶する記憶素子を含み、第１のビット線と第２のビット線との間に接続された複数のメモリセルとを備え、
   前記ビット線の延伸方向に配列された複数の前記メモリセルがカラムを成し、
   互いに隣接する２つのカラムは前記第２のビット線を共有し、
   前記第２のビット線を共有するカラム対と該カラム対に隣接するカラム対とにおいて、前記メモリセルは前記メモリセルの半ピッチ分だけ前記ビット線の延伸方向にずれて配置されており、
   前記カラム対において隣接する２つの前記カラム間に配置され、かつ、隣接する複数の前記記憶素子からの距離が等しいダミーセルと、
   互いに隣接する２本のワード線対ＷＬｋ、ＷＬｋ＋１（ｋは整数）に電圧を印加することによって第１のカラム対の前記メモリセルを駆動し、互いに隣接する２本のワード線対ＷＬｋ＋１、ＷＬｋ＋２に電圧を印加することによって前記第１のカラム対に隣接する第２のカラム対の前記メモリセルを駆動するロウデコーダとをさらに備え、
   前記メモリセルは、各前記記憶素子に対して複数ずつ設けられ、対応する前記記憶素子と前記第１のビット線との間で互いに並列に接続された選択トランジスタを含み、
   前記選択トランジスタのゲートはそれぞれ異なるワード線に接続されていることを特徴とする半導体記憶装置。
2. 前記ロウデコーダは、複数の前記メモリセルから構成されるメモリセルアレイの両側に配置され、
   前記メモリセルアレイの一方側に配置された第１のロウデコーダは、前記メモリセルアレイに設けられた前記ワード線のうち半数のワード線を駆動し、
   前記メモリセルアレイの他方側に配置された第２のロウデコーダは、前記メモリセルアレイに設けられた前記ワード線のうち残りの半数のワード線を駆動することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ワード線を共有する複数の前記メモリセルアレイが配置され、
   各前記メモリセルアレイに対して前記第１および前記第２のロウデコーダが設けられており、
   前記第１のロウデコーダに接続された第１のメインワード線と、
   前記第２のロウデコーダに接続された第２のメインワード線と、
   前記第１または前記第２のメインワード線のいずれかを選択的に駆動することによって、前記ワード線を共有する前記複数のメモリセルアレイに対応する複数の前記第１のロウデコーダを同時に駆動し、並びに、前記ワード線を共有する前記複数のメモリセルアレイに対応する複数の前記第２のロウデコーダを同時に駆動するメインロウデコーダをさらに備えたことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１のメインワード線の駆動によって、前記ワード線のうちいずれかのワード線に接続される第１のワードドライブ線と、
   前記第２のメインワード線の駆動によって、前記ワード線のうちいずれかのワード線に接続される第２のワードドライブ線とをさらに備え、
   前記ワード線対は、前記第１または前記第２のメインワード線の駆動、並びに、前記第１または前記第２のワードドライブ選択の駆動によって選択されることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記ダミーセルは、前記第２のビット線の下方に設けられていることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。

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