JP2002190568A - 半導体チップ，半導体チップ群及びマルチチップモジュール - Google Patents

Abstract

(57)【要約】 【課題】 低コストかつ高性能なマルチチップモジュー
ルを提供する。 【解決手段】 各ベアチップＩＰ１〜６のパッド電極５
１は、大きさ，形状，材料，ピッチが、各ベアチップＩ
Ｐ間で共通であり、かつベアチップＩＰのほぼ全面に亘
って、アレイ状に配置されている。シリコン配線基板１
００のパッド電極２６も、上記ベアチップＩＰと同じピ
ッチで、基板のほぼ全面に亘ってアレイ状に配置されて
いる。シリコン配線基板１００にベアチップＩＰを搭載
することにより、マルチチップモジュールを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パッド電極を有す
る基板となるチップ上に各種チップを搭載してなるチッ
プオンチップ型のマルチチップモジュール、それに用い
る基板チップ及び搭載されるチップ群の構成に関する。

【０００２】

【従来の技術】近年、複数の機能を１つのチップ内に組
み込んでなる１チップシステムＬＳＩという概念が提起
されており、１チップシステムＬＳＩの設計手法として
も各種の提案がなされている。特に、１チップシステム
ＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、
ロジック，アナログ回路等の多種多様な機能を１つの半
導体チップ内に集積することにより、高性能かつ多機能
なデバイスが実現できることである。ところが、上記シ
ステムＬＳＩの実現、つまり、複数の機能を組み込んだ
デバイスの製造においては、以下のような問題に直面し
ている。

【０００３】第１の問題は、システムＬＳＩの大規模化
を進めるためには、より大きな開発パワーを必要とし、
また、チップ面積の増大にともない製造歩留まりの低下
を招くため、デバイスの製造コストが増大することであ
る。

【０００４】第２の問題は、ＤＲＡＭやＦＬＡＳＨ等の
異種デバイスを混載するためのプロセスはピュアＣＭＯ
Ｓプロセスとの整合が難しく、ある機能を実現するため
のデバイスのプロセスを開発するに際し、ピュアＣＭＯ
Ｓプロセスと同時期に立ち上げることが、非常に困難な
ことである。従って、異種デバイスを混載するためのプ
ロセスは、最先端のピュアＣＭＯＳプロセスの開発より
１〜２年遅れてしまうため、市場のニーズにタイムリー
な生産供給ができない。

【０００５】上記問題に対し、特開昭５８−９２２３０
号公報に開示されているように、複数チップのモジュー
ル化による，チップオンチップ型のシステムＬＳＩが提
案されている。チップオンチップ型のマルチチップモジ
ュール化技術とは、基板となるチップ（親チップ）の上
面に設けられたパッド電極と、搭載されるチップ（子チ
ップ）の上面に設けられたパッド電極とをバンプにより
接続し、両チップを貼り合わせることにより、チップ間
の電気的接続を行い、複数のチップをモジュール化する
技術である。チップオンチップ型のマルチチップモジュ
ール化技術は、１チップシステムＬＳＩと比較して、複
数の機能が複数のチップに分散して組み込まれるため、
各チップの小規模化が可能となり、各チップの歩留まり
向上が可能となる。さらに、プロセス世代の異なる異種
デバイス同士でも簡単にモジュール化できるため、多機
能化も容易となる。また、チップオンチップ型のマルチ
チップモジュール化技術を利用したシステムＬＳＩは、
他のマルチモジュール化技術と比較し、親子チップ間の
インターフェースに要する配線長が極めて短いため、高
速なインターフェースが可能であり、従来の１チップシ
ステムＬＳＩにおけるブロック間インターフェースと同
等の性能を実現することが可能である。

【０００６】

【発明が解決しようとする課題】上述のように、チップ
オンチップ型のマルチチップモジュール化技術は、従来
の１チップシステムＬＳＩにとってかわる重要な技術で
あるが、以下のような課題がある。

【０００７】第１の課題は、チップ同士を接続する際の
実装コストが高くつくことである。一般に、チップ同士
を接続する際には、各チップのパッド電極にバンプ形成
を行った後、親チップ上に子チップを貼り合わせて両者
を互いに接続する。ところが、各チップのパッド電極の
形状や配置が子チップ間で異なる場合は、バンプ形成の
ためのフォトマスクをチップ毎に作成し、子チップ毎に
実装フローを変更しなければならない。そのため、実装
コストの増大を招く。

【０００８】第２の課題は、モジュール化の際のチップ
間の接続強度が確実でないことである。チップ間の接続
を行う場合、もし、パッド電極の数が少なかったり、パ
ッド電極が一つの辺の近傍に多く偏って存在する場合に
は、チップ間接続強度が極端に弱くなってしまう。

【０００９】第３の課題は、親チップから子チップへの
電源供給が不十分となることである。一般に、ＬＳＩの
素子の微細化のシュリンク則に従うと、デバイスの高さ
も低減することになるが、そうすると配線の断面積が小
さくなり、配線のシート抵抗値が増大する。従って、親
チップを最先端の微細化プロセスで製造した場合、電源
配線をより太く設計する必要性が生じ、素子の微細化に
よる不利益が生じる。

【００１０】第４の課題は、子チップ間の信号の配線遅
延が大きくなることである。親チップ上に複数の子チッ
プを貼り合わせるマルチチップモジュール構成では、子
チップ間の信号伝達を親チップ上の配線で行うため、親
チップ側の信号配線のインピーダンス性能が、子チップ
間のインターフェース性能に大きな影響を及ぼす。従っ
て、上で述べた微細化にともなう、配線シート抵抗値の
増大や配線間容量の増大は、子チップ間の信号伝達速度
を劣化させる。

【００１１】第５の課題は、親チップと子チップのチッ
プ面積関係による、設計の自由度が確保しがたいことで
ある。一般に、マルチチップモジュール外との信号の入
出力は親チップを通して行うため、複数の子チップを貼
り合わせるとき、親チップは、複数の子チップを貼り合
わせるために必要なチップ面積と、かつ外部への入出力
を行うＩ／Ｏを配置するために必要なチップ面積を必要
とする。親チップと子チップとの面積関係がチップオン
チップ型のマルチチップモジュール化設計の自由度を妨
げていた。

【００１２】本発明の目的は、低コストかつ高性能、さ
らには設計自由度の高い、チップオンチップ型のマルチ
チップモジュール，基板となるチップおよび搭載される
チップ群を提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体チップ群
は、複数のパッド電極を有する大チップ上に実装される
複数の小チップからなる半導体チップ群であって、上記
半導体チップ群は、各々１つの面上にアレイ状に配置さ
れた複数のパッド電極を備え、上記各半導体チップの複
数のパッド電極は、大きさ，形状，ピッチ及び材質が各
半導体チップ間で互いに共通化され、かつ、上記大チッ
プ上の上記複数のパッド電極とピッチが同じである。

【００１４】これにより、小チップである半導体チップ
群の各複数のパッド電極の大きさ、形状および材質が半
導体チップ間で全て共通化されているので、モジュール
化のための実装時のバンプ形成のフォトマスクを共通化
できるなど、各種小チップを大チップ上に実装する際の
実装工程の共通化が容易に行えるようになり、低コスト
のマルチチップモジュールを構成するのに適した搭載用
の半導体チップが得られる。

【００１５】上記各半導体チップにおいて、上記複数の
パッド電極のうちの一部のパッド電極は、当該半導体チ
ップの内部回路に電気的に接続されており、上記各半導
体チップにおいて、上記複数のパッド電極のうち上記一
部のパッド電極を除く少なくとも１つのパッド電極は、
当該半導体チップの内部回路に電気的に接続されていな
いことにより、接続強度の強いマルチチップモジュール
を提供することができるようになる。また、電気的接続
を必要としないパッド電極に関しては、小チップ内で内
部回路とは絶縁されているため、電気的誤動作は生じな
い。

【００１６】上記複数のパッド電極の寸法，ピッチが、
離散値群中の１つの値になるように規格化されているこ
とにより、モジュール化実装時のバンプ形成のフォトマ
スクの種類を最小限にとどめることができ、さらなる実
装時の低コスト化が可能となる。

【００１７】上記半導体チップ群が、チップコンデン
サ、チップ抵抗及びチップインダクタのうちいずれか１
つを含んでいる場合、これらの部品のパッド電極も上記
アレイ状のパッド電極の形状やピッチと共通化されてい
れば、基板となる大チップ上の任意の位置に配置するこ
とが可能になり、部品の選択と大チップ設計との自由度
を高めることができる。

【００１８】本発明の半導体チップは、複数のパッド電
極を有する複数の小チップを実装するための大チップと
なる半導体チップであって、上記半導体チップは、当該
半導体チップの１つの面上にアレイ状に配置された複数
のパッド電極を備え、上記複数のパッド電極は、大き
さ，形状，ピッチ及び材質が互いに共通化され、かつ、
上記小チップ上の上記複数のパッド電極とピッチが同じ
であり、上記半導体チップは、半導体素子を含まない配
線専用の基板である。

【００１９】これにより、大チップである半導体チップ
のパッド電極の大きさ，形状および材質が互いに共通化
され、かつ、ピッチが小チップ上のパッド電極のピッチ
と同じなので、各種小チップを大チップ上に実装する際
の実装工程の共通化が容易に行えるようになり、低コス
トのマルチチップモジュールを構成するのに適した大チ
ップが得られる。また、大チップが半導体により構成さ
れているので、基板となる半導体チップの熱膨張係数を
搭載される小チップとの熱膨張係数と等しくでき、この
半導体チップを基板とすることにより、信頼性の高いマ
ルチチップモジュールを提供することができる。しか
も、半導体チップが、半導体素子を含まない配線専用の
基板であることにより、小チップを搭載する基板となる
半導体チップの製造プロセスが簡素化でき、製造コスト
の低減と早期開発とが可能となる。さらに、配線専用と
することにより、微細化にともなう，電源インピーダン
スの劣化，配線遅延の増大等の不利益を回避することが
できる。また、基板となる半導体チップがトランジスタ
等の半導体素子を持たないため、ほぼ１００％の歩留ま
りを期待することができ、場合によっては基板チップの
出荷テストの簡略化が可能であり、さらにコスト低減が
可能となる。また、基板となる半導体チップに半導体素
子が存在しないので、半導体チップをモジュール化に必
要な面積だけを確保しうるように設計することができる
ため、搭載される小チップの選択と設計との自由度が格
段に上昇する。また、半導体チップが配線専用の基板で
あるため、微細なパターンを必要とせず、既存の世代の
古い半導体プロセスの再利用が可能であり、より安価な
基板チップを提供できる。

【００２０】上記半導体チップは、半導体基板上に各々
絶縁層を挟んで設けられたグランド層，電源層，少なく
とも１層の信号伝達用の多層配線層，及び上記複数のパ
ッド電極を配置してなるパッド電極層を有し、上記グラ
ンド層は、上記半導体基板のほぼ全面に亘ってプレーン
状に設けられていることにより、インピーダンスの低い
グランド層と電源層が得られ、各種チップのマルチチッ
プモジュール化をより容易化できる。また、グランドプ
レーン用のパターニングコストをなくすことができるた
め、より基板チップである配線基板の低コスト化が可能
となる。

【００２１】本発明のマルチチップモジュールは、大チ
ップ上に複数の小チップを実装してなるマルチチップモ
ジュールであって、上記大チップ及び複数個の小チップ
は、各々チップの１つの面上にアレイ状に配置された複
数のパッド電極を備え、上記大チップの複数のパッド電
極は、大きさ，形状，ピッチ及び材質が互いに共通化さ
れており、上記各小チップの複数のパッド電極は、大き
さ，形状，ピッチ及び材質が小チップ間で互いに共通化
され、かつ、上記大チップ上の上記複数のパッド電極と
ピッチが同じである。

【００２２】これにより、すでに説明したように、各種
マルチチップモジュール間において、各種小チップを大
チップ上に実装してモジュール化する際の実装工程の共
通化が容易に行えるようになり、低コストのマルチチッ
プモジュールを提供することができる。

【００２３】上記各小チップ上の複数のパッド電極のう
ちの一部のパッド電極は、上記小チップの内部回路に電
気的に接続されており、上記各小チップ上の複数のパッ
ド電極のうち上記一部のパッド電極を除く少なくとも１
つのパッド電極は、上記小チップの内部回路に電気的に
接続されていないことにより、接続の信頼性の高いマル
チチップモジュールが得られる。

【００２４】上記大チップ及び小チップ上の上記複数の
パッド電極の寸法，ピッチは、離散値群中の１つの値に
なるように規格化されていることが好ましい。

【００２５】上記大チップは、半導体素子を含まない配
線専用の基板であることが好ましい。

【００２６】上記大チップは、半導体基板上に各々絶縁
層を挟んで設けられたグランド層，電源層，少なくとも
１層の信号伝達用の多層配線層，及び上記複数のパッド
電極を配置してなるパッド電極層を有し、上記グランド
層は、上記半導体基板のほぼ全面に亘ってプレーン状に
設けられていることが好ましい。

【００２７】上記複数の小チップが、チップコンデン
サ、チップ抵抗及びチップインダクタのうちいずれか１
つを含んでいてもよい。

【００２８】

【発明の実施の形態】−本発明の前提となる基本的な構
造− 本発明のチップオンチップ型マルチチップモジュールの
最も好ましい形態は、基板チップとして、配線形成のた
めに専用化されたシリコン配線基板（Super-Sub ）を用
い、このシリコン配線基板上に各種機能を有する複数の
チップ（被搭載チップ）を搭載する構成である。ここ
で、被搭載チップは、各チップの機能毎に、設計上ＩＰ
(Intellectual Property )として扱うことができるた
め、ベアチップＩＰと呼ぶことができ、これらを上記Ｓ
ｕｐｅｒ−Ｓｕｂ上に貼り合わせたものと考えることが
できる。また、シリコン配線基板は、トランジスタ等の
半導体素子を有しておらず、配線及びパッド電極を有し
ている。つまり、半導体デバイス全体は、“ＩＰ Ｏｎ
Ｓｕｐｅｒ−Ｓｕｂ”であるので、本明細書の実施形
態においては、シリコン配線基板と各種ベアチップＩＰ
群とを備えたマルチチップモジュール全体を“ＩＰＯＳ
デバイス”と記載する。

【００２９】−構造に関する実施形態− 図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明
の実施形態におけるベアチップＩＰを搭載して形成され
るＩＰＯＳデバイスの平面図，シリコン配線基板上に搭
載される各種ベアチップＩＰの平面図，及びシリコン配
線基板の平面図である。

【００３０】図１（ａ）に示すように、本実施形態のＩ
ＰＯＳデバイスは、複数個のベアチップＩＰ１〜６をシ
リコン配線基板１００上に接続し、ベアチップＩＰ１〜
６間の電気的接続を行うことによりモジュール化されて
おり、マルチチップモジュールとなっている。同図に示
すように、シリコン配線基板１００上には、各種ベアチ
ップＩＰ１〜６を搭載するための複数の領域が設けられ
ており、各領域には、例えば図１（ｂ）に示すようなLo
gic −ＩＰ，ＣＰＵ−ＩＰ，Analog−ＩＰ，Flash メモ
リ−ＩＰ，ＳＲＡＭ−ＩＰ，ＤＲＡＭ−ＩＰなどの各種
ベアチップＩＰ１〜６の搭載が可能となっている。すな
わち、シリコン配線基板１００のパッド電極２６と、ベ
アチップＩＰ１〜６のパッド電極５１とを互いに接続す
ることにより、ＩＰＯＳデバイスが構成されている。

【００３１】図２は、図１（ａ）に示すＩＰＯＳデバイ
スの一部における断面図である。図２には、シリコン配
線基板１００上にベアチップＩＰ１，２が搭載されてい
る部分が示されている。

【００３２】同図に示すように、シリコン配線基板１０
０は、ｐ型のシリコン基板１０と、シリコン基板１０の
上に設けられた多層配線層２０とを備えている。多層配
線層２０は、シリコン基板１０上に設けられた第１絶縁
膜３１と、第１絶縁膜３１の上に設けられたグランドプ
レーン層２１と、グランドプレーン層２１の上に設けら
れた第２絶縁膜３２と、第２絶縁膜３２の上に設けられ
た電源プレーン層２２と、電源プレーン層２２の上に設
けられた第３絶縁膜３３と、第３絶縁膜３３の上に設け
られた第１配線層２３と、第１配線層２３の上に設けら
れた第４絶縁膜３４と、第４絶縁膜３４の上に設けられ
た第２配線層２４と、第２配線層２４の上に設けられた
第５絶縁膜３５と、第５絶縁膜３５の上に設けられ多数
のパッド電極２６をアレイ状に配置してなるパッド電極
層２５とを備えている。そして、シリコン配線基板１０
０には、トランジスタ等の半導体素子が形成されていな
い。ただし、各配線層２１〜２４と、パッド電極２６
と、配線−パッド電極間を接続するコンタクトとが形成
されている。そして、シリコン配線基板１００のパッド
電極層２５中のパッド電極２６と、各ベアチップＩＰの
パッド電極５１とがバンプなどを介して互いに接合さ
れ、各ベアチップＩＰ中のトランジスタなどの半導体素
子が、多層配線層２０を通して互いに電気的に接続され
ている。

【００３３】本実施形態によると、図１（ｂ）に示すよ
うに、ベアチップＩＰ１〜６において、パッド電極５１
は、大きさや形状（例えば正方形）および材質（例えば
アルミ電極）は全て共通化されている。そのため、各種
ベアチップＩＰをシリコン配線基板１００に搭載してモ
ジュール化する際の実装工程の共通化が容易に行えるよ
うになり、ＩＰＯＳデバイスを構成する際のトータルコ
ストの低減が可能となる。パッド電極の大きさ，形状や
材質がベアチップＩＰ毎に異なる場合は、各ベアチップ
ＩＰ毎に、パッド電極上へのバンプの形成方法やチップ
・基板間の接続時の圧力等を、各ベアチップＩＰ毎に調
整する必要性が生じ、モジュール化のための実装コスト
の上昇を招く。

【００３４】さらに、本実施形態においては、パッド電
極５１が各ベアチップＩＰ１〜６のほぼ全面にアレイ状
に設けられているので、ベアチップＩＰ−シリコン配線
基板間の接続をベアチップＩＰの全面に亘って行うこと
ができる。よって、チップ・基板間における接続強度が
強く信頼性の高いマルチチップモジュールを提供するこ
とができる。

【００３５】また、図１（ｂ）に示すように、すべての
ベアチップＩＰ１〜６において、パッド電極５１間のピ
ッチは共通化されていることが望ましい。パッド電極５
１間のピッチが共通化されていることにより、モジュー
ル化のための実装時におけるバンプ形成用フォトマスク
を共通に使用することができ、さらなる実装時の低コス
ト化が可能となる。本実施形態におけるパッド電極５１
間のピッチは３０μｍ〜８０μｍ程度であるが、例えば
ピッチが５０μｍの場合、１ｍｍ² あたり４００本のパ
ッド電極５１を形成することができ、実用的には十分な
パッド電極数を確保することができる。

【００３６】次に、ベアチップＩＰ間のパッド電極５１
間のピッチが共通化されている場合、基板チップである
シリコン配線基板１００の製造上、以下のようなメリッ
トが生じる。すなわち、シリコン配線基板１００のほぼ
全面にパッド電極２６を、アレイ状に予め決められたピ
ッチで配置しておくことが可能となる。これにより、複
数個のマルチチップモジュールを製造するとき、シリコ
ン配線基板１００のパッド電極５１を形成する際の電極
膜のパターニング工程を共通化できるため、シリコン配
線基板１００の製造コストの低減を図ることができる。

【００３７】さらに、図１（ｃ）に示すように、シリコ
ン配線基板１００にパッド電極２６を規則正しくアレイ
状に配置しておくことにより、ベアチップＩＰとの接続
箇所が座標によって指定することが可能になるので、Ｉ
ＰＯＳデバイスの設計の容易化を図ることができる。

【００３８】また、シリコン配線基板となっている半導
体チップは配線専用に用いられるので、利用する複数個
のベアチップＩＰのサイズに応じてできるだけ小さな面
積で済むように設計することができる。また、シリコン
配線基板内にトランジスタ回路が設けられている場合に
は、ベアチップＩＰの選択に制約が生じるが、配線専用
のチップを用いることにより、かかる制約のないベアチ
ップＩＰの選択と、より自由度の高い設計とが可能とな
る。

【００３９】なお、図２に示すシリコン基板１０に代え
て、ガラス基板や金属基板や他の種類の半導体基板など
を用いることも可能である。しかし、シリコン基板は、
既存の古い半導体プロセスをそのまま適用することがで
きる、シリコン基板で形成されるベアチップＩＰと熱膨
張率が等しく変形の小さい信頼性の高いマルチチップモ
ジュールが得られる、などの点で有利である。

【００４０】ここで、図２に示すグランドプレーン層２
１と電源プレーン層２２とは、厚みが数μｍのＡｌ（ア
ルミニウム）合金膜により構成されている。ただし、グ
ランドプレーン層２１や電源プレーン層２２は、Ｃｕ
（銅）膜，Ｗ（タングステン）膜，Ｔｉ（チタン）膜な
どによって構成されていてもよい。特に、Ａｌ合金膜の
厚みを１０μｍ程度とすれば、グランドプレーン層２１
と電源プレーン層２２のインピーダンスを約５ｍΩ程度
に低減することができる。これにより、電源ノイズの発
生をより小さくできるため、各種ベアチップＩＰの搭載
を容易化する。そして、グランドプレーン層２１と電源
プレーン層２２との間に介在する第２絶縁膜３２は、膜
厚が薄く、かつ比誘電率の高い材料で構成するのが望ま
しい。これにより、グランドプレーン層２１と電源プレ
ーン層２２との間の容量が大きくなり、さらに電源ノイ
ズの発生を効果的に抑制することができる。

【００４１】また、図２には、グランドプレーン層２１
及び電源プレーン層２２とは別に、第１配線層２３，第
２配線層２４という２つの配線層が設けられている構造
が示されているが、より多層の配線層が設けられていて
もよいし、１つの配線層のみが設けられていてもよい。
図２においては、第１配線層２３，第２配線層２４は連
続している膜として表されているが、実際には、各配線
層２３，２４には、ほぼ線状にパターニングされた配線
が形成されている。各配線層２３，２４に設けられる配
線は、５０μｍピッチ程度で配置されたパッド電極間の
配線と、マルチチップモジュール外へのＩ／Ｏ用配線と
であるので、各配線層２３，２４の寸法の制約は緩やか
であり、数μｍ〜数１０μｍピッチの配線ルールでパタ
ーニングすればよい。この緩やかなパターニングルール
は、古い世代の半導体プロセスを再利用できるだけでな
く、配線インピーダンスが低く、かつ歩留まりのよいシ
リコン配線基板が提供でできることを意味する。

【００４２】一方、図２に示す第１配線層２３とグラン
ド層２２との間の絶縁層３３、第１の配線層と第２の配
線層との間の絶縁層３４、第２配線層２４とパッド電極
層２５との間の絶縁層３５は、比誘電率の小さい，か
つ，比較的膜厚の大きい絶縁膜により構成されているこ
とが望ましい。これにより、配線間の寄生容量を小さく
することができ、ベアチップＩＰ間のインターフェース
をより高速化することができる。

【００４３】なお、図２には示されていないが、後に説
明するように、各絶縁膜３３，３４，３５を貫通して、
各配線層２３，２４同士を、又は配線層２３，２４とパ
ッド電極層２５とを互いに電気的に接続するコンタクト
が設けられている。

【００４４】−接合方法に関する実施形態− 図３は、シリコン配線基板のパッド電極とベアチップＩ
Ｐのパッド電極との接合部の構造の例を示す断面図であ
る。ここでは、１つのベアチップＩＰ１とシリコン配線
基板１００との間の接続状態のみを示している。同図に
示すように、シリコン配線基板１００のパッド電極２６
と、ベアチップＩＰ１の主面上に設けられたパッド電極
５１とが、バンプ５２によって互いに接合されている。
また、ベアチップＩＰ１は、トランジスタ等の半導体素
子（図示せず）が設けられた半導体基板５０と、半導体
基板５０の上に設けられた第１，第２配線層５３，５４
とを備え、半導体素子と各配線層５３，５４とによって
内部回路が構成されている。同図に示されるように、シ
リコン配線基板１００とチップＩＰ１との間において、
パッド電極同士、パッド電極−配線、パッド電極−内部
回路などの接続形態には種々のパターンがある。

【００４５】シリコン配線基板１００において、パッド
電極２６ａと、第２配線層２４中の配線とがプラグ（コ
ンタクト）２７ａによって互いに接続されている。一
方、ベアチップＩＰ１において、シリコン配線基板１０
０のパッド電極２６ａにバンプ５２ａを介して接続され
ているパッド電極５１ａは、ベアチップＩＰ１の内部回
路には接続されていない。つまり、ベアチップＩＰ１内
には、パッド電極５１ａにつながるプラグは形成されて
いない。

【００４６】シリコン配線基板１００において、図３に
示す断面とは別の断面でパッド電極２６ｂがクランドプ
レーン層２１に接続されている。一方、ベアチップＩＰ
１において、パッド電極５１ｂはシリコン配線基板１０
０のパッド電極２６ｂにバンプ５２ｂを介して接続さ
れ、さらに、パッド電極５１ｂと半導体基板５０とを接
続するプラグ５４ｂが設けられている。つまり、パッド
電極５１ｂはベアチップＩＰ１の内部回路に接続されて
いる。

【００４７】シリコン配線基板１００において、パッド
電極２６ｃは、グランドプレーン層２１，電源プレーン
層２２，配線層２３，２４のいずれにも接続されていな
い。一方、ベアチップＩＰ１においても、シリコン配線
基板１００のパッド電極２６ｃにバンプ５２ｃを介して
接続されるパッド電極５１ｃは、ベアチップＩＰ１の内
部回路には接続されていない。

【００４８】シリコン配線基板１００において、パッド
電極２６ｄは、第１の配線層２３にプラグ２７ｄを介し
て接続されている。一方、ベアチップＩＰ１において、
パッド電極５１ｄは、シリコン配線基板１００のパッド
電極２６ｄにバンプ５２ｄを介して接続され、かつ、パ
ッド電極５１ｄとベアチップＩＰ１の第１配線層５３と
を接続するプラグ５４ｄが設けられている。つまり、パ
ッド電極５１ｄはベアチップＩＰ１の内部回路に接続さ
れている。

【００４９】シリコン配線基板１００において、パッド
電極２６ｅは、グランドプレーン層２１，電源プレーン
層２２，配線層２３，２４のいずれにも接続されていな
い。一方、ベアチップＩＰ１において、パッド電極５１
ｅは、シリコン配線基板１００のパッド電極２６ｅにバ
ンプ５２ｅを介して接続され、かつ、パッド電極５１ｅ
とベアチップＩＰ１の半導体基板５０とを接続するプラ
グ５４ｄが設けられている。つまり、パッド電極５１ｄ
はベアチップＩＰ１の内部回路に接続されているが、パ
ッド電極２６ｄはシリコン配線基板１００の配線層に接
続されていない。

【００５０】シリコン配線基板１００において、パッド
電極２６ｆは、電源プレーン層２２にプラグ２７ｆを介
して接続されている。一方、ベアチップＩＰ１におい
て、パッド電極５１ｆ、シリコン配線基板１００のパッ
ド電極２６ｆにバンプ５２ｆを介して接続され、かつ、
パッド電極５１ｆとベアチップＩＰ１の第２配線層５４
とを接続するプラグ５４ｆが設けられている。つまり、
パッド電極５１ｆはベアチップＩＰ１の内部回路に接続
されている。

【００５１】このように、ベアチップＩＰ１〜６のパッ
ド電極５１のうちには、各ベアチップＩＰ内の内部回路
に電気的に接続されていない，機械的強度を確保するた
めのダミーのパッド電極５１ａ，５１ｃがある。これら
のダミーのパッド電極５１ａ，５１ｃは、シリコン配線
基板１００のパッド電極２６ａ，２６ｃにはバンプ５２
ａ，５２ｃを介して接続されるもののベアチップＩＰ１
〜６の内部回路とは電気的に絶縁されている。このよう
なダミーのパッド電極５１ａ，５１ｃにより、チップ・
基板間の接続の強度が強化され、接続の信頼性の向上を
図ることができる。たとえば、ベアチップＩＰ１〜６の
中には、１つの辺の近傍のみに電気的接続を必要とする
パッド電極５１が配置されることがあるが、そのような
場合でも、他の辺の近傍や中央に機械的強度を確保する
ためのダミーのパッド電極が設けられていることによ
り、チップ・基板間の機械的な接続強度が向上する。そ
して、そのことにより、チップ・基板間及びチップ間の
電気的接続の信頼性の向上を図ることができる。なお、
これらのダミーパッド電極は、チップ・基板間あるいは
チップ間の電気的接続には寄与しないので、ダミーパッ
ド電極が存在することによる電気的誤動作は生じない。

【００５２】また、ベアチップＩＰ１〜６のパッド電極
５１と同様に、シリコン配線基板１００においても、パ
ッド電極２６のうちには、基板内部の配線に接続されて
いないダミーのパッド電極２６ｃ，２６ｅがある。これ
によっても、チップ・基板間の機械的な接続強度が向上
する。そして、そのことにより、チップ・基板間及びチ
ップ間の電気的接続の信頼性の向上を図ることができ
る。なお、これらのダミーパッド電極は、チップ・基板
間あるいはチップ間の電気的接続には寄与しないので、
ダミーパッド電極が存在することによる電気的誤動作は
生じない。

【００５３】そして、マルチチップモジュールの設計の
際には、予めパッド電極の形成パターンを一律にアレイ
状に定めておき、設計仕様から定まるベアチップＩＰの
機能に応じてパッド電極と内部回路との接続関係をマス
クパターンによって決める。さらに、使用するシリコン
配線基板の大きさや、配線構造などを設計する。

【００５４】なお、図３に示す構造においては、シリコ
ン配線基板１００のすべてのパッド電極２６ａ〜２６ｆ
と、ベアチップＩＰ１のすべてのパッド電極５１ａ〜５
１ｆとはそれぞれバンプ５２ａ〜５２ｆを介して電気的
に接続されているが、本発明は必ずしもかかる実施形態
に限定されるものではなく、一部のパッド電極同士の間
が電気的に接続されていなくてもよいものとする。

【００５５】−パッケージング方法に関する実施形態− 図４は、樹脂封止されたＩＰＯＳデバイスの例を示す断
面図である。同図に示すように、シリコン配線基板１０
０の上にベアチップＩＰであるＩＰ−Ｘ，ＩＰ−Ｙ，チ
ップコンデンサ，チップ抵抗，チップインダクタなどの
部品を搭載して、各被搭載部品のパッド電極とシリコン
配線基板のパッド電極とを互いに接合した後、封止樹脂
によって、シリコン配線基板の上面側の領域と各被搭載
部品とを封止した構造となっている。

【００５６】その場合、チップコンデンサ，チップ抵
抗，チップインダクタなどのパッド電極の大きさ，形
状，材質，ピッチ等が、他のベアチップＩＰのパッド電
極と共通化されていることが望ましい。これにより、ベ
アチップＩＰと同様に、マルチチップモジュール化実装
時の低コスト化、およびシリコン配線基板のパターニン
グコストの低減が可能となる。

【００５７】また、上記被搭載部品を樹脂封止などによ
ってパッケージングしてからシリコン配線基板上に搭載
するのではなく、図４に示すように、シリコン配線基板
の上に搭載してから、樹脂封止を行うことにより、個々
の部品を樹脂封止してから母基板上に実装している工程
に比べて、実装工程を簡素化することができ、製造コス
トの低減を図ることができる。

【００５８】本実施形態では、基板チップとして、より
好ましい形態であるシリコン配線基板について説明した
が、上記シリコン配線基板は通常のベアチップでもよ
い。また、複数個のベアチップＩＰ全てを基板チップ上
にフリップ接続する必要はなく、一部のベアチップＩＰ
が、金属細線や金属リボン等によりワイヤリング接続さ
れていてもよい。

【００５９】なお、シリコン配線基板上にベアチップＩ
Ｐを搭載して両者のパッド電極同士をバンプ等によって
接続した状態で、ベアチップＩＰ−シリコン配線基板間
に接着用樹脂が介在していてもよい。その場合には、ベ
アチップＩＰを搭載する前にシリコン配線基板上に接着
用樹脂を塗布してもよいし、ベアチップＩＰとシリコン
配線基板とのパッド電極同士をバンプ等によって接合し
てから、ベアチップＩＰ−シリコン配線基板間に接着用
樹脂を注入してもよい。ただし、本実施形態のごとく、
封止樹脂によってベアチップＩＰとシリコン配線基板と
の貼り合わせを行なうことにより、樹脂封止工程の前に
おいては、ベアチップＩＰとシリコン配線基板との間に
樹脂が存在していないので、接続不良などのあるベアチ
ップＩＰをシリコン配線基板上から剥がして、再度ベア
チップＩＰの実装工程を行なうことができる利点があ
る。

【００６０】

【発明の効果】本発明の半導体チップ又はマルチチップ
モジュールによると、基板となる大チップ上に複数の小
チップを搭載してマルチチップモジュールを構築するこ
とにより、ユーザの多種多様な要求に応えつつ、製造コ
ストが安価なシステムの提供を図ることができる。

【図面の簡単な説明】

【図１】（ａ），（ｂ），（ｃ）は、それぞれ順に、実
施形態におけるＩＰＯＳデバイスの平面図，各種ベアチ
ップＩＰの平面図，及びシリコン配線基板の平面図であ
る。

【図２】図１（ａ）に示すＩＰＯＳデバイスの一部にお
ける断面図である。

【図３】シリコン配線基板のパッド電極とベアチップＩ
Ｐのパッド電極との接合部の構造の例を示す断面図であ
る。

【図４】樹脂封止されたＩＰＯＳデバイスの例を示す断
面図である。

【符号の説明】

１〜６ ベアチップＩＰ １０ シリコン基板 ２０ 多層配線層 ２１ グランドプレーン層 ２２ 電源プレーン層 ２３ 第１配線層 ２４ 第２配線層 ２５ パッド電極層 ２６ パッド電極 ３１ 第１絶縁膜 ３２ 第２絶縁膜 ３３ 第３絶縁膜 ３４ 第４絶縁膜 ３５ 第５絶縁膜 ５１ パッド電極 ５２ バンプ ５３ 第１配線 ５４ 第２配線 １００ シリコン配線基板

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のパッド電極を有する大チップ上に
   実装される複数の小チップからなる半導体チップ群であ
   って、 上記半導体チップ群は、各々１つの面上にアレイ状に配
   置された複数のパッド電極を備え、 上記各半導体チップの複数のパッド電極は、大きさ，形
   状，ピッチ及び材質が各半導体チップ間で互いに共通化
   され、かつ、上記大チップ上の上記複数のパッド電極と
   ピッチが同じであることを特徴とする半導体チップ群。
2. 【請求項２】 請求項１記載の半導体チップ群におい
   て、 上記各半導体チップにおいて、上記複数のパッド電極の
   うちの一部のパッド電極は、当該半導体チップの内部回
   路に電気的に接続されており、 上記各半導体チップにおいて、上記複数のパッド電極の
   うち上記一部のパッド電極を除く少なくとも１つのパッ
   ド電極は、当該半導体チップの内部回路に電気的に接続
   されていないことを特徴とする半導体チップ群。
3. 【請求項３】 請求項１又は２記載の半導体チップ群に
   おいて、 上記複数のパッド電極の寸法，ピッチは、離散値群中の
   １つの値になるように規格化されていることを特徴とす
   る半導体チップ群。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体チップ群において、 上記半導体チップ群は、チップコンデンサ、チップ抵抗
   及びチップインダクタのうちいずれか１つを含んでいる
   ことを特徴とする半導体チップ群。
5. 【請求項５】 複数のパッド電極を有する複数の小チッ
   プを実装するための大チップとなる半導体チップであっ
   て、 上記半導体チップは、当該半導体チップの１つの面上に
   アレイ状に配置された複数のパッド電極を備え、 上記複数のパッド電極は、大きさ，形状，ピッチ及び材
   質が互いに共通化され、かつ、上記小チップ上の上記複
   数のパッド電極とピッチが同じであり、 上記半導体チップは、半導体素子を含まない配線専用の
   基板であることを特徴とする半導体チップ。
6. 【請求項６】 請求項５記載の半導体チップにおいて、 上記半導体チップは、半導体基板上に各々絶縁層を挟ん
   で設けられたグランド層，電源層，少なくとも１層の信
   号伝達用の多層配線層，及び上記複数のパッド電極を配
   置してなるパッド電極層を有し、 上記グランド層は、上記半導体基板のほぼ全面に亘って
   プレーン状に設けられていることを特徴とする半導体チ
   ップ。
7. 【請求項７】 大チップ上に複数の小チップを実装して
   なるマルチチップモジュールであって、 上記大チップ及び複数個の小チップは、各々チップの１
   つの面上にアレイ状に配置された複数のパッド電極を備
   え、 上記大チップの複数のパッド電極は、大きさ，形状，ピ
   ッチ及び材質が互いに共通化されており、 上記各小チップの複数のパッド電極は、大きさ，形状，
   ピッチ及び材質が小チップ間で互いに共通化され、か
   つ、上記大チップ上の上記複数のパッド電極とピッチが
   同じであることを特徴とするマルチチップモジュール。
8. 【請求項８】 請求項７記載のマルチチップモジュール
   において、 上記各小チップ上の複数のパッド電極のうちの一部のパ
   ッド電極は、上記小チップの内部回路に電気的に接続さ
   れており、 上記各小チップ上の複数のパッド電極のうち上記一部の
   パッド電極を除く少なくとも１つのパッド電極は、上記
   小チップの内部回路に電気的に接続されていないことを
   特徴とするマルチチップモジュール。
9. 【請求項９】 請求項７又は８記載のマルチチップモジ
   ュールにおいて、 上記大チップ及び小チップ上の上記複数のパッド電極の
   寸法，ピッチは、離散値群中の１つの値になるように規
   格化されていることを特徴とするマルチチップモジュー
   ル。
10. 【請求項１０】 請求項７〜９のうちいずれか１つに記
    載のマルチチップモジュールにおいて、 上記大チップは、半導体素子を含まない配線専用の基板
    であることを特徴とするマルチチップモジュール。
11. 【請求項１１】 請求項７〜９のうちいずれか１つに記
    載のマルチチップモジュールにおいて、 上記大チップは、半導体基板上に各々絶縁層を挟んで設
    けられたグランド層，電源層，少なくとも１層の信号伝
    達用の多層配線層，及び上記複数のパッド電極を配置し
    てなるパッド電極層を有し、 上記グランド層は、上記半導体基板のほぼ全面に亘って
    プレーン状に設けられていることを特徴とするマルチチ
    ップモジュール。
12. 【請求項１２】 請求項７〜１１のうちいずれか１つに
    記載のマルチチップモジュールにおいて、 上記複数の小チップは、チップコンデンサ、チップ抵抗
    及びチップインダクタのうちいずれか１つを含んでいる
    ことを特徴とするマルチチップモジュール。