JP2002170920A - フリップチップ装置 - Google Patents

Abstract

(57)【要約】 【課題】 配線性を向上させるとともにノイズ低減効果
を効果的に得る。 【解決手段】 第１ＬＳＩチップ１１はＬＳＩチップを
搭載し、全面に渡って格子状に配置された第１ＬＳＩチ
ップパッド１２を有する。第２ＬＳＩチップ１３は第１
ＬＳＩチップより小面積であって、第１ＬＳＩチップか
らの信号に対する信号配線１５を有し、第１ＬＳＩチッ
プパッドに相対した第２ＬＳＩチップパッド１４を片面
に備える。また第２ＬＳＩチップには、第１ＬＳＩチッ
プ内のノイズ減に対するデカップリングコンデンサ１６
が設けられている。実装基板１７は第２ＬＳＩチップ面
に対する面を除いた片面に第１ＬＳＩチップパッドと相
対する実装基板パッド１８を備える。第１ＬＳＩチップ
と第２ＬＳＩチップとを相互のパッド１２，１４を介し
て圧着し、かつ第１ＬＳＩチップと実装基板とを第１Ｌ
ＳＩチップパッド１２に付された半田ボール１９により
溶融接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フリップチップ装
置に関し、特にＬＳＩチップの収容性，配線性およびノ
イズ低減に好適なフリップチップ装置に関する。

【０００２】

【従来の技術】近年、ＬＳＩチップなどの集積回路（以
下、これらをまとめてＬＳＩと記す）は高速、大容量化
の一途をたどり、そのため、ＬＳＩに用いられる信号は
高周波化され、またＬＳＩの内部回路は高集積化されて
きている。しかし、このような高速・高集積化の結果、
ＬＳＩが搭載されたパッケージで発生するスイッチング
ノイズがＬＳＩを誤動作させる要因として問題となって
いる。そこで、このスイッチングノイズを低減させるべ
く、デカップリングキャパシタが搭載された半導体集積
回路パッケージ（以下、「パッケージ」と記す）が、最
近多く使用されるようになってきている。

【０００３】また、従来から用いられている高速・大容
量のＬＳＩが搭載されるパッケージには、その電気特性
を維持するために、電源層および接地層がパッケージ中
に形成された多層構造のもの（積層パッケージ）が使用
されている。

【０００４】例えば、特開平８−１４８５９５号公報に
記載されている「半導体集積回路」では、フリップチッ
プ装置にデカップリングコンデンサを付加した技術が開
示されている。図１１は上記公報に記載された積層パッ
ケージにＬＳＩが搭載された半導体装置を模式的に示し
た断面図であり、このパッケージ３０にはデカップリン
グキャパシタとして大容量のチップコンデンサ３１が搭
載されている。

【０００５】このチップコンデンサ３１が搭載されたパ
ッケージ３０においては、パッケージ３０の中央部分に
２段構造のキャビティ４７が形成され、キャビティ４７
が形成されている面と反対側の面（以下、底面と記す）
の端部付近にはチップコンデンサ３１が配設されてい
る。また、パッケージ３０の内部には接地層３４および
電源層３５が形成されており、接地層３４はキャビティ
４７の第１段の底部表面に露出している。一方、ＬＳＩ
チップ３３は接着剤の役割も兼ねた導電性材料３２によ
りキャビティ４７の第１段の底部表面に接着されてお
り、これにより接地層３４とＬＳＩチップ３３の裏面と
が接続されている。

【０００６】また、パッケージ３０底面に配設されたチ
ップコンデンサ３１にはパッケージ３０との接着部分の
一部に接地パッド４５が形成されており、この接地パッ
ド４５はパッケージ３０の内部に形成された１本のビア
ホール３９を通じて接地層３４に接続されている。一
方、この接地層３４はビアホール４８を介してパッケー
ジピン４３に接続されるとともに、パッケージ３０のキ
ャビティ４７中段の表面に形成された多数の接地パッド
３７にも接続されており、この接地パッド３７とＬＳＩ
チップ３３の接地パッド（図示せず）とはワイヤ３６に
より接続されている。

【０００７】ＬＳＩチップ３３とチップコンデンサ３１
との接地用配線の接続状態を整理してみると、まずＬＳ
Ｉチップ３３の多数の接地パッド（図示せず）からワイ
ヤ３６，キャビティ４７に形成された接地パッド３７お
よびビアホール３８を介して導出された多数の電流路は
接地層３４に接続されて集約され、この接地層３４から
導出された１本のビアホール３９を介してチップコンデ
ンサ３１に接続されていることになる。

【０００８】一方、電源用の配線についても、接地用の
配線と同様の状態で配線がなされており、ＬＳＩチップ
３３からワイヤ４０，パッケージ３０に形成された電源
パッド４１およびビアホール４２を介して導出された多
数の電流路は電源層３５に接続されて集約されている。
この電源層３５はビアホール４９を介してパッケージピ
ン４３に接続されるとともに、１本のビアホール４４を
介し、チップコンデンサ３１の電源パッド４６に接続さ
れている。この結果、電源系に誘起されるスイッチング
ノイズは、チップコンデンサ３１により接地されること
になる。

【０００９】なお、チップコンデンサ３１と、接地層３
４，電源層３５との接続がそれぞれ１本のビアホール３
９，４４によりなされているのは、チップコンデンサ３
１自体の寸法が小さく、従ってチップコンデンサ３１の
外部電極端子の寸法も小さいため、多数の配線（ビアホ
ール）に接続することが難しいからである。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た従来のデカップリングキャパシタ搭載のパッケージで
は、チップコンデンサ３１がパッケージ３０の底部表面
など、ＬＳＩチップ３３から遠い位置に配置されている
ため、ＬＳＩチップ３３側に用意された図示しない多数
の電源パッドまたは接地パッドからの配線が一旦電源層
３５または接地層３４で集約され、集約された配線がバ
イパス用のチップコンデンサ３１に接続されているの
で、配線が長く、結果としてインダクタンスが大きくな
って、スイッチングノイズを効果的に低減できない。

【００１１】このように、上述した従来技術では、電源
ノイズ低減効果用のデカップリングコンデンサは、ノイ
ズ源に関係なく固定的に配置配線されており、ある程度
の長さを有する電源配線層が存在するため、ノイズ源が
様々な位置に配置された様々なパッケージに対して汎用
的に使用するには必ずしも最適なノイズ低減効果が得ら
れる位置に搭載することができないという第１の問題点
がある。

【００１２】また、図１１に示したような構成のパッケ
ージ３０を使用すると、電源層３５，接地層３４と接続
するためのビアホール３９，４４が必要となり、内部配
線層の複雑化のために、パッケージ３０自体の製造コス
トが上昇し、装置自体も大きくなるという第２の問題点
もある。

【００１３】更に、デカップリングコンデンサ３１をパ
ッケージ３０に対して外付けしているため、デカップリ
ングコンデンサ３１の外付け領域が実装面積を小さくす
る際の障害になるという第３の問題点がある。

【００１４】そこで、本発明の第１の目的は、ノイズ源
が様々な位置に配置されても、配線遅延を短縮し、更に
スイッチングノイズを効果的に低減できるフリップチッ
プ装置を提供することにある。

【００１５】また、本発明の第２の目的は、内部配線を
単純化したフリップチップ装置を提供することにある。

【００１６】更に、本発明の第３の目的は、バイパスコ
ンデンサを備えても実装面積の小さいフリップチップ装
置を提供することにある。

【００１７】

【課題を解決するための手段】本発明のフリップチップ
装置は、ＬＳＩがフリップチップ実装された第１ＬＳＩ
チップと、第１ＬＳＩチップの信号配線を有する第２Ｌ
ＳＩチップとを、信号パッド，電源パッドおよび接地パ
ッドを介して接続することを特徴とする。

【００１８】より詳しくは、本発明のフリップチップ装
置は、ＬＳＩチップを搭載し格子状に分布されたパッド
（図１の１２）を片面に備えた第１ＬＳＩチップ（図１
の１１）と、第１ＬＳＩチップからの信号に対する信号
配線（図１の１５）を有し、第１ＬＳＩチップのパッド
に相対したパッド（図１の１４）を片面に備え、第１Ｌ
ＳＩチップより小面積の第２ＬＳＩチップ（図１の１
３）と、第２ＬＳＩチップ面に対する面を除いた片面に
第１ＬＳＩチップのパッドと相対するパッド（図１の１
８）を備えた実装基板（図１の１７）とで構成され、第
１ＬＳＩチップと第２ＬＳＩチップとをパッド（図１の
１２，１４）を介して圧着し、かつ第１ＬＳＩチップと
実装基板とを第１ＬＳＩチップの圧着外のパッドに付さ
れた半田（図１の１９）により溶融接続することを特徴
とする特徴とする。

【００１９】また、図５に示すように、第２ＬＳＩチッ
プ１３ａの厚みを厚くし、その分だけ実装基板１７ａを
掘り下げるようにして、第２ＬＳＩチップ１３ａ内の配
線領域を大きくしてもよい。

【００２０】更に、第２ＬＳＩチップにデカップリング
コンデンサ（図１の１６）を設けてもよい。

【００２１】このように、信号配線および電源配線を別
個のＬＳＩチップ上にも配線可能にすることにより、配
線性が向上する。また、デカップリングコンデンサをノ
イズ源に対して配線で集中的に引き込み、デカップリン
グコンデンサを短配線，低抵抗化および低インダクタン
ス化することにより効果的なノイズ低減ができる。

【００２２】

【発明の実施の形態】本発明のフリップチップ装置は、
ＬＳＩチップ表面の電源パッドまたは信号パッド同士を
向き合わせて圧着させ、張り合わせた以外のところにあ
る電源パッド，信号パッドの半田ボールと実装基板とを
溶融接続したものである。

【００２３】

【実施例】次に、本発明の実施の形態について図面を参
照して詳細に説明する。

【００２４】まず、一般的なフリップチップ装置につい
て説明する。チップになった論理素子を高速に動作させ
るためには、論理素子自身の動作の高速化とともに論理
素子からの信号線引出しによって生じる信号遅延の極小
化を実現することが必要になる。これまで、この種の論
理素子としては、ＴＡＢ（Tape Automated Bonding）や
フリップチップＢＡＧ（Ball Grid Array）など高速動
作に対応する実装形態の開発が進められてきたが、近
年、更なる高速化対応が可能なフリップチップによるベ
アチップの実装が採用されるようになった。

【００２５】フリップチップ装置は、図９に示すように
ＬＳＩチップ３の全面にパッド２を配置し、図１０に示
すようにパッド２上の半田ボール１を介して配線基板４
上のパッド５と接続するものである。このフリップチッ
プ実装は、パッド２をＬＳＩチップ３の全面に配置する
ため、多ピン対応が可能であると共に論理素子から外部
端子までの引き回し配線を極小にし、またパッケージ内
配線を経由しないためチップ間の配線長を極小化するの
で、高速動作の実現に最適な形態ということがいえる。

【００２６】本発明の第１の実施例の断面を示す図１を
参照すると、このフリップチップ装置は、第１ＬＳＩチ
ップ１１と実装基板１７との間に、第２ＬＳＩチップ１
３がサンドイッチされるような構造を持つ。図２(Ａ)，
図２(Ｂ)，図２(Ｃ)は、図１に示すように一体化される
前の、第１ＬＳＩチップ１１，第２ＬＳＩチップ１３，
実装基板１７を示す。

【００２７】これらの図から明らかなように、第２ＬＳ
Ｉチップパッド１４は、第１ＬＳＩチップパッド１２と
向き合うように位置決めされ、第１ＬＳＩチップ１１と
第２のＬＳＩチップ１３との接続は、第１チップパッド
１２と第２チップパッド１４同士を圧着させることによ
って行なう。また、第１ＬＳＩチップ１１と実装基板１
７とは、上記圧着に使用される第１チップパッド１２外
の第１チップパッド１２と、実装基板パッド１８とが半
田ボール１９により溶融接続される。図３は第１ＬＳＩ
チップ１１と第２ＬＳＩチップ１３とが、第１ＬＳＩチ
ップパッド１２および第２ＬＳＩチップパッド１４で圧
着接続された状態の平面図である。

【００２８】第１ＬＳＩチップ１１は通常の設計製造方
法によるフリップチップであり、その内部には回路の配
置および配線がされている。また、回路に供給する電源
も配線とスルーホールにより構成されている。第２ＬＳ
Ｉチップ１３は第１ＬＳＩチップ１１からの信号を第１
ＬＳＩチップパッド１２および第２ＬＳＩチップパッド
１４を介して伝搬するための信号配線１５を有する。ま
た、第２ＬＳＩチップ１３はデカップリングコンデンサ
１６を内蔵している。

【００２９】第１ＬＳＩチップ１１は、設計データによ
り配線遅延の厳しい信号配線やノイズ源となる位置が特
定される。第２ＬＳＩチップ１３は、第１ＬＳＩチップ
１１のノイズ源に対して最短配線で低抵抗になるように
集中してデカップリングコンデンサ１６を宛うように、
第１ＬＳＩチップ１１の電源，接地に合わせて電源配線
経路が決定される。

【００３０】第２ＬＳＩチップ１３に設けられたデカッ
プリングコンデンサ１６については、回路設計やレイア
ウト時に、危険性のあるノイズ源に対して、最短配線で
低抵抗になるように第２ＬＳＩチップ１３の中で、その
経路が決められ、第１ＬＳＩチップ１１の電源，接地パ
ッドに合わせて電源側，接地側の配線が行なわれる。デ
カップリングコンデンサ１６の電源側，接地側に接続さ
れる電源配線，接地配線は、それぞれ格子状になるよう
に第２ＬＳＩチップ１３内に用意される。このため、ノ
イズ源が様々な位置にあっても、最短配線でデカップリ
ングコンデンサ１６と接続できることになる。

【００３１】図４は第１ＬＳＩチップ１１内の４つのノ
イズ源２３に対して、第２ＬＳＩチップ１３内に設けら
れたデカップリングコンデンサ１６によるディスチャー
ジ・パスを例図する図である。

【００３２】図４において、第１ＬＳＩチップ１１は、
実装基板１７の電源パッドおよび接地パッド（実装基板
パッド１８の一部）から半田ボール１９を介して電源Ｖ
DDを供給され、第１ＬＳＩチップ１１に内蔵している回
路(ノイズ源２３となる回路等)に電源ＶDDの供給を行
う。同時にノイズ源２３に対して最短配線されたデカッ
プリングコンデンサ用の電源接地パッドにも供給が行わ
れる。第１ＬＳＩチップ１１内のノイズ源２３で発生し
た電源ノイズは、第１ＬＳＩチップ１１内の電源配線２
１を通り、第２ＬＳＩチップ１３内のデカップリングコ
ンデンサ１６から設置電源ＶSSおよび第１ＬＳＩチップ
１１内の接地配線２２を経由して、実装基板１７の接地
パッドにディスチャージされ、電圧ドロップ分が補填さ
れる。

【００３３】図５は本発明の第２の実施例を示す。図５
は第１ＬＳＩチップ１１，第２ＬＳＩチップ１３ａおよ
び実施基板１７ａが一体化された後の断面、図６（Ａ）
は第１ＬＳＩチップ１１、図（Ｂ）は第２ＬＳＩチップ
１３ａ、図（Ｃ）は実施基板１７ａの一体化前の断面を
それぞれ示す。この実施例では、第２ＬＳＩチップ１３
ａチップの厚さを第１実施例における第２ＬＳＩチップ
１３よりも厚くし、厚さを増した分は実装１７ａ基板を
掘り下げた構造としている。このような構成を採ること
により、第２ＬＳＩチップ１３ａにおいて、より多くの
配線領域が確保できるようになる。

【００３４】図７は本発明の第３の実施例を示す。図７
は第１ＬＳＩチップ１１ａ，複数の第２ＬＳＩチップ１
３および実装基盤１７が一体化された後の断面、図７
（Ａ）は第２ＬＳＩチップ１３、図７（Ｂ）は第１ＬＳ
Ｉチップ１１ａ、図７（Ｃ）は実施基板１７の一体化前
の断面をそれぞれ示す。図５(Ａ)を参照すると明らかな
ように、第１の実施例および第２の実施例における第１
ＬＳＩチップ１１の位置に、複数の第２ＬＳＩチップ１
３から成るチップ群が在り、第１の実施例第２ＬＳＩチ
ップ１３または第２の実施例における第２ＬＳＩチップ
１３ａの位置に第１ＬＳＩチップ１１ａが在る。図７で
は図示を省略しているが、図７の左方および右方には、
第１の実施例におけるのと同様な、第１ＬＳＩチップ１
１(上側)および第２ＬＳＩチップ１３(下方)が配備され
る。すなわち、第３の実施例では、横の広がりにおい
て、第１ＬＳＩチップ１１(１１ａ)と第２ＬＳＩチップ
１３が交互に配備されるようになる。

【００３５】

【発明の効果】本発明の第１の効果は、第２ＬＳＩチッ
プの配線領域を使用することにより、第１ＬＳＩチップ
の信号配線領域を増加させたため、フリップチップの配
線性が良くなりフリップチップの高集積化と遅延時間短
縮とが行えるということである。

【００３６】また、本発明の第２の効果は、第１ＬＳＩ
チップにおいてノイズ源となる位置に集中するようにデ
カップリングコンデンサの電源配線を接続することとし
たため、最短配線および低抵抗を実現できるようになっ
たので、第１ＬＳＩチップに在る回路のノイズを効果的
に低減させることができるということである。

【図面の簡単な説明】

【図１】本発明の第１の実施例のフリップチップ装置の
断面図

【図２】図１の分解図

【図３】図１に示した実施例の平面図

【図４】図１に示した実施例におけるデカップリングコ
ンデンサによるディスチャージパスを示す図

【図５】本発明の第２の実施例のフリップチップ装置の
断面図

【図６】図５の分解図

【図７】本発明の第３の実施例のフリップチップ装置の
断面図

【図８】図７の分解図

【図９】一般的なフリップチップの構造を説明するため
の図

【図１０】フリップチップ装置の一般的な構造を示す断
面図

【図１１】従来例を示す断面図

【符号の説明】

１ 半田ボール ２ パッド ３ ＬＳＩチップ ４ 配線基板 １１ 第１ＬＳＩチップ １２ 第１ＬＳＩチップパッド １３ 第２ＬＳＩチップ １４ 第２ＬＳＩチップパッド １５ 信号配線 １６ デカップリングコンデンサ １７ 実装基板 １８ 実装基板パッド １９ 半田ボール ２１ 電源配線 ２２ 接地配線 ２３ ノイズ源 １１ａ 第１ＬＳＩチップ １３ａ 第２ＬＳＩチップ １７ａ 実装基板

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩがフリップチップ実装された第１
   ＬＳＩチップと、前記第１ＬＳＩチップの信号配線を有
   する第２ＬＳＩチップとを、信号パッド，電源パッドお
   よび接地パッドを介して接続することを特徴とするフリ
   ップチップ装置。
2. 【請求項２】 ＬＳＩチップを搭載し、格子状に分布さ
   れたパッドを片面に備えた第１ＬＳＩチップと、 前記第１ＬＳＩチップからの信号に対する信号配線を有
   し、第１ＬＳＩチップのパッドに相対したパッドを片面
   に備え、第１ＬＳＩチップより小面積の第２ＬＳＩチッ
   プと、 前記第２ＬＳＩチップ面に対する面を除いた片面に前記
   第１ＬＳＩチップのパッドと相対するパッドを備えた実
   装基板とで構成され、第１ＬＳＩチップと前記第２ＬＳ
   Ｉチップとを前記パッドを介して圧着し、かつ前記第１
   ＬＳＩチップと前記実装基板とを第１ＬＳＩチップの前
   記圧着外のパッドに付された半田により溶融接続するこ
   とを特徴とするフリップチップ装置。
3. 【請求項３】 前記第２ＬＳＩチップの厚みを厚くし、
   その分だけ前記実装基板を掘り下げたことを特徴とする
   請求項１または請求項２に記載のフリップチップ装置。
4. 【請求項４】 ＬＳＩチップを搭載し、格子状に分布さ
   れたパッドを片面に備えた第１ＬＳＩチップと、前記第
   １ＬＳＩチップからの信号に対する信号配線を有し、第
   １ＬＳＩチップのパッドに相対したパッドを片面に備
   え、第１ＬＳＩチップより小面積の第２ＬＳＩチップの
   複数から成り第１ＬＳＩチップより大面積の第２ＬＳＩ
   チップ群と、 前記第１ＬＳＩチップ面に対する面を除いた片面に前記
   第２ＬＳＩチップ群のパッドと相対するパッドを備えた
   実装基板とで構成され、第１ＬＳＩチップと前記第２Ｌ
   ＳＩチップ群とを前記パッドを介して圧着し、かつ前記
   第２ＬＳＩチップ群と前記実装基板とを第２ＬＳＩチッ
   プ群の前記圧着外のパッドに付された半田により溶融接
   続することを特徴とするフリップチップ装置。
5. 【請求項５】 請求項２に記載の第１ＬＳＩチップおよ
   び第２ＬＳＩチップの組と、請求項４に記載の第２ＬＳ
   Ｉチップ群および第１ＬＳＩチップの組とを交互に横方
   向に配備して前記パッドを介して圧着し、かつ請求項２
   に記載の第１ＬＳＩチップまたは請求項４に記載の第２
   ＬＳＩチップ群と前記実装基板とを請求項２に記載の第
   １ＬＳＩチップまたは請求項４に記載の第２ＬＳＩチッ
   プ群の前記圧着外のパッドに付された半田により溶融接
   続することを特徴とするフリップチップ装置。
6. 【請求項６】 前記第２ＬＳＩチップに、前記第１ＬＳ
   Ｉチップの電源と電気接続されたデカップリングコンデ
   ンサを設けたことを特徴とする請求項１ないし請求項５
   のいずれかに記載のフリップチップ装置。