JP5230061B2 - 半導体装置及びその製造方法 - Google Patents

Description

この発明は半導体装置及びその製造方法に関し、特に半導体装置全体におけるコンタクト（ヴィア）抵抗の特性を改善する半導体装置及びその製造方法に関する。

図４を参照して、従来技術の半導体装置につき説明する。図４（Ａ）は、従来の半導体装置（半導体チップ）の一部領域を上面側から見た平面的な部分模式図である。図４（Ｂ）は、図４（Ａ）中のＩ−Ｉ’一点鎖線で切断した切り口を示す模式的な図である。

図４（Ａ）及び（Ｂ）に示すように、従来の半導体装置１００は、半導体基板１１２を含んでいる。

この半導体基板１１２は、第１の面１１２ａ及び当該第１の面１１２ａと対向する第２の面１１２ｂを有している。第１の面１１２ａ側には、トランジスタ等の素子１１３が作り込まれている。第１の面１１２ａ上には、素子１１３を覆っている第１絶縁膜１１４が設けられている。

第１絶縁膜１１４には、この第１絶縁膜１１４を貫通して素子１１３に至るコンタクトホール１１６が設けられている。このコンタクトホール１１６は、導電性材料により埋め込まれて、埋込みコンタクト１１６ａとされている。

この埋込みコンタクト１１６ａの頂面１１６ａａには、第１配線部１２２が電気的に接続されている。第１配線部１２２は、第１絶縁膜１１４の表面１１４ａ上に延在している。この第１配線部１２２の配線長は比較的長い長さとされていて、この例では１ｍｍ〜５ｍｍの範囲である。

第２絶縁膜１３０は、第１絶縁膜１１４の表面１１４ａ及び第１配線部１２２を覆って設けられている。

第２絶縁膜１３０には、この第２絶縁膜１３０を貫通して第１配線部１２２の一部分を露出させるヴィアホール１３２が設けられている。このヴィアホール１３２は、導電性材料により埋め込まれて埋込みヴィア１３２ａとされている。

ここで、半導体装置１００の表面積に対するコンタクトホール１１６及びヴィアホール１３２の開口面積の割合は２％以下である。また、ヴィアホール１３２は、半導体装置１００全体で１個又は２個程度しか設けられていない。

第２配線部１４２は、第２絶縁膜１３０の表面１３０ａ上に延在している。第２配線部１４２は、埋込みヴィア１３２ａの頂面１３２ａａに電気的に接続されている。

上述した構成を具える従来の半導体装置１００における埋込みコンタクト１１６ａ及び埋込みヴィア１３２ａの累積抵抗分布を図５を参照して説明する。

図５は、上述した従来の構成を有する半導体装置の累積抵抗分布を説明するためのグラフである。なお、配線長は１ｍｍである。縦軸は累積抵抗分布（％）を示し、横軸は埋込みコンタクト又は埋込みヴィアの抵抗値（Ω）を示している。グラフ（ａ）は対照データであり、埋込みコンタクトにより接地されない場合の測定値を示し、グラフ（ｂ）は埋込みコンタクトが設けられていて、これにより接地されている場合の測定値を示している。

グラフ（ａ）より明らかなように、接地されたコンタクトを有しない場合には、抵抗値は１０Ω程度であり、半導体装置の面内における抵抗分布にはばらつきが見られない。

グラフ（ｂ）より明らかなように、上述した構成を有する従来の半導体装置は５０％程度が５０Ωという高い抵抗値を有し、かつ面内における抵抗分布にばらつきがあることがわかる。

下記に示す特許文献１には、複数の抵抗素子が並設される分圧回路を形成するに際し、両端に位置する所定の抵抗素子の外側に、さらなる抵抗素子のダミーパターンを配置して、全体としてパターンの疎密度を均一にすることにより製造ばらつきを回避する構成が開示されている。

また、特許文献２には、コンタクト孔（コンタクトホール）をタングステン（Ｗ）により埋め込んだ後に行われるいわゆるエッチバック工程において、コンタクトホールの面内分布密度の違いによってエッチング速度がばらついてしまうことに起因するコンタクト不良の発生を防止することを目的として、所定のコンタクトホールの近傍位置でかつ配線が接続されない位置にダミーのコンタクトホールを開口し、所定のコンタクトホール及びダミーのコンタクトホールの両方を導電性材料により埋め込んでエッチバック工程を行う半導体装置の製造方法が開示されている。
特開２０００−２０８７０３号公報 特開平０６−０８５０８０号公報

上述した構成を有する従来の埋込みコンタクト及び埋込みヴィアを有する半導体装置では、埋込みコンタクト及び埋込みヴィアの高抵抗化が回路動作において電圧降下、配線遅延等を引き起こし、装置の電気的特性を悪化させてしまうという問題がある。

従って、半導体装置のコンタクト（ヴィア）抵抗分布を均一にして回路動作を安定にすることができる構成を有する半導体装置を提供するための技術が嘱望されている。

この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体装置は、以下のような構成を含んでいる。

すなわち、半導体装置は半導体基板を具えている。半導体基板は第１の面及びこの第１の面と対向する第２の面を有している。また、半導体基板は第１の面にチップ領域及びこのチップ領域内に存在する複数の配線部形成領域を有している。

第１絶縁膜はチップ領域内に作り込まれた素子を覆って、半導体基板の第１の面上に設けられている。

第１絶縁膜の配線部形成領域内には第１絶縁膜を貫通して素子に至る１個又は２個以上のコンタクトホールが設けられている。埋込みコンタクトはこのコンタクトホールを埋め込んで設けられている。

複数のダミーコンタクトホールは配線部形成領域外に配線部形成領域を囲んで配置されている。ダミー埋込みコンタクトは、ダミーコンタクトホールを埋め込んで、素子とは非接続として第１絶縁膜を貫通して第１の面に至って設けられている。

第１配線層は複数の第１配線部及びダミー第１配線部を含んでいる。第１配線部は第１端部が埋込みコンタクトに電気的に接続されており、第２端部が第１絶縁膜の表面上に存在して延在している。ダミー第１配線部はダミー埋込みコンタクトに接続されている。

第２絶縁膜は第１絶縁膜の表面及び第１配線層上を覆っている。

ヴィアホールは第２絶縁膜を貫通して第１配線部の第２端部を露出させて設けられている。また、ヴィアホールは１個又は２個設けられている。埋込みヴィアはこのヴィアホールを埋め込んでいる。

複数のダミーヴィアホールは複数のダミー第１配線部の一部分を露出させて設けられている。ダミー埋込みヴィアはダミーヴィアホールを埋め込んで設けられている。

第２配線層は第２配線部及びダミー第２配線部を含んでいる。第２配線部は埋込みヴィアに電気的に接続されていて、第２絶縁膜の表面上に延在している。ダミー第２配線部はダミー埋込みヴィアに接続されている。
チップ領域の表面積に対するコンタクトホール及びヴィアホールの開口面積の比率は、最大でも２％である。

また、この発明の半導体装置の製造方法によれば、下記のような工程を含んでいる。

すなわち、第１の面及び該第１の面と対向する第２の面を有する半導体基板を準備する。

第１の面にチップ領域及び該チップ領域内に存在する複数の配線部形成領域を設定する。

半導体基板の第１の面側から素子を作り込む。

第１の面上に素子を覆う第１絶縁膜を形成する。

第１絶縁膜の配線部形成領域内に、第１絶縁膜を貫通して素子に至る１個又は２個以上のコンタクトホール、及び配線部形成領域外に該配線部形成領域を囲んで配置され、素子とは非接続として第１絶縁膜を貫通して第１の面に至る複数のダミーコンタクトホールを形成する。

コンタクトホールを埋め込む埋込みコンタクト及びダミーコンタクトホールを埋め込むダミー埋込みコンタクトを形成する。

第１端部が埋込みコンタクトに電気的に接続され、第２端部が第１絶縁膜の表面上に存在して延在する複数の第１配線部及びダミー埋込みコンタクトに接続されるダミー第１配線部を含む第１配線層を形成する。

第１絶縁膜の表面及び第１配線層上を覆う第２絶縁膜を形成する。

第２絶縁膜を貫通して第１配線部の第２端部を露出させる１個又は２個のヴィアホール、及び複数のダミー第１配線部の一部分を露出させる複数のダミーヴィアホールを形成する。

前記ヴィアホールを埋め込む埋込みヴィア及びダミーヴィアホールを埋め込むダミー埋込みヴィアを形成する。

埋込みヴィアに電気的に接続され、第２絶縁膜の表面上に延在する第２配線部、及びダミー埋込みヴィアに接続されるダミー第２配線部を含む第２配線層を形成する。

この発明の半導体装置によれば、電気的には非機能であるダミーの埋込みヴィア及び配線部を形成するので、コンタクト（ヴィア）抵抗分布を均一にして回路動作を安定にすることができる。

また、この発明の半導体装置の製造方法によれば、特に工程増なく所定の領域にダミーの埋込みヴィア及びダミーの配線部を設けることができる。従って、上述した構成を有する半導体装置を効率よく低コストで製造することができる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は特に図示例にのみ限定されるものではない。

また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は何らこれら好適例に限定されるものではない。

さらに、以下の説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。

（半導体装置の構成）
まず、図１を参照して、この発明の半導体装置の構成例につき説明する。

図１（Ａ）はこの発明の半導体装置（半導体チップ）の一部領域を上面側から見た平面的な部分模式図である。図１（Ｂ）は図１（Ａ）中のＩ−Ｉ’一点鎖線で切断した切り口を示す模式的な図である。

半導体装置１０は、例えばシリコン基板である半導体基板１２に作り込まれたトランジスタ等の多数の素子１３を有している。

半導体基板１２は第１の面１２ａ及びこの第１の面１２ａと対向する第２の面１２ｂを有している。半導体基板１２には第１の面１２ａにチップ領域１及びこのチップ領域１内に存在する複数の配線部形成領域１２ｃが設けられている。チップ領域１は素子１３等の半導体装置１０の本質的な機能部を具える領域である。配線部形成領域１２ｃは、後述する配線部が形成される領域である。

第１絶縁膜１４はチップ領域１内に作り込まれた素子１３を覆って、半導体基板１２の第１の面１２ａ上に設けられている。

第１絶縁膜１４は、従来公知の絶縁膜、例えばシリコン酸化膜とすればよい。

第１絶縁膜１４の配線部形成領域１２ｃ内には第１絶縁膜１４を貫通して素子１３に至る１個又は２個以上のコンタクトホール１６が設けられている。埋込みコンタクト１６ａはこのコンタクトホール１６を埋め込んで設けられている。

複数のダミーコンタクトホール１８は配線部形成領域１２ｃ外に配線部形成領域１２ｃを囲んで配置されている。ダミー埋込みコンタクト１８ａは、ダミーコンタクトホール１８を埋め込んで、素子１３とは非接続として第１絶縁膜１４を貫通して第１の面１２ａに至って設けられている。

埋込みコンタクト１６ａ及びダミー埋込みコンタクト１８ａは、導電性の材料、例えばタングステン（Ｗ）等を材料とするのがよい。また、コンタクトホール１６及びダミーコンタクトホール１８内には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を材料とするバリアメタル膜といった図示しない任意好適な構成を適宜設けることができる。

第１配線層２０は、第１絶縁膜１４の表面１４ａ上に延在して設けられている。第１配線層２０は複数の第１配線部２２及びダミー第１配線部２４を含んでいる。

第１配線層２０は従来公知の構成とすることができる。すなわち、アルミニウム（Ａｌ）、銅（Ｃｕ）等を材料とする配線とすることができる。また、第１配線層２０は、上下層としてチタン、窒化チタン等の他の層を含む複数層からなる配線により形成することもできる。

長短異なる配線長の複数の配線のうち、第１配線部２２の配線長、すなわち、第１端部２２ａの端縁から第２端部２２ｂの端縁までの長さは、比較的長い長さとされていて、具体的にはこの例では１ｍｍ〜５ｍｍの範囲である。

第１配線部２２は第１端部２２ａが埋込みコンタクト１６ａに電気的に接続されていて、第２端部２２ｂが第１絶縁膜１４の表面１４ａ上に存在して延在している。

ダミー第１配線部２４は、ダミー埋込みコンタクト１８ａの直上に位置して接続されている。ダミー第１配線部２４の配線幅及び配線長は、この発明の目的を損なわない範囲で任意好適なものとすることができる。この配線幅及び配線長は、好ましくは第１配線層２０の製造ルールに準じた配線幅としてダミー埋込みコンタクト１８ａの頂面１８ａａを覆う長さとすればよい。

第２絶縁膜３０は、第１配線層２０、すなわち第１配線部２２及びダミー第１配線部２４上及び第１配線層２０から露出する第１絶縁膜１４の表面１４ａを覆って設けられている。第２絶縁膜３０は、多層配線構造を形成する際に用いられる従来公知の材料を用いて、例えばシリコン酸化膜として設けることができる。

ヴィアホール３２は、第２絶縁膜３０を貫通して第１配線部２２の第２端部２２ｂを露出させて設けられている。

埋込みヴィア３２ａはこのヴィアホール３２を埋め込んでいる。すなわち、埋込みヴィア３２ａは第１配線部２２に電気的に接続されている。

複数のダミーヴィアホール３４は、複数のダミー第１配線部２４の一部分を露出させて設けられている。ダミー埋込みヴィア３４ａはダミーヴィアホール３４を埋め込んで設けられている。すなわち、ダミー埋込みヴィア３４ａは、ダミー第１配線部２４に接続されている。これら、埋込みヴィア３２ａ及びダミー埋込みヴィア３４ａは上述した埋込みコンタクト１６ａ及びダミー埋込みコンタクト１８ａと同様の構成とすることができる。

第２配線層４０は、第２配線部４２及びダミー第２配線部４４を含んでいる。第２配線部４２は埋込みヴィア３２ａの頂面３２ａａ上に至って埋込みヴィア３２ａと電気的に接続されている。ダミー第２配線部４４はダミー埋込みヴィア３４ａの頂面３４ａａ上に至ってダミー埋込みヴィア３４ａと接続されている。第２配線部４２及びダミー第２配線部４４は、第２絶縁膜３０の表面３０ａ上に延在している。

第２配線層４０は、第１配線層２０と同様の構成とすることができる。

以下の説明において、既に説明した構成を有するダミー埋込みコンタクト１８ａ、ダミー第１配線部２４、ダミー埋込みヴィア３４ａ及びダミー第２配線部４４を総じてダミー構造体５０とも称する。

図１（Ａ）に示すように、複数のダミー構造体５０は、配線部形成領域１２ｃ及び配線部形成領域１２ｃ内に設けられている第１配線部２２及び第２配線部４２、並びに第１配線部２２に接続されている素子１３を囲んでこれらのいずれにも非接触として設けられている。

これら複数のダミー構造体５０は、好ましくは半導体装置１０の全面（半導体基板１２の第１の面１２ａ側全面）に設けるのがよい。このようにすれば、コンタクト（ヴィア）抵抗のばらつき防止効果をより有効なものにできる。

これら複数のダミー構造体５０は、上述した第１配線部２２の配線長にかかわらず、所定の半導体装置１０の第１の面１２ａ側の面を複数の部分領域に区画する区画領域毎に設けてもよい。この区画領域は、チップ領域１を設定する際に、チップ領域１をマトリクス状に等面積に区画する複数の区画領域を設定しておくのがよい。

ダミー構造体５０を形成するべき区画領域は、好ましくは区画領域の表面積に対するコンタクトホール１６及びヴィアホール３２の開口面積の比率が２％未満である区画領域とする。

区画領域の１区画あたりの面積は半導体装置の設計に応じた任意好適なものとできるが、区画領域を１００μｍ角、すなわちその面積を、好ましくは０．０１ｍｍ²程度に設定するのがよい。

この例では、複数のダミー構造体５０は、マトリクス状に、配線部形成領域１２ｃ及び配線部形成領域１２ｃ内に設けられている第１配線部２２及び第２配線部４２、並びに第１配線部２２に接続されている素子１３を避けるように配置されている。すなわち、前後左右方向に位置する複数の異なるダミー構造体５０同士は、互いに等間隔に位置するよう設けられている。

複数のダミー構造体５０同士の間隔（離間距離）は、この発明の目的を損なわない範囲で任意好適なものとすることができるが、好ましくはできる限りこの間隔を小さくするのがよい。具体的には、所定の半導体装置における製造プロセスルールが許容する最小間隔とするのがよい。ダミー構造体５０と、配線部形成領域１２ｃ内に設けられている第１配線部２２及び第２配線部４２、並びに第１配線部２２に接続されている素子１３それぞれとの離間距離についても同様である。このようにすれば、コンタクト（ヴィア）抵抗のばらつきをより効果的に抑制することができる。

上述した課題を解決するために、この発明のダミー構造体５０を適用して好適な半導体装置の条件をまとめると、以下の通りである。
（１）第１配線部２２は、埋込みコンタクト１６ａに電気的に接続されている。
（２）第１配線部２２の第１端部２２ａから第２端部２２ｂまでの配線長は、１ｍｍ〜５ｍｍである。
（３）第２絶縁膜３０を貫通するヴィアホール３２（埋込みヴィア３２ａ）は、１個又は２個である。
（４）チップ領域１の表面積又は区画領域の面積に対するコンタクトホール１６及びヴィアホール３２の開口面積の比率は最大でも２％である。

これらの１又は２以上の条件に合致する半導体装置に、既に説明した構造のダミー構造体５０を適用するものとすれば、コンタクト（ヴィア）抵抗分布をより均一にすることができる。結果として、回路動作をより安定にすることができる。

図３を参照して、この発明の半導体装置１０における埋込みコンタクト１６ａ及び埋込みヴィア３２ａの累積抵抗分布につき説明する。

図３は、この発明の半導体装置、すなわちダミー構造体５０を有する半導体装置の累積抵抗分布を説明するためのグラフである。なお、配線長は１ｍｍである。ダミー埋込みコンタクト１８ａの径は０．３６μｍである。ダミー第１配線部２４の平面的な大きさは０．８μｍ×０．８μｍである。ダミー埋込みヴィア３４ａの径は０．２６μｍである。ダミー第２配線部４４の平面的な大きさは０．８μｍ×０．８μｍである。また、ダミー埋込みコンタクト１８ａは０．８μｍ×０．８μｍの平面的なサイズのアクティブ領域に接続されている。ダミー構造体５０同士の間隔は０．８μｍ（１．６μｍピッチ）である。ダミー構造体５０と配線との最小間隔は１μｍである。縦軸は累積抵抗分布（％）を示し、横軸は埋込みコンタクト又は埋込みヴィアの抵抗値（Ω）を示している。グラフ（ａ）は埋込みコンタクトが設けられていてこれにより接地されている場合、すなわちこの発明の半導体装置に相当する構成における測定値を示している。グラフ（ｂ）は埋込みコンタクトにより接地されない場合の測定値を示している。

グラフ（ｂ）より明らかなように、接地されたコンタクトを有しない場合には、埋込みコンタクト又は埋込みヴィアの５０％程度が抵抗値１５Ω程度となっていることがわかる。

グラフ（ａ）より明らかなように、既に説明した図５のグラフ（ｂ）と比較すると、埋込みコンタクト又は埋込みヴィアの５０％程度が２０Ω程度、すなわち図３のグラフ（ｂ）とほぼ同等の、より低い抵抗値に抑制され、かつ面内における抵抗分布のばらつきがより低減されていることがわかる。

（半導体装置の製造方法）
図２を参照して、この発明の半導体装置の製造方法につき説明する。なお、絶縁膜、コンタクトホール、ヴィアホール、配線といった従来公知の構成については、従来公知の常法に従って形成することができる。従って、ここではダミー構造体５０の形成工程に着目して説明する。

図２（Ａ）、（Ｂ）及び（Ｃ）は、製造途中の半導体装置を図１（Ｂ）と同様の切り口で示した要部概略図である。

まず、図２（Ａ）に示すように、第１の面１２ａ及び第１の面１２ａと対向する第２の面１２ｂを有する半導体基板１２を準備する。

第１の面１２ａにチップ領域１及びチップ領域１内に存在する複数の配線部形成領域１２ｃを設定する。この配線部形成領域１外に設けられるダミーコンタクトホール（１８）の配置位置（径、間隔及び個数）を決定する。

ここで、所望により図示しない複数の区画領域を第１の面１２ａ側に設定して、上述した条件（４）に合致する区画領域を選択しておく。このようにダミー構造体５０を形成すべき区画領域を予め選択すれば、設計時に追加される設計データ量をより減少させることができる。従って、設計時のファイル操作をより容易にし、作業効率を向上させることができる。

設計レイアウトに基づいて、半導体基板１２の第１の面１２ａ側に、常法に従って、トランジスタ等の素子１３を作り込む。

第１の面１２ａ上に素子１３を覆う第１絶縁膜１４を、ＣＶＤ法といった従来公知の成膜方法により形成する。

第１絶縁膜１４の配線部形成領域１２ｃ内に、第１絶縁膜１４を貫通して素子１３に至る１個又は２個以上のコンタクトホール１６及び配線部形成領域１２ｃ外に配線部形成領域１２ｃを囲んで配置され、素子１３とは非接続として第１絶縁膜１４を貫通して第１の面１２ａに至る複数のダミーコンタクトホール１８を形成する。これらコンタクトホール１６及びダミーコンタクトホール１８は、一連の従来公知のレジスト塗布工程、ホトリソグラフィ工程によるレジストパターンの形成工程、かかるレジストパターンをマスクとして用いるエッチング工程により同一工程で同時に形成することができる。

このとき、ダミーコンタクトホール１８を、上述した条件に合致する区画領域にのみ形成する場合には、レジストパターンの開口パターンを、所定の区画領域にダミーコンタクトホール１８を形成できるようにパターニングしてエッチング工程を行えばよい。

次に、コンタクトホール１６を埋め込む埋込みコンタクト１６ａ及びダミーコンタクトホール１８を埋め込むダミー埋込みコンタクト１８ａを形成する。

コンタクトホール１６及びダミーコンタクトホール１８の露出面全面に、いわゆるバリアメタルである図示しないバリア膜を成膜してもよい。バリア膜としては例えば窒化チタン（ＴｉＮ）及びチタン（Ｔｉ）の積層膜等の従来公知の構成を、常法に従って成膜すればよい。

次いで、例えばタングステン（Ｗ）といった導電性材料を用いて、バリア膜が設けられているコンタクトホール１６及びダミーコンタクトホール１８内をスパッタ法等の従来公知の方法に従って埋め込む。さらにエッチバック工程を行って、埋込みコンタクト１６ａ及びダミー埋込みコンタクト１８ａを形成する。このエッチバック工程によりこれらの頂面１６ａａ及び１８ａａは第１絶縁膜１４の表面１４ａの高さに揃えられる。

図２（Ｂ）に示すように、第１配線層２０を形成する。第１配線層２０は、好ましくは、例えば、アルミ（Ａｌ）、銅（Ｃｕ）といった金属材料を用いて、従来公知の成膜工程、ホトリソグラフィ工程及びエッチング工程により、所望の配線パターンにパターニングすればよい。この形成される配線パターンにはダミー埋込みコンタクト１８ａに接続されるダミー第１配線部２４が含まれる。すなわち、ダミー第１配線部２４は、第１配線層２０の一部として第１配線部２２と同一工程により同時に形成される。

第１配線部２２は、第１端部２２ａが埋込みコンタクト１６ａに電気的に接続され、かつ第２端部２２ｂが第１絶縁膜１４の表面１４ａ上に存在して延在する配線として形成する。

次に、図２（Ｃ）に示すように、シリコン酸化膜等の第２絶縁膜３０をＣＶＤ法等の常法に従って形成する。第２絶縁膜３０は、第１絶縁膜１４の表面１４ａ及び第１配線層２０上を覆う膜として形成すればよい。

次いで、第２絶縁膜３０を貫通するヴィアホール３２及びダミーヴィアホール３４を上述したコンタクトホールの形成工程と同様に形成する。ヴィアホール３２は配線部形成領域１２ｃ内において、第１配線部２２の第２端部２２ｂを露出させて形成する。また、複数のダミーヴィアホール１８は複数のダミー第１配線部２４の一部分を露出させて形成する。ヴィアホール３２及びダミーヴィアホール３４は、同一工程により同時に形成される。

ヴィアホール３２を埋め込む埋込みヴィア３２ａ及びダミーヴィアホール３４を埋め込むダミー埋込みヴィア３４ａを、上述した埋込みコンタクト１６ａ及びダミー埋込みコンタクト１８ａと同様の工程により、同一工程で同時に形成する。

次に、第２配線部４２及びダミー第２配線部４４を含む第２配線層４０を形成する。第２配線部４２は、埋込みヴィア３２ａの頂面３２ａａに電気的に接続され、第２絶縁膜３０の表面３０ａ上に延在させて形成する。ダミー第２配線部４４は、ダミー埋込みヴィア３４ａの頂面３４ａａに接続して形成する。これら第２配線部４２及びダミー第２配線部４４は、同一工程により同時に形成される。

図示しないが、この第２配線層４０を第２層目として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返すことにより、所望の層数を有する多層配線構造を形成することができる。

然る後、図示しないスクライブラインに沿って、従来公知のダイシング装置を用いてダイシングすることにより、半導体基板１２に予め設定されていた複数のチップ領域１を切り出して個片化する。

以上の工程により、いわゆる半導体チップの形態を有し、それぞれ同一の構造を有する複数個の半導体装置１０を１枚の半導体基板（ウェハ）１２から製造することができる。

このような製造方法によれば、特に工程増なく所定の領域にダミーの埋込みヴィア及びダミーの配線部を設けることができる。従って、上述した構成を有する半導体装置を効率よく低コストで製造することができる。

（Ａ）図は半導体装置の一部領域を上面側から見た平面的な部分模式図であり、（Ｂ）図は（Ａ）図中のＩ−Ｉ’一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）図、（Ｂ）図及び（Ｃ）図は、製造途中の半導体装置を図１（Ｂ）と同様の切り口で示した要部概略図である。 半導体装置の累積抵抗分布を説明するためのグラフである。 （Ａ）図は、従来の半導体装置（半導体チップ）の一部領域を上面側から見た平面的な部分模式図であり、（Ｂ）図は、（Ａ）図中のＩ−Ｉ’一点鎖線で切断した切り口を示す模式的な図である。 従来の構成を有する半導体装置の累積抵抗分布を説明するためのグラフである。

符号の説明

１：チップ領域
１０、１００：半導体装置
１２、１１２：半導体基板
１２ａ、１１２ａ：第１の面
１２ｂ、１１２ｂ：第２の面
１２ｃ：配線部形成領域
１３、１１３：素子
１４、１１４：第１絶縁膜
１４ａ、１１４ａ：表面
１６、１１６：コンタクトホール
１６ａ、１１６ａ：埋込みコンタクト
１６ａａ、１８ａａ、３２ａａ、３４ａａ、１１６ａａ、１３２ａａ：頂面
１８：ダミーコンタクトホール
１８ａ：ダミー埋込みコンタクト
２０：第１配線層
２２、１２２：第１配線部
２２ａ：第１端部
２２ｂ：第２端部
２４：ダミー第１配線部
３０、１３０：第２絶縁膜
３０ａ、１３０ａ：表面
３２、１３２：ヴィアホール
３２ａ、１３２ａ：埋込みヴィア
３４：ダミーヴィアホール
３４ａ：ダミー埋込みヴィア
４０：第２配線層
４２、１４２：第２配線部
４４：ダミー第２配線部
５０：ダミー構造体

Claims (14)

1. 第１の面及び当該第１の面と対向する第２の面を有し、前記第１の面にチップ領域及び当該チップ領域内に存在する複数の配線部形成領域を有する半導体基板と、
   前記チップ領域内に作り込まれた素子を覆って、前記半導体基板の前記第１の面上に設けられている第１絶縁膜と、
   前記第１絶縁膜の前記配線部形成領域内に、前記第１絶縁膜を貫通して前記素子に至って設けられている１個又は２個以上のコンタクトホールを埋め込む埋込みコンタクトと、
   前記配線部形成領域外に該配線部形成領域を囲んで配置され、前記素子とは非接続として前記第１絶縁膜を貫通して前記第１の面に至って設けられている複数のダミーコンタクトホールを埋め込むダミー埋込みコンタクトと、
   第１端部が前記埋込みコンタクトに電気的に接続されており、第２端部が前記第１絶縁膜の表面上に存在して延在している複数の第１配線部、及びダミー埋込みコンタクトに接続されているダミー第１配線部を含む第１配線層と、
   前記第１絶縁膜の前記表面及び前記第１配線層上を覆って設けられている第２絶縁膜と、
   前記第２絶縁膜を貫通して前記第１配線部の前記第２端部を露出させる１個又は２個のヴィアホールを埋め込む埋込みヴィアと、
   複数の前記ダミー第１配線部各々の一部分を露出させる複数のダミーヴィアホールを埋め込むダミー埋込みヴィアと、
   前記埋込みヴィアに電気的に接続されていて、前記第２絶縁膜の表面上に延在する第２配線部、及び前記ダミー埋込みヴィアに接続されているダミー第２配線部を含む第２配線層と
   を具え、
   前記チップ領域の表面積に対する前記コンタクトホール及び前記ヴィアホールの開口面積の比率は最大でも２％である
   ことを特徴とする半導体装置。
2. 前記第１配線層は、第１端部が前記埋込みコンタクトに電気的に接続されており、第２端部が前記第１絶縁膜の表面上に存在して延在しており、第１端部から第２端部までの配線長が１ｍｍ〜５ｍｍである複数の第１配線部、及びダミー埋込みコンタクトに接続されているダミー第１配線部を含む第１配線層であることを特徴とする請求項１に記載の半導体装置。
3. 前記コンタクトホールは前記第１絶縁膜の前記配線部形成領域内に前記第１絶縁膜を貫通して前記素子に至るコンタクトホールであり、及び前記ダミーコンタクトホールは前記配線部形成領域外に該配線部形成領域を囲んで前記チップ領域の全面にわたって配置され、前記素子とは非接続として前記第１絶縁膜を貫通して前記第１の面に至るダミーコンタクトホールであることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記チップ領域を設定するに際し、該チップ領域をマトリクス状に等面積である複数の区画領域を区画して設定し、
   前記ダミーコンタクトホールは、区画領域の表面積に対する前記コンタクトホール及び前記ヴィアホールの開口面積の比率が２％未満である前記区画領域のみに設けられていることを特徴とする請求項１に記載の半導体装置。
5. 前記区画領域の面積は０．０１ｍｍ^２であることを特徴とする請求項４に記載の半導体装置。
6. 前記ダミー埋込みコンタクト、前記ダミー第１配線部、前記ダミー埋込みヴィア及び前記ダミー第２配線部を含む複数のダミー構造体各々は、前記第１の面に対して垂直方向に延在しており、隣接する複数の前記ダミー構造体同士は互いに等間隔に離間して設けられていることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 複数の前記ダミー構造体同士の間隔、並びに前記ダミー構造体と前記配線部形成領域及び前記素子との離間距離は、適用される製造プロセスルールが許容する最短距離であることを特徴とする請求項６に記載の半導体装置。
8. 第１の面及び該第１の面と対向する第２の面を有する半導体基板を準備する工程と、
   前記第１の面にチップ領域及び該チップ領域内に存在する複数の配線部形成領域を設定する工程と、
   前記半導体基板の前記第１の面側に素子を作り込む工程と、
   前記第１の面上に前記素子を覆う第１絶縁膜を形成する工程と、
   前記第１絶縁膜の前記配線部形成領域内に、前記第１絶縁膜を貫通して前記素子に至る、前記チップ領域の表面積に対する開口面積の比率が最大でも２％である、１個又は２個以上のコンタクトホール、及び前記配線部形成領域外に該配線部形成領域を囲んで配置され、前記素子とは非接続として前記第１絶縁膜を貫通して前記第１の面に至る複数のダミーコンタクトホールを形成する工程と、
   前記コンタクトホールを埋め込む埋込みコンタクト及び前記ダミーコンタクトホールを埋め込むダミー埋込みコンタクトを形成する工程と、
   第１端部が前記埋込みコンタクトに電気的に接続され、第２端部が前記第１絶縁膜の表面上に存在して延在する複数の第１配線部、及びダミー埋込みコンタクトに接続されるダミー第１配線部を含む第１配線層を形成する工程と、
   前記第１絶縁膜の前記表面及び前記第１配線層上を覆う第２絶縁膜を形成する工程と、
   前記第２絶縁膜を貫通して前記第１配線部の前記第２端部を露出させる、前記チップ領域の表面積に対する開口面積の比率が最大でも２％である、１個又は２個のヴィアホール、及び複数の前記ダミー第１配線部の一部分を露出させる複数のダミーヴィアホールを形成する工程と、
   前記ヴィアホールを埋め込む埋込みヴィア及び前記ダミーヴィアホールを埋め込むダミー埋込みヴィアを形成する工程と、
   前記埋込みヴィアに電気的に接続され、前記第２絶縁膜の表面上に延在する第２配線部、及び前記ダミー埋込みヴィアに接続されるダミー第２配線部を含む第２配線層を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
9. 前記第１配線層を形成する工程は、第１端部が前記埋込みコンタクトに電気的に接続され、第２端部が前記第１絶縁膜の表面上に存在して延在し、第１端部から第２端部までの配線長が１ｍｍ〜５ｍｍである複数の第１配線部、及びダミー埋込みコンタクトに接続されるダミー第１配線部を含む第１配線層を形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記コンタクトホール及び前記ダミーコンタクトホールを形成する工程は、前記第１絶縁膜の前記配線部形成領域内に、前記第１絶縁膜を貫通して前記素子に至る１個又は２個以上のコンタクトホール、及び前記配線部形成領域外に該配線部形成領域を囲んで前記チップ領域の全面にわたって配置され、前記素子とは非接続として前記第１絶縁膜を貫通して前記第１の面に至る複数のダミーコンタクトホールを形成する工程であることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
11. 前記チップ領域及び前記配線部形成領域を設定する工程の後に、
    前記チップ領域を等面積でマトリクス状に区画する複数の区画領域を設定する工程をさらに含み、
    前記コンタクトホール及び前記ダミーコンタクトホールを形成する工程は、前記第１絶縁膜の前記配線部形成領域内に、前記第１絶縁膜を貫通して前記素子に至る１個又は２個以上のコンタクトホール及び前記配線部形成領域外に該配線部形成領域を囲んで前記区画領域の表面積に対する前記コンタクトホール及び前記ヴィアホールの開口面積の比率が２％未満の前記区画領域に対してのみ配置され、前記素子とは非接続として前記第１絶縁膜を貫通して前記第１の面に至る複数のダミーコンタクトホールを形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
12. 前記区画領域の面積を０．０１ｍｍ^２ に設定することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記ダミー埋込みコンタクト、前記ダミー第１配線部、前記ダミー埋込みヴィア及び前記ダミー第２配線部を含む複数のダミー構造体各々は、前記第１の面に対して垂直方向に延在させ、かつ隣接する複数の前記ダミー構造体同士は互いに等間隔に離間させて形成することを特徴とする請求項８〜１２のいずれか一項に記載の半導体装置の製造方法。
14. 複数の前記ダミー構造体同士の間隔、並びに前記ダミー構造体と前記配線部形成領域及び前記素子との離間距離を、適用される製造プロセスルールが許容する最短距離として、前記ダミー構造体を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。

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