[go: up one dir, main page]

JP2002009074A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002009074A
JP2002009074A JP2000182762A JP2000182762A JP2002009074A JP 2002009074 A JP2002009074 A JP 2002009074A JP 2000182762 A JP2000182762 A JP 2000182762A JP 2000182762 A JP2000182762 A JP 2000182762A JP 2002009074 A JP2002009074 A JP 2002009074A
Authority
JP
Japan
Prior art keywords
film
insulating film
layer
metal film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000182762A
Other languages
English (en)
Inventor
Toshio Saito
敏男 斎藤
Koki Sakai
弘毅 酒井
Katsumi Matsumoto
克巳 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Japan Display Inc
Original Assignee
Hitachi Device Engineering Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Device Engineering Co Ltd, Hitachi Ltd filed Critical Hitachi Device Engineering Co Ltd
Priority to JP2000182762A priority Critical patent/JP2002009074A/ja
Publication of JP2002009074A publication Critical patent/JP2002009074A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Liquid Crystal (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 液晶ライトバルブの遮光性を向上することに
より、プロジェクタの輝度をあげることのできる技術を
提供する。 【解決手段】 入射した光を、第２金属膜Ｍ2の側壁に
設けられた第１の絶縁膜１３と第２の絶縁膜１４とから
なる積層膜、および第４金属膜Ｍ4の側壁に設けられた
第３の絶縁膜１９と第４の絶縁膜２０とからなる積層膜
を通して透過させることで、画素駆動用ＭＯＳデバイス
への光もれを低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、液晶プロジェクタ用の画素駆動用Ｍ
ＯＳ（Metal Oxide Semiconductor）デバイスを備えた
ＭＯＳＩＣ（MOS Integrated Circuit）を有する半導体
装置に適用して有効な技術に関する。
【０００２】
【従来の技術】光の反射を利用するシリコン（Ｓｉ）チ
ップ・ベースド液晶ライトバルブは、画素駆動用ＭＯＳ
デバイスを反射ミラーの下に作り込むため、透過型液晶
に比べて光の利用効率が高いという特徴を有している。
【０００３】上記液晶ライトバルブは、たとえば、日経
マグロウヒル社発行「日経マイクロデバイス」１９９９
年４月号、Ｐ２０の図１に示されているように、ＭＯＳ
ＩＣ基板と対向電極ガラス基板によって液晶層を挟み込
んだ構造をなしている。ＭＯＳＩＣ基板の表面に、平坦
化したミラー電極が形成されており、画素電極をミラー
電極へ引き出すための引き出し電極は、光が画素駆動用
ＭＯＳデバイスへ入射するのを防ぐために設けられる遮
光層と同一層の金属膜によって構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、プロジ
ェクタの輝度を上げるために高出力の光源を用いると、
引き出し電極と遮光層との隙間からの光のもれが画素駆
動用ＭＯＳデバイスの特性変動を引き起こすことが、本
発明者によって明らかとなった。すなわち、入射した光
によって基板内に電子が発生し、この電子によって画素
駆動用ＭＯＳデバイスの保持電圧がシフトする。これに
より、ミラー電極の電圧が変動して、液晶の輝度の変動
を招いてしまう。
【０００５】遮光能力をあげるためには、引き出し電極
と遮光層との間隔を狭くする必要があるが、引き出し電
極と遮光層との間隔はレイアウトルールから決まるた
め、レイアウトルールの最小スペースよりも狭くするこ
とができない。このため、高出力の光源を用いることが
できず、プロジェクタの輝度が制限されるという課題が
残されている。
【０００６】本発明の目的は、液晶ライトバルブの遮光
性を向上することにより、プロジェクタの輝度をあげる
ことのできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明の半導体集積回路装置の製造方法
は、基板上に遮光機能を有する金属層を形成する際、基
板上に第１金属膜で構成される第１の層をパターン形成
した後、第１の層の上層に絶縁膜と第２金属膜とを順次
堆積し、次いで第２金属膜の表面を研磨して、隣接する
第１の層間の隙間に第２金属膜を埋めるものである。
【００１０】上記した手段によれば、入射光は、第１金
属膜で構成される第１の層の側壁に設けられた絶縁膜を
透過することになり、この膜厚で遮光量を制御すること
が可能となる。従って、絶縁膜の膜厚を薄くすることに
より光の透過路を狭くすることができて、半導体装置へ
の光もれを低減することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１２】（実施の形態１）本発明の一実施の形態で
あるＭＯＳＩＣ基板の製造方法を図１〜図５に示した半
導体基板の要部断面図を用いて説明する。
【００１３】まず、図１に示すように、たとえばｐ型シ
リコン単結晶で構成された基板１の主面上に素子分離用
絶縁膜２を形成した後、基板１の表面にゲート絶縁膜３
を形成する。次に、基板１上に、たとえばＣＶＤ（Chem
ical Vapor Deposition）法でリン（Ｐ）を添加した多
結晶シリコン膜を堆積し、続いて、たとえばスパッタ法
でタングステンシリサイド（ＷＳｉ）膜を堆積した後、
レジストパターンをマスクとしたドライエッチングでＷ
Ｓｉ膜および多結晶シリコン膜を順次加工して、ＷＳｉ
膜および多結晶シリコン膜からなるゲート電極４を形成
する。
【００１４】次に、ゲート電極４をマスクとして、基板
１にｎ型不純物、たとえばＰまたはヒ素（Ａｓ）をイオ
ン打ち込みによって注入することによって、ソース、ド
レインを構成するｎ型半導体領域５を形成する。
【００１５】次に、基板１上にＢＰＳＧ（Boron-doped
Phospho Silicate Glass）膜６を堆積した後、レジスト
パターンをマスクとしてＢＰＳＧ膜６およびゲート絶縁
膜３と同一層の絶縁膜を順次エッチングし、ｎ型半導体
領域５に達するコンタクトホール７を形成する。次い
で、基板１上にタングステン（Ｗ）膜、アルミニウム
（Ａｌ）膜およびＷ膜を下層から順に堆積した後、レジ
ストパターンをマスクとしてＷ膜、Ａｌ膜およびＷ膜を
順次エッチングし、Ｗ膜、Ａｌ膜およびＷ膜からなる積
層構造の第１金属膜Ｍ1で構成される画素電極８を形成
する。
【００１６】この後、基板１上に第１層間絶縁膜９を形
成する。第１層間絶縁膜９は、たとえばＴＥＯＳ酸化
膜、ＳＯＧ（Spin On Glass）膜およびＴＥＯＳ酸化膜
が下層から順に堆積された積層構造で構成される。ま
ず、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスと酸
素（Ｏ2）ガスとを用いたプラズマＣＶＤ法でＴＥＯＳ
酸化膜を形成した後、回転塗布法でＳＯＧ膜を塗布して
その表面を平滑化し、さらにＴＥＯＳガスとＯ2ガスと
を用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜が形成され
る。
【００１７】次に、図２に示すように、レジストパター
ンをマスクとして第１層間絶縁膜９をエッチングし、画
素電極８に達するコンタクトホール１０を形成する。次
いで、基板１上にＷ膜、Ａｌ膜およびＷ膜を下層から順
に堆積した後、レジストパターンをマスクとしてＷ膜、
Ａｌ膜およびＷ膜を順次エッチングし、Ｗ膜、Ａｌ膜お
よびＷ膜からなる積層構造の第２金属膜Ｍ2で構成され
る遮光層１１および引き出し電極１２を形成する。次い
で、基板１上に第１の絶縁膜１３、たとえばＴＥＯＳ酸
化膜および第２の絶縁膜１４、たとえば窒化シリコン膜
をプラズマＣＶＤ法で順次堆積する。
【００１８】次に、図３に示すように、隣接する第２金
属膜Ｍ2間の隙間に第３金属膜Ｍ3で構成される埋め込み
膜１５を形成する。上記埋め込み膜１５は、基板１上に
第３金属膜Ｍ3、たとえばＷ膜を堆積した後、ＣＭＰ（C
hemical Mechanical Polishing）法で第３金属膜Ｍ3を
研磨することにより、隣接する第２金属膜Ｍ2間に埋め
込まれる。なお、第２の絶縁膜１４は研磨時のストッパ
膜として機能する。
【００１９】次に、図４に示すように、基板１上に第２
層間絶縁膜１６を形成する。第２層間絶縁膜１６は、た
とえばＴＥＯＳ酸化膜によって構成される。まず、ＴＥ
ＯＳガスとＯ3ガスとを用いたプラズマＣＶＤ法でＴＥ
ＯＳ酸化膜を形成した後、ＣＭＰ法でＴＥＯＳ酸化膜の
表面を平坦化し、さらにＴＥＯＳガスとＯ3ガスとを用
いたプラズマＣＶＤ法でＴＥＯＳ酸化膜が形成される。
【００２０】次に、レジストパターンをマスクとして第
２層間絶縁膜１６をエッチングし、引き出し電極１２に
達するコンタクトホール１７を形成する。次いで基板１
上にチタン（Ｔｉ）膜およびＡｌ膜を下層から順に堆積
した後、レジストパターンをマスクとしてＡｌ膜および
Ｔｉ膜を順次エッチングし、Ａｌ膜およびＴｉ膜からな
る積層構造の第４金属膜Ｍ4で構成されるミラー電極１
８を形成する。次いで、基板１上に第３の絶縁膜１９、
たとえばＴＥＯＳ酸化膜および第４の絶縁膜２０、たと
えば窒化シリコン膜をプラズマＣＶＤ法で順次堆積す
る。
【００２１】次に、図５に示すように、隣接する第４金
属膜Ｍ4間の隙間に第５金属膜Ｍ5で構成される埋め込み
膜２１を形成する。上記埋め込み膜２１は、基板１上に
第５金属膜Ｍ5、たとえばＷ膜を堆積した後、ＣＭＰ法
で第５金属膜Ｍ5を研磨することにより、隣接する第４
金属膜Ｍ4間に埋め込まれる。なお、第４の絶縁膜２０
は研磨時のストッパ膜として機能する。
【００２２】この後、基板１上に表面絶縁膜２２を形成
することにより、ＭＯＳＩＣ基板が略完成する。表面絶
縁膜２２は、たとえばＴＥＯＳ酸化膜およびＳｉＮ膜が
下層から順にプラズマＣＶＤ法で堆積された積層構造を
なしている。
【００２３】なお、本実施の形態１では、隣接する第２
金属膜Ｍ2間の隙間を埋める埋め込み膜１５は、基板１
上に堆積した第３金属膜Ｍ3をＣＭＰ法で研磨すること
により形成したが、遮光層１１および引き出し電極１２
のマスクパターンを用いてネガ反転によりレジストパタ
ーンを形成し、このレジストパターンをマスクとして基
板１上に堆積した第３金属膜Ｍ3を加工することによ
り、上記埋め込み膜１５を形成してもよい。なお、隣接
する第４金属膜Ｍ4間の隙間を埋める埋め込み膜２１の
製造方法に関しても同様である。
【００２４】このように、本実施の形態１によれば、Ｍ
ＯＳＩＣ基板に入った光のうち反射しない光は、第２金
属膜Ｍ2で構成される遮光層１１および引き出し電極１
２の側壁に設けられた第１の絶縁膜１３と第２の絶縁膜
１４との積層膜、および第４金属膜Ｍ4で構成されるミ
ラー電極１８の側壁に設けられた第３の絶縁膜１９と第
４の絶縁膜２０との積層膜を透過することになり、これ
らの膜厚で遮光量を制御することが可能となる。従っ
て、第１の絶縁膜１３と第２の絶縁膜１４との積層膜お
よび第３の絶縁膜１９と第４の絶縁膜２０との積層膜の
膜厚を薄くすることにより光の透過路を狭くすることが
できて、画素駆動用ＭＯＳデバイスへの光もれを低減す
ることができる。
【００２５】（実施の形態２）本発明の他の実施の形態
であるＭＯＳＩＣ基板の製造方法を図６〜図１０に示し
た半導体基板の要部断面図を用いて説明する。
【００２６】まず、前記実施の形態１において前記図１
を用いて説明した製造方法と同様に、画素駆動用ＭＯＳ
デバイス（図示せず）および第１金属膜Ｍ1で構成され
る画素電極８を形成した後、基板１上に第１層間絶縁膜
９を形成する。
【００２７】次に、図６に示すように、基板１上にＷ
膜、Ａｌ膜およびＷ膜を下層から順に堆積した後、レジ
ストパターンをマスクとしてＷ膜、Ａｌ膜およびＷ膜を
順次エッチングし、Ｗ膜、Ａｌ膜およびＷ膜からなる積
層構造の第６金属膜Ｍ6で構成される遮光層２３を形成
する。次いで、基板１上に第５の絶縁膜２４、たとえば
ＴＥＯＳ酸化膜をプラズマＣＶＤ法で堆積する。
【００２８】次に、図７に示すように、レジストパター
ンをマスクとして第５の絶縁膜２４および第１層間絶縁
膜９を順次エッチングし、画素電極８に達するコンタク
トホール２５を形成する。
【００２９】次いで、図８に示すように、基板１上にＷ
膜、Ａｌ膜およびＷ膜を下層から順に堆積した後、レジ
ストパターンをマスクとしてＷ膜、Ａｌ膜およびＷ膜を
順次エッチングし、Ｗ膜、Ａｌ膜およびＷ膜からなる積
層構造の第７金属膜Ｍ7で構成される引き出し電極２６
を、コンタクトホール２５を通して画素電極８に接して
形成する。
【００３０】次に、図９に示すように、基板１上に第２
層間絶縁膜２７を形成する。第２層間絶縁膜２７は、た
とえばＴＥＯＳ酸化膜によって構成される。まず、ＴＥ
ＯＳガスとＯ3ガスとを用いたプラズマＣＶＤ法でＴＥ
ＯＳ酸化膜を形成した後、ＣＭＰ法でＴＥＯＳ酸化膜の
表面を平坦化し、さらにＴＥＯＳガスとＯ3ガスとを用
いたプラズマＣＶＤ法でＴＥＯＳ酸化膜が形成される。
次いで、レジストパターンをマスクとして第２層間絶縁
膜２７をエッチングし、引き出し電極２６に達するコン
タクトホール２８を形成する。
【００３１】次に、図１０に示すように、基板１上にＴ
ｉ膜およびＡｌ膜を下層から順に堆積した後、レジスト
パターンをマスクとしてＡｌ膜およびＴｉ膜を順次エッ
チングし、Ａｌ膜およびＴｉ膜からなる積層構造の第８
金属膜Ｍ8で構成されるミラー電極２９が形成する。こ
の後、基板１上に表面絶縁膜３０が形成される。
【００３２】このように、本実施の形態２によれば、Ｍ
ＯＳＩＣ基板に入った光のうち反射しない光は、第６金
属膜Ｍ6で構成される遮光層２３の側壁に設けられた第
５の絶縁膜２４を透過することになり、この膜厚で遮光
量を制御することが可能となる。従って、第５の絶縁膜
２４の膜厚を薄くすることにより光の透過路を狭くする
ことができて、画素駆動用ＭＯＳデバイスへの光もれを
低減することができる。
【００３３】（実施の形態３）本発明の他の実施の形態
であるＭＯＳＩＣ基板の製造方法を図１１〜図１５に示
した半導体基板の要部断面図を用いて説明する。
【００３４】まず、前記実施の形態１において前記図１
を用いて説明した製造方法と同様に、画素駆動用ＭＯＳ
デバイス（図示せず）および第１金属膜Ｍ1で構成され
る画素電極８を形成する。
【００３５】次に、図１１に示すように、基板１上に第
１層間絶縁膜３１を形成する。第１層絶縁膜３１は、た
とえばＴＥＯＳ酸化膜、ＳＯＧ膜およびＴＥＯＳ酸化膜
が下層から順に堆積された積層構造で構成される。ま
ず、ＴＥＯＳガスとＯ3ガスとを用いたプラズマＣＶＤ
法でＴＥＯＳ酸化膜を形成した後、回転塗布法でＳＯＧ
膜を塗布してその表面を平滑化し、さらにＴＥＯＳガス
とＯ3ガスとを用いたプラズマＣＶＤ法でＴＥＯＳ酸化
膜が形成される。あるいは、第１層間絶縁膜３１は、た
とえばＴＥＯＳ酸化膜によって構成される。まず、ＴＥ
ＯＳガスとＯ3ガスとを用いたプラズマＣＶＤ法でＴＥ
ＯＳ酸化膜を形成した後、ＣＭＰ法でＴＥＯＳ酸化膜の
表面を平坦化し、さらにＴＥＯＳガスとＯ3ガスとを用
いたプラズマＣＶＤ法でＴＥＯＳ酸化膜が形成される。
【００３６】次いで、レジストパターンをマスクとして
第１層間絶縁膜３１をエッチングし、画素電極８に達す
るコンタクトホール３２を形成する。
【００３７】次に、図１２に示すように、基板１上にＷ
膜、Ａｌ膜およびＷ膜を下層から順に堆積した後、レジ
ストパターンをマスクとしてＷ膜、Ａｌ膜およびＷ膜を
順次エッチングし、Ｗ膜、Ａｌ膜およびＷ膜からなる積
層構造の第９金属膜Ｍ9で構成される第１遮光層３３ａ
を形成する。次いで、基板１上に２００〜４００ｎｍ程
度の厚さの第６の絶縁膜３４、たとえばＴＥＯＳ酸化膜
をプラズマＣＶＤ法で堆積する。
【００３８】次に、図１３に示すように、基板１上にＷ
膜、Ａｌ膜およびＷ膜を下層から順に堆積した後、レジ
ストパターンをマスクとしてＷ膜、Ａｌ膜およびＷ膜を
順次エッチングし、Ｗ膜、Ａｌ膜およびＷ膜からなる積
層構造の第１０金属膜Ｍ10で構成される第２遮光層３３
ｂを形成する。
【００３９】次いで、図１４に示すように、基板１上に
第２層間絶縁膜３５を形成する。第２層絶縁膜３５は、
たとえばＴＥＯＳ酸化膜、ＳＯＧ膜およびＴＥＯＳ酸化
膜が下層から順に堆積された積層構造で構成される。ま
ず、ＴＥＯＳガスとＯ3ガスとを用いたプラズマＣＶＤ
法でＴＥＯＳ酸化膜を形成した後、回転塗布法でＳＯＧ
膜を塗布してその表面を平滑化し、さらにＴＥＯＳガス
とＯ3ガスとを用いたプラズマＣＶＤ法でＴＥＯＳ酸化
膜が形成される。あるいは、第２層間絶縁膜３３は、た
とえばＴＥＯＳ酸化膜によって構成される。まず、ＴＥ
ＯＳガスとＯ3ガスとを用いたプラズマＣＶＤ法でＴＥ
ＯＳ酸化膜を形成した後、ＣＭＰ法でＴＥＯＳ酸化膜の
表面を平坦化し、さらにＴＥＯＳガスとＯ3ガスとを用
いたプラズマＣＶＤ法でＴＥＯＳ酸化膜が形成される。
【００４０】次に、図１５に示すように、レジストパタ
ーンをマスクとして第２層間絶縁膜３５をエッチング
し、画素電極８に接続されている第１遮光層３３ａに達
するコンタクトホール３６を形成する。次いで基板１上
にＴｉ膜およびＡｌ膜を下層から順に堆積した後、レジ
ストパターンをマスクとしてＡｌ膜およびＴｉ膜を順次
エッチングし、Ａｌ膜およびＴｉ膜からなる積層構造の
第１１金属膜Ｍ11で構成されるミラー電極３７を形成す
る。この後、基板１上に表面絶縁膜３８が形成される。
【００４１】このように、本実施の形態３によれば、Ｍ
ＯＳＩＣ基板に入った光のうち反射しない光は、第９金
属膜Ｍ9で構成される第１遮光層３３ａの側壁に設けら
れた第６の絶縁膜３４を透過することになり、この膜厚
で遮光量を制御することが可能となる、従って、第６の
絶縁膜３４の膜厚を薄くすることにより光の透過路を狭
くすることができて、画素駆動用ＭＯＳデバイスへの光
もれを低減することができる。
【００４２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４３】たとえば、前記実施の形態では、プロジェ
クタ用液晶ライトバルブを構成するＭＯＳＩＣ基板の製
造方法に適用したが、耐光性の必要なＩＣ基板の遮光体
の製造方法にも適用可能である。
【００４４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４５】本発明によれば、画素駆動用ＭＯＳデバイ
スへの光もれが低減できて、液晶ライトバルブの遮光性
を向上することができる。これにより、プロジェクタの
輝度をあげることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態２であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態２であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態２であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態２であるＭＯＳＩＣ基板の
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態２であるＭＯＳＩＣ基板
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態３であるＭＯＳＩＣ基板
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態３であるＭＯＳＩＣ基板
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態３であるＭＯＳＩＣ基板
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態３であるＭＯＳＩＣ基板
の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態３であるＭＯＳＩＣ基板
の製造方法を示す半導体基板の要部断面図である。
【符号の説明】 １ 基板 ２ 素子分離用絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ｎ型半導体領域 ６ ＢＰＳＧ膜 ７ コンタクトホール ８ 画素電極 ９ 第１層間絶縁膜 １０ コンタクトホール １１ 遮光層 １２ 引き出し電極 １３ 第１の絶縁膜 １４ 第２の絶縁膜 １５ 埋め込み膜 １６ 第２層間絶縁膜 １７ コンタクトホール １８ ミラー電極 １９ 第３の絶縁膜 ２０ 第４の絶縁膜 ２１ 埋め込み膜 ２２ 表面絶縁膜 ２３ 遮光層 ２４ 第５の絶縁膜 ２５ コンタクトホール ２６ 引き出し電極 ２７ 第２層間絶縁膜 ２８ コンタクトホール ２９ ミラー電極 ３０ 表面絶縁膜 ３１ 第１層間絶縁膜 ３２ コンタクトホール ３３ａ 第１遮光層 ３３ｂ 第２遮光層 ３４ 第６の絶縁膜 ３５ 第２層間絶縁膜 ３６ コンタクトホール ３７ ミラー電極 ３８ 表面絶縁膜 Ｍ1 第１金属膜 Ｍ2 第２金属膜 Ｍ3 第３金属膜 Ｍ4 第４金属膜 Ｍ5 第５金属膜 Ｍ6 第６金属膜 Ｍ7 第７金属膜 Ｍ8 第８金属膜 Ｍ9 第９金属膜 Ｍ10 第１０金属膜 Ｍ11 第１１金属膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 弘毅 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 松本 克巳 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H091 FA34Y FB08 FC10 FC26 FD04 GA13 LA03 MA07 2H092 JA25 JA46 JB07 JB54 JB56 KA03 KA10 KA15 KB25 MA05 MA08 MA15 MA18 MA19 MA27 NA22 NA25 PA09 RA05 5F033 HH04 HH08 HH18 HH19 HH28 JJ01 JJ08 JJ18 JJ19 KK01 KK08 KK19 LL04 MM07 MM08 NN06 NN29 PP06 PP15 QQ08 QQ09 QQ10 QQ25 QQ37 QQ48 RR06 RR09 RR15 SS04 SS15 SS21 TT02 VV00 XX32 5F040 DB01 DC01 EC01 EC07 EC13 EH01 EH02 EJ02 EJ03 EJ07 EK01 EL01 EL02 FC02 FC11 5G435 AA03 BB12 BB17 CC09 FF13 HH13 KK05 KK09 KK10 LL15

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 基板上に遮光機能を有する金属層を形成
    する半導体装置の製造方法であって、（ａ）前記基板上
    に第１金属膜で構成される第１の層をパターン形成する
    工程と、（ｂ）前記第１の層の上層に絶縁膜と第２金属
    膜とを順次堆積する工程と、（ｃ）前記第２金属膜の表
    面を研磨して、隣接する前記第１の層間の隙間に前記第
    ２金属膜を埋める工程とを有することを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 基板上に遮光機能を有する金属層を形成
    する半導体装置の製造方法であって、（ａ）前記基板上
    に第１金属膜で構成される第１の層をパターン形成する
    工程と、（ｂ）前記第１の層の上層に絶縁膜と第２金属
    膜とを順次堆積する工程と、（ｃ）前記第１の層のパタ
    ーンのネガ反転マスクを用いてレジストパターンを形成
    し、前記レジストパターンをマスクとして前記第２金属
    膜を加工する工程とを有することを特徴とする半導体装
    置の製造方法。
  3. 【請求項３】 基板上に遮光機能を有する金属層を形成
    する半導体装置の製造方法であって、（ａ）前記基板上
    に第１金属膜によって構成される第１の層をパターン形
    成した後、前記第１の層の上層に第１絶縁膜を堆積する
    工程と、（ｂ）前記第１絶縁膜の上層に第２金属膜を堆
    積した後、前記第２金属膜によって構成される第２の層
    をパターン形成する工程と、（ｃ）前記第２の層の上層
    に第２絶縁膜を堆積する工程と、（ｄ）前記第２絶縁膜
    および前記第１絶縁膜を順次加工して、前記第１の層に
    達する接続孔を形成する工程と、（ｅ）前記第２絶縁膜
    の上層に第３金属膜を堆積した後、前記第３金属膜によ
    って構成され、前記第１の層に達する第３の層をパター
    ン形成する工程と、（ｆ）前記第３の層の上層に第３絶
    縁膜を形成した後、前記第３絶縁膜を加工して、前記第
    ３の層に達する接続孔を形成する工程と、（ｇ）前記第
    ３絶縁膜の上層に第４金属膜を堆積した後、前記第４金
    属膜によって構成され、前記第３の層に達する第４の層
    をパターン形成する工程とを有することを特徴とする半
    導体装置の製造方法。
  4. 【請求項４】 基板上に遮光機能を有する金属層を形成
    する半導体装置の製造方法であって、（ａ）前記基板上
    に第１金属膜によって構成される第１の層をパターン形
    成する工程と、（ｂ）前記第１の層の上層に第１絶縁膜
    を形成した後、前記第１絶縁膜を加工して、前記第１の
    層に達する接続孔を形成する工程と、（ｃ）前記第１絶
    縁膜の上層に第２金属膜を堆積した後、前記第２金属膜
    によって構成される第２の層をパターン形成する工程
    と、（ｄ）前記第２金属の上層に第２絶縁膜を形成する
    工程と、（ｅ）前記第２絶縁膜の上層に第３金属膜を堆
    積した後、前記第３金属膜によって構成され、隣接する
    前記第２の層間の隙間を埋める第３の層をパターン形成
    する工程と、（ｆ）前記第３の層の上層に第３絶縁膜を
    形成した後、前記第３絶縁膜および前記第２絶縁膜を順
    次加工して、前記第２の層に達する接続孔を形成する工
    程と、（ｇ）前記第３絶縁膜の上層に第４金属膜を堆積
    した後、前記第４金属膜によって構成され、前記第２の
    層に達する第４の層をパターン形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
JP2000182762A 2000-06-19 2000-06-19 半導体装置の製造方法 Pending JP2002009074A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000182762A JP2002009074A (ja) 2000-06-19 2000-06-19 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000182762A JP2002009074A (ja) 2000-06-19 2000-06-19 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2002009074A true JP2002009074A (ja) 2002-01-11

Family

ID=18683459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000182762A Pending JP2002009074A (ja) 2000-06-19 2000-06-19 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2002009074A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216683A (ja) * 2005-02-02 2006-08-17 Seiko Epson Corp 半導体装置
JP2006295045A (ja) * 2005-04-14 2006-10-26 Seiko Epson Corp 半導体装置
US7285817B2 (en) 2004-09-10 2007-10-23 Seiko Epson Corporation Semiconductor device
JP2008164668A (ja) * 2006-12-27 2008-07-17 Victor Co Of Japan Ltd 液晶表示素子及びその製造方法
US20090039515A1 (en) * 2007-08-10 2009-02-12 International Business Machines Corporation Ionizing radiation blocking in ic chip to reduce soft errors
JP2014102310A (ja) * 2012-11-19 2014-06-05 Seiko Epson Corp 電気光学装置、電気光学装置の製造方法、及び電子機器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285817B2 (en) 2004-09-10 2007-10-23 Seiko Epson Corporation Semiconductor device
JP2006216683A (ja) * 2005-02-02 2006-08-17 Seiko Epson Corp 半導体装置
JP2006295045A (ja) * 2005-04-14 2006-10-26 Seiko Epson Corp 半導体装置
JP2008164668A (ja) * 2006-12-27 2008-07-17 Victor Co Of Japan Ltd 液晶表示素子及びその製造方法
US20090039515A1 (en) * 2007-08-10 2009-02-12 International Business Machines Corporation Ionizing radiation blocking in ic chip to reduce soft errors
US8999764B2 (en) * 2007-08-10 2015-04-07 International Business Machines Corporation Ionizing radiation blocking in IC chip to reduce soft errors
US10784200B2 (en) 2007-08-10 2020-09-22 International Business Machines Corporation Ionizing radiation blocking in IC chip to reduce soft errors
JP2014102310A (ja) * 2012-11-19 2014-06-05 Seiko Epson Corp 電気光学装置、電気光学装置の製造方法、及び電子機器

Similar Documents

Publication Publication Date Title
US11158662B2 (en) Semiconductor image sensor
US7038232B2 (en) Quantum efficiency enhancement for CMOS imaging sensor with borderless contact
CN107342300B (zh) 半导体器件及制造图像传感器器件的方法
US9837464B2 (en) Backside structure and methods for BSI image sensors
CN102074563B (zh) 具有增强的背面照明量子效率的图像传感器
US9613996B2 (en) Backside structure and methods for BSI image sensors
JP2001267547A (ja) Ｃｍｏｓイメージセンサの製造方法
CN100411185C (zh) 用以改善图像传感器灵敏度的方法
CN108010926A (zh) 对cmos图像传感器的选择性沉积与平坦化
KR100670538B1 (ko) 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법
US6833578B1 (en) Method and structure improving isolation between memory cell passing gate and capacitor
US7772112B2 (en) Method of manufacturing a semiconductor device
US5930633A (en) Integrated butt-contact process in shallow trench isolation
KR100674986B1 (ko) 이미지센서 및 그 제조방법
CN100440524C (zh) Cmos图像传感器及其制造方法
JP2002009074A (ja) 半導体装置の製造方法
US6060784A (en) Interconnection layer structure in a semiconductor integrated circuit device having macro cell regions
CN100454565C (zh) 半导体器件及制造半导体器件的方法
US20050045968A1 (en) Semiconductor device with borderless contact structure and method of manufacturing the same
US20090108390A1 (en) Image Sensor and Method for Manufacturing Thereof
TWI685958B (zh) 影像感測器及其製造方法
US20090127601A1 (en) Image Sensor and Method for Manufacturing the Same
US6720653B2 (en) Metal layer in semiconductor device including a planar stuffed layer and an insulating film with a projection and method for fabricating the same
KR100432788B1 (ko) 반도체 소자의 제조방법
CN100468752C (zh) 半导体元件及其制作方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20040311