JP2002076329A - 半導体装置 - Google Patents
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- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/405—Orientations of crystalline planes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】III族窒化物半導体素子において、生産性、放
熱特性および素子の高速動作性を改善すること。 【解決手段】Ａ面（（１１−２０）面）を主面とするサ
ファイア基板上にIII族窒化物半導体からなるエピタキ
シャル成長層を形成し、その上にゲート電極１６、ソー
ス電極１５およびドレイン電極１７を形成する。これら
の電極の延在方向を、サファイアＣ軸に対して２０゜以
内の角度となるように配置する。
熱特性および素子の高速動作性を改善すること。 【解決手段】Ａ面（（１１−２０）面）を主面とするサ
ファイア基板上にIII族窒化物半導体からなるエピタキ
シャル成長層を形成し、その上にゲート電極１６、ソー
ス電極１５およびドレイン電極１７を形成する。これら
の電極の延在方向を、サファイアＣ軸に対して２０゜以
内の角度となるように配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、サファイア基板を
用いた電界効果型トランジスタ（ＦＥＴ）に関し、特に
GaNなどのIII族窒化物半導体材料を利用した電界効果型
トランジスタに関する。
用いた電界効果型トランジスタ（ＦＥＴ）に関し、特に
GaNなどのIII族窒化物半導体材料を利用した電界効果型
トランジスタに関する。
【０００２】
【従来の技術】GaNをはじめとするIII族窒化物半導体
は、ＧａＡｓに近いキャリア輸送特性を有する上、ワイ
ドバンドギャップであることから破壊電界が高い。この
ため、高周波・高出力トランジスタの材料として有望視
されている。
は、ＧａＡｓに近いキャリア輸送特性を有する上、ワイ
ドバンドギャップであることから破壊電界が高い。この
ため、高周波・高出力トランジスタの材料として有望視
されている。
【０００３】GaN系半導体材料を利用してデバイスを作
製する場合、バルクGaN系基板を得ることが困難なこと
から、通常、異種基板上にGaN系半導体層をエピタキシ
ャル成長させデバイスを形成するというプロセスが採用
される。異種基板としては、サファイアやＳｉＣが利用
されている。ＳｉＣは熱伝導性に優れるが、高価でウェ
ーハの大面積化が困難である。一方、サファイアは、熱
伝導性に劣るものの大口径化による低価格化が可能であ
る。これらの異種基板は用途や目的等に応じて使い分け
られている。ＭＭＩＣ（MonolithicMicrowaveIC）など
の分野では、熱放散の制約が厳しくない小電力の用途が
あり、このような用途では、ＳｉＣよりもサファイアが
広く利用されている。 サファイア基板を用いてＦＥＴ
を形成する場合、従来技術においては、Ｃ面サファイア
が利用され、Ｃ面上に素子が形成されていた（特開２０
００−８２６７１号公報、Jpn.J.Appl.Phys.vol.38.199
9年、pp.2630（Ｔ.Egawaetc.）等）。図５は、特開２０
００−８２６７１号公報の図１２に記載されている従来
のＭＥＳＦＥＴの構造を示す図である。Ｃ面サファイア
基板５１上に、ＧａＮバッファ層５２、ｎ型ＧａＮチャ
ネル層５３が積層し、その上にソース電極５４、ゲート
電極５５、ドレイン電極５６が形成されている。一方、
図６は、同公報の図１３に記載された従来のＨＥＭＴの
構造を示す図である。Ｃ面サファイア基板６１上に、Ｇ
ａＮバッファ層６２、アンドープＧａＮチャネル層６３
およびｎ−ＡｌＧａＮ電子供給層６４が積層し、その上
にソース電極６５、ゲート電極６６、ドレイン電極６７
が形成されている。いずれもサファイアＣ面上にＧａＮ
系半導体層を積層し、ＦＥＴを作製している。なお、同
公報には、サファイア基板を利用して光デバイスや電子
デバイスを作製する際に、サファイアのＡ面、Ｎ面、Ｓ
面、Ｒ面、Ｍ面等、いずれの面を用いてもよいと記載さ
れているが、具体的な開示はサファイアＣ面上にデバイ
スを形成する例にとどまっており、他の面を用いる場合
の具体的な製造プロセスやデバイス設計指針等は示され
ていない。
製する場合、バルクGaN系基板を得ることが困難なこと
から、通常、異種基板上にGaN系半導体層をエピタキシ
ャル成長させデバイスを形成するというプロセスが採用
される。異種基板としては、サファイアやＳｉＣが利用
されている。ＳｉＣは熱伝導性に優れるが、高価でウェ
ーハの大面積化が困難である。一方、サファイアは、熱
伝導性に劣るものの大口径化による低価格化が可能であ
る。これらの異種基板は用途や目的等に応じて使い分け
られている。ＭＭＩＣ（MonolithicMicrowaveIC）など
の分野では、熱放散の制約が厳しくない小電力の用途が
あり、このような用途では、ＳｉＣよりもサファイアが
広く利用されている。 サファイア基板を用いてＦＥＴ
を形成する場合、従来技術においては、Ｃ面サファイア
が利用され、Ｃ面上に素子が形成されていた（特開２０
００−８２６７１号公報、Jpn.J.Appl.Phys.vol.38.199
9年、pp.2630（Ｔ.Egawaetc.）等）。図５は、特開２０
００−８２６７１号公報の図１２に記載されている従来
のＭＥＳＦＥＴの構造を示す図である。Ｃ面サファイア
基板５１上に、ＧａＮバッファ層５２、ｎ型ＧａＮチャ
ネル層５３が積層し、その上にソース電極５４、ゲート
電極５５、ドレイン電極５６が形成されている。一方、
図６は、同公報の図１３に記載された従来のＨＥＭＴの
構造を示す図である。Ｃ面サファイア基板６１上に、Ｇ
ａＮバッファ層６２、アンドープＧａＮチャネル層６３
およびｎ−ＡｌＧａＮ電子供給層６４が積層し、その上
にソース電極６５、ゲート電極６６、ドレイン電極６７
が形成されている。いずれもサファイアＣ面上にＧａＮ
系半導体層を積層し、ＦＥＴを作製している。なお、同
公報には、サファイア基板を利用して光デバイスや電子
デバイスを作製する際に、サファイアのＡ面、Ｎ面、Ｓ
面、Ｒ面、Ｍ面等、いずれの面を用いてもよいと記載さ
れているが、具体的な開示はサファイアＣ面上にデバイ
スを形成する例にとどまっており、他の面を用いる場合
の具体的な製造プロセスやデバイス設計指針等は示され
ていない。
【０００４】以上のように従来技術においてはサファイ
アＣ面上にＧａＮ系半導体層を形成し、デバイスを形成
していたが、以下のような課題を有していた。
アＣ面上にＧａＮ系半導体層を形成し、デバイスを形成
していたが、以下のような課題を有していた。
【０００５】第一に、大口径化を図る上での制約があっ
た。近年では、生産性向上の観点から、ウェーハの大口
径化が求められている。ところが、Ｃ面を結晶成長面と
したサファイアは、機械的加工性が充分でなく、表面研
磨の加工が困難であり、またリボン結晶法などでは幅の
広い結晶が成長できない、といった理由から、大口径が
困難である。現状では４インチの基板までしか得られて
いない。
た。近年では、生産性向上の観点から、ウェーハの大口
径化が求められている。ところが、Ｃ面を結晶成長面と
したサファイアは、機械的加工性が充分でなく、表面研
磨の加工が困難であり、またリボン結晶法などでは幅の
広い結晶が成長できない、といった理由から、大口径が
困難である。現状では４インチの基板までしか得られて
いない。
【０００６】第二に、放熱特性の改善が困難であった。
サファイアは熱伝導率が低いため、従来から、放熱特性
の改善が求められており、このため、基板を薄くするこ
とが望まれていた。ところが、上記したようにサファイ
アは機械的加工性が充分でないため、厚みを薄くするこ
とが難しく、この結果、放熱特性の改善が困難となって
いた。
サファイアは熱伝導率が低いため、従来から、放熱特性
の改善が求められており、このため、基板を薄くするこ
とが望まれていた。ところが、上記したようにサファイ
アは機械的加工性が充分でないため、厚みを薄くするこ
とが難しく、この結果、放熱特性の改善が困難となって
いた。
【０００７】第三に、基板中に生じる寄生容量が比較的
大きく、素子特性向上の阻害要因となっていた。特に、
Ｃ面サファイアでは機械的加工性の点から基板をある程
度厚くする必要があり、この結果、基板中に大きな寄生
容量が生じていた。
大きく、素子特性向上の阻害要因となっていた。特に、
Ｃ面サファイアでは機械的加工性の点から基板をある程
度厚くする必要があり、この結果、基板中に大きな寄生
容量が生じていた。
【０００８】
【発明が解決しようとする課題】本発明は上記事情に鑑
みなされたものであって、III族窒化物半導体素子にお
いて、生産性および放熱特性を改善するとともに、寄生
容量低減による素子特性の改善を図ることを課題とす
る。
みなされたものであって、III族窒化物半導体素子にお
いて、生産性および放熱特性を改善するとともに、寄生
容量低減による素子特性の改善を図ることを課題とす
る。
【０００９】
【課題を解決するための手段】本発明は、単結晶サファ
イア基板上に形成されたIII族窒化物半導体層と、前記I
II族窒化物半導体層の表面に離間して形成されたソース
電極およびドレイン電極と、前記ソース電極と前記ドレ
イン電極との間に形成されたゲート電極と、を有する半
導体装置であって、前記III族窒化物半導体層が、前記
単結晶サファイア基板のＡ面上に形成された半導体装置
に関するものである。
イア基板上に形成されたIII族窒化物半導体層と、前記I
II族窒化物半導体層の表面に離間して形成されたソース
電極およびドレイン電極と、前記ソース電極と前記ドレ
イン電極との間に形成されたゲート電極と、を有する半
導体装置であって、前記III族窒化物半導体層が、前記
単結晶サファイア基板のＡ面上に形成された半導体装置
に関するものである。
【００１０】本発明によれば、単結晶サファイア基板上
に形成されたIII族窒化物半導体層と、前記III族窒化物
半導体層の表面に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に形成されたゲート電極と、を有する半導体装置で
あって、前記III族窒化物半導体層は、前記単結晶サフ
ァイア基板のＡ面上に形成され、ソース電極、ドレイン
電極およびゲート電極は、前記単結晶サファイア基板の
Ｃ軸となす角が２０度以内の方向に延在して形成された
ことを特徴とする半導体装置、が提供される。
に形成されたIII族窒化物半導体層と、前記III族窒化物
半導体層の表面に離間して形成されたソース電極および
ドレイン電極と、前記ソース電極と前記ドレイン電極と
の間に形成されたゲート電極と、を有する半導体装置で
あって、前記III族窒化物半導体層は、前記単結晶サフ
ァイア基板のＡ面上に形成され、ソース電極、ドレイン
電極およびゲート電極は、前記単結晶サファイア基板の
Ｃ軸となす角が２０度以内の方向に延在して形成された
ことを特徴とする半導体装置、が提供される。
【００１１】本発明は、III族窒化物半導体層を、単結
晶サファイア基板のＡ面上に形成する。図４はサファイ
アの面方位を説明する図である。図中、Ｃ軸と垂直に
（０００１）面が形成され、六角柱の側面と対応するよ
うに（１１−２０）面が形成されている。図中、（００
０１）と等価な｛０００１｝面（Ｃ面）が２個、（１１
−２０）と等価な｛１１−２０｝面（Ａ面）が６個、
（１−１００）と等価な｛１−１００｝面（Ｍ面）が６
個、それぞれ形成されている。本発明は、これらの面の
うち、Ａ面上にIII族窒化物層を形成してＦＥＴを構成
するものである。
晶サファイア基板のＡ面上に形成する。図４はサファイ
アの面方位を説明する図である。図中、Ｃ軸と垂直に
（０００１）面が形成され、六角柱の側面と対応するよ
うに（１１−２０）面が形成されている。図中、（００
０１）と等価な｛０００１｝面（Ｃ面）が２個、（１１
−２０）と等価な｛１１−２０｝面（Ａ面）が６個、
（１−１００）と等価な｛１−１００｝面（Ｍ面）が６
個、それぞれ形成されている。本発明は、これらの面の
うち、Ａ面上にIII族窒化物層を形成してＦＥＴを構成
するものである。
【００１２】半導体レーザ等の光デバイスの分野におい
ては、サファイアＡ面上にIII族窒化物半導体層を形成
する技術について検討された例がある。GaN系光デバイ
スにおいても、ＧａＮ系半導体層の結晶成長面は、通
常、サファイア基板Ｃ面が選択されるが、特開平７−２
９７４９５号公報に見られるように、サファイアＡ面を
結晶成長面とする提案もなされている。
ては、サファイアＡ面上にIII族窒化物半導体層を形成
する技術について検討された例がある。GaN系光デバイ
スにおいても、ＧａＮ系半導体層の結晶成長面は、通
常、サファイア基板Ｃ面が選択されるが、特開平７−２
９７４９５号公報に見られるように、サファイアＡ面を
結晶成長面とする提案もなされている。
【００１３】しかしながら、ＦＥＴをはじめとする電子
デバイスの分野においては、サファイアＡ面をはじめと
するＣ面以外の面上に素子を形成する試みはなされてい
なかった。これは、以下に述べる理由による。
デバイスの分野においては、サファイアＡ面をはじめと
するＣ面以外の面上に素子を形成する試みはなされてい
なかった。これは、以下に述べる理由による。
【００１４】III族窒化物半導体を利用したＦＥＴにお
いては、ピエゾ効果や自発分極によって発生するキャリ
アを有効に利用してデバイス設計を行うことが重要であ
る。このため、ピエゾ効果や自発分極が効果的に発生す
る結晶面、すなわちIII族窒化物半導体層のＣ面を成長
面としてエピタキシャル層を成長させることが重要とな
る。すなわち、Ｃ軸と平行な面上に電子デバイスを形成
するためには、III族窒化物半導体層をＣ軸方向に安定
的に成長させることが重要となる。また、III族窒化物
半導体層に欠陥が発生すると格子緩和によりピエゾ効果
が充分に得られなくなることから、転位等の欠陥を低減
させることが必要となる。半導体レーザ等においても欠
陥低減の要請があるが、電子デバイスにおいては半導体
層の構造が大きく相違し、欠陥低減に関する要求水準も
異なるものとなっている。
いては、ピエゾ効果や自発分極によって発生するキャリ
アを有効に利用してデバイス設計を行うことが重要であ
る。このため、ピエゾ効果や自発分極が効果的に発生す
る結晶面、すなわちIII族窒化物半導体層のＣ面を成長
面としてエピタキシャル層を成長させることが重要とな
る。すなわち、Ｃ軸と平行な面上に電子デバイスを形成
するためには、III族窒化物半導体層をＣ軸方向に安定
的に成長させることが重要となる。また、III族窒化物
半導体層に欠陥が発生すると格子緩和によりピエゾ効果
が充分に得られなくなることから、転位等の欠陥を低減
させることが必要となる。半導体レーザ等においても欠
陥低減の要請があるが、電子デバイスにおいては半導体
層の構造が大きく相違し、欠陥低減に関する要求水準も
異なるものとなっている。
【００１５】ところが、III族窒化物半導体層をＣ軸方
向に欠陥を低減しつつ安定的に結晶成長させるためのプ
ロセス上の指針は、従来技術においては明らかにされて
いなかった。
向に欠陥を低減しつつ安定的に結晶成長させるためのプ
ロセス上の指針は、従来技術においては明らかにされて
いなかった。
【００１６】また、サファイア単結晶は六方晶構造であ
り、たとえばサファイアＡ面は、その面内で、Ｃ軸方向
とそれに直交した方向とで結晶構造上異方性を有する。
比誘電率については、Ｃ軸平行方向で11.5、垂直方向で
9.3と２０％程度の差がある。このため、Ｃ面以外の
面、たとえばＡ面上にＦＥＴを形成しようとした場合、
Ｃ面と同様の特性が得られるかどうか、また、Ｃ面に形
成した場合には発生していなかった問題が生じないかど
うか、種々の検討が必要となる。さらに、このような異
方性を克服して所望の特性のＦＥＴを安定的に作製する
ためのデバイス設計上の知見が必要となる。しかしなが
ら、このような検討は、従来、ほとんど行われていなか
った。
り、たとえばサファイアＡ面は、その面内で、Ｃ軸方向
とそれに直交した方向とで結晶構造上異方性を有する。
比誘電率については、Ｃ軸平行方向で11.5、垂直方向で
9.3と２０％程度の差がある。このため、Ｃ面以外の
面、たとえばＡ面上にＦＥＴを形成しようとした場合、
Ｃ面と同様の特性が得られるかどうか、また、Ｃ面に形
成した場合には発生していなかった問題が生じないかど
うか、種々の検討が必要となる。さらに、このような異
方性を克服して所望の特性のＦＥＴを安定的に作製する
ためのデバイス設計上の知見が必要となる。しかしなが
ら、このような検討は、従来、ほとんど行われていなか
った。
【００１７】本発明においては、サファイアＡ面上にII
I族窒化物半導体層を形成し、ＦＥＴを構成している。
このため、以下の利点が得られる。
I族窒化物半導体層を形成し、ＦＥＴを構成している。
このため、以下の利点が得られる。
【００１８】第一に、基板縦方向の寄生容量を低減し、
素子の高速動作性を向上できる。
素子の高速動作性を向上できる。
【００１９】第二に、大口径の基板を用いて素子を製造
できるので、生産性を大幅に向上できる。
できるので、生産性を大幅に向上できる。
【００２０】第三に、基板の機械的加工性が優れるた
め、Ｃ面サファイアに比べて基板厚みを薄くすることが
できる。具体的には１００μｍ以下、あるいは５０μｍ
以下といった厚みにすることができる。この結果、基板
の放熱特性を顕著に改善できる上、基板縦方向の寄生容
量を一層低減することができる。
め、Ｃ面サファイアに比べて基板厚みを薄くすることが
できる。具体的には１００μｍ以下、あるいは５０μｍ
以下といった厚みにすることができる。この結果、基板
の放熱特性を顕著に改善できる上、基板縦方向の寄生容
量を一層低減することができる。
【００２１】さらに本発明は、ＦＥＴの配置に関し、ソ
ース電極、ドレイン電極およびゲート電極を、サファイ
アＣ軸方向に対して所定の範囲内となるようにしている
ため、ＦＥＴを高速に動作させることができる。
ース電極、ドレイン電極およびゲート電極を、サファイ
アＣ軸方向に対して所定の範囲内となるようにしている
ため、ＦＥＴを高速に動作させることができる。
【００２２】
【発明の実施の形態】本発明におけるIII族窒化物半導
体とは、Ｖ族元素として窒素を含む半導体であり、Ｇａ
Ｎ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮ等の窒化
ガリウム系半導体のほか、ＡｌＮ、ＩｎＮ等の半導体を
含む。
体とは、Ｖ族元素として窒素を含む半導体であり、Ｇａ
Ｎ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮ等の窒化
ガリウム系半導体のほか、ＡｌＮ、ＩｎＮ等の半導体を
含む。
【００２３】本発明は、ＨＥＭＴ、ＭＥＳＦＥＴのいず
れにも適用できる。ＨＥＭＴに適用する場合は、III族
窒化物半導体層が、動作層およびこの上に形成された電
子供給層を含み、これらの層の界面に２次元電子ガスが
形成される構成となる。本発明は、これまで検討されて
いなかったＣ軸に平行な面上にIII族窒化物半導体層を
形成しＦＥＴを構成するものである。Ｃ軸に平行な面上
にIII族窒化物半導体層を形成して高品質のＦＥＴを安
定的に作製するためには、成長前の基板表面処理、成長
条件等を適切に選択することが重要となる。たとえば、
後述するようにエピタキシャル成長前の前処理として酸
素または水素中で１１００℃以上、３０分間以上の条件
でアニールを行うことが有効となる。温度および時間の
上限は、たとえば、１６００℃以下、１２０分以下とす
ることで十分である。これに加えて、さらにエピタキシ
ャル成長速度を適正範囲に設定する等の手法が有効とな
る。このような手法によって、ピエゾ効果や自発分極が
安定的に発生し得る高品質のエピタキシャル成長層が得
られる。
れにも適用できる。ＨＥＭＴに適用する場合は、III族
窒化物半導体層が、動作層およびこの上に形成された電
子供給層を含み、これらの層の界面に２次元電子ガスが
形成される構成となる。本発明は、これまで検討されて
いなかったＣ軸に平行な面上にIII族窒化物半導体層を
形成しＦＥＴを構成するものである。Ｃ軸に平行な面上
にIII族窒化物半導体層を形成して高品質のＦＥＴを安
定的に作製するためには、成長前の基板表面処理、成長
条件等を適切に選択することが重要となる。たとえば、
後述するようにエピタキシャル成長前の前処理として酸
素または水素中で１１００℃以上、３０分間以上の条件
でアニールを行うことが有効となる。温度および時間の
上限は、たとえば、１６００℃以下、１２０分以下とす
ることで十分である。これに加えて、さらにエピタキシ
ャル成長速度を適正範囲に設定する等の手法が有効とな
る。このような手法によって、ピエゾ効果や自発分極が
安定的に発生し得る高品質のエピタキシャル成長層が得
られる。
【００２４】本発明においてサファイア基板の厚みを１
００μｍ以下とした場合、基板の放熱特性を顕著に改善
できる上、基板縦方向の寄生容量を一層低減することが
できる。
００μｍ以下とした場合、基板の放熱特性を顕著に改善
できる上、基板縦方向の寄生容量を一層低減することが
できる。
【００２５】また、本発明においてサファイア基板の厚
みを下記式
みを下記式
【００２６】
【数１】
【００２７】Ｓpad：パッド電極の面積 Ｓgate：ゲート電極の面積 εsub：サファイア基板の厚み方向の比誘電率 εepi：III族窒化物半導体層の厚み方向の比誘電率 ｔsub：サファイア基板の厚み ｔact：III族窒化物半導体層の実効厚み を満たすようにすると、パッド電極由来の寄生容量によ
るＦＥＴ高周波特性の劣化を低減できる。ここで、パッ
ド電極とは、外部からソースまたはドレインに電気を供
給するための電極である。また、ｔact（III族窒化物半
導体層の実効厚み）とは、ゲート電極および半導体層表
面の界面と、キャリアの存在する層と、の間の距離をい
う。たとえば、ＨＥＭＴにおいては、ゲート電極下端か
ら２次元電子ガス層までの距離をいい、ＭＥＳＦＥＴに
おいては、ゲート電極下の空乏層の厚みをいう。以下、
上記の点について図面を参照して説明する。
るＦＥＴ高周波特性の劣化を低減できる。ここで、パッ
ド電極とは、外部からソースまたはドレインに電気を供
給するための電極である。また、ｔact（III族窒化物半
導体層の実効厚み）とは、ゲート電極および半導体層表
面の界面と、キャリアの存在する層と、の間の距離をい
う。たとえば、ＨＥＭＴにおいては、ゲート電極下端か
ら２次元電子ガス層までの距離をいい、ＭＥＳＦＥＴに
おいては、ゲート電極下の空乏層の厚みをいう。以下、
上記の点について図面を参照して説明する。
【００２８】図３はＧａＮ系ＨＥＭＴの概略構造を示す
図である。サファイア基板２上にＧａＮ系半導体エピタ
キシャル成長層３が積層し、その表面にゲート電極４、
パッド電極５が形成されている。図中、ソース・ドレイ
ン電極、線路等は省略してある。サファイア２基板裏面
には接地導体１が設けられている。パッド電極は、外部
から入力された電力をトランジスタに供給する役割を果
たす。このような構造のトランジスタにおいて、ゲート
電極４の直下およびパッド電極直下に、図示したような
寄生容量Ｃ１、Ｃ２が発生する。ここで、Ｃ1、Ｃ2の大
きさは以下のようになる。
図である。サファイア基板２上にＧａＮ系半導体エピタ
キシャル成長層３が積層し、その表面にゲート電極４、
パッド電極５が形成されている。図中、ソース・ドレイ
ン電極、線路等は省略してある。サファイア２基板裏面
には接地導体１が設けられている。パッド電極は、外部
から入力された電力をトランジスタに供給する役割を果
たす。このような構造のトランジスタにおいて、ゲート
電極４の直下およびパッド電極直下に、図示したような
寄生容量Ｃ１、Ｃ２が発生する。ここで、Ｃ1、Ｃ2の大
きさは以下のようになる。
【００２９】
【数２】
【００３０】
【数３】
【００３１】Ｓpad：パッド電極の面積 Ｓgate：ゲート電極の面積 εsub：サファイア基板２の比誘電率 εepi：ＧａＮ系半導体エピタキシャル成長層３の比誘
電率 ｔsub：サファイア基板２の厚み ｔepi：ＧａＮ系半導体エピタキシャル成長層３の厚み ｔact：ＧａＮ系半導体エピタキシャル成長層３の実効
厚み ＧａＮ系半導体エピタキシャル成長層が、通常、１μｍ
以下、たとえば０．０２〜０．０５μｍであるのに対
し、基板厚みがたとえば１０μｍであることから、
（Ａ）式で示した近似が成り立つ。パッド電極に由来す
る寄生容量Ｃ2は、ゲート電極に由来する容量Ｃ1に対し
１０％以内、望ましくは５％以内にすることでトランジ
スタとしての高周波特性の劣化を防止できる。１０％以
内とすると、寄生容量Ｃ2の影響は、 Ｃ2≧Ｃ1×０．１ を満たすとき顕著となる。この式に、前記した（Ａ）、
（Ｂ）式を代入すると、下記式（１）が得られる。
電率 ｔsub：サファイア基板２の厚み ｔepi：ＧａＮ系半導体エピタキシャル成長層３の厚み ｔact：ＧａＮ系半導体エピタキシャル成長層３の実効
厚み ＧａＮ系半導体エピタキシャル成長層が、通常、１μｍ
以下、たとえば０．０２〜０．０５μｍであるのに対
し、基板厚みがたとえば１０μｍであることから、
（Ａ）式で示した近似が成り立つ。パッド電極に由来す
る寄生容量Ｃ2は、ゲート電極に由来する容量Ｃ1に対し
１０％以内、望ましくは５％以内にすることでトランジ
スタとしての高周波特性の劣化を防止できる。１０％以
内とすると、寄生容量Ｃ2の影響は、 Ｃ2≧Ｃ1×０．１ を満たすとき顕著となる。この式に、前記した（Ａ）、
（Ｂ）式を代入すると、下記式（１）が得られる。
【００３２】
【数４】
【００３３】この式を満たす基板厚みとした場合、パッ
ド電極下寄生容量の影響が顕在化するため、基板厚み方
向の比誘電率を低減する本発明の適用が一層効果的とな
る。すなわち、放熱特性の改善および基板厚み方向の寄
生容量低減の観点からは、基板厚みをなるべく薄くする
ことが望ましいところ、サファイアＣ面を利用する従来
技術においては、基板の機械的強度が充分でないことに
加え、式（１）を満たす基板厚みとした場合、パッド電
極下寄生容量の発生が問題となることから、基板を薄く
することに限界があった。これに対し、基板厚み方向の
比誘電率を低減する本発明によれば、パッド電極下寄生
容量の絶対値を低減できるため、サファイア基板を薄く
してもパッド電極下寄生容量の影響を排除でき、ＦＥＴ
の高周波特性の劣化を防止できる。
ド電極下寄生容量の影響が顕在化するため、基板厚み方
向の比誘電率を低減する本発明の適用が一層効果的とな
る。すなわち、放熱特性の改善および基板厚み方向の寄
生容量低減の観点からは、基板厚みをなるべく薄くする
ことが望ましいところ、サファイアＣ面を利用する従来
技術においては、基板の機械的強度が充分でないことに
加え、式（１）を満たす基板厚みとした場合、パッド電
極下寄生容量の発生が問題となることから、基板を薄く
することに限界があった。これに対し、基板厚み方向の
比誘電率を低減する本発明によれば、パッド電極下寄生
容量の絶対値を低減できるため、サファイア基板を薄く
してもパッド電極下寄生容量の影響を排除でき、ＦＥＴ
の高周波特性の劣化を防止できる。
【００３４】ここで、各パラメータは、通常、以下の範
囲となる。 Ｓpad／Ｓgate：１０〜１０００ εsub：９．４〜１１．４ εepi：約９．０ ｔsub：１０〜６００μｍ（１０μｍ未満ではトランジ
スタの動作が不良となることがある） ｔact：０．０２〜０．０５μｍ 上記パラメータの範囲を考慮した場合、パッド電極下寄
生容量の影響が顕在化する範囲は、 ｔsub≦５０μｍ となる。同様に５％以内とすると、 ｔsub≦１００μｍ でパッド電極下寄生容量の影響が顕在化する。
囲となる。 Ｓpad／Ｓgate：１０〜１０００ εsub：９．４〜１１．４ εepi：約９．０ ｔsub：１０〜６００μｍ（１０μｍ未満ではトランジ
スタの動作が不良となることがある） ｔact：０．０２〜０．０５μｍ 上記パラメータの範囲を考慮した場合、パッド電極下寄
生容量の影響が顕在化する範囲は、 ｔsub≦５０μｍ となる。同様に５％以内とすると、 ｔsub≦１００μｍ でパッド電極下寄生容量の影響が顕在化する。
【００３５】以上、ＨＥＭＴを例に挙げて、本発明の効
果がより顕著となる基板厚みの範囲について説明した
が、ＭＥＳＦＥＴでも同様である。ＨＥＭＴの場合はｔ
subはゲート電極から２次元電子ガス層までの距離であ
るが、ＭＥＳＦＥＴの場合はｔ subを、「ゲート電極下
に形成される空乏層の厚み」とすることで上記と同様の
議論が適用でき、（１）式はトランジスタ一般に適用で
きる。また、ＭＥＳＦＥＴの場合も通常採用される各パ
ラメータの値は上記と同様であることから、上記（２）
式で示されるｔsubの範囲もトランジスタ一般に適用で
きる以下、図面を参照して本発明の好ましい実施形態に
ついて説明する。
果がより顕著となる基板厚みの範囲について説明した
が、ＭＥＳＦＥＴでも同様である。ＨＥＭＴの場合はｔ
subはゲート電極から２次元電子ガス層までの距離であ
るが、ＭＥＳＦＥＴの場合はｔ subを、「ゲート電極下
に形成される空乏層の厚み」とすることで上記と同様の
議論が適用でき、（１）式はトランジスタ一般に適用で
きる。また、ＭＥＳＦＥＴの場合も通常採用される各パ
ラメータの値は上記と同様であることから、上記（２）
式で示されるｔsubの範囲もトランジスタ一般に適用で
きる以下、図面を参照して本発明の好ましい実施形態に
ついて説明する。
【００３６】図１は本実施形態に係るAlGaN/GaNヘテロ
接合FEＴの構造を示す図である。以下、このＦＥＴ作製
手順について説明する。
接合FEＴの構造を示す図である。以下、このＦＥＴ作製
手順について説明する。
【００３７】まず、直径８インチのＡ面サファイア基板
（主面が（１１−２０）面）を用意する。基板表面を洗
浄した後、酸素中または水素中にて、たとえば１２００
℃、６０分の条件でアニールを行う。このアニールを行
った上で半導体層の成長速度を適切に選択することによ
り、窒化ガリウム系半導体層をＣ軸方向に安定的に成長
させることができる。得られる半導体層の欠陥密度も比
較的小さくすることができる。
（主面が（１１−２０）面）を用意する。基板表面を洗
浄した後、酸素中または水素中にて、たとえば１２００
℃、６０分の条件でアニールを行う。このアニールを行
った上で半導体層の成長速度を適切に選択することによ
り、窒化ガリウム系半導体層をＣ軸方向に安定的に成長
させることができる。得られる半導体層の欠陥密度も比
較的小さくすることができる。
【００３８】窒化ガリウム系半導体層の成長は例えばＭ
ＯＶＰＥ法により以下のようにして行う。まず、４００
〜６５０℃程度の低温でＡｌＮまたはＧａＮからなるバ
ッファ層１２を形成する。昇温後、ＦＥＴを構成する窒
化ガリウム系半導体材料からなるエピタキシャル層１３
を堆積する。
ＯＶＰＥ法により以下のようにして行う。まず、４００
〜６５０℃程度の低温でＡｌＮまたはＧａＮからなるバ
ッファ層１２を形成する。昇温後、ＦＥＴを構成する窒
化ガリウム系半導体材料からなるエピタキシャル層１３
を堆積する。
【００３９】次いで、レジストをマスクとしてＮイオン
を注入し、ｎ層を分離する。注入条件は、たとえば100K
eV、１０14cm-2とする。
を注入し、ｎ層を分離する。注入条件は、たとえば100K
eV、１０14cm-2とする。
【００４０】次にリフトオフ法を用いてＴｉおよびＡｌ
を積層した後、アニールを行い、ソース電極１５、ドレ
イン電極１７およびパッド電極（不図示）を形成する。
ＴｉおよびＡｌの膜厚は、たとえば、20nm、200nmとす
る。アニールは、たとえば６５０℃で３０秒窒素雰囲気
中で行う。
を積層した後、アニールを行い、ソース電極１５、ドレ
イン電極１７およびパッド電極（不図示）を形成する。
ＴｉおよびＡｌの膜厚は、たとえば、20nm、200nmとす
る。アニールは、たとえば６５０℃で３０秒窒素雰囲気
中で行う。
【００４１】次にリフトオフ法を用いてＮｉおよびＡｕ
を積層し、ゲート電極１６を形成する。ＴｉおよびＡｌ
の膜厚は、たとえば、20nm、200nmとする。
を積層し、ゲート電極１６を形成する。ＴｉおよびＡｌ
の膜厚は、たとえば、20nm、200nmとする。
【００４２】つづいて、保護膜となる酸化膜またはＳｉ
Ｎ膜を堆積し、コンタクトをとるためのスルーホールを
形成し、さらに金メッキ工程で配線部分を形成する。そ
の後、素子の形成されたウェーハを研磨等により厚みを
１０〜５０μｍにし、さらにダイシングしてチップに分
離する。ダイシングは、（０００１）面および（１−１
００）面を利用することが好ましい。これらの面に沿っ
てスクライブし、ダイシングを行うことにより、比較的
容易にダイシングを行うことができる。以上のようにし
て、図１に示す構造のＦＥＴが得られる。
Ｎ膜を堆積し、コンタクトをとるためのスルーホールを
形成し、さらに金メッキ工程で配線部分を形成する。そ
の後、素子の形成されたウェーハを研磨等により厚みを
１０〜５０μｍにし、さらにダイシングしてチップに分
離する。ダイシングは、（０００１）面および（１−１
００）面を利用することが好ましい。これらの面に沿っ
てスクライブし、ダイシングを行うことにより、比較的
容易にダイシングを行うことができる。以上のようにし
て、図１に示す構造のＦＥＴが得られる。
【００４３】高周波用のFEＴでは高周波特性を高めるた
めに信号出力電極であるドレイン電極の寄生容量を低く
することが重要である。そこで、本実施形態では、ＦＥ
Ｔの平面方向の配置を所定の条件を満たすようにしてい
る。
めに信号出力電極であるドレイン電極の寄生容量を低く
することが重要である。そこで、本実施形態では、ＦＥ
Ｔの平面方向の配置を所定の条件を満たすようにしてい
る。
【００４４】本実施形態に係るFEＴの動作時の電界の様
子を図１（ｂ）に示す。図１（ｂ）中、ソースからゲー
トへ向かう電気力線１８はゲート−ソース間の寄生容量
Cgsに対応し、ドレインからゲートへ向かう電気力線１
９はゲート−ドレイン間の寄生容量Cgdに対応する。ま
た、ソースからドレインへ向かう電気力線２０はドレイ
ン−ソース間の寄生容量Cdsに対応する。
子を図１（ｂ）に示す。図１（ｂ）中、ソースからゲー
トへ向かう電気力線１８はゲート−ソース間の寄生容量
Cgsに対応し、ドレインからゲートへ向かう電気力線１
９はゲート−ドレイン間の寄生容量Cgdに対応する。ま
た、ソースからドレインへ向かう電気力線２０はドレイ
ン−ソース間の寄生容量Cdsに対応する。
【００４５】ここで、ＦＥＴの遮断周波数をｆTは、ド
レイン電極由来の寄生容量であるCgsおよびCgdに依存
し、相互コンダクタンスをＧmとすると近似的に次式が
成り立つ。 ｆT＝Ｇm／２π（Cgd＋Cds） ここで、Cgdはエピタキシャル層１３の比誘電率に依存
し、サファイア基板１１の比誘電率の影響は少ない。一
方、Cdsについては、対応する電気力線２０がサファイ
ア基板１１を通っており、サファイア基板１１の比誘電
率に依存する値となる。
レイン電極由来の寄生容量であるCgsおよびCgdに依存
し、相互コンダクタンスをＧmとすると近似的に次式が
成り立つ。 ｆT＝Ｇm／２π（Cgd＋Cds） ここで、Cgdはエピタキシャル層１３の比誘電率に依存
し、サファイア基板１１の比誘電率の影響は少ない。一
方、Cdsについては、対応する電気力線２０がサファイ
ア基板１１を通っており、サファイア基板１１の比誘電
率に依存する値となる。
【００４６】以上のことを考慮し、本発明者らは、ゲー
ト長１μｍ、ソース・ドレイン間３μｍ、GaN膜厚0.5μ
ｍのFEＴに対し、その下の基板を比誘電率を9.3と11.5
としてデバイスシミュレーションを行った。その結果、
Vdd=10Vの飽和領域で、基板比誘電率9.3のモデルでは遮
断周波数が24.5GHzとなった。一方、基板比誘電率11.5
のモデルでは遮断周波数が23.3GHzとなり、これらのモ
デルの間で約５％の差が生じることが明らかになった。
すなわち、Ａ面サファイア上ではＦＥＴの置く向きによ
り動作速度が５％変わることになる。ゲート電極、ソー
ス・ドレイン電極をサファイアＣ軸と平行に延在するよ
うに配置すれば、この向きと垂直にした場合と比較して
ＦＥＴの動作が５％程度速くなる。
ト長１μｍ、ソース・ドレイン間３μｍ、GaN膜厚0.5μ
ｍのFEＴに対し、その下の基板を比誘電率を9.3と11.5
としてデバイスシミュレーションを行った。その結果、
Vdd=10Vの飽和領域で、基板比誘電率9.3のモデルでは遮
断周波数が24.5GHzとなった。一方、基板比誘電率11.5
のモデルでは遮断周波数が23.3GHzとなり、これらのモ
デルの間で約５％の差が生じることが明らかになった。
すなわち、Ａ面サファイア上ではＦＥＴの置く向きによ
り動作速度が５％変わることになる。ゲート電極、ソー
ス・ドレイン電極をサファイアＣ軸と平行に延在するよ
うに配置すれば、この向きと垂直にした場合と比較して
ＦＥＴの動作が５％程度速くなる。
【００４７】次にＦＥＴの配置と性能の関係について検
討した結果を示す。図２（ｂ）のように、ＦＥＴのゲー
ト電極およびソース・ドレイン電極の延在する方向と、
サファイア基板Ｃ軸とのなす角（ずれ角）をαとする
と、αと速度低下量（α＝０のときと比較した速度低下
量）との関係は下記表のようになる。
討した結果を示す。図２（ｂ）のように、ＦＥＴのゲー
ト電極およびソース・ドレイン電極の延在する方向と、
サファイア基板Ｃ軸とのなす角（ずれ角）をαとする
と、αと速度低下量（α＝０のときと比較した速度低下
量）との関係は下記表のようになる。
【００４８】
【表１】
【００４９】実用上、速度低下量として０．３％以下、
すなわち、最高速度となる向きの配置に対して９９．７
％以上の動作速度が得られることが望まれることから、
ずれ角αは２０゜以下とすることが好ましい。
すなわち、最高速度となる向きの配置に対して９９．７
％以上の動作速度が得られることが望まれることから、
ずれ角αは２０゜以下とすることが好ましい。
【００５０】また、サファイアＡ面を用いた場合、素子
形成面に誘電率の異方性が生じるため、ペアトランジス
タにおける信号伝搬特性の特性差が発生し、作動増幅器
などにおける歪みをもたらす要因となる。この歪み量は
ｓｉｎαの２乗の値に比例し、以下の表のような関係と
なる。
形成面に誘電率の異方性が生じるため、ペアトランジス
タにおける信号伝搬特性の特性差が発生し、作動増幅器
などにおける歪みをもたらす要因となる。この歪み量は
ｓｉｎαの２乗の値に比例し、以下の表のような関係と
なる。
【００５１】
【表２】
【００５２】実用上、歪み量は３％以下、より好ましく
は１％以下とすることが望まれることから、歪み量低減
の観点からは、ずれ角αを１０゜以下とするのが好まし
く、６゜以下とするのがより好ましい。
は１％以下とすることが望まれることから、歪み量低減
の観点からは、ずれ角αを１０゜以下とするのが好まし
く、６゜以下とするのがより好ましい。
【００５３】以上のことから、本実施形態では、ＦＥＴ
の平面方向の配置を図２（ｂ）のようにし、ゲート電極
およびソース・ドレイン電極の延在する方向と、サファ
イアＣ軸の方向のなす角αを６°以内としている。ドレ
イン電流はサファイアＣ軸に対して略垂直の方向とな
る。このようにすることによって、高速動作性に優れる
ＦＥＴが得られる。
の平面方向の配置を図２（ｂ）のようにし、ゲート電極
およびソース・ドレイン電極の延在する方向と、サファ
イアＣ軸の方向のなす角αを６°以内としている。ドレ
イン電流はサファイアＣ軸に対して略垂直の方向とな
る。このようにすることによって、高速動作性に優れる
ＦＥＴが得られる。
【００５４】また、本実施形態に係るＦＥＴと、パッド
電極および基板との関係は、図３のようになっている。
ここで、各パラメータの値は以下のようになっている。 Ｓpad／Ｓgate：１００ εsub：９．４ εepi：約９．０ ｔsub：１０〜１００μｍ ｔact：０．０２〜０．０５μｍ 前記したように、パッド電極による寄生容量の問題が顕
在化する基板厚みは、下記式（１）により与えられる。
電極および基板との関係は、図３のようになっている。
ここで、各パラメータの値は以下のようになっている。 Ｓpad／Ｓgate：１００ εsub：９．４ εepi：約９．０ ｔsub：１０〜１００μｍ ｔact：０．０２〜０．０５μｍ 前記したように、パッド電極による寄生容量の問題が顕
在化する基板厚みは、下記式（１）により与えられる。
【００５５】
【数５】
【００５６】上記パラメータの範囲を考慮すると、本実
施形態の例においては、 ｔsub≦５２（μｍ） の領域で、パッド電極寄生容量の問題が顕在化すること
となる。
施形態の例においては、 ｔsub≦５２（μｍ） の領域で、パッド電極寄生容量の問題が顕在化すること
となる。
【００５７】本実施形態では、放熱特性の改善および基
板厚み方向の寄生容量の低減の観点から、基板厚みを１
０〜５０μｍとしている。従来のようにサファイアＣ面
に素子を形成した場合は、この基板厚みではパッド電極
寄生容量が問題になるところ、本実施形態ではサファイ
アＡ面を素子形成面として利用しているため、かかる問
題が解決される。
板厚み方向の寄生容量の低減の観点から、基板厚みを１
０〜５０μｍとしている。従来のようにサファイアＣ面
に素子を形成した場合は、この基板厚みではパッド電極
寄生容量が問題になるところ、本実施形態ではサファイ
アＡ面を素子形成面として利用しているため、かかる問
題が解決される。
【００５８】
【実施例】実施例１ 本実施例に係るAlGaN/GaNヘテロ接合FEＴの構造を図１
に示す。このＦＥＴは、直径８インチのＡ面サファイア
基板（主面が（１１−２０）面）上に窒化ガリウム半導
体層を堆積し、電極等を形成した後、厚み３０μｍとな
るまで研磨し、チップに分離することによって作製し
た。
に示す。このＦＥＴは、直径８インチのＡ面サファイア
基板（主面が（１１−２０）面）上に窒化ガリウム半導
体層を堆積し、電極等を形成した後、厚み３０μｍとな
るまで研磨し、チップに分離することによって作製し
た。
【００５９】作製手順は、実施形態で説明した手順と同
様である。基板表面洗浄後のアニールは、酸素中で１２
００℃にて行った。成膜温度は、低温バッファ層は約６
５０℃、その他の層は、約１０５０℃とした。エピタキ
シャル層１２は、以下の層がこの順で積層した構成とし
た。 AlNバッファ層（膜厚１００ｎｍ） GaN層（膜厚０．５μｍ） ノンドープAl0.2Ga0.8N（膜厚５ｎｍ） シリコン４×１０18ｃｍ-3ドープAl0.2Ga0.8N（膜厚1５
ｎｍ） ノンドープAl0.2Ga0.8N（膜厚５ｎｍ） また、ダイシングは、（０００１）面および（１−１０
０）面を利用して行った。
様である。基板表面洗浄後のアニールは、酸素中で１２
００℃にて行った。成膜温度は、低温バッファ層は約６
５０℃、その他の層は、約１０５０℃とした。エピタキ
シャル層１２は、以下の層がこの順で積層した構成とし
た。 AlNバッファ層（膜厚１００ｎｍ） GaN層（膜厚０．５μｍ） ノンドープAl0.2Ga0.8N（膜厚５ｎｍ） シリコン４×１０18ｃｍ-3ドープAl0.2Ga0.8N（膜厚1５
ｎｍ） ノンドープAl0.2Ga0.8N（膜厚５ｎｍ） また、ダイシングは、（０００１）面および（１−１０
０）面を利用して行った。
【００６０】本実施例では、ＦＥＴの平面方向の配置は
図２（ａ）のようにし、ゲート電極およびソース・ドレ
イン電極の延在する方向を、サファイアＣ軸と略平行と
した。ドレイン電流はサファイアＣ軸に対して略垂直の
方向となる。ウエハ内のＣ軸の向きはＸ線解析などであ
らかじめ測定できるので、その方向に切り欠き等の印を
付けておくことで容易に確認できる。またマスク設計に
おいてはFEＴ間をつなぐ配線をＦＥＴの向きと平行か垂
直にすれば、四角形のチップの面積を有効に使うことが
出来る。また、配線にはコプレーナ線路を使うことがあ
るが、この場合は誘電率の違いを考慮して線間の間隔を
変えてインピーダンスを合わせることが好ましい。
図２（ａ）のようにし、ゲート電極およびソース・ドレ
イン電極の延在する方向を、サファイアＣ軸と略平行と
した。ドレイン電流はサファイアＣ軸に対して略垂直の
方向となる。ウエハ内のＣ軸の向きはＸ線解析などであ
らかじめ測定できるので、その方向に切り欠き等の印を
付けておくことで容易に確認できる。またマスク設計に
おいてはFEＴ間をつなぐ配線をＦＥＴの向きと平行か垂
直にすれば、四角形のチップの面積を有効に使うことが
出来る。また、配線にはコプレーナ線路を使うことがあ
るが、この場合は誘電率の違いを考慮して線間の間隔を
変えてインピーダンスを合わせることが好ましい。
【００６１】また本実施例に係るＦＥＴにおいては、前
記した各パラメータの値は以下のようになっている。 Ｓpad／Ｓgate：１００ εsub：９．４ εepi：約９．０ ｔsub：３０μｍ ｔact：０．０５μｍ 上記パラメータを前述した式（１）に代入することによ
り、パッド電極による寄生容量の問題が顕在化する基板
厚み範囲は、 ｔsub≦５２（μｍ） と求まる。本実施例では、放熱特性の改善および基板厚
み方向の寄生容量の低減の観点から、基板厚みを３０μ
ｍとしている。従来のようにサファイアＣ面に素子を形
成した場合は、この基板厚みではパッド電極寄生容量が
問題になるところ、本実施例ではサファイアＡ面を素子
形成面として利用しているため、かかる問題が解決され
る。
記した各パラメータの値は以下のようになっている。 Ｓpad／Ｓgate：１００ εsub：９．４ εepi：約９．０ ｔsub：３０μｍ ｔact：０．０５μｍ 上記パラメータを前述した式（１）に代入することによ
り、パッド電極による寄生容量の問題が顕在化する基板
厚み範囲は、 ｔsub≦５２（μｍ） と求まる。本実施例では、放熱特性の改善および基板厚
み方向の寄生容量の低減の観点から、基板厚みを３０μ
ｍとしている。従来のようにサファイアＣ面に素子を形
成した場合は、この基板厚みではパッド電極寄生容量が
問題になるところ、本実施例ではサファイアＡ面を素子
形成面として利用しているため、かかる問題が解決され
る。
【００６２】本実施例で得られたＦＥＴは、生産性、放
熱特性、高速動作性に優れるものであった。
熱特性、高速動作性に優れるものであった。
【００６３】参考例１ 図８に示すように、サファイア基板８０上にＧａＮ系半
導体層８１を形成し、その上にソース電極８２、ゲート
電極８３、ドレイン電極８４を形成したＨＥＭＴを解析
対象として、熱抵抗および表面平均温度の基板厚み依存
性をシミュレーションした。計算結果を図７に示す。熱
抵抗および表面平均温度は、いずれも基板が薄くなるに
つれて減少し、特に厚み５０μｍ以下の領域で顕著に減
少していることがわかる。この結果から、サファイア基
板の厚みを５０μｍ以下とすることにより顕著な放熱効
果が得られることが明らかになった。
導体層８１を形成し、その上にソース電極８２、ゲート
電極８３、ドレイン電極８４を形成したＨＥＭＴを解析
対象として、熱抵抗および表面平均温度の基板厚み依存
性をシミュレーションした。計算結果を図７に示す。熱
抵抗および表面平均温度は、いずれも基板が薄くなるに
つれて減少し、特に厚み５０μｍ以下の領域で顕著に減
少していることがわかる。この結果から、サファイア基
板の厚みを５０μｍ以下とすることにより顕著な放熱効
果が得られることが明らかになった。
【００６４】参考例２ Ａ面を主面とする厚み３００μｍのサファイア基板と、
Ｃ面を主面とする厚み３００μｍのサファイア基板とを
用意し、これらを研削し、外観観察を行った。Ｃ面を主
面とするサファイア基板では厚みが７０μｍ程度になっ
た時点でクラックが発生した。一方、Ａ面を主面とする
サファイア基板では、基板厚みが３０μｍとなった時点
でもクラックの発生はなく、外観の異常は認められなか
った。
Ｃ面を主面とする厚み３００μｍのサファイア基板とを
用意し、これらを研削し、外観観察を行った。Ｃ面を主
面とするサファイア基板では厚みが７０μｍ程度になっ
た時点でクラックが発生した。一方、Ａ面を主面とする
サファイア基板では、基板厚みが３０μｍとなった時点
でもクラックの発生はなく、外観の異常は認められなか
った。
【００６５】
【発明の効果】以上説明したように本発明によれば、単
結晶サファイア基板のＡ面上にIII族窒化物半導体層を
形成し、ＦＥＴを構成している。このため、良好な生産
性が得られる上、放熱特性を向上させることができる。
また、ＦＥＴの平面方向の配置について、所定条件を満
たすようにしているため、優れた高速動作性が実現され
る。
結晶サファイア基板のＡ面上にIII族窒化物半導体層を
形成し、ＦＥＴを構成している。このため、良好な生産
性が得られる上、放熱特性を向上させることができる。
また、ＦＥＴの平面方向の配置について、所定条件を満
たすようにしているため、優れた高速動作性が実現され
る。
【図１】本発明に係る半導体装置の断面図である。
【図２】本発明に係る半導体装置の平面図である。
【図３】本発明に係る半導体装置の作用を説明するため
の図である。
の図である。
【図４】単結晶サファイアの面方位を説明する図であ
る。
る。
【図５】従来技術に係る半導体装置の断面図である。
【図６】従来技術に係る半導体装置の断面図である。
【図７】熱抵抗および表面平均温度の基板厚み依存性の
シミュレーション結果である。
シミュレーション結果である。
【図８】図７のシミュレーションに用いた解析対象を説
明するための図である。
明するための図である。
１ 接地導体 ２ サファイア基板 ３ エピタキシャル成長層 ４ ゲート電極 ５ パッド電極 １１ サファイア基板 １２ バッファ層 １３ エピタキシャル成長層 １５ ソース電極 １６ ゲート電極 １７ ドレイン電極 １８ 電気力線 １９ 電気力線 ２０ 電気力線 ５１ Ｃ面サファイア基板 ５２ ＧａＮバッファ層 ５３ ｎ型ＧａＮチャネル層 ５４ ソース電極 ５５ ゲート電極 ５６ ドレイン電極 ６１ Ｃ面サファイア基板 ６２ ＧａＮバッファ層 ６３ アンドープＧａＮチャネル層 ６４ ｎ−ＡｌＧａＮ電子供給層 ６５ ソース電極 ６６ ゲート電極 ６７ ドレイン電極 ８０ サファイア基板 ８１ ＧａＮ系半導体層 ８２ ソース電極 ８３ ゲート電極 ８４ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠原 健資 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 中山 達峰 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 宮本 広信 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 高橋 裕之 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 安藤 裕二 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 松永 高治 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 葛原 正明 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F045 AB09 AB14 AD10 AD14 AF09 AF13 BB16 CA06 CA07 DA53 5F102 FA00 FA04 GB01 GC01 GD01 GJ10 GK04 GL04 GM04 GQ01 GR01 GV03 GV08 HC01 HC19 HC21
Claims (3)
- 【請求項１】 単結晶サファイア基板上に形成されたII
I族窒化物半導体層と、前記III族窒化物半導体層の表面
に離間して形成されたソース電極およびドレイン電極
と、前記ソース電極と前記ドレイン電極との間に形成さ
れたゲート電極と、を有する半導体装置であって、前記
III族窒化物半導体層は、前記単結晶サファイア基板の
Ａ面上に形成され、ソース電極、ドレイン電極およびゲ
ート電極は、前記単結晶サファイア基板のＣ軸となす角
が２０度以内の方向に延在して形成されたことを特徴と
する半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記前記III族窒化物半導体層は、動作層およびこの上
に形成された電子供給層を含み、これらの層の界面に２
次元電子ガスが形成されることを特徴とする半導体装
置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、前記サファイア基板の厚みが１００μｍ以下で
あることを特徴とする半導体装置。
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