JP2002270620A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2002270620A JP2002270620A JP2001067570A JP2001067570A JP2002270620A JP 2002270620 A JP2002270620 A JP 2002270620A JP 2001067570 A JP2001067570 A JP 2001067570A JP 2001067570 A JP2001067570 A JP 2001067570A JP 2002270620 A JP2002270620 A JP 2002270620A
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Abstract
(57)【要約】
【課題】 本発明は、デバイスに対する積層欠陥の影響
を回避した炭化珪素（ＳｉＣ）電界効果トランジスタを
提供することを目的とする。 【解決手段】 ＳｉＣ単結晶基板上に形成してなるトラ
ンジスタであって、該トランジスタのゲート電極を前記
基板内に存在する積層欠陥の方向に対して、時計周りあ
るいは反時計周りに４５°以上１３５°以下の方向に配
置してなることを特徴とする電界効果トランジスタ。
を回避した炭化珪素（ＳｉＣ）電界効果トランジスタを
提供することを目的とする。 【解決手段】 ＳｉＣ単結晶基板上に形成してなるトラ
ンジスタであって、該トランジスタのゲート電極を前記
基板内に存在する積層欠陥の方向に対して、時計周りあ
るいは反時計周りに４５°以上１３５°以下の方向に配
置してなることを特徴とする電界効果トランジスタ。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素（Ｓｉ
Ｃ）単結晶基板にエピタキシャル成長あるいはイオン注
入によって形成された導電層上に作成される電界効果ト
ランジスタに関するものである。
Ｃ）単結晶基板にエピタキシャル成長あるいはイオン注
入によって形成された導電層上に作成される電界効果ト
ランジスタに関するものである。
【０００２】
【従来の技術】炭化珪素（ＳｉＣ）は、耐熱性及び機械
的強度に優れ、物理的、化学的に安定なことから、耐環
境性半導体材料として注目されている。また、近年、高
周波高耐圧電子デバイス等の基板ウェハとしてＳｉＣ単
結晶ウェハの需要が高まっている。
的強度に優れ、物理的、化学的に安定なことから、耐環
境性半導体材料として注目されている。また、近年、高
周波高耐圧電子デバイス等の基板ウェハとしてＳｉＣ単
結晶ウェハの需要が高まっている。
【０００３】ＳｉＣ単結晶ウェハを用いて、電力デバイ
ス、高周波デバイスなどを作製する場合には、通常ウェ
ハ上に熱ＣＶＤ法（熱化学蒸着法）と呼ばれる方法を用
いて、ＳｉＣ薄膜をエピタキシャル成長させたり、イオ
ン注入法により直接ドーパントを打ち込んだりするのが
一般的である。
ス、高周波デバイスなどを作製する場合には、通常ウェ
ハ上に熱ＣＶＤ法（熱化学蒸着法）と呼ばれる方法を用
いて、ＳｉＣ薄膜をエピタキシャル成長させたり、イオ
ン注入法により直接ドーパントを打ち込んだりするのが
一般的である。
【０００４】この際、ＳｉＣウェハの面方位としては、
通常（０００１）面あるいは（０００−１）面が用いら
れるが、これらの面にはマイクロパイプと呼ばれる貫通
転位が５０〜１００個／ｃｍ2程度存在し、イオン注入
法においてはもとより、エピタキシャル成長において
も、マイクロパイプはそのまま引き継がれる。
通常（０００１）面あるいは（０００−１）面が用いら
れるが、これらの面にはマイクロパイプと呼ばれる貫通
転位が５０〜１００個／ｃｍ2程度存在し、イオン注入
法においてはもとより、エピタキシャル成長において
も、マイクロパイプはそのまま引き継がれる。
【０００５】マイクロパイプの上に作成されたデバイス
は、特性が劣化することが知られており（例えば、Ｔ．
Ｋｉｍｏｔｏ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎ
ｓ．Ｅｌｅｃｔｒｏｎ． Ｄｅｖｉｃｅｓ ４６（３）
ｐｐ．４７１−４７７，１９９９）、マイクロパイプ
の低減が急務となっている。
は、特性が劣化することが知られており（例えば、Ｔ．
Ｋｉｍｏｔｏ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎ
ｓ．Ｅｌｅｃｔｒｏｎ． Ｄｅｖｉｃｅｓ ４６（３）
ｐｐ．４７１−４７７，１９９９）、マイクロパイプ
の低減が急務となっている。
【０００６】一方、Ｔａｋａｈａｓｈｉらは、＜１−１
００＞方向あるいは＜１１−２０＞方向に成長したＳｉ
Ｃ単結晶にはマイクロパイプが存在しないことを示して
おり（Ｊ． Ｔａｋａｈａｓｈｉ ｅｔ ａｌ．，
Ｊ． Ｃｒｙｓｔ． Ｇｒｏｗｔｈ １３５， １９９
４）、さらに、Ｙａｎｏらは、（１１−２０）面を持つ
ウェハに成長したエピタキシャル薄膜を用いて、ＭＯＳ
デバイスを試作し、４Ｈ−ＳｉＣの場合、従来の（００
０１）面を用いた場合に比べ、電子移動度が約２０倍に
なることを示す（Ｈ． Ｙａｎｏ ｅｔ． ａｌ， Ｍ
ａｔｅｒ． Ｓｃｉ． Ｆｏｒｕｍ ３３８−３４２，
２０００）など、（１１−２０）面を持つウェハ上に
成長したエピタキシャル薄膜に対する注目が高まってい
る。
００＞方向あるいは＜１１−２０＞方向に成長したＳｉ
Ｃ単結晶にはマイクロパイプが存在しないことを示して
おり（Ｊ． Ｔａｋａｈａｓｈｉ ｅｔ ａｌ．，
Ｊ． Ｃｒｙｓｔ． Ｇｒｏｗｔｈ １３５， １９９
４）、さらに、Ｙａｎｏらは、（１１−２０）面を持つ
ウェハに成長したエピタキシャル薄膜を用いて、ＭＯＳ
デバイスを試作し、４Ｈ−ＳｉＣの場合、従来の（００
０１）面を用いた場合に比べ、電子移動度が約２０倍に
なることを示す（Ｈ． Ｙａｎｏ ｅｔ． ａｌ， Ｍ
ａｔｅｒ． Ｓｃｉ． Ｆｏｒｕｍ ３３８−３４２，
２０００）など、（１１−２０）面を持つウェハ上に
成長したエピタキシャル薄膜に対する注目が高まってい
る。
【０００７】しかしながら、６Ｈ−ＳｉＣの場合、＜１
−１００＞方向に成長したＳｉＣ結晶の（１−１００）
面においては（０００−１）面の約１０００倍、＜１１
−２０＞方向に成長したＳｉＣ結晶の（１１−２０）面
においても約１００倍の積層欠陥と呼ばれる欠陥が存在
し、４Ｈ−ＳｉＣにおいても、６Ｈの場合の１／１０程
度にはなるが、同様に積層欠陥が存在する。このような
ウェハ上にエピタキシャル成長を行っても、積層欠陥は
引き継がれると考えられ、これらの面上に形成されたデ
バイスに悪影響を及ぼすことが懸念されている。
−１００＞方向に成長したＳｉＣ結晶の（１−１００）
面においては（０００−１）面の約１０００倍、＜１１
−２０＞方向に成長したＳｉＣ結晶の（１１−２０）面
においても約１００倍の積層欠陥と呼ばれる欠陥が存在
し、４Ｈ−ＳｉＣにおいても、６Ｈの場合の１／１０程
度にはなるが、同様に積層欠陥が存在する。このような
ウェハ上にエピタキシャル成長を行っても、積層欠陥は
引き継がれると考えられ、これらの面上に形成されたデ
バイスに悪影響を及ぼすことが懸念されている。
【０００８】上述のＹａｎｏらの結果は、ｃ軸方向に成
長したＳｉＣ単結晶をｃ軸と平行、いわゆる縦切りして
得た（１１−２０）面のウェハを用いた結果であり、こ
の場合は、ウェハ内に積層欠陥がほとんど存在しないた
め、その影響を考慮する必要がない。しかし、縦切りに
よって大口径の（１−１００）面あるいは（１１−２
０）面をもつウェハを得るためには、その口径と同じ長
さ以上にｃ軸方向へＳｉＣを成長させ、かつ太くする必
要があり、技術的に困難である。
長したＳｉＣ単結晶をｃ軸と平行、いわゆる縦切りして
得た（１１−２０）面のウェハを用いた結果であり、こ
の場合は、ウェハ内に積層欠陥がほとんど存在しないた
め、その影響を考慮する必要がない。しかし、縦切りに
よって大口径の（１−１００）面あるいは（１１−２
０）面をもつウェハを得るためには、その口径と同じ長
さ以上にｃ軸方向へＳｉＣを成長させ、かつ太くする必
要があり、技術的に困難である。
【０００９】そこで、（１−１００）面あるいは（１１
−２０）面が出ているウェハを種結晶として、＜１−１
００＞方向あるいは＜１１−２０＞方向へ口径拡大成長
をして、単結晶を育成し、これからウェハを作成するこ
とが現実的であるが、この場合には、上述したように積
層欠陥の問題が不可避である。
−２０）面が出ているウェハを種結晶として、＜１−１
００＞方向あるいは＜１１−２０＞方向へ口径拡大成長
をして、単結晶を育成し、これからウェハを作成するこ
とが現実的であるが、この場合には、上述したように積
層欠陥の問題が不可避である。
【００１０】したがって、＜１−１００＞方向あるいは
＜１１−２０＞方向に成長したＳｉＣウェハの（１−１
００）面あるいは（１１−２０）面、さらには、それら
の面にエピタキシャル成長を行った面では、マイクロパ
イプが存在せず、ＭＯＳの電子移動度も向上し、歩留り
と素子特性の両方を改善する有効な方法であるが、デバ
イスに対する積層欠陥の影響を回避できるか、と言う新
たな問題が発生した。
＜１１−２０＞方向に成長したＳｉＣウェハの（１−１
００）面あるいは（１１−２０）面、さらには、それら
の面にエピタキシャル成長を行った面では、マイクロパ
イプが存在せず、ＭＯＳの電子移動度も向上し、歩留り
と素子特性の両方を改善する有効な方法であるが、デバ
イスに対する積層欠陥の影響を回避できるか、と言う新
たな問題が発生した。
【００１１】
【発明が解決しようとする課題】本発明は、上記問題点
であるデバイスに対する積層欠陥の影響を回避したＳｉ
Ｃ電界効果トランジスタを提供することを目的とする。
であるデバイスに対する積層欠陥の影響を回避したＳｉ
Ｃ電界効果トランジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、＜１−１００
＞方向あるいは＜１１−２０＞方向に成長したＳｉＣ結
晶の（１−１００）面あるいは（１１−２０）面、さら
にはそれらの面にエピタキシャル成長を行った面上にデ
バイスを形成する際に、デバイス内で電流の流す方向を
限定することにより、上記課題を解決できることを見い
出し、完成したものである。
＞方向あるいは＜１１−２０＞方向に成長したＳｉＣ結
晶の（１−１００）面あるいは（１１−２０）面、さら
にはそれらの面にエピタキシャル成長を行った面上にデ
バイスを形成する際に、デバイス内で電流の流す方向を
限定することにより、上記課題を解決できることを見い
出し、完成したものである。
【００１３】即ち、本発明は、（１） 炭化珪素単結晶
基板上に形成してなるトランジスタで、該トランジスタ
のゲート電極を前記基板内に存在する積層欠陥の方向に
対して、時計周りあるいは反時計周りに４５°以上１３
５°以下の方向に配置してなることを特徴とする電界効
果トランジスタ、（２） 前記炭化珪素単結晶の面方位
が（１１−２０）面である（１）記載の電界効果トラン
ジスタ、（３） 前記炭化珪素単結晶の面方位が（１−
１００）面である（１）記載の電界効果トランジスタ、
である。
基板上に形成してなるトランジスタで、該トランジスタ
のゲート電極を前記基板内に存在する積層欠陥の方向に
対して、時計周りあるいは反時計周りに４５°以上１３
５°以下の方向に配置してなることを特徴とする電界効
果トランジスタ、（２） 前記炭化珪素単結晶の面方位
が（１１−２０）面である（１）記載の電界効果トラン
ジスタ、（３） 前記炭化珪素単結晶の面方位が（１−
１００）面である（１）記載の電界効果トランジスタ、
である。
【００１４】
【発明の実施の形態】まず、デバイス動作に及ぼす積層
欠陥の影響について述べる。
欠陥の影響について述べる。
【００１５】ＳｉＣウェハ内に存在する積層欠陥は、線
状のトラップになると考えられ、ここに電子がトラップ
されると、周囲に空乏層が形成されてポテンシャルが高
くなり、電子の流れすなわち電流に対する障壁になると
考えられている。
状のトラップになると考えられ、ここに電子がトラップ
されると、周囲に空乏層が形成されてポテンシャルが高
くなり、電子の流れすなわち電流に対する障壁になると
考えられている。
【００１６】このようなトラップが存在する基板にデバ
イスを作成した場合、積層欠陥を横切る方向への電流
は、このポテンシャルの影響で流れにくくなり、デバイ
ス動作に必要な設定値よりも小さい電流しか得られず、
デバイスとして十分な動作をしなくなることが予想され
る。そこで、本発明においては、電流が積層欠陥を横切
る頻度を減らせば、積層欠陥の影響を回避できると判断
した。
イスを作成した場合、積層欠陥を横切る方向への電流
は、このポテンシャルの影響で流れにくくなり、デバイ
ス動作に必要な設定値よりも小さい電流しか得られず、
デバイスとして十分な動作をしなくなることが予想され
る。そこで、本発明においては、電流が積層欠陥を横切
る頻度を減らせば、積層欠陥の影響を回避できると判断
した。
【００１７】電界効果トランジスタを考えた場合、ゲー
ト電極の方向が積層欠陥の方向と平行であると、ソース
−ドレイン間電流が積層欠陥を垂直に横切り、その影響
を最も受けやすくなるため、ゲート電極の方向が積層欠
陥の方向に対し、ある角度範囲になっていることが必要
である。
ト電極の方向が積層欠陥の方向と平行であると、ソース
−ドレイン間電流が積層欠陥を垂直に横切り、その影響
を最も受けやすくなるため、ゲート電極の方向が積層欠
陥の方向に対し、ある角度範囲になっていることが必要
である。
【００１８】ソース−ドレイン間を流れる電子が、複数
回この欠陥を横切ると、指数関数的にエネルギーを失
い、すなわち電流が急激に流れにくくなると考えられる
が、１回だけならばその影響は小さいとみなせる。
回この欠陥を横切ると、指数関数的にエネルギーを失
い、すなわち電流が急激に流れにくくなると考えられる
が、１回だけならばその影響は小さいとみなせる。
【００１９】測定より、積層欠陥密度は３〜４μｍ間隔
に１本程度存在することが確かめられており、通常のデ
バイス構造では、ソース−ドレイン間隔が５μｍ程度で
あるため、ソース−ドレイン間を流れる電子が１回だけ
積層欠陥を横切るためには、積層欠陥方向と電流方向の
角度をθとすると、θ＝ｓｉｎ-1（（３〜４）／５）、
すなわち約４５°よりも小さい角度になっていれば、積
層欠陥を横切る回数はおおよそ１以下となる。これは、
ゲート電極の方向を基準とし、その一方向から見れば積
層欠陥方向とのなす角度が４５°以上必要ということに
なり、それと反対方向からは１３５°以下となる。
に１本程度存在することが確かめられており、通常のデ
バイス構造では、ソース−ドレイン間隔が５μｍ程度で
あるため、ソース−ドレイン間を流れる電子が１回だけ
積層欠陥を横切るためには、積層欠陥方向と電流方向の
角度をθとすると、θ＝ｓｉｎ-1（（３〜４）／５）、
すなわち約４５°よりも小さい角度になっていれば、積
層欠陥を横切る回数はおおよそ１以下となる。これは、
ゲート電極の方向を基準とし、その一方向から見れば積
層欠陥方向とのなす角度が４５°以上必要ということに
なり、それと反対方向からは１３５°以下となる。
【００２０】また、最適値としては、電流が積層欠陥を
横切らない状態、すなわちゲート電極の方向と積層欠陥
方向が９０°である。具体的に本発明では、＜１−１０
０＞方向あるいは＜１１−２０＞方向に成長したＳｉＣ
結晶の（１−１００）面あるいは（１１−２０）面、さ
らにはそれらの面にエピタキシャル成長を行った面上
に、電界効果トランジスタを形成する際に、＜１−１０
０＞方向あるいは＜１１−２０＞方向から時計周りある
いは反時計周りに４５°以上１３５°以下の方向にゲー
ト電極を形成するものである。
横切らない状態、すなわちゲート電極の方向と積層欠陥
方向が９０°である。具体的に本発明では、＜１−１０
０＞方向あるいは＜１１−２０＞方向に成長したＳｉＣ
結晶の（１−１００）面あるいは（１１−２０）面、さ
らにはそれらの面にエピタキシャル成長を行った面上
に、電界効果トランジスタを形成する際に、＜１−１０
０＞方向あるいは＜１１−２０＞方向から時計周りある
いは反時計周りに４５°以上１３５°以下の方向にゲー
ト電極を形成するものである。
【００２１】これは、結晶を＜１−１００＞方向あるい
は＜１１−２０＞方向に成長した場合、ｃ軸方向に成長
した結晶の縦切りとは異なり、積層欠陥の発生が不可避
であり、＜１−１００＞方向に成長した（１−１００）
面では＜１１−２０＞方向に、＜１１−２０＞方向に成
長した（１１−２０）面では＜１−１００＞方向に、積
層欠陥が存在するためである。
は＜１１−２０＞方向に成長した場合、ｃ軸方向に成長
した結晶の縦切りとは異なり、積層欠陥の発生が不可避
であり、＜１−１００＞方向に成長した（１−１００）
面では＜１１−２０＞方向に、＜１１−２０＞方向に成
長した（１１−２０）面では＜１−１００＞方向に、積
層欠陥が存在するためである。
【００２２】実際に、上述の方向にゲート電極を形成し
たところ、通常試作されている（０００１）面上のデバ
イスと同等の特性が得られ、このことから、積層欠陥が
影響せず、良好なデバイス特性が得られていることが確
認できた。
たところ、通常試作されている（０００１）面上のデバ
イスと同等の特性が得られ、このことから、積層欠陥が
影響せず、良好なデバイス特性が得られていることが確
認できた。
【００２３】＜１−１００＞方向あるいは＜１１−２０
＞方向に成長した結晶の（１−１００）面あるいは（１
１−２０）面は、ｃ軸方向に成長した結晶の縦切りより
も大口径化が容易であり、したがって、ウェハのコスト
を下げることができ、その点でも本発明による意義は大
きい。
＞方向に成長した結晶の（１−１００）面あるいは（１
１−２０）面は、ｃ軸方向に成長した結晶の縦切りより
も大口径化が容易であり、したがって、ウェハのコスト
を下げることができ、その点でも本発明による意義は大
きい。
【００２４】
【実施例】（実施例）図１は、電界効果トランジスタを
形成するために、＜１１−２０＞方向に成長したＳｉＣ
単結晶ウェハの（１１−２０）面上に、エピタキシャル
成長を行った基板の断面図である。
形成するために、＜１１−２０＞方向に成長したＳｉＣ
単結晶ウェハの（１１−２０）面上に、エピタキシャル
成長を行った基板の断面図である。
【００２５】１がＳｉＣウェハ、２がエピタキシャル成
長したＳｉＣバッファ層で、基板の荒れ、ひずみ等の影
響を上方へ伝えないようにするものである。３がエピタ
キシャル成長したＳｉＣ活性層で、この例では、窒素が
ドーピングしてあり、電流が流れるようになっている。
長したＳｉＣバッファ層で、基板の荒れ、ひずみ等の影
響を上方へ伝えないようにするものである。３がエピタ
キシャル成長したＳｉＣ活性層で、この例では、窒素が
ドーピングしてあり、電流が流れるようになっている。
【００２６】このような基板を用いて、電界効果トラン
ジスタを形成する手順を、図２で説明する。
ジスタを形成する手順を、図２で説明する。
【００２７】まず、図２（ａ）に示すように、デバイス
を作成する領域をフォトレジスト４でカバーし、それ以
外の部分を反応性イオンエッチング等の方法でバッファ
層までエッチングする。
を作成する領域をフォトレジスト４でカバーし、それ以
外の部分を反応性イオンエッチング等の方法でバッファ
層までエッチングする。
【００２８】次に、図２（ｂ）に示すように、ソース電
極５、ドレイン電極６のためのパターンをフォトリソグ
ラフィー等の方法で形成し、金属蒸着、リフトオフ等の
方法で電極形成を行う。
極５、ドレイン電極６のためのパターンをフォトリソグ
ラフィー等の方法で形成し、金属蒸着、リフトオフ等の
方法で電極形成を行う。
【００２９】次に、図２（ｃ）に示すように、ゲート電
極７を図２（ｂ）と同様の方法で形成し、電界効果トラ
ンジスタが完成する。
極７を図２（ｂ）と同様の方法で形成し、電界効果トラ
ンジスタが完成する。
【００３０】この例においては、図２（ｃ）で、紙面と
垂直の方向がゲートの方向になるため、この方向が、＜
１−１００＞方向から時計周りあるいは反時計周りに４
５°以上１３５°以下になっていなければならない。こ
れは、あらかじめ積層欠陥の方向を確認しておき、図２
（ａ）の時点で、ゲートが入るべき方向が上述のように
なるように、パターンを形成すればよい。
垂直の方向がゲートの方向になるため、この方向が、＜
１−１００＞方向から時計周りあるいは反時計周りに４
５°以上１３５°以下になっていなければならない。こ
れは、あらかじめ積層欠陥の方向を確認しておき、図２
（ａ）の時点で、ゲートが入るべき方向が上述のように
なるように、パターンを形成すればよい。
【００３１】このようにして作成した電界効果トランジ
スタのドレイン電圧−ドレイン電流特性について、ゲー
ト電極方向が＜１−１００＞方向から９０°の場合の例
を、図３に示す。
スタのドレイン電圧−ドレイン電流特性について、ゲー
ト電極方向が＜１−１００＞方向から９０°の場合の例
を、図３に示す。
【００３２】通常の（０００１）面上に形成した電界効
果トランジスタと同様の特性を示しており、ピンチオフ
特性も良好で、積層欠陥による影響は現われていないこ
とが分かる。
果トランジスタと同様の特性を示しており、ピンチオフ
特性も良好で、積層欠陥による影響は現われていないこ
とが分かる。
【００３３】本実施例においては、＜１１−２０＞方向
に成長したＳｉＣ結晶の（１１−２０）面について述べ
たものであるが、＜１−１００＞方向に成長したＳｉＣ
結晶の（１−１００）面についても同様である。
に成長したＳｉＣ結晶の（１１−２０）面について述べ
たものであるが、＜１−１００＞方向に成長したＳｉＣ
結晶の（１−１００）面についても同様である。
【００３４】（比較例）比較例として、電流の流す方向
を考慮していない場合、例えば、実施例と同じエピタキ
シャル基板を用い、ゲートの方向が＜１−１００＞方向
の場合の電界効果トランジスタのドレイン電圧−ドレイ
ン電流特性を、図４に示す。
を考慮していない場合、例えば、実施例と同じエピタキ
シャル基板を用い、ゲートの方向が＜１−１００＞方向
の場合の電界効果トランジスタのドレイン電圧−ドレイ
ン電流特性を、図４に示す。
【００３５】まず、実施例に比べ、電流の絶対値が２桁
程度小さいことが分かる。また、良好なピンチオフ特性
も示さず、前述の積層欠陥に起因する電子トラップの影
響で、電流の正常な流れが妨げられていると判断され
る。
程度小さいことが分かる。また、良好なピンチオフ特性
も示さず、前述の積層欠陥に起因する電子トラップの影
響で、電流の正常な流れが妨げられていると判断され
る。
【００３６】ところで、本発明は、実施例のような金属
−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のみな
らず、金属−酸化物−半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）や接合トランジスタ（ＪＦＥＴ）にも適用
できることは明らかである。
−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のみな
らず、金属−酸化物−半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）や接合トランジスタ（ＪＦＥＴ）にも適用
できることは明らかである。
【００３７】
【発明の効果】以上説明したように、この発明によれ
ば、＜１−１００＞方向あるいは＜１１−２０＞方向に
成長したＳｉＣ結晶の（１−１００）面あるいは（１１
−２０）面、さらにはそれらの面にエピタキシャル成長
を行った面上に、電気的特性の優れた電子デバイス等を
作製することができる。
ば、＜１−１００＞方向あるいは＜１１−２０＞方向に
成長したＳｉＣ結晶の（１−１００）面あるいは（１１
−２０）面、さらにはそれらの面にエピタキシャル成長
を行った面上に、電気的特性の優れた電子デバイス等を
作製することができる。
【００３８】これらの面にはマイクロパイプが存在しな
いため、製造歩留まりを上げることができる。さらに、
＜１−１００＞方向あるいは＜１１−２０＞方向に成長
した結晶の（１−１００）面あるいは（１１−２０）面
は、ｃ軸方向に成長した結晶の縦切りよりも大口径化が
容易であり、ウェハのコスト低減の効果もある。
いため、製造歩留まりを上げることができる。さらに、
＜１−１００＞方向あるいは＜１１−２０＞方向に成長
した結晶の（１−１００）面あるいは（１１−２０）面
は、ｃ軸方向に成長した結晶の縦切りよりも大口径化が
容易であり、ウェハのコスト低減の効果もある。
【図１】 本発明が適用されるエピタキシャル成長基板
の断面図である。
の断面図である。
【図２】 本発明によって形成される電界効果トランジ
スタのプロセスフロー図である。
スタのプロセスフロー図である。
【図３】 本発明によって形成された電界効果トランジ
スタのドレイン電圧−ドレイン電流特性を示す図であ
る。
スタのドレイン電圧−ドレイン電流特性を示す図であ
る。
【図４】 従来方法によって形成された電界効果トラン
ジスタのドレイン電圧−ドレイン電流特性を示す図であ
る。
ジスタのドレイン電圧−ドレイン電流特性を示す図であ
る。
１ ＳｉＣウェハ ２ エピタキシャル成長したＳｉＣバッファ層 ３ エピタキシャル成長したＳｉＣ活性層 ４ フォトレジスト ５ ソース電極 ６ ドレイン電極 ７ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢代 弘克 千葉県富津市新富20−１ 新日本製鐵株式 会社技術開発本部内 (72)発明者 藤本 辰雄 千葉県富津市新富20−１ 新日本製鐵株式 会社技術開発本部内 (72)発明者 勝野 正和 千葉県富津市新富20−１ 新日本製鐵株式 会社技術開発本部内 Ｆターム(参考） 5F102 GB01 GC01 GD01 GD04 GD10 GJ02 GK02 GL02 GR01 GT01 HC11 HC19 5F140 AA29 BA02 BA16 BA20 BB15 BF41
Claims (3)
- 【請求項１】 炭化珪素単結晶基板上に形成してなるト
ランジスタであって、該トランジスタのゲート電極を前
記基板内に存在する積層欠陥の方向に対して、時計周り
あるいは反時計周りに４５°以上１３５°以下の方向に
配置してなることを特徴とする電界効果トランジスタ。 - 【請求項２】 前記炭化珪素単結晶の面方位が（１１−
２０）面である請求項１記載の電界効果トランジスタ。 - 【請求項３】 前記炭化珪素単結晶の面方位が（１−１
００）面である請求項１記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001067570A JP5020436B2 (ja) | 2001-03-09 | 2001-03-09 | 電界効果トランジスタ |
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| JP2001067570A JP5020436B2 (ja) | 2001-03-09 | 2001-03-09 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002270620A true JP2002270620A (ja) | 2002-09-20 |
| JP5020436B2 JP5020436B2 (ja) | 2012-09-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001067570A Expired - Lifetime JP5020436B2 (ja) | 2001-03-09 | 2001-03-09 | 電界効果トランジスタ |
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| JP (1) | JP5020436B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506274A (ja) * | 2004-07-08 | 2008-02-28 | セミサウス ラボラトリーズ， インコーポレーテッド | シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法 |
| JP2013153189A (ja) * | 2004-05-11 | 2013-08-08 | Cree Inc | 複数のフィールドプレートを有するワイドバンドギャップトランジスタ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131016A (ja) * | 1993-09-10 | 1995-05-19 | Hitachi Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2000319099A (ja) * | 1999-05-07 | 2000-11-21 | Hiroyuki Matsunami | ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法 |
| JP2001160656A (ja) * | 1999-12-01 | 2001-06-12 | Sharp Corp | 窒化物系化合物半導体装置 |
| JP2002076329A (ja) * | 2000-09-01 | 2002-03-15 | Nec Corp | 半導体装置 |
| JP2002076023A (ja) * | 2000-09-01 | 2002-03-15 | Nec Corp | 半導体装置 |
-
2001
- 2001-03-09 JP JP2001067570A patent/JP5020436B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131016A (ja) * | 1993-09-10 | 1995-05-19 | Hitachi Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2000319099A (ja) * | 1999-05-07 | 2000-11-21 | Hiroyuki Matsunami | ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法 |
| JP2001160656A (ja) * | 1999-12-01 | 2001-06-12 | Sharp Corp | 窒化物系化合物半導体装置 |
| JP2002076329A (ja) * | 2000-09-01 | 2002-03-15 | Nec Corp | 半導体装置 |
| JP2002076023A (ja) * | 2000-09-01 | 2002-03-15 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153189A (ja) * | 2004-05-11 | 2013-08-08 | Cree Inc | 複数のフィールドプレートを有するワイドバンドギャップトランジスタ |
| JP2008506274A (ja) * | 2004-07-08 | 2008-02-28 | セミサウス ラボラトリーズ， インコーポレーテッド | シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法 |
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