JP2001326241A - ボンディングパッド及び半導体チップ - Google Patents
ボンディングパッド及び半導体チップInfo
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- JP2001326241A JP2001326241A JP2000142892A JP2000142892A JP2001326241A JP 2001326241 A JP2001326241 A JP 2001326241A JP 2000142892 A JP2000142892 A JP 2000142892A JP 2000142892 A JP2000142892 A JP 2000142892A JP 2001326241 A JP2001326241 A JP 2001326241A
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- bonding
- bonding pad
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- H10W72/90—
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- H10W72/983—
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Abstract
(57)【要約】
【課題】 ワイヤボンディング工程において、結線すべ
き場所の相対的な位置座標を認識するため、専用の認識
マークを半導体チップの表面に設けていたので、その分
だけチップの小型化に支障があった。 【解決手段】 ワイヤボンディング装置が結線すべき場
所を把握するために使用する基準点として、半導体チッ
プの２箇所のボンディングパッド１１，１２に、複数の
ボンディング位置との相対的な位置座標を認識するため
の認識マーク１４を設けたのである。
き場所の相対的な位置座標を認識するため、専用の認識
マークを半導体チップの表面に設けていたので、その分
だけチップの小型化に支障があった。 【解決手段】 ワイヤボンディング装置が結線すべき場
所を把握するために使用する基準点として、半導体チッ
プの２箇所のボンディングパッド１１，１２に、複数の
ボンディング位置との相対的な位置座標を認識するため
の認識マーク１４を設けたのである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造の
際のワイヤボンディング工程において、ワイヤボンディ
ング装置が結線すべき場所を把握するために使用する基
準点としての認識マークを設けたボンディングパッド及
び半導体チップに関するものである。
際のワイヤボンディング工程において、ワイヤボンディ
ング装置が結線すべき場所を把握するために使用する基
準点としての認識マークを設けたボンディングパッド及
び半導体チップに関するものである。
【０００２】
【従来の技術】一般的に、半導体チップのボンディング
パッドを結線する際、その位置座標を相対的に認識させ
ることを目的とした認識マークを半導体チップの表面内
に２箇所設け、これを画像認識させ、ワイヤで結線すべ
き位置をワイヤボンディング装置に把握させてワイヤボ
ンドを行っている。
パッドを結線する際、その位置座標を相対的に認識させ
ることを目的とした認識マークを半導体チップの表面内
に２箇所設け、これを画像認識させ、ワイヤで結線すべ
き位置をワイヤボンディング装置に把握させてワイヤボ
ンドを行っている。
【０００３】一方、半導体チップのボンディングパッド
からボンディングがはみ出さないように、また保護膜に
ボンディングがかかってしまわないようにするためのも
のとして、特開２０００−１２６０３号公報（以下、文
献という）がある。
からボンディングがはみ出さないように、また保護膜に
ボンディングがかかってしまわないようにするためのも
のとして、特開２０００−１２６０３号公報（以下、文
献という）がある。
【０００４】この文献はボンディングパッドの中心を視
覚的に認識するために、すべてのボンディングパッドの
各辺に凸部又は凹部の形状を設けたものである。
覚的に認識するために、すべてのボンディングパッドの
各辺に凸部又は凹部の形状を設けたものである。
【０００５】
【発明が解決しようとする課題】しかしながら、半導体
チップの表面に専用の認識マークを設ければ、その分だ
けチップの小型化に支障を来たすことになる。
チップの表面に専用の認識マークを設ければ、その分だ
けチップの小型化に支障を来たすことになる。
【０００６】また、文献の凸部又は凹部の形状は相対的
な位置座標を認識するためのマークではなく、ボンディ
ングパッドの中心を認識するためのもので、すべてのボ
ンディングパッドの４辺に設ける必要がある。
な位置座標を認識するためのマークではなく、ボンディ
ングパッドの中心を認識するためのもので、すべてのボ
ンディングパッドの４辺に設ける必要がある。
【０００７】
【課題を解決するための手段】上記した課題を解決する
ため、本発明は、ワイヤボンディング装置が結線するボ
ンディングパッドに、ワイヤボンディング装置が結線す
べき場所を把握するために使用する基準点として、半導
体チップ上の複数のボンディング位置との相対的な位置
座標を認識するための認識マークを設けたものである。
ため、本発明は、ワイヤボンディング装置が結線するボ
ンディングパッドに、ワイヤボンディング装置が結線す
べき場所を把握するために使用する基準点として、半導
体チップ上の複数のボンディング位置との相対的な位置
座標を認識するための認識マークを設けたものである。
【０００８】
【発明の実施の形態】図１は本発明の第１の実施形態を
示す断面図である。
示す断面図である。
【０００９】通常の半導体ウェーハプロセスにより形成
された半導体チップとしてＦＥＴの例を示している。
された半導体チップとしてＦＥＴの例を示している。
【００１０】１はシリコン基板、２はシリコン基板１上
に形成された酸化膜、３，４は拡散層、５はポリシリコ
ン膜、６は中間絶縁膜、７はドレイン電極、８はソース
電極、９はゲート電極、１０はパッシベーション膜、１
１〜１３はボンディングパッド、１４は認識マークであ
る。
に形成された酸化膜、３，４は拡散層、５はポリシリコ
ン膜、６は中間絶縁膜、７はドレイン電極、８はソース
電極、９はゲート電極、１０はパッシベーション膜、１
１〜１３はボンディングパッド、１４は認識マークであ
る。
【００１１】ボンディングパッド１１〜１３はよく知ら
れているように電極の表面にアルミニウムの薄膜等で形
成される。
れているように電極の表面にアルミニウムの薄膜等で形
成される。
【００１２】認識マーク１４はドレイン電極７のボンデ
ィングパッド１１とソース電極８のボンディングパッド
１２の２箇所に形成され、ベース電極９のボンディング
パッド１３には形成されない。
ィングパッド１１とソース電極８のボンディングパッド
１２の２箇所に形成され、ベース電極９のボンディング
パッド１３には形成されない。
【００１３】認識マーク１４は十字形、四角形等の形状
を３次元即ち段差を用いて形成する。
を３次元即ち段差を用いて形成する。
【００１４】認識マーク１４の形成方法を説明すると、
半導体チップを形成し、最終的にボンディングパッド１
１，１２になったアルミニウム薄膜等のメタル層の表面
に通常のフォトリソ工程を経て認識マーク１４の形状の
レジストマスクを形成する。
半導体チップを形成し、最終的にボンディングパッド１
１，１２になったアルミニウム薄膜等のメタル層の表面
に通常のフォトリソ工程を経て認識マーク１４の形状の
レジストマスクを形成する。
【００１５】次にメタル層の表面上を認識マーク１４の
形状にエッチングを施す。この際のエッチング量はメタ
ル層の膜厚の１／２程度とし、後に認識マーク１４上に
ワイヤボンディングする際、ワイヤ結線したときの結合
強度が得られるようにする。このエッチングによって生
じる段差により視覚的に認識でるき認識マーク１４が形
成される。
形状にエッチングを施す。この際のエッチング量はメタ
ル層の膜厚の１／２程度とし、後に認識マーク１４上に
ワイヤボンディングする際、ワイヤ結線したときの結合
強度が得られるようにする。このエッチングによって生
じる段差により視覚的に認識でるき認識マーク１４が形
成される。
【００１６】この認識マーク１４はワイヤボンディング
装置が結線すべき場所を把握するために使用する基準点
となるもので、半導体チップ上の結線すべき複数のボン
ディング位置との相対的な位置座標を認識するために使
用される。
装置が結線すべき場所を把握するために使用する基準点
となるもので、半導体チップ上の結線すべき複数のボン
ディング位置との相対的な位置座標を認識するために使
用される。
【００１７】相対的な位置座標の基準点となる認識マー
ク１４であるから、半導体チップ内のボンディングパッ
ドの２箇所にあれば必要かつ十分であり、すべてのボン
ディングパッド上に設ける必要はない。
ク１４であるから、半導体チップ内のボンディングパッ
ドの２箇所にあれば必要かつ十分であり、すべてのボン
ディングパッド上に設ける必要はない。
【００１８】３箇所以上に設けても、その内２箇所が基
準点として使用され、他は必要ないので、たとえ３箇所
以上に設けたからと言って本発明の技術的範囲を脱する
ものではない。
準点として使用され、他は必要ないので、たとえ３箇所
以上に設けたからと言って本発明の技術的範囲を脱する
ものではない。
【００１９】また、認識マーク１４は必ずしもボンディ
ングパッド１１，１２の中心部に形成する必要はなく、
２ｎｄワイヤボンディング、ウェッジボンディングなど
ではわざと中心部からずらして端の部分に形成する場合
もある。
ングパッド１１，１２の中心部に形成する必要はなく、
２ｎｄワイヤボンディング、ウェッジボンディングなど
ではわざと中心部からずらして端の部分に形成する場合
もある。
【００２０】なお、図ではボンディングパッド１１，１
２をそれぞれドレイン電極７、ソース電極８の上面に形
成しているが、配線引出しを使用して電極から離れた位
置に形成しても構わない。
２をそれぞれドレイン電極７、ソース電極８の上面に形
成しているが、配線引出しを使用して電極から離れた位
置に形成しても構わない。
【００２１】以上のように第１の実施形態によれば、ボ
ンディングパッド１１，１２に結線すべき場所を認識す
るための基準点として認識マーク１４を形成したので、
ワイヤボンディング装置は認識マーク１４とボンディン
グ位置との相対的な位置座標を認識することができ、認
識マーク１４を形成したボンディングパッド１１，１２
を含めて結線すべきすべてのボンディングパッドにワイ
ヤボンディングすることができる。
ンディングパッド１１，１２に結線すべき場所を認識す
るための基準点として認識マーク１４を形成したので、
ワイヤボンディング装置は認識マーク１４とボンディン
グ位置との相対的な位置座標を認識することができ、認
識マーク１４を形成したボンディングパッド１１，１２
を含めて結線すべきすべてのボンディングパッドにワイ
ヤボンディングすることができる。
【００２２】この結果、半導体チップ内に認識のみを目
的としたマークを意識的に挿入する必要はなくなるとと
もに、半導体チップ内の素子数、配線などの集積度の向
上が図れ、チップの小型化にもつながることとなる。
的としたマークを意識的に挿入する必要はなくなるとと
もに、半導体チップ内の素子数、配線などの集積度の向
上が図れ、チップの小型化にもつながることとなる。
【００２３】また、認識マーク１４は相対的な位置座標
の基準点なので、半導体チップ内に２箇所設けるだけで
良く、すべてのボンディングパッドに設ける必要はな
い。
の基準点なので、半導体チップ内に２箇所設けるだけで
良く、すべてのボンディングパッドに設ける必要はな
い。
【００２４】図２は本発明の第２の実施形態を示す断面
図で、第１の実施形態とは認識マーク１４の形成の仕方
が異なるだけで他は同じである。
図で、第１の実施形態とは認識マーク１４の形成の仕方
が異なるだけで他は同じである。
【００２５】シリコン基板１のボンディングパッド１
１，１２が形成される予定の領域に通常のフォトリソ工
程を経て認識マーク１４の形状のレジストマスクを形成
する。
１，１２が形成される予定の領域に通常のフォトリソ工
程を経て認識マーク１４の形状のレジストマスクを形成
する。
【００２６】次にアルカリエッチング等によりシリコン
基板１の表面のエッチング部１５を認識マーク１４の形
状にエッチングする。その後、酸化膜２、中間絶縁膜６
の形成等の通常の半導体ウェーハプロセスを実施する。
基板１の表面のエッチング部１５を認識マーク１４の形
状にエッチングする。その後、酸化膜２、中間絶縁膜６
の形成等の通常の半導体ウェーハプロセスを実施する。
【００２７】このプロセスを経て最終的に形成された半
導体チップのボンディングパッド１１，１２の表面に
は、その直下のシリコン基板１の表面がエッチングされ
た分だけ段差が残り、認識マーク１４が形成される。
導体チップのボンディングパッド１１，１２の表面に
は、その直下のシリコン基板１の表面がエッチングされ
た分だけ段差が残り、認識マーク１４が形成される。
【００２８】以上のように第２の実施形態によれば、第
１の実施形態と同等の効果を奏する。
１の実施形態と同等の効果を奏する。
【００２９】図３は本発明の第３の実施形態を示す断面
図で、第１の実施形態とは認識マーク１４の形成の仕方
が異なるだけで他は同じである。
図で、第１の実施形態とは認識マーク１４の形成の仕方
が異なるだけで他は同じである。
【００３０】通常の半導体ウェーハプロセスにより中間
絶縁膜６が形成され、ボンディングパッド１１，１２が
形成される予定の中間絶縁膜６の領域に通常のフォトリ
ソ工程を経て認識マーク１４の形状のレジストマスクを
形成する。
絶縁膜６が形成され、ボンディングパッド１１，１２が
形成される予定の中間絶縁膜６の領域に通常のフォトリ
ソ工程を経て認識マーク１４の形状のレジストマスクを
形成する。
【００３１】次に中間絶縁膜６のエッチング部１６を認
識マーク１４の形状にエッチングし、更に通常の半導体
ウェーハプロセスを実施する。
識マーク１４の形状にエッチングし、更に通常の半導体
ウェーハプロセスを実施する。
【００３２】このプロセスを経て最終的に形成された半
導体チップのボンディングパッド１１，１２の表面に
は、その直下の中間絶縁膜６の表面がエッチングされた
分だけ段差が残り、認識マーク１４が形成される。
導体チップのボンディングパッド１１，１２の表面に
は、その直下の中間絶縁膜６の表面がエッチングされた
分だけ段差が残り、認識マーク１４が形成される。
【００３３】なお、中間絶縁膜６に限らず、酸化膜２等
の成形膜のいずれに認識マーク１４の形状のエッチング
を施しても同様にボンディングパッド１１，１２上に認
識マーク１４を形成することができる。
の成形膜のいずれに認識マーク１４の形状のエッチング
を施しても同様にボンディングパッド１１，１２上に認
識マーク１４を形成することができる。
【００３４】以上のように第３の実施形態によれば、第
１の実施形態と同等の効果を奏する。
１の実施形態と同等の効果を奏する。
【００３５】図４は本発明の第４の実施形態を示す断面
図で、第１の実施形態とは認識マーク１７の形成の仕方
が異なるだけで他は同じである。
図で、第１の実施形態とは認識マーク１７の形成の仕方
が異なるだけで他は同じである。
【００３６】認識マーク１７は、上記した実施形態の認
識マーク１４が凹状の段差で形成していたのに対し、凸
状の段差で形成したものであるが、その機能において変
る所はない。
識マーク１４が凹状の段差で形成していたのに対し、凸
状の段差で形成したものであるが、その機能において変
る所はない。
【００３７】ボンディングパッド１１，１２が形成され
る予定のシリコン基板１の領域に、通常のフォトリソ工
程を経て認識マーク１７の形状のレジストマスクを形成
する。
る予定のシリコン基板１の領域に、通常のフォトリソ工
程を経て認識マーク１７の形状のレジストマスクを形成
する。
【００３８】次に酸化によりシリコン基板１の表面上の
酸化部１８に認識マーク１７の形状のパターンを形成す
る。その後、酸化膜２、中間絶縁膜６の形成等の通常の
半導体ウェーハプロセスを実施する。
酸化部１８に認識マーク１７の形状のパターンを形成す
る。その後、酸化膜２、中間絶縁膜６の形成等の通常の
半導体ウェーハプロセスを実施する。
【００３９】このプロセスを経て最終的に形成された半
導体チップのボンディングパッド１１，１２の表面に
は、その直下のシリコン基板１の表面が酸化された分だ
け凸状の段差が残り、認識マーク１７が形成される。
導体チップのボンディングパッド１１，１２の表面に
は、その直下のシリコン基板１の表面が酸化された分だ
け凸状の段差が残り、認識マーク１７が形成される。
【００４０】以上のように第４の実施形態によれば、第
１の実施形態と同等の効果を奏する。
１の実施形態と同等の効果を奏する。
【００４１】図５は本発明の第５の実施形態を示す断面
図で、第１の実施形態とは認識マーク１９の形成の仕方
が異なるだけで他は同じである。
図で、第１の実施形態とは認識マーク１９の形成の仕方
が異なるだけで他は同じである。
【００４２】認識マーク１９は、プロービング針の先端
を認識マーク１９の形状、例えば十分形や四角形に加工
しておき、その針を半導体チップのボンディングパッド
１１，１２に当ててプロービングを実施した際にできる
認識マーク状の傷の段差を利用したものである。
を認識マーク１９の形状、例えば十分形や四角形に加工
しておき、その針を半導体チップのボンディングパッド
１１，１２に当ててプロービングを実施した際にできる
認識マーク状の傷の段差を利用したものである。
【００４３】通常の半導体ウェーハプロセスを経て形成
された半導体チップの特性をチェックするプロービング
工程において、認識マーク１９の形状に加工したプロー
ビング針をボンディングパッド１１，１２に当ててプロ
ービングをする。
された半導体チップの特性をチェックするプロービング
工程において、認識マーク１９の形状に加工したプロー
ビング針をボンディングパッド１１，１２に当ててプロ
ービングをする。
【００４４】この際、ボンディングパッド１１，１２の
表面には、プロービング針の先端の形状の傷が残るの
で、この傷の段差により認識マーク１９が形成される。
表面には、プロービング針の先端の形状の傷が残るの
で、この傷の段差により認識マーク１９が形成される。
【００４５】以上のように第５の実施形態によれば、第
１の実施形態の効果に加えて、プロービング工程におけ
る針の傷を利用して認識マーク１９を形成するので、工
程数が増えることもなく容易に実施することができる。
１の実施形態の効果に加えて、プロービング工程におけ
る針の傷を利用して認識マーク１９を形成するので、工
程数が増えることもなく容易に実施することができる。
【００４６】
【発明の効果】上記したように、本発明は、半導体チッ
プのボンディングパッドに、複数のボンディング位置と
の相対的な位置座標を認識するための基準点としての認
識マークを設けたので、半導体チップの小型化に寄与す
る。
プのボンディングパッドに、複数のボンディング位置と
の相対的な位置座標を認識するための基準点としての認
識マークを設けたので、半導体チップの小型化に寄与す
る。
【図１】本発明の第１の実施形態を示す断面図。
【図２】本発明の第２の実施形態を示す断面図。
【図３】本発明の第３の実施形態を示す断面図。
【図４】本発明の第４の実施形態を示す断面図。
【図５】本発明の第５の実施形態を示す断面図。
１ シリコン基板 ２ 酸化膜 ６ 中間絶縁膜 １１，１２，１３ ボンディングパッド １４，１７，１９ 認識マーク １５，１６ エッチング部 １８ 酸化部
Claims (8)
- 【請求項１】 ワイヤボンディング装置が結線するボン
ディングパッドであって、前記ワイヤボンディング装置
が結線すべき場所を把握するために使用する基準点とし
て、半導体チップ上の複数のボンディング位置との相対
的な位置座標を認識するための認識マークを設けたこと
を特徴とするボンディングパッド。 - 【請求項２】 前記認識マークが段差を用いて形成され
たことを特徴とする請求項１記載のボンディングパッ
ド。 - 【請求項３】 請求項２記載のボンディングパッドを２
箇所に備えたことを特徴とする半導体チップ。 - 【請求項４】 前記ボンディングパッドの表面を前記認
識マークの形状にエッチングすることにより前記認識マ
ークを形成したことを特徴とする請求項３記載の半導体
チップ。 - 【請求項５】 前記ボンディングパッドの直下に存在す
るシリコン基板表面に前記認識マークの形状がエッチン
グされたことを特徴とする請求項３記載の半導体チッ
プ。 - 【請求項６】 前記ボンディングパッドの直下に存在す
る波形膜に前記認識マークの形状がエッチングされたこ
とを特徴とする請求項３記載の半導体チップ。 - 【請求項７】 前記ボンディングパッドの直下に存在す
るシリコン基板表面に前記認識マークの形状の酸化がな
されたことを特徴とする請求項３記載の半導体チップ。 - 【請求項８】 先端を前記認識マークの形状に加工した
プロービング針によりプロービング時に前記ボンディン
グパッド上に前記認識マークが形成されることを特徴と
する請求項３記載の半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142892A JP4352579B2 (ja) | 2000-05-16 | 2000-05-16 | 半導体チップ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142892A JP4352579B2 (ja) | 2000-05-16 | 2000-05-16 | 半導体チップ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001326241A true JP2001326241A (ja) | 2001-11-22 |
| JP4352579B2 JP4352579B2 (ja) | 2009-10-28 |
Family
ID=18649789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142892A Expired - Fee Related JP4352579B2 (ja) | 2000-05-16 | 2000-05-16 | 半導体チップ及びその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP4352579B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100893939B1 (ko) * | 2007-02-16 | 2009-04-21 | 삼성전자주식회사 | 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법 |
| US7550673B2 (en) | 2007-03-19 | 2009-06-23 | Mitsubishi Electric Corporation | Electrode pattern and wire bonding method |
| US8183700B2 (en) | 2007-07-31 | 2012-05-22 | Fuji Electric Co., Ltd. | Semiconductor device having alignment mark and its manufacturing method |
| TWI387171B (zh) * | 2007-03-19 | 2013-02-21 | 三菱電機股份有限公司 | 電極圖案及線焊接方法 |
| JP2016152299A (ja) * | 2015-02-17 | 2016-08-22 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
| WO2017179152A1 (ja) * | 2016-04-13 | 2017-10-19 | オリンパス株式会社 | 半導体装置および半導体装置の製造方法 |
| CN109817605A (zh) * | 2018-05-29 | 2019-05-28 | 苏州能讯高能半导体有限公司 | 半导体器件及其制备方法 |
-
2000
- 2000-05-16 JP JP2000142892A patent/JP4352579B2/ja not_active Expired - Fee Related
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| CN109817605A (zh) * | 2018-05-29 | 2019-05-28 | 苏州能讯高能半导体有限公司 | 半导体器件及其制备方法 |
| CN109817605B (zh) * | 2018-05-29 | 2025-02-28 | 苏州能讯高能半导体有限公司 | 半导体器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4352579B2 (ja) | 2009-10-28 |
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