JP2001230390A - 半導体不揮発性記憶装置およびその製造法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース−ドレイン電極部における注入された
イオンの高い突き抜けマージン、およびソース−ドレイ
ン電極部およびソース部の両者における、フィールド酸
化膜内の溝および溝上層へのサイドウォール材の高い埋
め込み性（表面平坦化性）を有する半導体不揮発性記憶
装置、およびその製造方法の提供。 【解決手段】 その表面に窪みパターンを有する半導体
基板と、前記窪みパターンの内部に形成されたフィール
ド酸化膜とを有し、かつ前記半導体基板表面に第１絶縁
層、浮遊ゲート電極層、第２絶縁層および制御ゲート電
極層が積層された半導体不揮発性記憶装置において、前
記浮遊ゲート電極層がフィールド酸化膜に隣接して形成
されており、前記フィールド酸化膜がその内部に溝を有
し、該溝を含む半導体基板全面にサイドウォール材が析
出された後、エッチバックされており、溝内に存在する
サイドウォール材表面の最下点から前記溝底部両端まで
の距離をｔとした場合に、前記溝の底部の幅ｗがｔの２
倍ないしはそれ以下であることを特徴とする半導体不揮
発性記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電極部において、
注入されたイオンの注入突き抜けマージンが向上し、か
つ電極部およびメモリ部のいずれにおいても、フィール
ド酸化膜内の溝および溝上層へのサイドウォール材の埋
め込み性（表面平坦化性）が向上し得る不揮発性半導体
記憶装置、およびその製造方法に関する。

【０００２】

【従来の技術】電源を切っても書きこまれていた内容が
消えないメモリ素子は、不揮発性半導体記憶装置と呼ば
れ、ＲＯＭ（Read Only Memory）やＰＲＯＭ（Programm
able ROM）で代表される。前記ＲＯＭは、メーカー側で
書きこまれた情報に対し、ユーザー側が書きこみ不可能
であるが、ＰＲＯＭは、ユーザー側による書きこみが可
能であり、具体例としては、一度書き込んだ内容の書き
換えが不可能なものと、紫外線によって内容の消去が可
能で何回も書き換え可能なＥＰＲＯＭ（Electrically P
rogrammable ROM）および電気的信号の付与により消去
が可能で何回も書き換え可能なＥＥＰＲＯＭ（Electric
ally Erasable and Programmable ROM）とに分けられ
る。前記ＥＥＰＲＯＭの場合、制御ゲート−制御ゲート
間に高圧の信号を印加して、書きこんだ内容が消去され
得る。

【０００３】前記不揮発性半導体記憶装置は、通常、メ
モリセル部を含むセルアレー領域と、前記セルアレー領
域の周辺に配置される周辺回路領域を含んで成る。また
セルアレー領域と周辺回路領域の間には、データを貯蔵
する浮遊ゲートと、前記浮遊ゲートを制御するための制
御ゲートとが具備されており、更にその浮遊ゲート−浮
遊ゲート間および制御ゲート−制御ゲート間に電極部や
メモリー等の素子が形成されている。不揮発性半導体記
憶装置は、一般に、図５および６に示す従来法に従って
製造される。すなわち、 (1)最初に、半導体基板1上にフィールド酸化膜2を形成
し、第１絶縁膜61を形成する[図５(1)]。 (2)次いで、浮遊ゲート形成用物質を積層し、パターニ
ングすることにより浮遊ゲート4を形成する[図５(2)]。 (3)前記浮遊ゲートを含む基板全面に、浮遊ゲート−制
御ゲート間絶縁膜62を形成した後、更にその上に制御ゲ
ート形成用物質5を析出させる[図５(3)]。 (4)パターニングすることにより、制御ゲート6を形成し
た後、制御ゲート6間の浮遊ゲート形成用物質を除去す
ることで、前記浮遊ゲート−浮遊ゲート間、すなわち、
制御ゲート−制御ゲート間のフィールド酸化膜2内に溝1
0が形成される[図６]。

【０００４】例えば、電極部の形成においては、 (5)基板全面に、サイドウォール材3として、通常、テト
ラエチルオルソシリケート（通常、ＴＥＯＳと省略され
る）を析出させる[図７(i)]。 (6)サイドウォール材3をエッチバックする[図７(ii)]。 (7)電極部において、電極用イオン注入を行い、 (8)他方、ソース部では、残存するサイドウォール材3お
よびフィールド酸化膜2をエッチングにより完全に除去
する[図７(ii)]。この際のエッチング速度は、最も厚い
サイドウォール材部およびフィールド酸化膜部分を完全
に除去することを終点として決定される。エッチング
後、イオン注入を行なう。 このようにして得られた電極部の上には、通常、層間膜
が更に積層される（図示せず）。

【０００５】しかしながら、上記のようにして得られる
電極部分上に析出されたサイドウォール材は、例えば図
７(i)において、フィールド酸化膜2内に形成された溝10
の表面付近等の下地層凸部では盛り上がり、かつ溝10底
部のような下地層凹部では著しく析出量が低下するよう
に、下地層の凹凸パターン等に影響されることから、著
しく平坦化性に欠くものであった。そのため、上記従来
の工程(6)の後で残存するサイドウォール材は、通常、
図７(ii)に示すような形態となっていた。すなわち、残
存するサイドウォール材3が溝中央部付近で極端に薄く
なっているか、または溝の底部の一部がサイドウォール
材3で被覆されず露出していることがあった。さらに
は、場合により、このような形態のサイドウォール材3
をその後のエッチング工程(8)に付して完全に除去しよ
うとすると、半導体基板1がサイドウォール材3の存在し
ないところで過剰にエッチングされる（図７(iii)中、
符号20で示す部分）。半導体基板1表面に符号20のよう
な過剰にエッチングされた箇所が存在すると、電気抵抗
が上昇するという問題が生じることがあった。

【０００６】あるいは、半導体基板上にメモリー部やソ
ース部を形成する場合は、上記イオン注入およびエッチ
ング[上記工程(6)〜(7)]を行わずに、上記工程(5)の
後、サイドウォール材およびフィールド酸化膜を残した
まま、それらの上に更なる層間膜を積層していく。しか
しながら、サイドウォール材およびフィールド酸化膜に
は上述の如く段差があることから、その上に形成される
層間膜の平坦化性（通常、埋め込み性とも呼ばれる）も
悪化することがあった。

【０００７】

【発明が解決しようとする課題】従って、本発明の目的
は、上記問題点を克服し、更に電極部において、注入
されたイオンの注入突き抜けマージンが向上し、かつ
メモリ部、周辺回路部のいずれにおいても、フィールド
酸化膜内の溝および溝上層への層間膜の埋め込み性（表
面平坦化性）を向上させることである。

【０００８】

【課題を解決するための手段】すなわち、本発明は、そ
の表面に窪みパターンを有する半導体基板と、前記窪み
パターンの内部に形成されたフィールド酸化膜とを有
し、かつ前記半導体基板表面に第１絶縁層、浮遊ゲート
電極層、第２絶縁層および制御ゲート電極層が積層され
た半導体不揮発性記憶装置において、前記浮遊ゲート電
極層がフィールド酸化膜に隣接して形成されており、前
記フィールド酸化膜がその内部に溝を有し、その溝を含
む半導体基板全面にサイドウォール材が析出された後、
エッチバックされており、前記溝内に存在するサイドウ
ォール材表面の最下点から前記溝底部両端までの距離を
ｔとした場合に、前記溝の底部の幅ｗがｔの２倍ないし
はそれ以下であることを特徴とする半導体不揮発性記憶
装置を提供する。本発明の半導体不揮発性記憶装置にお
いて、前記サイドウォール材は、好ましくは溝を含む基
板全面に析出され、エッチバックされた後も、溝の内部
および溝上部周辺に未だ残存し得る。

【０００９】本発明の半導体不揮発性記憶装置におい
て、サイドウォール材は、溝の内部および溝上部周辺に
存在していてもよく、より好ましくは溝の表層部と同じ
高さまで存在している。

【００１０】本発明の半導体不揮発性記憶装置におい
て、形成される溝の内壁には、テーパーが付いていても
よい。

【００１１】本発明の半導体不揮発性記憶装置におい
て、好適に使用されるサイドウォール材は、高密度プラ
ズマＣＶＤ膜（以下、ＨＤＰと略す）、ホウ素およびリ
ンドープ−テトラエチルオルソシリケート（以下、ＢＰ
ＴＥＯＳと略す）、ホウ素ドープ−テトラエチルオルソ
シリケート（以下、ＢＴＥＯＳと略す）およびリンドー
プ−テトラエチルオルソシリケート（以下、ＰＴＥＯＳ
と略す）からなる群より選択され得る。

【００１２】本発明は、別態様として、半導体基板の表
面上に窪みパターンを設け、前記窪みパターンの内部に
フィールド酸化膜を形成し、半導体基板の表面上に第１
絶縁層および浮遊ゲート電極層を析出させ、エッチング
により浮遊ゲート形成した後、第２絶縁層および制御ゲ
ート電極層を積層し、制御ゲート形成後、電極部の浮遊
ゲート電極層を除去して前記フィールド酸化膜の内部に
溝を形成することを含む半導体不揮発性記憶装置の製造
方法において、前記溝を含む基板全面にサイドウォール
材を析出させてエッチバックすることにより、前記溝内
におけるサイドウォール材表面の最下点から前記溝底部
両端までの距離をｔとして、前記溝の底部の幅ｗがｔの
２倍ないしはそれ以下であること、およびセルアレイ領
域のメモリー部と該セルアレイ領域の周辺部に配置され
る周辺回路領域とを別個にエッチング工程に付すことを
特徴とする半導体不揮発性記憶装置の製造方法も提供す
る。

【００１３】

【発明の実施の形態】半導体不揮発性記憶装置 第１の実施の形態 本発明の第１の実施の形態である半導体不揮発性記憶装
置は、表面に窪みパターンを有する半導体基板と、前記
窪みパターンの内部に形成されたフィールド酸化膜とを
含んで成る。フィールド酸化膜は、前記浮遊ゲート電極
に隣接して形成されている。電極部では、浮遊ゲート形
成後の浮遊ゲート電極層の除去時に、フィールド酸化膜
内部に溝が形成され、その溝を含む基板全面には、サイ
ドウォール材が析出されている。フィールド酸化膜2
は、例えば、図５に例示した上述の従来法に従って形成
されてよく、一般に、半導体不揮発性記憶装置内のセル
アレー領域に形成されたメモリセルと前記セルアレー領
域の周辺に配置された周辺回路領域とを分離するのに使
われる。

【００１４】本発明の半導体不揮発性記憶装置におい
て、前記フィールド酸化膜内部に形成される溝、並びに
その溝を含む基板全面へのサイドウォール材の析出はい
ずれも、上述の従来法で行ってよい。本発明では、特
に、析出後、エッチバックされたサイドウォール材は、
前記メモリセル内の素子−素子間に形成されるフィール
ド酸化膜内の溝底部の幅（これは、浮遊ゲート−浮遊ゲ
ート間の間隔に相当する。）とサイドウォール材の溝内
壁からの水平方向の厚さｔとのアスペクト比を、従来よ
りも小さくすることを特徴とする。具体的には、サイド
ウォール材を析出してエッチバックしたときに、溝内部
におけるサイドウォール材表面の最下点から前記溝底部
両端までの距離をｔとした場合に、前記溝の底部の幅ｗ
がｔの２倍ないしはそれ以下となるようにする（図１
（Ｂ））。

【００１５】従来法によれば、図７(ii)および上述に記
載した如く、溝底部の幅ｗがサイドウォール材の厚さｔ
の２倍を超えるものであった（すなわち、溝底部の幅ｗ
に対してサイドウォール材の厚さが薄かった）ため、エ
ッチング耐性が低かった。そのため、後続するエッチン
グ工程に付した後に、溝の底部およびその表層部にサイ
ドウォール材が殆どまたは全く残存せず、場合により、
基板表面までもが損傷20を受けることがあった。

【００１６】本発明によれば、前記アスペクト比を従来
よりも小さくする、すなわち、サイドウォール材の厚さ
を増やしかつ溝底部を露出させないことにより、従来法
に比べて、後続するエッチングに対する耐性が向上でき
る。その結果、ソース電極部の低抵抗化が実現でき、か
つ得られる半導体不揮発性記憶装置では、電極部におけ
るイオンの注入突き抜けマージンが改善され、電極部と
メモリ部およびソース部との両者におけるフィールド酸
化膜内の溝および溝上層へのサイドウォール材の埋め込
み性（表面平坦化性）の向上が達成され得る。

【００１７】実施の形態２および３ 本発明の半導体不揮発性記憶装置において、溝底部の幅
ｗがサイドウォール材表面の最下点から前記溝底部両端
までの距離ｔの２倍ないしはそれ以下となるように溝内
に埋め込まれたサイドウォール材は、図１（Ｂ）に示す
ように、フィールド酸化膜内の溝が完全にサイドウォー
ル材で埋め込まれていることが望ましい。すなわち、本
発明の不揮発性記憶装置において、サイドウォール材
は、埋め込み後、フィールド酸化膜2の表層部もサイド
ウォール材3で被覆されていてもよく（実施の形態２；
図２(i)）、あるいはその後エッチバックすることによ
り、サイドウォール材3が前記フィールド酸化膜2の溝上
端部と同じ高さまで埋め込まれた状態となっていてもよ
い（実施の形態３；図２(ii)）。いずれかの形態でサイ
ドウォール材を存在させることにより、その後のフィー
ルド酸化膜の除去工程におけるエッチング速度の制御が
容易となり、結果として半導体基板表面を損傷すること
なく、フィールド酸化膜およびサイドウォール材を共に
完全に除去することが可能となる（図２(iii)）。

【００１８】実施の形態４ 本発明において、前記溝に埋め込まれたサイドウォール
材は、バルク状態であることが好ましいが、場合によ
り、その内部に幾つかの空隙があってもよい。サイドウ
ォール材に多少の数の空隙が存在しても、その後のイオ
ン注入やエッチング耐性およびその上に更に積層される
層間膜の埋め込み性（平坦化性）には影響しないためで
ある。しかしながら、最も好ましくは、溝に埋め込まれ
たサイドウォール材は、バルク状態である。

【００１９】実施の形態５ 本発明において、フィールド酸化膜内に形成される溝の
内壁は、基板表面に対して垂直であってよいが、テーパ
ーが付いていることがより好ましい（図３参照）。溝の
内壁にテーパーを付けることにより、サイドウォール材
が埋め込まれ易くなり、平坦化性がより向上する。この
ことは、電極部以外のように、フィールド酸化膜および
サイドウォール材を後続する工程において除去せず、更
にそれらの上に積層膜を形成する場合において特に望ま
しい。

【００２０】実施の形態６ 本発明の半導体不揮発性記憶装置に使用される好適なサ
イドウォール材は、高密度プラズマＣＶＤ膜（ＨＤ
Ｐ）、ホウ素およびリンドープ−テトラエチルオルソシ
リケート（ＢＰＴＥＯＳ）、ホウ素ドープ−テトラエチ
ルオルソシリケート（ＢＴＥＯＳ）およびリンドープ−
テトラエチルオルソシリケート（ＰＴＥＯＳ）からなる
群より選択されてよい。これら材料はいずれも、従来常
用されているテトラエチルオルソシリケート（ＴＥＯ
Ｓ）では不可能であった高い埋め込み性を可能とするこ
とから、例えばトレンチ構造などに上記材料のいずれか
を埋め込んだ後、更にその上に積層される層間膜の埋め
込み性（平坦化性）をより向上し得る。あるいは、上記
材料を電極部の形成に使用することにより、注入された
イオンの抜け性を低減することも可能である。

【００２１】半導体不揮発性記憶装置の製造方法 本発明は、更に別態様として、半導体基板の表面上に窪
みパターンを設け、その窪みパターンの内部にフィール
ド酸化膜を形成し、半導体基板の表面上に第１絶縁層お
よび浮遊ゲート電極層を析出させ、エッチングにより浮
遊ゲート形成した後、第２絶縁層および制御ゲート電極
層を積層し、制御ゲート形成後、電極部の浮遊ゲート電
極層を除去して前記フィールド酸化膜の内部に溝を形成
することを含む半導体不揮発性記憶装置の製造方法にお
いて、前記溝を含む基板全面にサイドウォール材を析出
させてエッチバックすることにより、前記溝内における
サイドウォール材表面の最下点から前記溝底部両端まで
の距離をｔとして、前記溝の底部の幅ｗがｔの２倍ない
しはそれ以下であること、およびセルアレイ領域のメモ
リー部とセルアレイ領域の周辺部に配置される周辺回路
領域とを別個にエッチング工程に付すことを特徴とする
半導体不揮発性記憶装置の製造方法も提供する。

【００２２】本発明の方法では、特に、セルアレイ領
域、特にその中のメモリーセル部と、その周辺に配置さ
れる周辺回路領域（すなわち、ソース−ドレイン電極
部）とを、それぞれ別個にエッチング工程に付すことが
できる。

【００２３】本発明の製造方法において、フィールド酸
化膜の形成工程、フィールド酸化膜内部に溝が形成され
る工程および前記溝内へのサイドウォール材の析出工程
までは、本明細書において先に説明した従来法に従って
行なってよい。

【００２４】本発明では、最も好ましくは、前記溝内に
埋め込むサイドウォール材として、上記ＨＤＰ、ＢＰＴ
ＥＯＳ、ＰＴＥＯＳまたはＢＴＥＯＳからなる群より選
択される材料を使用する。

【００２５】本発明では、エッチング工程を、必要に応
じて、イオン注入工程と同時またはイオン注入工程の直
後に行なうことができる。こうすることで、イオン注入
工程が不要なメモリー部と、イオン注入工程を必須とす
る周辺回路領域とを別個に処理することができるため、
注入イオン量の異なる各部に望ましい耐圧をより容易に
制御することができる。しかしながら、サイドウォール
材の析出前にイオン注入を既に行なっている場合・部分
では、エッチング工程と同じまたはその直後のイオン注
入は当然、不要である。さらに、前記各部に必要とされ
るエッチング分量（深さ）をより容易に制御できること
から、エッチング速度に関するマージンも向上する。

【００２６】更に、本発明の製造方法によれば、上記の
ようなエッチングを必須とする領域と、その後のエッチ
ングが不要な領域（すなわち、ソース部のように、前記
フィールド酸化膜内の溝にサイドウォール材を埋め込ん
だまま、更に上層の層間膜を積層する部位）とを別個に
処理することができるため、エッチング不要な部位を保
護するための特別なマスク等の部品を別途提供する必要
がないことから、製造コストを低減することもできる。

【００２７】

【実施例】本発明の別態様の半導体不揮発性記憶装置の
製造方法を、以下の実施例においてより詳細に説明す
る。実施例１ 図４には、半導体不揮発性記憶装置の製造において、メ
モリセル部（Ｉ）、および周辺回路内に配置されるＮチ
ャネル領域（II）およびＰチャネル領域（III）に形成
されたフィールド酸化膜上に析出されるサイドウォール
材を、それぞれ別個にエッチングし、周辺回路内にのＮ
チャネル領域およびＰチャネル領域に電極を形成するプ
ロセスフローを示している。予め、先に説明した従来法
に従って、半導体基板1内の窪みパターン内部にフィー
ルド酸化膜2を形成する。その上に絶縁膜61および浮遊
ゲート電極層4を析出後、浮遊ゲートを形成し、更に絶
縁膜62および制御ゲート電極層6を析出後、制御ゲート
を形成する。その際、前記フィールド酸化膜2内部に溝1
0が形成される。その後、図４（１）に示すように、こ
の溝10を含む基板全面にサイドウォール材3を析出させ
て、全面同じにエッチバック処理に付する。ここで行な
われるサイドウォール材3のエッチバック処理は、半導
体基板全面に対して同時に行なうものであって、Ｎチャ
ネル領域およびＰチャネル領域において前記フィールド
酸化膜2内に予め形成されている各電極部7が露出しない
程度に留める。

【００２８】次いで、図４（２）に示すように、メモリ
セル部（Ｉ）およびＰチャンネル領域（III）をレジス
ト膜8でそれぞれ被覆した後、Ｎチャネル領域（II）の
サイドウォール材3のみをエッチバックし、その後、イ
オン注入を行う。イオン注入後、Ｎチャンネル領域（I
I）のみをレジスト膜8で被覆する。その後、図４(3)に
示すように、Ｐチャネル領域（III）のサイドウォール
材3のみをエッチバックした後、イオン注入を行なう。

【００２９】メモリセル部（Ｉ）では、上記Ｎチャネル
領域（II）およびＰチャネル領域（III）とは別に、サ
イドウォール材3を析出した後、平坦化のためにエッチ
バックを行うが、その後の除去のためのエッチングやイ
オン注入は必要ないため、行わない（図４(１)〜（３）
参照）。

【００３０】本実施例に示したように、本発明の製造方
法によれば、イオン注入及びエッチングの両工程を要す
る電極形成部と、前記両工程を不要とするメモリセル部
とを別個に処理することができる。その結果、メモリセ
ル部のフィールド酸化膜の残膜性をより確実に向上する
ことが可能となり、各部の耐圧をより容易に制御でき
る。

【００３１】

【発明の効果】本発明の半導体不揮発性記憶装置におい
て、溝の底部の幅に対する、埋め込まれるサイドウォー
ル材の溝内壁からの水平方向の厚さを規定することで、
ソース−ドレイン電極部におけるイオンの注入突き抜け
マージンの向上、およびソース−ドレイン電極部および
ソース部の両者におけるフィールド酸化膜内の溝および
溝上層へのサイドウォール材の埋め込み性がいずれも向
上できる。

【００３２】フィールド酸化膜内の溝の内壁にテーパー
を付与することにより、埋め込まれるサイドウォール材
の平坦化性がより向上し、更に積層される層間膜の埋め
込み性、すなわち表面平坦化性も向上できる。

【００３３】従来使用されているＴＥＯＳに代えて、Ｈ
ＤＰ、ＢＰＴＥＯＳ、ＰＴＥＯＳまたはＢＴＥＯＳから
なる群より選択される埋め込み性（平坦化性）に優れた
サイドウォール材を用いることにより、サイドウォール
材の上に更に積層される層間膜の埋め込み性（平坦化
性）をより向上できる。あるいは、電極部の形成におい
ては、注入されたイオンの抜け性を低減することも可能
である。

【００３４】本発明の別態様である半導体不揮発性記憶
装置の製造方法によれば、イオン注入工程における注入
されるイオン量の異なる複数の部分において、所望の耐
圧の制御がより容易となり、かつエッチング速度に関す
るマージンも向上する。あるいは、エッチングを必須と
する領域とエッチングを不要とする領域を別個に処理で
きることから、エッチング保護のための特別なマスクの
提供が不要となり、製造コストの削減を図ることができ
る。

【図面の簡単な説明】

【図１】 本発明の半導体不揮発性記憶装置の実施の形
態１を表す鳥瞰図（Ａ）、および前記（Ａ）中のＡ−Ｂ
線における模式的な断面図（Ｂ）である。

【図２】 本発明の不揮発性記憶装置の実施の形態２を
表す、図１（Ａ）中のＡ−Ｂ線における模式的な断面図
である。

【図３】 本発明の半導体不揮発性記憶装置の実施の形
態５を表す、図１（Ａ）中のＡ−Ｂ線における模式的な
断面図である。

【図４】 実施例１における本発明の半導体不揮発性記
憶装置の製造方法の特徴的な工程を説明する模式的なフ
ローである。

【図５】 従来の方法における、フィールド酸化膜内の
溝を含む基板全面へのサイドウォール材の析出、および
浮遊ゲートおよび制御ゲート作製プロセスを表す工程フ
ロー断面図である。

【図６】 従来法により作製された半導体不揮発性記憶
装置を表す鳥瞰図である。

【図７】 図６中のＸ−Ｙ線における模式的な断面図。

【符号の説明】

１…半導体基板、２…フィールド酸化膜、３…サイドウ
ォール材、４…浮遊ゲート、５…制御ゲート形成用物
質、６…制御ゲート、７…電極部、８…レジスト層、１
０…（フィールド酸化膜内に形成された）溝、２０…過
剰にエッチングされた半導体基板表面、６１、６２…絶
縁膜。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 大中道 崇造 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AE00 5F001 AA23 AB08 AD12 AD62 AG10 AG21 5F004 AA11 DB04 DB05 DB06 DB28 EA12 EA27 EB02 EB05 FA02 5F083 EP02 EP23 GA27 NA02 PR03 PR09 PR21 PR38 PR43 PR44 PR45 PR53 PR54 PR55 5F101 BA05 BB05 BD02 BD37 BH02 BH14

Claims (6)

【特許請求の範囲】
1. 【請求項１】 その表面に窪みパターンを有する半導体
   基板と、前記窪みパターンの内部に形成されたフィール
   ド酸化膜とを有し、かつ前記半導体基板表面に第１絶縁
   層、浮遊ゲート電極層、第２絶縁層および制御ゲート電
   極層が積層された半導体不揮発性記憶装置において、前
   記浮遊ゲート電極層がフィールド酸化膜に隣接して形成
   されており、前記フィールド酸化膜がその内部に溝を有
   し、該溝を含む半導体基板全面にサイドウォール材が析
   出された後、エッチバックされており、溝内に存在する
   サイドウォール材表面の最下点から前記溝底部両端まで
   の距離をｔとした場合に、前記溝の底部の幅ｗがｔの２
   倍ないしはそれ以下であることを特徴とする半導体不揮
   発性記憶装置。
2. 【請求項２】 サイドウォール材が、溝の内部および溝
   上部周辺に存在する請求項１記載の半導体不揮発性記憶
   装置。
3. 【請求項３】 サイドウォール材が、溝の表層部と同じ
   高さまで存在する請求項１記載の半導体不揮発性記憶装
   置。
4. 【請求項４】 溝の内壁にテーパーが付いている請求項
   １記載の半導体不揮発性記憶装置。
5. 【請求項５】 サイドウォール材が、高密度プラズマＣ
   ＶＤ膜、ホウ素およびリンドープ−テトラエチルオルソ
   シリケート、ホウ素ドープ−テトラエチルオルソシリケ
   ートおよびリンドープ−テトラエチルオルソシリケート
   からなる群より選択される請求項１記載の半導体不揮発
   性記憶装置。
6. 【請求項６】 半導体基板の表面上に窪みパターンを設
   け、該窪みパターンの内部にフィールド酸化膜を形成
   し、半導体基板の表面上に第１絶縁層および浮遊ゲート
   電極層を析出させ、エッチングにより浮遊ゲート形成し
   た後、第２絶縁層および制御ゲート電極層を積層し、制
   御ゲート形成後、電極部の浮遊ゲート電極層を除去して
   前記フィールド酸化膜の内部に溝を形成することを含む
   請求項１〜５のいずれかに記載の半導体不揮発性記憶装
   置の製造方法において、前記溝を含む基板全面にサイド
   ウォール材を析出させてエッチバックすることにより、
   前記溝内におけるサイドウォール材表面の最下点から前
   記溝底部両端までの距離をｔとして、前記溝の底部の幅
   ｗがｔの２倍ないしはそれ以下であること、およびセル
   アレイ領域のメモリー部と該セルアレイ領域の周辺部に
   配置される周辺回路領域とを別個にエッチング工程に付
   すことを特徴とする半導体不揮発性記憶装置の製造方
   法。