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JPH088313B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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JPH088313B2
JPH088313B2 JP1191839A JP19183989A JPH088313B2 JP H088313 B2 JPH088313 B2 JP H088313B2 JP 1191839 A JP1191839 A JP 1191839A JP 19183989 A JP19183989 A JP 19183989A JP H088313 B2 JPH088313 B2 JP H088313B2
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source
groove
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memory cell
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
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    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
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  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は書換え可能な２層以上のゲート電極構造を有
するEPROM等の不揮発性半導体記憶装置及びその製造方
法に関する。
（従来の技術） 従来、例えば、２層のゲート電極を有する紫外線消去
型EPROMは上面からみて第２図に示すパターン配置とな
っている。第２図において１はメモリセル、２は素子分
解領域、３は浮遊ゲート電極、４はワード線となる制御
ゲート電極、５はコンタクト孔、６はAlでなるビット線
である。
この構造では、ひとつのセル１について1/2ケのドレイ
ン・コンタクト孔５が存在する為、セルサイズはコンタ
クト孔５と素子分離領域２に対してマスク行程で規定さ
れる一定の間隔及びずれ余裕をあらかじめ確保する必要
が有り、さらに、コンタクト孔５と浮遊ゲート電極３に
対しても同様にマスク行程で規定される一定の間隔及び
ずれ余裕をあらかじめ確保する必要が有る。この為、こ
の部分がスケーリングされず、微細化，大容量化に大き
な障害となるという欠点を有する。更に各セルにはそれ
ぞれ共通ソース拡散層を1/2本配置する必要がある。第
２のアレイの断面図を第３図に、アレイの回路図を第４
図に示す。ここで10はＰ型基板、11はN+型ソース、12は
N+型ドレイン、13はBPSG層である。このものの情報の書
込みは制御ゲート電極４とドレイン12に高電圧を印加
し、チャネル熱電子を発生させ、浮遊ゲート電極３に電
子を蓄積させて、セントランジスターのしきい値を上昇
させる事によりおこなう。
他方、大容量化を実現する為に、ソース及びドレイン
拡散層を、制御ゲートを共有する隣接する２つのセル間
のフィールド（素子分離）酸化膜下に埋め込んで形成
し、且つ上記埋め込み拡散層は動作に応じてソースまた
はドレインとして選択することが可能な回路を有し、さ
らに各セルにおいては上記埋め込み拡散層に対しコンタ
クト孔を有しないセル構造及び配置が提案されている。
以後これをコンタクトレスEPROMセルと略称する。第５
図にそのアレイ構造図を示し、第６図に回路図を示す。
この場合には、コンタクト孔と共通ソース拡散層は不要
となり、微細化，大容量化が可能とされている。ここ
で、21はＰ型基板、22はN+型埋め込み拡散層ビット線、
23はフィールド絶縁膜、24,25はゲート絶縁膜、26は浮
遊ゲート、27はワード線となる制御ゲート、28はメモリ
セルである。この従来型のコンタクトアレイEPROMセル
構造は、ソース，ドレイン拡散層22は埋め込まれてお
り、セルサイズは従来型の70％以下となる。
しかしながら、従来は不必要であった動作に応じてソ
ースまたはドレインとして選択することが可能な新規回
路が必要となる為、メモリセル以外の周辺回路部分が増
大する。さらに微細化に伴い、この新規回路の選択特性
が劣化するという問題があった。
（発明が解決しようとする課題） 上記のように従来の不揮発性半導体装置は、セル構造
とか周辺回路の微細化に問題があった。
本発明は上記事項に鑑みてなされたもので、従来EPRO
Mと同様なアレイ回路を有し、かつ微細化，大容量化が
可能な不揮発性半導体記憶装置及びその製造方法を提供
することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、第一導電型の半導体基板上に設けられた第
二導電型のソース及びドレイン領域と、上記ソース及び
ドレイン領域間のチャネル領域上に形成され第一のゲー
ト絶縁膜を介して電気的に浮遊状態にされた第一のゲー
ト電極と、上記第一のゲート電極上に形成された第二の
ゲート絶縁膜を介して制御ゲートとなる第二のゲート電
極とを備えた半導体素子を複数個有する半導体装置にお
いて、上記ソース及びドレイン領域は上記チャネル領域
を、隣接する素子のチャネル領域と分離するための第一
の絶縁膜より厚い第三の絶縁膜の下部に設けられてお
り、上記隣接する素子のソース及びドレイン領域は上記
第三の絶縁膜から半導体基板内に達して設けられた溝に
より分離されている事を特徴とする不揮発性半導体装置
である。
本発明は、第一導電型の半導体基板中に第二導電型の
第一及び第二の拡散層を形成し、前記第一及び第二の拡
散層上にフィールド絶縁膜を形成し、前記第一及び第二
の拡散層間のチャネル領域上にゲート絶縁膜を形成し、
前記半導体基板上の全面に導電膜を形成し、前記フィー
ルド絶縁膜上に開口を有するマスクを用いて、前記導電
膜をエッチングしてメモリセルの浮遊ゲートを形成する
と共に、前記マスクを用いて、前記フィールド絶縁膜及
び前記半導体基板をエッチングし、前記フィールド絶縁
膜並びに前記第一及び第二の拡散層を貫通する溝を形成
し、前記溝内に絶縁膜を埋め込む、という一連の工程か
らなるの不揮発性半導体記憶装置の製造方法である。
即ち本発明は、上記ソース及びドレイン拡散領域は、
チャネル領域を、隣接するチャネル領域と分離するため
の第１のゲート絶縁膜より厚い絶縁膜の下部に設けられ
ており、隣接するソース及びドレイン拡散領域は、上記
厚い絶縁膜の中央部付近から半導体基板内に達して設け
られた溝により分離されていることを特徴としている。
且つ前記溝は、隣接する浮遊ゲート電極端とほぼ自己整
合的に形成されており、その深さは隣接するソース及び
ドレイン拡散領域を十分分離できるよう設定されている
ことを他の特徴としている。
本発明によれば、隣接素子とのパンチスルーやリーク
を十分防止できる溝が形成されている為、従来のコンタ
クトセルアレイと同様に従来セルサイズを大幅に縮小で
き、且つソースとドレインは役割を固定できるため、周
辺回路を複雑化することなく実現できる不揮発性メモリ
のセル構造を提供することができる。
（実施例） 第１図は本実施例を断面にて示す構造図である。本構
造は、Ｐ型シリコン基板101の表面にメモリセルのN+型
ドレイン拡散層102,102,…及びN+型ソース拡散層104,10
4,…がそれぞれ溝103を介して設けられている。これら
隣接するドレイン拡散層102とソース拡散層104間にそれ
ぞれチャネル領域105が設けられている。これら各チャ
ネル領域105上には第１のゲート酸化膜107が設けられて
いる。第１のゲート酸化膜107上には浮遊ゲート電極108
がそれぞれ存在し、浮遊ゲート電極108上には第２のゲ
ート絶縁膜109が設けられている。前記ドレイン拡散層1
02及び隣接セルのソース拡散層104は浮遊ゲート電極108
と108間を分離するフィールド酸化膜106下にそれぞれ設
けられており、フィールド酸化膜106のほぼ中央部下に
設けられた溝103で互いに分離されている。制御ゲート
電極110は前記第２のゲート絶縁膜109上を覆いフィール
ド酸化膜106、溝103の上部を通るように設けられてい
る。これらを覆ってCVD酸化膜111が形成され、さらに全
面にBPSG膜112が設けられている。
このようなEPROM装置では、隣接セルとの間隔はフィ
ールド酸化膜103上に張出す浮遊ゲート電極の長さと間
隔で決定されており、第５図，第６図のコンタクトレス
EPROMセルアレイと同じサイズが実現できる。更に、フ
ィールド酸化膜から基板にかけて形成される溝103は隣
接する浮遊ゲート電極端と自己整合で形成でき、つまり
第５図で見れば、ポリシリコンよりなる浮遊ゲート26が
形成された段階で、これをマスクとしてフィールド酸化
膜を抜き、更に第１図の基板101内に達する溝103が形成
できるため、隣接拡散層の分離のための深さは自由に設
定できる。つまり、第７図に示すように、隣接するメモ
リセルの浮遊ゲート26を分離するためのスリット状の溝
113を形成する際に用いるレジスト114をマスクとして、
フィールド酸化膜106及び基板101をエッチングすると、
隣接するメモリセルのドレイン拡散膜102とソース拡散
膜103が互いに分離される。この時、溝113は、浮遊ゲー
ト26の端部が溝113の縁部に位置するように、浮遊ゲー
ト26に対して自己整合的に形成されるため、メモリセル
同士の間隔を狭められ、記憶容量の大容量化に貢献でき
る。また、ソースとドレインの拡散膜は役割を固定でき
る為、従来EPROMの回路をそのまま使うことができて、
周辺回路の増大や、新回路の選択特性等に悩まされる事
はない。
尚、本実施例ではEPROMを参照して説明したが、これ
に限定されることなく、２層ポリを用いる同種の構造を
もつ一括消去型EEPROM、EEPROMやマスクROMなどでも同
様に適用可能である等、本発明は種々の応用が可能であ
る。
［発明の効果］ 以上詳述した如く、本発明によれば、従来のEPROMセ
ル等より微細化が可能な、特に１トランジスタ１セル型
の不揮発性半導体装置を提供できる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来のEP
ROMのパターン平面図、第３図は同従来のEPROMの構造を
示す断面図、第４図は同従来のEPROMの回路図、第５図
は従来のコンタクトレスEPROMの構造を示す断面図、第
６図は同EPROMの回路図、第７図は本発明の一実施例の
断面図である。 101……Ｐ型基板、102……N+型ドレイン層、103……
溝、104……N+型ソース層、105……チャネル領域、106
……フィールド絶縁膜、107,109……ゲート絶縁膜、108
……浮遊ゲート、110……制御ゲート、111……CVD酸化
膜、112……BPSG膜、113……溝、114……レジスト。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 27/115 29/788 29/792 Ｈ０１Ｌ 21/76 Ｌ Ｇ１１Ｃ 17/00 ３０７ Ｄ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板上に設けられた第
    二導電型のソース及びドレイン領域と、上記ソース及び
    ドレイン領域間のチャネル領域上に形成され第一のゲー
    ト絶縁膜を介して電気的に浮遊状態にされた第一のゲー
    ト電極と、上記第一のゲート電極上に形成された第二の
    ゲート絶縁膜を介して制御ゲートとなる第二のゲート電
    極とを備えたメモリセルを複数個有する不揮発性半導体
    記憶装置において、 各々のメモリセルは、前記半導体基板上に形成された素
    子分離絶縁膜により互いに分離され、 前記素子分離絶縁膜は、フィールド絶縁膜と、前記フィ
    ールド絶縁膜及びその直下の半導体基板に形成された溝
    内に埋め込まれた絶縁膜とから構成され、 各々のメモリセルのソース及びドレイン領域は、前記フ
    ィールド絶縁膜の直下に形成され、かつ、各々のメモリ
    セルのソース及びドレイン領域の底部の位置は、前記溝
    内に埋め込まれた絶縁膜の底部の位置よりも上記に配置
    され、 各々のメモリセルの第一のゲート電極の端部並びにソー
    ス及びドレイン領域の端部は、前記溝内に埋め込まれた
    絶縁膜の側壁に配置されている ことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】第一導電型の半導体基板中に第二導電型の
    第一及び第二の拡散層を形成する工程と、 前記第一及び第二の拡散層上にフィールド絶縁膜を形成
    する工程と、 前記第一及び第二の拡散層間のチャネル領域上にゲート
    絶縁膜を形成する工程と、 前記半導体基板上の全面に導電膜を形成する工程と、 前記フィールド絶縁膜上に開口を有するマスクを用い
    て、前記導電膜をエッチングしてメモリセルの浮遊ゲー
    トを形成すると共に、前記マスクを用いて、前記フィー
    ルド絶縁膜及び前記半導体基板をエッチングし、前記フ
    ィールド絶縁膜並びに前記第一及び第二の拡散層を貫通
    する溝を形成する工程と、 前記溝内に絶縁膜を埋め込む工程と を具備することを特徴とする不揮発性半導体記憶装置の
    製造方法。
JP1191839A 1989-07-25 1989-07-25 不揮発性半導体記憶装置及びその製造方法 Expired - Fee Related JPH088313B2 (ja)

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US07/553,592 US5015601A (en) 1989-07-25 1990-07-18 Method of manufacturing a nonvolatile semiconductor device
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EP90114270A EP0410424B1 (en) 1989-07-25 1990-07-25 Nonvolatile semiconductor device and method of manufacturing the same
DE69013094T DE69013094T2 (de) 1989-07-25 1990-07-25 Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051795A (en) * 1989-11-21 1991-09-24 Texas Instruments Incorporated EEPROM with trench-isolated bitlines
IT1236980B (it) * 1989-12-22 1993-05-12 Sgs Thomson Microelectronics Cella di memoria eprom non volatile a gate divisa e processo ad isolamento di campo autoallineato per l'ottenimento della cella suddetta
KR970000533B1 (ko) * 1990-12-20 1997-01-13 후지쓰 가부시끼가이샤 Eprom 및 그 제조방법
JPH05326978A (ja) * 1992-05-21 1993-12-10 Rohm Co Ltd 半導体記憶装置およびその製造方法
TW299475B (ja) * 1993-03-30 1997-03-01 Siemens Ag
EP0700570B1 (en) * 1993-05-28 2001-07-11 Macronix International Co., Ltd. Flash eprom with block erase flags for over-erase protection
US6201277B1 (en) * 1993-08-31 2001-03-13 Texas Instruments Incorporated Slot trench isolation for flash EPROM
DE4333979A1 (de) * 1993-10-05 1995-04-13 Gold Star Electronics Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung
JP3435786B2 (ja) * 1994-03-31 2003-08-11 株式会社日立製作所 不揮発性半導体記憶装置の製造方法
KR100456256B1 (ko) * 1996-04-03 2005-06-17 소니 가부시끼 가이샤 반도체장치및그제조방법
JPH09275196A (ja) * 1996-04-03 1997-10-21 Sony Corp 半導体装置及びその製造方法
US5849621A (en) 1996-06-19 1998-12-15 Advanced Micro Devices, Inc. Method and structure for isolating semiconductor devices after transistor formation
US5808353A (en) * 1996-06-20 1998-09-15 Harris Corporation Radiation hardened dielectric for EEPROM
KR100247862B1 (ko) * 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6066530A (en) * 1998-04-09 2000-05-23 Advanced Micro Devices, Inc. Oxygen implant self-aligned, floating gate and isolation structure
US6323516B1 (en) * 1999-09-03 2001-11-27 Advanced Micro Devices, Inc. Flash memory device and fabrication method having a high coupling ratio
US6242305B1 (en) * 1999-10-25 2001-06-05 Advanced Micro Devices, Inc. Process for fabricating a bit-line using buried diffusion isolation
JP2001168306A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2001230390A (ja) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体不揮発性記憶装置およびその製造法
KR100452037B1 (ko) * 2002-07-18 2004-10-08 주식회사 하이닉스반도체 반도체 소자의 제조방법 및 그 소자
JP4346322B2 (ja) * 2003-02-07 2009-10-21 株式会社ルネサステクノロジ 半導体装置
JP2006054283A (ja) * 2004-08-11 2006-02-23 Nec Electronics Corp 不揮発性半導体記憶装置，及びその製造方法
WO2019190525A1 (en) * 2018-03-29 2019-10-03 Nitto Belgium Nv Adhesive tape for automatic reel change

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5141515B2 (ja) * 1971-11-29 1976-11-10
US4326331A (en) * 1979-09-17 1982-04-27 Texas Instruments Incorporated High coupling ratio electrically programmable ROM
JPS5681974A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
JPS61214446A (ja) * 1985-03-19 1986-09-24 Toshiba Corp 半導体装置の製造方法
JPS6288369A (ja) * 1985-10-15 1987-04-22 Fujitsu Ltd 半導体装置の製造方法
US4855800A (en) * 1986-03-27 1989-08-08 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
US4698900A (en) * 1986-03-27 1987-10-13 Texas Instruments Incorporated Method of making a non-volatile memory having dielectric filled trenches
JPS6386560A (ja) * 1986-09-30 1988-04-16 Toshiba Corp 半導体装置の製造方法
JPS63168053A (ja) * 1986-12-27 1988-07-12 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH0687500B2 (ja) * 1987-03-26 1994-11-02 日本電気株式会社 半導体記憶装置およびその製造方法
US4979004A (en) * 1988-01-29 1990-12-18 Texas Instruments Incorporated Floating gate memory cell and device
US4951103A (en) * 1988-06-03 1990-08-21 Texas Instruments, Incorporated Fast, trench isolated, planar flash EEPROMS with silicided bitlines

Also Published As

Publication number Publication date
DE69013094D1 (de) 1994-11-10
US5159431A (en) 1992-10-27
JPH0355880A (ja) 1991-03-11
EP0410424A3 (en) 1991-04-10
KR930009139B1 (ko) 1993-09-23
US5015601A (en) 1991-05-14
DE69013094T2 (de) 1995-03-23
KR910003661A (ko) 1991-02-28
EP0410424A2 (en) 1991-01-30
EP0410424B1 (en) 1994-10-05

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