JP2001168188A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001168188A JP2001168188A JP34575499A JP34575499A JP2001168188A JP 2001168188 A JP2001168188 A JP 2001168188A JP 34575499 A JP34575499 A JP 34575499A JP 34575499 A JP34575499 A JP 34575499A JP 2001168188 A JP2001168188 A JP 2001168188A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- wiring groove
- interlayer insulating
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 高アスペクト比の接続孔の加工や高い段差を
有する部分での加工をなくして、デュアルダマシン構造
の配線溝と接続孔とを高精度に加工し、微細な配線溝お
よび接続孔の形成を可能にする。 【解決手段】 基板１０上に、酸化シリコン系の第１の
層間絶縁膜１２、エッチングストッパ層１３、酸化シリ
コン系の第２の層間絶縁膜１４、マスク層１５を順に形
成した後、マスク層１５に配線溝パターン１６を開口
し、さらに配線溝パターン１６に少なくともかかるよう
に第２の層間絶縁膜１４、エッチングストッパ層１３に
ビアホールパターン１７を開口して、次いでマスク層１
５をエッチングマスクに用いて第２の層間絶縁膜１４に
配線溝１８を形成するとともにエッチングストッパ層１
３をエッチングマスクに用いて第１の層間絶縁膜１２に
ビアホール１９を形成する。
有する部分での加工をなくして、デュアルダマシン構造
の配線溝と接続孔とを高精度に加工し、微細な配線溝お
よび接続孔の形成を可能にする。 【解決手段】 基板１０上に、酸化シリコン系の第１の
層間絶縁膜１２、エッチングストッパ層１３、酸化シリ
コン系の第２の層間絶縁膜１４、マスク層１５を順に形
成した後、マスク層１５に配線溝パターン１６を開口
し、さらに配線溝パターン１６に少なくともかかるよう
に第２の層間絶縁膜１４、エッチングストッパ層１３に
ビアホールパターン１７を開口して、次いでマスク層１
５をエッチングマスクに用いて第２の層間絶縁膜１４に
配線溝１８を形成するとともにエッチングストッパ層１
３をエッチングマスクに用いて第１の層間絶縁膜１２に
ビアホール１９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは層間絶縁膜に酸化シリコン系絶縁
膜にデュアルダマシン法により配線構造を形成する半導
体装置の製造方法に関する。
方法に関し、詳しくは層間絶縁膜に酸化シリコン系絶縁
膜にデュアルダマシン法により配線構造を形成する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の動作速度の向上と低消費電
力化のために銅配線を採用したデュアルダマシン配線の
プロセス技術の開発が進んでいる。デュアルダマシン配
線では、層間絶縁膜に配線溝と接続孔（ビアホール）と
を形成しておき、その配線溝とビアホールとに同時に導
電材料を埋め込むため、ビアホールと配線溝とに別々に
導電材料を埋め込むシングルダマシン法に比べて製造コ
ストを低減できる利点がある。層間絶縁膜に配線溝とビ
アホールとを形成するためには、通常、２回のパターニ
ング工程が必要になる。その方法として、数種類の形成
方法が提案されている。
力化のために銅配線を採用したデュアルダマシン配線の
プロセス技術の開発が進んでいる。デュアルダマシン配
線では、層間絶縁膜に配線溝と接続孔（ビアホール）と
を形成しておき、その配線溝とビアホールとに同時に導
電材料を埋め込むため、ビアホールと配線溝とに別々に
導電材料を埋め込むシングルダマシン法に比べて製造コ
ストを低減できる利点がある。層間絶縁膜に配線溝とビ
アホールとを形成するためには、通常、２回のパターニ
ング工程が必要になる。その方法として、数種類の形成
方法が提案されている。
【０００３】まず、従来例１を、図３に示す製造工程断
面図によって説明する。
面図によって説明する。
【０００４】図３の（１）に示すように、トランジス
タ、配線等が形成された基板１１０に配線材料を拡散さ
せない材料からなる薄いパッシベーション膜１１１を窒
化シリコン膜や炭化シリコン膜で形成した後、ビアホー
ルが形成される第１の層間絶縁膜１１２を５００ｎｍの
厚さの酸化シリコン膜で形成する。
タ、配線等が形成された基板１１０に配線材料を拡散さ
せない材料からなる薄いパッシベーション膜１１１を窒
化シリコン膜や炭化シリコン膜で形成した後、ビアホー
ルが形成される第１の層間絶縁膜１１２を５００ｎｍの
厚さの酸化シリコン膜で形成する。
【０００５】次いで、図３の（２）に示すように、上記
第１の層間絶縁膜１１２上にエッチングストッパ層１１
３を１００ｎｍの厚さの窒化シリコン膜で形成する。次
いで、エッチングストッパ層１１３にビアホールパター
ンを形成するために用いるレジストマスク（図示せず）
を形成し、それをエッチングマスクに用いたエッチング
によりエッチングストッパ層１１３に開口部１２１を形
成する。その後、レジストマスクを除去する。
第１の層間絶縁膜１１２上にエッチングストッパ層１１
３を１００ｎｍの厚さの窒化シリコン膜で形成する。次
いで、エッチングストッパ層１１３にビアホールパター
ンを形成するために用いるレジストマスク（図示せず）
を形成し、それをエッチングマスクに用いたエッチング
によりエッチングストッパ層１１３に開口部１２１を形
成する。その後、レジストマスクを除去する。
【０００６】次いで図３の（３）に示すように、上記開
口部１２１内を含む上記エッチングストッパ層１１３上
に配線が形成される第２の層間絶縁膜１１４を４００ｎ
ｍの厚さの酸化シリコン膜で形成する。次いで、第２の
層間絶縁膜１１４上に配線溝を形成するために用いるレ
ジストマスク１３１を形成する。このレジストマスク１
３１には配線溝を形成するための開口部１３２を形成し
ておく。
口部１２１内を含む上記エッチングストッパ層１１３上
に配線が形成される第２の層間絶縁膜１１４を４００ｎ
ｍの厚さの酸化シリコン膜で形成する。次いで、第２の
層間絶縁膜１１４上に配線溝を形成するために用いるレ
ジストマスク１３１を形成する。このレジストマスク１
３１には配線溝を形成するための開口部１３２を形成し
ておく。
【０００７】続いて図３の（４）に示すように、上記レ
ジストマスク１３１を用いて第２の層間絶縁膜１１４を
エッチングし、配線溝１１５を形成するとともに、上記
エッチングストッパ層１１３をエッチングマスクにし
て、第１の層間絶縁膜１１２をエッチングしてビアホー
ル１１６を形成する。このエッチングは、窒化シリコン
に対して高選択的な特性を有する条件で行われる。その
後、レジストマスク１３１を除去する。
ジストマスク１３１を用いて第２の層間絶縁膜１１４を
エッチングし、配線溝１１５を形成するとともに、上記
エッチングストッパ層１１３をエッチングマスクにし
て、第１の層間絶縁膜１１２をエッチングしてビアホー
ル１１６を形成する。このエッチングは、窒化シリコン
に対して高選択的な特性を有する条件で行われる。その
後、レジストマスク１３１を除去する。
【０００８】次に図３の（５）に示すように、上記第
１、第２の層間絶縁膜１１２，１１４をマスクにして、
ビアホール１１６の底部に露出しているパッシベーショ
ン膜１１１をエッチングする。このとき、同種の材料で
形成されているエッチングストッパ層１１３も第２の層
間絶縁膜１１４をエッチングマスクにしてエッチングさ
れる。
１、第２の層間絶縁膜１１２，１１４をマスクにして、
ビアホール１１６の底部に露出しているパッシベーショ
ン膜１１１をエッチングする。このとき、同種の材料で
形成されているエッチングストッパ層１１３も第２の層
間絶縁膜１１４をエッチングマスクにしてエッチングさ
れる。
【０００９】次に、従来例２を、図４に示す製造工程断
面図によって説明する。
面図によって説明する。
【００１０】図４の（１）に示すように、トランジス
タ、配線等が形成された基板１１０に配線材料を拡散さ
せない材料からなる薄いパッシベーション膜１１１を窒
化シリコン膜や炭化シリコン膜で形成した後、ビアホー
ルが形成される第１の層間絶縁膜１１２を５００ｎｍの
厚さの酸化シリコン膜で形成し、エッチングストッパ層
１１３を５０ｎｍの厚さの窒化シリコン膜で形成し、配
線が形成される第２の層間絶縁膜１１４を４５０ｎｍの
厚さの酸化シリコン膜で形成する。
タ、配線等が形成された基板１１０に配線材料を拡散さ
せない材料からなる薄いパッシベーション膜１１１を窒
化シリコン膜や炭化シリコン膜で形成した後、ビアホー
ルが形成される第１の層間絶縁膜１１２を５００ｎｍの
厚さの酸化シリコン膜で形成し、エッチングストッパ層
１１３を５０ｎｍの厚さの窒化シリコン膜で形成し、配
線が形成される第２の層間絶縁膜１１４を４５０ｎｍの
厚さの酸化シリコン膜で形成する。
【００１１】次いで、図４の（２）に示すように、第２
の層間絶縁膜１１４、エッチングストッパ層１１３、第
１の層間絶縁膜１１２にビアホールを形成するために用
いるレジストマスク（図示せず）を形成する。続いて、
そのレジストマスクをエッチングマスクに用いたエッチ
ングにより第２の層間絶縁膜１１４、エッチングストッ
パ層１１３、第１の層間絶縁膜１１２をエッチングして
ビアホール１１６を形成する。その後、レジストマスク
を除去する。
の層間絶縁膜１１４、エッチングストッパ層１１３、第
１の層間絶縁膜１１２にビアホールを形成するために用
いるレジストマスク（図示せず）を形成する。続いて、
そのレジストマスクをエッチングマスクに用いたエッチ
ングにより第２の層間絶縁膜１１４、エッチングストッ
パ層１１３、第１の層間絶縁膜１１２をエッチングして
ビアホール１１６を形成する。その後、レジストマスク
を除去する。
【００１２】次いで、図４の（３）に示すように、第２
の層間絶縁膜１１４に配線溝を形成するために用いるレ
ジストマスク１３１を形成する。その際、ビアホール１
１６の内部にもレジストマスク１３１が形成される。そ
の後、通常のリソグラフィー技術を用いて、このレジス
トマスク１３１に配線溝を形成するための開口部１３２
を形成する。
の層間絶縁膜１１４に配線溝を形成するために用いるレ
ジストマスク１３１を形成する。その際、ビアホール１
１６の内部にもレジストマスク１３１が形成される。そ
の後、通常のリソグラフィー技術を用いて、このレジス
トマスク１３１に配線溝を形成するための開口部１３２
を形成する。
【００１３】図４の（４）に示すように、上記レジスト
マスク１３１〔前記図４の（３）参照〕を用いて第２の
層間絶縁膜１１４をエッチングし、配線溝１１５を形成
する。その後、レジストマスク１３１を除去する。それ
によって、再びビアホール１１６が開口される。
マスク１３１〔前記図４の（３）参照〕を用いて第２の
層間絶縁膜１１４をエッチングし、配線溝１１５を形成
する。その後、レジストマスク１３１を除去する。それ
によって、再びビアホール１１６が開口される。
【００１４】次いで図４の（５）に示すように、第２、
第１の層間絶縁膜１１４，１１２をエッチングマスクに
用いて、ビアホール１１６の底部に露出しているパッシ
ベーション膜１１１をエッチングする。このとき、同種
の材料である窒化シリコンで形成されているエッチング
ストッパ層１１３も第２の層間絶縁膜１１４をエッチン
グマスクにして同時に除去される。
第１の層間絶縁膜１１４，１１２をエッチングマスクに
用いて、ビアホール１１６の底部に露出しているパッシ
ベーション膜１１１をエッチングする。このとき、同種
の材料である窒化シリコンで形成されているエッチング
ストッパ層１１３も第２の層間絶縁膜１１４をエッチン
グマスクにして同時に除去される。
【００１５】次に、従来例３を、図５に示す製造工程断
面図によって説明する。
面図によって説明する。
【００１６】図５の（１）に示すように、トランジス
タ、配線等が形成された基板１１０に配線材料を拡散さ
せない材料からなる薄いパッシベーション膜１１１を窒
化シリコン膜や炭化シリコン膜で形成した後、ビアホー
ルおよび配線溝が形成される層間絶縁膜１１２を１．０
０μｍの厚さの酸化シリコン膜で形成する。
タ、配線等が形成された基板１１０に配線材料を拡散さ
せない材料からなる薄いパッシベーション膜１１１を窒
化シリコン膜や炭化シリコン膜で形成した後、ビアホー
ルおよび配線溝が形成される層間絶縁膜１１２を１．０
０μｍの厚さの酸化シリコン膜で形成する。
【００１７】次いで図５の（２）に示すように、ビアホ
ールパターンを形成するために用いるレジストマスク
（図示せず）を形成し、それをエッチングマスクに用い
たエッチングにより、層間絶縁膜１１２をエッチングし
て、ビアホール１１６を形成する。その後、レジストマ
スクを除去する。
ールパターンを形成するために用いるレジストマスク
（図示せず）を形成し、それをエッチングマスクに用い
たエッチングにより、層間絶縁膜１１２をエッチングし
て、ビアホール１１６を形成する。その後、レジストマ
スクを除去する。
【００１８】続いて図５の（３）に示すように、層間絶
縁膜１１２に配線溝を形成するために用いるレジストマ
スク１３１を形成する。その際、ビアホール１１６の内
部にもレジストマスク１３１が形成される。その後、通
常のリソグラフィー技術を用いて、このレジストマスク
１３１に配線溝を形成するための開口部１３２を形成す
る。
縁膜１１２に配線溝を形成するために用いるレジストマ
スク１３１を形成する。その際、ビアホール１１６の内
部にもレジストマスク１３１が形成される。その後、通
常のリソグラフィー技術を用いて、このレジストマスク
１３１に配線溝を形成するための開口部１３２を形成す
る。
【００１９】続いて図５の（４）に示すように、上記レ
ジストマスク１３１〔前記図５の（３）参照〕を用いて
層間絶縁膜１１２を途中までエッチングし、層間絶縁膜
１１２の上部に５００ｎｍの深さの配線溝１１５を形成
する。その後、レジストマスク１３１を除去する。それ
によって、ビアホール１１６が再び開口される。
ジストマスク１３１〔前記図５の（３）参照〕を用いて
層間絶縁膜１１２を途中までエッチングし、層間絶縁膜
１１２の上部に５００ｎｍの深さの配線溝１１５を形成
する。その後、レジストマスク１３１を除去する。それ
によって、ビアホール１１６が再び開口される。
【００２０】その後図５の（５）に示すように、層間絶
縁膜１１２をエッチングマスクに用いて、ビアホール１
１６の底部に露出しているパッシベーション膜１１１を
エッチングする。
縁膜１１２をエッチングマスクに用いて、ビアホール１
１６の底部に露出しているパッシベーション膜１１１を
エッチングする。
【００２１】
【発明が解決しようとする課題】しかしながら、上記説
明した第１の従来例では、配線溝を形成した後、ビアホ
ールを形成してさらにオーバエッチングを行うので、配
線溝の底部のエッチングストッパ層に加わるオーバエッ
チング量が大きくなる。そのため、そのオーバエッチン
グ量に対してエッチングストッパ層が十分に大きいエッ
チング選択性を得ることが難しくなっている。例えば、
配線溝底にエッチングストッパ層の厚さに換算し５００
ｎｍ以上のオーバエッチングを加える必要があるのに対
してエッチングストッパ層の厚さは１００ｎｍであり、
しかもエッチングストッパ層の選択比は５以上必要であ
り、さらにプロセスマージンを考慮すると１０以上が必
要となる。そのため、ビアホールをエッチングしている
ときにエッチングストッパ層を突き抜けてしまい、配線
溝やビアホールを正確に作製することが難しい。そこで
エッチングストッパ層の突き抜けを防止するためにエッ
チングストッパ層を厚く形成すると、窒化シリコン膜の
誘電率が高いために信号伝達遅延が大きくなり、半導体
装置の動作速度が低下することになる。
明した第１の従来例では、配線溝を形成した後、ビアホ
ールを形成してさらにオーバエッチングを行うので、配
線溝の底部のエッチングストッパ層に加わるオーバエッ
チング量が大きくなる。そのため、そのオーバエッチン
グ量に対してエッチングストッパ層が十分に大きいエッ
チング選択性を得ることが難しくなっている。例えば、
配線溝底にエッチングストッパ層の厚さに換算し５００
ｎｍ以上のオーバエッチングを加える必要があるのに対
してエッチングストッパ層の厚さは１００ｎｍであり、
しかもエッチングストッパ層の選択比は５以上必要であ
り、さらにプロセスマージンを考慮すると１０以上が必
要となる。そのため、ビアホールをエッチングしている
ときにエッチングストッパ層を突き抜けてしまい、配線
溝やビアホールを正確に作製することが難しい。そこで
エッチングストッパ層の突き抜けを防止するためにエッ
チングストッパ層を厚く形成すると、窒化シリコン膜の
誘電率が高いために信号伝達遅延が大きくなり、半導体
装置の動作速度が低下することになる。
【００２２】上記説明した第２の従来例では、第２層間
絶縁膜、エッチングストッパ層および第１の層間絶縁膜
にビアホールを形成する工程において、そのビアホール
のアスペクト比が非常に高くなるため、エッチングが難
しくなる。また、配線溝を形成するためのレジストマス
クを形成する工程においては、レジストマスクを形成す
る面に深いビアホールが形成されているため、ビアホー
ルに反射防止材料やレジスト材料が埋まってしまうの
で、レジストマスクを形成することが困難になる。この
ため、加工不良が発生する。さらにレジストマスクが正
常に形成されたとしても、凹凸のある面にリソグラフィ
ーを行う必要があるため、高ＮＡの露光装置を使うこと
が困難となるので、微細な配線溝パターンを形成するこ
とが困難となる。
絶縁膜、エッチングストッパ層および第１の層間絶縁膜
にビアホールを形成する工程において、そのビアホール
のアスペクト比が非常に高くなるため、エッチングが難
しくなる。また、配線溝を形成するためのレジストマス
クを形成する工程においては、レジストマスクを形成す
る面に深いビアホールが形成されているため、ビアホー
ルに反射防止材料やレジスト材料が埋まってしまうの
で、レジストマスクを形成することが困難になる。この
ため、加工不良が発生する。さらにレジストマスクが正
常に形成されたとしても、凹凸のある面にリソグラフィ
ーを行う必要があるため、高ＮＡの露光装置を使うこと
が困難となるので、微細な配線溝パターンを形成するこ
とが困難となる。
【００２３】上記説明した第３の従来例では、前記第２
の従来例と同様に、層間絶縁膜にビアホールを形成する
工程において、そのビアホールのアスペクト比が非常に
高くなるため、エッチングが難しくなる。また、配線溝
を形成するためのレジストマスクを形成する工程におい
ては、レジストマスクを形成する面に深いビアホールが
形成されているため、ビアホールに反射防止材料やレジ
スト材料が埋まってしまうので、レジストマスクを形成
することが困難になる。このため、加工不良が発生す
る。さらにレジストマスクが正常に形成されたとして
も、凹凸のある面にリソグラフィーを行う必要があるた
め、高ＮＡの露光装置を使うことが困難となるので、微
細な配線溝パターンを形成することが困難となる。
の従来例と同様に、層間絶縁膜にビアホールを形成する
工程において、そのビアホールのアスペクト比が非常に
高くなるため、エッチングが難しくなる。また、配線溝
を形成するためのレジストマスクを形成する工程におい
ては、レジストマスクを形成する面に深いビアホールが
形成されているため、ビアホールに反射防止材料やレジ
スト材料が埋まってしまうので、レジストマスクを形成
することが困難になる。このため、加工不良が発生す
る。さらにレジストマスクが正常に形成されたとして
も、凹凸のある面にリソグラフィーを行う必要があるた
め、高ＮＡの露光装置を使うことが困難となるので、微
細な配線溝パターンを形成することが困難となる。
【００２４】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。
【００２５】第１の半導体装置の製造方法は、基板上
に、第１の酸化シリコン系材料からなる第１の層間絶縁
膜と、前記第１の酸化シリコン系材料に対してエッチン
グ選択性を有する材料からなるエッチングストッパ層
と、第２の酸化シリコン系材料からなる第２の層間絶縁
膜と、前記第２の酸化シリコン系材料に対してエッチン
グ選択性を有する材料からなるマスク層とを順に形成す
る工程と、前記マスク層に配線溝を形成するための配線
溝パターンを形成する工程と、前記配線溝パターンに少
なくともかかるように前記第２の層間絶縁膜および前記
エッチングストッパ層に接続孔を開口する工程と、前記
マスク層をエッチングマスクに用いて前記第２の層間絶
縁膜に配線溝を形成するとともに前記エッチングストッ
パ層をエッチングマスクに用いて前記第１の層間絶縁膜
に接続孔を形成する工程とを備えた半導体装置の製造方
法である。
に、第１の酸化シリコン系材料からなる第１の層間絶縁
膜と、前記第１の酸化シリコン系材料に対してエッチン
グ選択性を有する材料からなるエッチングストッパ層
と、第２の酸化シリコン系材料からなる第２の層間絶縁
膜と、前記第２の酸化シリコン系材料に対してエッチン
グ選択性を有する材料からなるマスク層とを順に形成す
る工程と、前記マスク層に配線溝を形成するための配線
溝パターンを形成する工程と、前記配線溝パターンに少
なくともかかるように前記第２の層間絶縁膜および前記
エッチングストッパ層に接続孔を開口する工程と、前記
マスク層をエッチングマスクに用いて前記第２の層間絶
縁膜に配線溝を形成するとともに前記エッチングストッ
パ層をエッチングマスクに用いて前記第１の層間絶縁膜
に接続孔を形成する工程とを備えた半導体装置の製造方
法である。
【００２６】上記第１の半導体装置の製造方法では、配
線溝を形成する工程において、配線溝を形成すると同時
に接続孔も形成されるので、配線溝の底部のエッチング
ストッパ層に加わるオーバエッチング量は少なくてす
む。そのため、そのオーバエッチング量に対して、エッ
チングストッパ層は、例えばエッチング選択比が５程度
の膜で形成されていれば１００ｎｍ程度の薄い膜厚で十
分なエッチング選択性が得られる。
線溝を形成する工程において、配線溝を形成すると同時
に接続孔も形成されるので、配線溝の底部のエッチング
ストッパ層に加わるオーバエッチング量は少なくてす
む。そのため、そのオーバエッチング量に対して、エッ
チングストッパ層は、例えばエッチング選択比が５程度
の膜で形成されていれば１００ｎｍ程度の薄い膜厚で十
分なエッチング選択性が得られる。
【００２７】また、接続孔を形成する工程においては、
アスペクト比の高い接続孔を形成しないため、接続孔を
形成するためのエッチングが容易になる。また、配線溝
を形成するためのレジストマスクを形成する工程におい
ては、レジストマスクは段差の小さいマスク層上に形成
されるため、レジストマスクは高精度に形成され、さら
に高ＮＡの露光装置を使うことが可能となるので、微細
な配線溝パターンの形成が容易になる。
アスペクト比の高い接続孔を形成しないため、接続孔を
形成するためのエッチングが容易になる。また、配線溝
を形成するためのレジストマスクを形成する工程におい
ては、レジストマスクは段差の小さいマスク層上に形成
されるため、レジストマスクは高精度に形成され、さら
に高ＮＡの露光装置を使うことが可能となるので、微細
な配線溝パターンの形成が容易になる。
【００２８】第２の半導体装置の製造方法では、基板上
に、酸化シリコン系材料からなる層間絶縁膜と、前記酸
化シリコン系材料に対してエッチング選択性を有する材
料からなるマスク層とを順に形成する工程と、前記マス
ク層に配線溝を形成するための配線溝パターンを開口す
る工程と、前記配線溝パターンに少なくともかかるよう
に前記層間絶縁膜の途中まで接続孔パターンを形成する
工程と、前記マスク層をエッチングマスクに用いて前記
層間絶縁膜の上部に配線溝を形成するとともに前記接続
孔パターンを延長形成して前記層間絶縁膜を貫通する接
続孔を形成する工程とを備えた半導体装置の製造方法で
ある。
に、酸化シリコン系材料からなる層間絶縁膜と、前記酸
化シリコン系材料に対してエッチング選択性を有する材
料からなるマスク層とを順に形成する工程と、前記マス
ク層に配線溝を形成するための配線溝パターンを開口す
る工程と、前記配線溝パターンに少なくともかかるよう
に前記層間絶縁膜の途中まで接続孔パターンを形成する
工程と、前記マスク層をエッチングマスクに用いて前記
層間絶縁膜の上部に配線溝を形成するとともに前記接続
孔パターンを延長形成して前記層間絶縁膜を貫通する接
続孔を形成する工程とを備えた半導体装置の製造方法で
ある。
【００２９】上記第２の半導体装置の製造方法では、エ
ッチングストッパ層を用いずに、予め層間絶縁膜に接続
孔の上部となる接続孔パターンを形成しておき、その後
配線溝を形成すると同時に接続孔パターンを延長形成し
て接続孔を完成させるので、配線溝の形成時に接続孔の
底部のオーバエッチングが行われる。そのため、配線溝
の突き抜けが起こることはない。
ッチングストッパ層を用いずに、予め層間絶縁膜に接続
孔の上部となる接続孔パターンを形成しておき、その後
配線溝を形成すると同時に接続孔パターンを延長形成し
て接続孔を完成させるので、配線溝の形成時に接続孔の
底部のオーバエッチングが行われる。そのため、配線溝
の突き抜けが起こることはない。
【００３０】また、接続孔を形成する工程においては、
アスペクト比の高い接続孔を形成しないため、接続孔を
形成するためのエッチングが容易になる。また、配線溝
を形成するためのレジストマスクを形成する工程におい
ては、レジストマスクが段差の小さいマスク層上に形成
されるため、レジストマスクは高精度に形成され、さら
に高ＮＡの露光装置を使うことが可能となるので、微細
な配線溝パターンの形成が容易になる。
アスペクト比の高い接続孔を形成しないため、接続孔を
形成するためのエッチングが容易になる。また、配線溝
を形成するためのレジストマスクを形成する工程におい
ては、レジストマスクが段差の小さいマスク層上に形成
されるため、レジストマスクは高精度に形成され、さら
に高ＮＡの露光装置を使うことが可能となるので、微細
な配線溝パターンの形成が容易になる。
【００３１】
【発明の実施の形態】本発明の第１の製造方法に係る実
施の形態の一例を、図１の製造工程断面図によって説明
する。
施の形態の一例を、図１の製造工程断面図によって説明
する。
【００３２】図１の（１）に示すように、一例として、
半導体基板にトランジスタ等の半導体素子を形成し、さ
らに配線、絶縁膜等を形成して基板１０が構成されてい
る。この基板１０の最上層にはパッシベーション膜１１
が、例えば、配線材料を拡散させないような材料である
窒化シリコン膜や炭化シリコン膜で５０ｎｍ程度の厚さ
に形成されている。
半導体基板にトランジスタ等の半導体素子を形成し、さ
らに配線、絶縁膜等を形成して基板１０が構成されてい
る。この基板１０の最上層にはパッシベーション膜１１
が、例えば、配線材料を拡散させないような材料である
窒化シリコン膜や炭化シリコン膜で５０ｎｍ程度の厚さ
に形成されている。
【００３３】その後順に、接続孔（以下、ビアホールと
して説明する）が形成される第１の層間絶縁膜１２を第
１の酸化シリコン系の材料として例えば酸化シリコン
（ＳｉＯ2 ）膜を５００ｎｍの厚さに形成し、エッチン
グストッパ層１３を例えば窒化シリコン膜で５０ｎｍの
厚さに形成し、配線が形成される第２の層間絶縁膜１４
を第２の酸化シリコン系の材料として例えば酸化シリコ
ン（ＳｉＯ2 ）膜で４５０ｎｍの厚さに形成し、マスク
層１５を例えば窒化シリコン膜で１００ｎｍの厚さに形
成する。
して説明する）が形成される第１の層間絶縁膜１２を第
１の酸化シリコン系の材料として例えば酸化シリコン
（ＳｉＯ2 ）膜を５００ｎｍの厚さに形成し、エッチン
グストッパ層１３を例えば窒化シリコン膜で５０ｎｍの
厚さに形成し、配線が形成される第２の層間絶縁膜１４
を第２の酸化シリコン系の材料として例えば酸化シリコ
ン（ＳｉＯ2 ）膜で４５０ｎｍの厚さに形成し、マスク
層１５を例えば窒化シリコン膜で１００ｎｍの厚さに形
成する。
【００３４】次いで、通常のレジスト塗布工程およびリ
ソグラフィー工程を行って、上記マスク層１５上に配線
溝を形成するために用いるレジストマスク３１を形成す
る。このレジストマスク３１には配線溝を形成するため
の開口部３２を形成しておく。
ソグラフィー工程を行って、上記マスク層１５上に配線
溝を形成するために用いるレジストマスク３１を形成す
る。このレジストマスク３１には配線溝を形成するため
の開口部３２を形成しておく。
【００３５】続いて、図１の（２）に示すように、上記
レジストマスク３１〔図１の（１）参照〕を用いてマス
ク層１５をエッチングし、配線溝パターン１６を開口す
る。このエッチングでは、通常の平行平板型プラズマエ
ッチング装置を用い、エッチングガスにはトリフルオロ
メタン（ＣＨＦ3 ）とアルゴン（Ａｒ）と酸素（Ｏ2）
とを用いた。また基板温度は０℃とした。その後、レジ
ストマスク３１〔前記図１の（１）参照〕を除去する。
レジストマスク３１〔図１の（１）参照〕を用いてマス
ク層１５をエッチングし、配線溝パターン１６を開口す
る。このエッチングでは、通常の平行平板型プラズマエ
ッチング装置を用い、エッチングガスにはトリフルオロ
メタン（ＣＨＦ3 ）とアルゴン（Ａｒ）と酸素（Ｏ2）
とを用いた。また基板温度は０℃とした。その後、レジ
ストマスク３１〔前記図１の（１）参照〕を除去する。
【００３６】次に、図１の（３）に示すように、再び、
通常のレジスト塗布工程およびリソグラフィー工程を行
って、マスク層１５および配線溝パターン１６上にビア
ホールを形成するために用いるレジストマスク３３を形
成する。このレジストマスク３３にはビアホールを形成
するための開口部３４を配線溝パターン１６に少なくと
もかかるように形成しておく。
通常のレジスト塗布工程およびリソグラフィー工程を行
って、マスク層１５および配線溝パターン１６上にビア
ホールを形成するために用いるレジストマスク３３を形
成する。このレジストマスク３３にはビアホールを形成
するための開口部３４を配線溝パターン１６に少なくと
もかかるように形成しておく。
【００３７】次いで、図１の（４）に示すように、上記
レジストマスク３３〔前記図１の（３）参照〕を用いて
第２の層間絶縁膜１４をエッチングし、接続孔パターン
（以下、ビアホールパターンとして説明する）１７を形
成する。このエッチングでは、通常の平行平板型プラズ
マエッチング装置を用い、エッチングガスにはオクタフ
ルオロシクロブタン（Ｃ4 Ｆ8 ）とアルゴン（Ａｒ）と
酸素（Ｏ2 ）とを用いた。また基板温度は０℃とした。
レジストマスク３３〔前記図１の（３）参照〕を用いて
第２の層間絶縁膜１４をエッチングし、接続孔パターン
（以下、ビアホールパターンとして説明する）１７を形
成する。このエッチングでは、通常の平行平板型プラズ
マエッチング装置を用い、エッチングガスにはオクタフ
ルオロシクロブタン（Ｃ4 Ｆ8 ）とアルゴン（Ａｒ）と
酸素（Ｏ2 ）とを用いた。また基板温度は０℃とした。
【００３８】続いて、上記エッチングをさらに進めて、
エッチングストッパ層１３をエッチングして、ビアホー
ルパターン１７を延長する。このエッチングでは、通常
の平行平板型プラズマエッチング装置を用い、エッチン
グガスにはトリフルオロメタン（ＣＨＦ3 ）とアルゴン
（Ａｒ）と酸素（Ｏ2 ）とを用いた。また基板温度は０
℃に設定した。その後、レジストマスク３３〔前記図１
の（３）参照〕を除去する。
エッチングストッパ層１３をエッチングして、ビアホー
ルパターン１７を延長する。このエッチングでは、通常
の平行平板型プラズマエッチング装置を用い、エッチン
グガスにはトリフルオロメタン（ＣＨＦ3 ）とアルゴン
（Ａｒ）と酸素（Ｏ2 ）とを用いた。また基板温度は０
℃に設定した。その後、レジストマスク３３〔前記図１
の（３）参照〕を除去する。
【００３９】次いで、図１の（５）に示すように、マス
ク層１５をエッチングマスクに用いて酸化シリコンから
なる第２の層間絶縁膜１４をエッチングして配線溝１８
を形成する。さらにエッチングストッパ層１３をエッチ
ングマスクに用いて酸化シリコンからなる第１の層間絶
縁膜１２をエッチングしてビアホール１９を形成する。
このエッチング条件は、前記図１の（４）によって説明
した酸化シリコンのエッチング条件と同様とした。
ク層１５をエッチングマスクに用いて酸化シリコンから
なる第２の層間絶縁膜１４をエッチングして配線溝１８
を形成する。さらにエッチングストッパ層１３をエッチ
ングマスクに用いて酸化シリコンからなる第１の層間絶
縁膜１２をエッチングしてビアホール１９を形成する。
このエッチング条件は、前記図１の（４）によって説明
した酸化シリコンのエッチング条件と同様とした。
【００４０】その後、図１の（６）に示すように、ビア
ホール１９の底部に露出しているパッシベーション膜１
１をエッチングする。このとき、同種の材料で形成され
ているマスク層１５〔前記図１の（４）参照〕およびエ
ッチングストッパ層１３もエッチングされて除去され
る。このエッチングでは、窒化シリコン膜が選択的に異
方性エッチングされるように、通常の高密度プラズマエ
ッチング装置を用い、エッチングガスにサルファーヘキ
サフルオライド（ＳＦ6 ）を用いた。また基板温度は０
℃とした。その結果、第２の層間絶縁膜１４およびエッ
チングストッパ層１３に配線溝１８が形成され、その配
線溝１８の底部に連続して第１の層間絶縁膜１２および
パッシベーション膜１１にビアホール１９が形成され
る。
ホール１９の底部に露出しているパッシベーション膜１
１をエッチングする。このとき、同種の材料で形成され
ているマスク層１５〔前記図１の（４）参照〕およびエ
ッチングストッパ層１３もエッチングされて除去され
る。このエッチングでは、窒化シリコン膜が選択的に異
方性エッチングされるように、通常の高密度プラズマエ
ッチング装置を用い、エッチングガスにサルファーヘキ
サフルオライド（ＳＦ6 ）を用いた。また基板温度は０
℃とした。その結果、第２の層間絶縁膜１４およびエッ
チングストッパ層１３に配線溝１８が形成され、その配
線溝１８の底部に連続して第１の層間絶縁膜１２および
パッシベーション膜１１にビアホール１９が形成され
る。
【００４１】上記第１、第２の層間絶縁膜１２，１４に
は、酸化シリコン（ＳｉＯ2 ）膜を用いたが、例えば酸
フッ化シリコン（ＳｉＯＦ）を用いることも可能であ
る。
は、酸化シリコン（ＳｉＯ2 ）膜を用いたが、例えば酸
フッ化シリコン（ＳｉＯＦ）を用いることも可能であ
る。
【００４２】上記マスク層１５は、窒化シリコン膜で形
成したが、窒化チタン膜等の高融点金属もしくは高融点
金属化合物膜で形成することも可能である。すなわち、
酸化シリコン系の材料に対してエッチング選択性を有す
る材料であれば、いかなる材料も用いることができる
が、好ましくは光学的アライメントが可能な光透過性の
膜がよい。
成したが、窒化チタン膜等の高融点金属もしくは高融点
金属化合物膜で形成することも可能である。すなわち、
酸化シリコン系の材料に対してエッチング選択性を有す
る材料であれば、いかなる材料も用いることができる
が、好ましくは光学的アライメントが可能な光透過性の
膜がよい。
【００４３】上記第１の半導体装置の製造方法では、配
線溝１８を形成する工程において、配線溝１８を形成す
ると同時にビアホール１９（接続孔）も形成されるの
で、配線溝１８の底部のエッチングストッパ層１３に加
わるオーバエッチング量は少なくてすむ。そのため、そ
のオーバエッチング量に対してエッチングストッパ層１
３は、例えばエッチング選択比が５程度の膜で形成され
ていれば１００ｎｍ程度の薄い膜厚で十分なエッチング
選択性が得られる。
線溝１８を形成する工程において、配線溝１８を形成す
ると同時にビアホール１９（接続孔）も形成されるの
で、配線溝１８の底部のエッチングストッパ層１３に加
わるオーバエッチング量は少なくてすむ。そのため、そ
のオーバエッチング量に対してエッチングストッパ層１
３は、例えばエッチング選択比が５程度の膜で形成され
ていれば１００ｎｍ程度の薄い膜厚で十分なエッチング
選択性が得られる。
【００４４】また、ビアホール１９を形成する工程にお
いては、アスペクト比の高いビアホール１９を形成しな
いため、ビアホール１９を形成するためのエッチングが
容易になる。また、配線溝１８を形成するためのレジス
トマスク３３を形成する工程においては、レジストマス
ク３３が段差の小さいマスク層１５上に形成されるた
め、レジストマスク３３は高精度に形成され、さらに高
ＮＡの露光装置を使うことが可能となるので、微細な配
線溝パターン１６の形成が容易になる。
いては、アスペクト比の高いビアホール１９を形成しな
いため、ビアホール１９を形成するためのエッチングが
容易になる。また、配線溝１８を形成するためのレジス
トマスク３３を形成する工程においては、レジストマス
ク３３が段差の小さいマスク層１５上に形成されるた
め、レジストマスク３３は高精度に形成され、さらに高
ＮＡの露光装置を使うことが可能となるので、微細な配
線溝パターン１６の形成が容易になる。
【００４５】上記第１の製造方法では、エッチングスト
ッパ層１３が酸化シリコン系材料に対してエッチング選
択性を有する材料で形成されていることから、配線溝１
８を形成した際に、エッチングストッパ層１３を突き抜
けるようなエッチングにはならない。また、高アスペク
ト比のビアホールを形成する必要がなく、リソグラフィ
ー工程を段差の小さい面で行うことができる。
ッパ層１３が酸化シリコン系材料に対してエッチング選
択性を有する材料で形成されていることから、配線溝１
８を形成した際に、エッチングストッパ層１３を突き抜
けるようなエッチングにはならない。また、高アスペク
ト比のビアホールを形成する必要がなく、リソグラフィ
ー工程を段差の小さい面で行うことができる。
【００４６】上記マスク層１５に配線溝パターン１６を
形成した後にレジストマスク３３にビアホールパターン
を形成するための開口部３４を形成しているので、たと
え配線溝パターン１６より開口部３４がはみ出して形成
されても、マスク層１５がエッチングマスクとなってビ
アホールパターン１７は配線溝パターン１６よりはみ出
して形成されないので、配線溝１８よりビアホール１９
がはみ出して形成されることはない。
形成した後にレジストマスク３３にビアホールパターン
を形成するための開口部３４を形成しているので、たと
え配線溝パターン１６より開口部３４がはみ出して形成
されても、マスク層１５がエッチングマスクとなってビ
アホールパターン１７は配線溝パターン１６よりはみ出
して形成されないので、配線溝１８よりビアホール１９
がはみ出して形成されることはない。
【００４７】次に本発明の第２の製造方法に係る実施の
形態の一例を、図２の製造工程断面図によって説明す
る。なお、図２では、前記図１によって説明した構成部
品と同様のものには同一符号を付与する。
形態の一例を、図２の製造工程断面図によって説明す
る。なお、図２では、前記図１によって説明した構成部
品と同様のものには同一符号を付与する。
【００４８】図２の（１）に示すように、一例として、
半導体基板にトランジスタ等の半導体素子を形成し、さ
らに配線、絶縁膜等を形成して基板１０が構成されてい
る。この基板１０の最上層にはパッシベーション膜１１
が、例えば、配線材料を拡散させないような材料である
窒化シリコン膜や炭化シリコン膜で５０ｎｍ程度の厚さ
に形成されている。その後順に、接続孔（以下、ビアホ
ールとして説明する）が形成される層間絶縁膜４１を酸
化シリコン系の材料として例えば酸化シリコン（ＳｉＯ
2 ）膜を１０００ｎｍの厚さに形成し、マスク層１５を
例えば窒化シリコン膜で１００ｎｍの厚さに形成する。
半導体基板にトランジスタ等の半導体素子を形成し、さ
らに配線、絶縁膜等を形成して基板１０が構成されてい
る。この基板１０の最上層にはパッシベーション膜１１
が、例えば、配線材料を拡散させないような材料である
窒化シリコン膜や炭化シリコン膜で５０ｎｍ程度の厚さ
に形成されている。その後順に、接続孔（以下、ビアホ
ールとして説明する）が形成される層間絶縁膜４１を酸
化シリコン系の材料として例えば酸化シリコン（ＳｉＯ
2 ）膜を１０００ｎｍの厚さに形成し、マスク層１５を
例えば窒化シリコン膜で１００ｎｍの厚さに形成する。
【００４９】次いで、通常のレジスト塗布工程およびリ
ソグラフィー工程を行って、上記マスク層１５上に配線
溝を形成するために用いるレジストマスク３１を形成す
る。このレジストマスク３１には配線溝を形成するため
の開口部３２を形成しておく。
ソグラフィー工程を行って、上記マスク層１５上に配線
溝を形成するために用いるレジストマスク３１を形成す
る。このレジストマスク３１には配線溝を形成するため
の開口部３２を形成しておく。
【００５０】続いて、図２の（２）に示すように、上記
レジストマスク３１〔図２の（１）参照〕を用いてマス
ク層１５をエッチングし、配線溝パターン１６を開口す
る。このエッチングでは、通常の平行平板型プラズマエ
ッチング装置を用い、エッチングガスにはトリフルオロ
メタン（ＣＨＦ3 ）とアルゴン（Ａｒ）と酸素（Ｏ2）
とを用いた。また基板温度は０℃とした。その後、レジ
ストマスク３１〔前記図２の（１）参照〕を除去する。
レジストマスク３１〔図２の（１）参照〕を用いてマス
ク層１５をエッチングし、配線溝パターン１６を開口す
る。このエッチングでは、通常の平行平板型プラズマエ
ッチング装置を用い、エッチングガスにはトリフルオロ
メタン（ＣＨＦ3 ）とアルゴン（Ａｒ）と酸素（Ｏ2）
とを用いた。また基板温度は０℃とした。その後、レジ
ストマスク３１〔前記図２の（１）参照〕を除去する。
【００５１】次に、図２の（３）に示すように、再び、
通常のレジスト塗布工程およびリソグラフィー工程を行
って、マスク層１５および配線溝パターン１６上にビア
ホールを形成するために用いるレジストマスク３３を形
成する。このレジストマスク３３にはビアホールを形成
するための開口部３４を少なくとも配線溝パッシベーシ
ョン１６にかかるように形成しておく。
通常のレジスト塗布工程およびリソグラフィー工程を行
って、マスク層１５および配線溝パターン１６上にビア
ホールを形成するために用いるレジストマスク３３を形
成する。このレジストマスク３３にはビアホールを形成
するための開口部３４を少なくとも配線溝パッシベーシ
ョン１６にかかるように形成しておく。
【００５２】次いで、図２の（４）に示すように、上記
レジストマスク３３〔図２の（３）参照〕をエッチング
マスク用いて層間絶縁膜４１を途中まで、例えば深さが
７５０ｎｍになるまでエッチングして接続孔パターン
（以下ビアホールパターンとして説明する）１７を形成
する。このエッチングでは、エッチング時間によってエ
ッチング深さを制御した。通常の平行平板型プラズマエ
ッチング装置を用い、エッチングガスにはオクタフルオ
ロシクロブタン（Ｃ4 Ｆ8 ）とアルゴン（Ａｒ）と酸素
（Ｏ2 ）とを用いた。また基板温度は０℃とした。その
後、レジストマスク３３を除去する。
レジストマスク３３〔図２の（３）参照〕をエッチング
マスク用いて層間絶縁膜４１を途中まで、例えば深さが
７５０ｎｍになるまでエッチングして接続孔パターン
（以下ビアホールパターンとして説明する）１７を形成
する。このエッチングでは、エッチング時間によってエ
ッチング深さを制御した。通常の平行平板型プラズマエ
ッチング装置を用い、エッチングガスにはオクタフルオ
ロシクロブタン（Ｃ4 Ｆ8 ）とアルゴン（Ａｒ）と酸素
（Ｏ2 ）とを用いた。また基板温度は０℃とした。その
後、レジストマスク３３を除去する。
【００５３】続いて、図２の（５）に示すように、マス
ク層１５をエッチングマスクに用いて層間絶縁膜４１の
途中まで、例えば深さが５００ｎｍになるまでエッチン
グして配線溝１８を形成する。それとともに、ビアホー
ルパターン１７〔図２の（４）参照〕を延長するように
エッチングしてビアホール１９を形成する。このエッチ
ングでは、前記図２の（４）で説明した酸化シリコンの
エッチング条件と同様なる条件を用いた。
ク層１５をエッチングマスクに用いて層間絶縁膜４１の
途中まで、例えば深さが５００ｎｍになるまでエッチン
グして配線溝１８を形成する。それとともに、ビアホー
ルパターン１７〔図２の（４）参照〕を延長するように
エッチングしてビアホール１９を形成する。このエッチ
ングでは、前記図２の（４）で説明した酸化シリコンの
エッチング条件と同様なる条件を用いた。
【００５４】その後、図１の（６）に示すように、ビア
ホール１９の底部に露出しているパッシベーション膜１
１をエッチングする。このとき、同種の材料で形成され
ているマスク層１５〔図２の（５）参照〕もエッチング
されて除去される。このエッチングでは、窒化シリコン
膜が選択的に異方性エッチングされるように、通常の高
密度プラズマエッチング装置を用い、エッチングガスに
サルファーヘキサフルオライド（ＳＦ6 ）を用いた。ま
た基板温度は０℃とした。その結果、層間絶縁膜４１の
上部に配線溝１８が形成され、その配線溝１８の底部に
連続して層間絶縁膜４１の下部およびパッシベーション
膜１１にビアホール１９が形成される。
ホール１９の底部に露出しているパッシベーション膜１
１をエッチングする。このとき、同種の材料で形成され
ているマスク層１５〔図２の（５）参照〕もエッチング
されて除去される。このエッチングでは、窒化シリコン
膜が選択的に異方性エッチングされるように、通常の高
密度プラズマエッチング装置を用い、エッチングガスに
サルファーヘキサフルオライド（ＳＦ6 ）を用いた。ま
た基板温度は０℃とした。その結果、層間絶縁膜４１の
上部に配線溝１８が形成され、その配線溝１８の底部に
連続して層間絶縁膜４１の下部およびパッシベーション
膜１１にビアホール１９が形成される。
【００５５】上記層間絶縁膜４１には、酸化シリコン
（ＳｉＯ2 ）膜を用いたが、例えば酸フッ化シリコン
（ＳｉＯＦ）を用いることも可能である。
（ＳｉＯ2 ）膜を用いたが、例えば酸フッ化シリコン
（ＳｉＯＦ）を用いることも可能である。
【００５６】上記マスク層１５は、窒化シリコン膜で形
成したが、窒化チタン膜等の高融点金属もしくは高融点
金属化合物膜で形成することも可能である。すなわち、
酸化シリコン系の材料に対してエッチング選択性を有す
る材料であれば、いかなる材料も用いることができる
が、好ましくは光学的アライメントが可能な光透過性の
膜がよい。
成したが、窒化チタン膜等の高融点金属もしくは高融点
金属化合物膜で形成することも可能である。すなわち、
酸化シリコン系の材料に対してエッチング選択性を有す
る材料であれば、いかなる材料も用いることができる
が、好ましくは光学的アライメントが可能な光透過性の
膜がよい。
【００５７】上記第２の半導体装置の製造方法では、エ
ッチングストッパ層を用いずに、予め層間絶縁膜１３に
ビアホールパターン１７を形成することによりビアホー
ル１９の上部を形成しておき、その後配線溝１８を形成
すると同時にビアホールパターンを延長形成してビアホ
ール１９を完成させるので、配線溝１８の形成時にビア
ホール１９の底部のオーバエッチングが行われる。その
ため、配線溝１８の突き抜けが起こることはない。
ッチングストッパ層を用いずに、予め層間絶縁膜１３に
ビアホールパターン１７を形成することによりビアホー
ル１９の上部を形成しておき、その後配線溝１８を形成
すると同時にビアホールパターンを延長形成してビアホ
ール１９を完成させるので、配線溝１８の形成時にビア
ホール１９の底部のオーバエッチングが行われる。その
ため、配線溝１８の突き抜けが起こることはない。
【００５８】また、ビアホール１９を形成する工程にお
いては、アスペクト比の高いビアホール１９を形成しな
いため、ビアホール１９を形成するためのエッチングが
容易になる。また、配線溝１８を形成するためのレジス
トマスク３３を形成する工程においては、レジストマス
ク３３が段差の小さいマスク層１５上に形成されるた
め、レジストマスク３３は高精度に形成され、さらに高
ＮＡの露光装置を使うことが可能となるので、微細な配
線溝パターン１６の形成が容易になる。
いては、アスペクト比の高いビアホール１９を形成しな
いため、ビアホール１９を形成するためのエッチングが
容易になる。また、配線溝１８を形成するためのレジス
トマスク３３を形成する工程においては、レジストマス
ク３３が段差の小さいマスク層１５上に形成されるた
め、レジストマスク３３は高精度に形成され、さらに高
ＮＡの露光装置を使うことが可能となるので、微細な配
線溝パターン１６の形成が容易になる。
【００５９】上記第２の製造方法では、第１の製造方法
で用いた窒化シリコンからなるエッチングストッパ層を
用いないので、第１の製造方法で形成される半導体装置
よりも層間絶縁膜が低誘電率になる。そのため、信号伝
達速度の速い配線が形成される。またリソグラフィー工
程の前では、高アスペクト比のホールを形成する必要が
ないので、リソグラフィー工程をほぼ平坦な面で行うこ
とができる。
で用いた窒化シリコンからなるエッチングストッパ層を
用いないので、第１の製造方法で形成される半導体装置
よりも層間絶縁膜が低誘電率になる。そのため、信号伝
達速度の速い配線が形成される。またリソグラフィー工
程の前では、高アスペクト比のホールを形成する必要が
ないので、リソグラフィー工程をほぼ平坦な面で行うこ
とができる。
【００６０】上記マスク層１５に配線溝パターン１６を
形成した後にレジストマスク３３にビアホールパターン
を形成するための開口部３４を形成しているので、たと
え配線溝パターン１６より開口部３４がはみ出して形成
されても、マスク層１５がエッチングマスクとなってビ
アホールパターン１７は配線溝パターン１６よりはみ出
して形成されないので、配線溝１８よりビアホール１９
がはみ出して形成されることはない。
形成した後にレジストマスク３３にビアホールパターン
を形成するための開口部３４を形成しているので、たと
え配線溝パターン１６より開口部３４がはみ出して形成
されても、マスク層１５がエッチングマスクとなってビ
アホールパターン１７は配線溝パターン１６よりはみ出
して形成されないので、配線溝１８よりビアホール１９
がはみ出して形成されることはない。
【００６１】
【発明の効果】以上、説明したように本発明の第１の製
造方法によれば、配線溝を形成すると同時に接続孔も形
成するので、配線溝の底部のエッチングストッパ層に加
わるオーバエッチング量を少なくすることができる。そ
のため、接続孔を形成するエッチングを行っているとき
に配線溝がエッチングストッパ層を突き抜けることがな
いので、配線溝や接続孔を正確に作製することができ
る。また、エッチングストッパ層を薄く形成することが
できるので、エッチング選択性を有する誘電率の高い材
料を用いても、信号伝達遅延が大きくなることもなく、
半導体装置の動作速度に大きな影響を及ぼすこともな
い。また、アスペクト比の高い接続孔を形成しないた
め、接続孔を形成するためのエッチングが容易になる。
また、配線溝を形成するためのレジストマスクを段差の
小さいマスク層上に形成するため、レジストマスクを高
精度に形成することができ、さらに高ＮＡの露光装置を
使うことが可能となるので、微細な配線溝パターンを容
易に形成することができる。よって、加工不良を防止す
ることができ、歩留まりを向上させることができる。
造方法によれば、配線溝を形成すると同時に接続孔も形
成するので、配線溝の底部のエッチングストッパ層に加
わるオーバエッチング量を少なくすることができる。そ
のため、接続孔を形成するエッチングを行っているとき
に配線溝がエッチングストッパ層を突き抜けることがな
いので、配線溝や接続孔を正確に作製することができ
る。また、エッチングストッパ層を薄く形成することが
できるので、エッチング選択性を有する誘電率の高い材
料を用いても、信号伝達遅延が大きくなることもなく、
半導体装置の動作速度に大きな影響を及ぼすこともな
い。また、アスペクト比の高い接続孔を形成しないた
め、接続孔を形成するためのエッチングが容易になる。
また、配線溝を形成するためのレジストマスクを段差の
小さいマスク層上に形成するため、レジストマスクを高
精度に形成することができ、さらに高ＮＡの露光装置を
使うことが可能となるので、微細な配線溝パターンを容
易に形成することができる。よって、加工不良を防止す
ることができ、歩留まりを向上させることができる。
【００６２】本発明の第２の製造方法によれば、エッチ
ングストッパ層を用いずに、予め層間絶縁膜に接続孔の
上部を形成しておき、その後配線溝を形成すると同時に
接続孔を完成させている。しかも、配線溝の形成時に接
続孔の底部のオーバエッチングが行われるので、配線溝
の突き抜けを起こさずに接続孔を形成することができ
る。また、接続孔を２段階に分けて形成しているので、
高アスペクト比のエッチング加工を行う必要がないの
で、高精度なエッチング加工を行うことができる。さら
に配線溝を形成するためのレジストマスクを段差の小さ
いマスク層上に形成することができるため、レジストマ
スクを高精度に形成することができ、さらに高ＮＡの露
光装置を使うことが可能となるので、微細な配線溝パタ
ーンを容易に形成する形成することができる。よって、
加工不良を防止することができ、歩留まりを向上させる
ことができる。
ングストッパ層を用いずに、予め層間絶縁膜に接続孔の
上部を形成しておき、その後配線溝を形成すると同時に
接続孔を完成させている。しかも、配線溝の形成時に接
続孔の底部のオーバエッチングが行われるので、配線溝
の突き抜けを起こさずに接続孔を形成することができ
る。また、接続孔を２段階に分けて形成しているので、
高アスペクト比のエッチング加工を行う必要がないの
で、高精度なエッチング加工を行うことができる。さら
に配線溝を形成するためのレジストマスクを段差の小さ
いマスク層上に形成することができるため、レジストマ
スクを高精度に形成することができ、さらに高ＮＡの露
光装置を使うことが可能となるので、微細な配線溝パタ
ーンを容易に形成する形成することができる。よって、
加工不良を防止することができ、歩留まりを向上させる
ことができる。
【図１】本発明の第１の製造方法に係る実施の形態を示
す製造工程断面図である。
す製造工程断面図である。
【図２】本発明の第２の製造方法に係る実施の形態を示
す製造工程断面図である。
す製造工程断面図である。
【図３】第１の従来例を示す製造工程断面図である。
【図４】第２の従来例を示す製造工程断面図である。
【図５】第３の従来例を示す製造工程断面図である。
１０…基板、１２…第１の層間絶縁膜、１３…エッチン
グストッパ層、１４…第２の層間絶縁膜、１５…マスク
層、１７…ビアホールパターン、１８…配線溝、１９…
ビアホール
グストッパ層、１４…第２の層間絶縁膜、１５…マスク
層、１７…ビアホールパターン、１８…配線溝、１９…
ビアホール
Claims (2)
- 【請求項１】 基板上に、第１の酸化シリコン系材料か
らなる第１の層間絶縁膜と、前記第１の酸化シリコン系
材料に対してエッチング選択性を有する材料からなるエ
ッチングストッパ層と、第２の酸化シリコン系材料から
なる第２の層間絶縁膜と、前記第２の酸化シリコン系材
料に対してエッチング選択性を有する材料からなるマス
ク層とを順に形成する工程と、 前記マスク層に配線溝を形成するための配線溝パターン
を開口する工程と、 前記配線溝パターンに少なくともかかるように前記第２
の層間絶縁膜および前記エッチングストッパ層に接続孔
を開口する工程と、 前記マスク層をエッチングマスクに用いて前記第２の層
間絶縁膜に配線溝を形成するとともに前記エッチングス
トッパ層をエッチングマスクに用いて前記第１の層間絶
縁膜に接続孔を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 基板上に、酸化シリコン系材料からなる
層間絶縁膜と、前記酸化シリコン系材料に対してエッチ
ング選択性を有する材料からなるマスク層とを順に形成
する工程と、 前記マスク層に配線溝を形成するための配線溝パターン
を開口する工程と、 前記配線溝パターンに少なくともかかるように前記層間
絶縁膜の途中まで接続孔パターンを形成する工程と、 前記マスク層をエッチングマスクに用いて前記層間絶縁
膜の上部に配線溝を形成するとともに前記接続孔パター
ンを延長形成して前記層間絶縁膜を貫通する接続孔を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34575499A JP2001168188A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34575499A JP2001168188A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168188A true JP2001168188A (ja) | 2001-06-22 |
Family
ID=18378754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34575499A Pending JP2001168188A (ja) | 1999-12-06 | 1999-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168188A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020025717A (ko) * | 2000-09-28 | 2002-04-04 | 니시가키 코지 | 에칭 방법 |
| US6921621B2 (en) | 2001-06-28 | 2005-07-26 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition of chemical amplification type, resist coated material, method of forming resist pattern, and process for producing semiconductor device |
| KR100591179B1 (ko) * | 2004-11-01 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100613390B1 (ko) * | 2004-12-16 | 2006-08-17 | 동부일렉트로닉스 주식회사 | 금속 배선된 반도체 소자 및 반도체 소자 금속 배선 형성방법 |
| US7112537B2 (en) | 2003-12-31 | 2006-09-26 | Dongbu Electronics Co., Ltd. | Method of fabricating interconnection structure of semiconductor device |
| KR100649410B1 (ko) * | 2000-07-21 | 2006-11-24 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100800909B1 (ko) * | 2006-12-21 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100854863B1 (ko) * | 2007-06-29 | 2008-08-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7452795B2 (en) | 2005-05-30 | 2008-11-18 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| WO2008144621A1 (en) * | 2007-05-18 | 2008-11-27 | Texas Instruments Incorporated | Silicon oxide interface layer formed during silicon carbide etch stop deposition |
| WO2009042475A1 (en) * | 2007-09-21 | 2009-04-02 | Texas Instruments Incorporated | Integrated circuit formation using a silicon carbon film |
| KR100898222B1 (ko) * | 2007-08-30 | 2009-05-18 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| KR100909174B1 (ko) | 2002-12-26 | 2009-07-23 | 매그나칩 반도체 유한회사 | 듀얼 다마신 패턴 형성 방법 |
| KR100917812B1 (ko) * | 2002-12-30 | 2009-09-18 | 동부일렉트로닉스 주식회사 | 듀얼 다마신을 갖는 반도체 장치의 제조 방법 |
| JPWO2009154173A1 (ja) * | 2008-06-17 | 2011-12-01 | 株式会社アルバック | 多段型基板の製造方法 |
-
1999
- 1999-12-06 JP JP34575499A patent/JP2001168188A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100649410B1 (ko) * | 2000-07-21 | 2006-11-24 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| KR20020025717A (ko) * | 2000-09-28 | 2002-04-04 | 니시가키 코지 | 에칭 방법 |
| US6921621B2 (en) | 2001-06-28 | 2005-07-26 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition of chemical amplification type, resist coated material, method of forming resist pattern, and process for producing semiconductor device |
| US7150956B2 (en) | 2001-06-28 | 2006-12-19 | Tokyo Ohka Kogyo Co., Ltd. | Chemical amplification type positive resist composition, resist laminated material, resist pattern forming method and method of manufacturing semiconductor device |
| KR100909174B1 (ko) | 2002-12-26 | 2009-07-23 | 매그나칩 반도체 유한회사 | 듀얼 다마신 패턴 형성 방법 |
| KR100917812B1 (ko) * | 2002-12-30 | 2009-09-18 | 동부일렉트로닉스 주식회사 | 듀얼 다마신을 갖는 반도체 장치의 제조 방법 |
| US7112537B2 (en) | 2003-12-31 | 2006-09-26 | Dongbu Electronics Co., Ltd. | Method of fabricating interconnection structure of semiconductor device |
| US7485574B2 (en) | 2004-11-01 | 2009-02-03 | Dongbu Electronics Co., Ltd. | Methods of forming a metal line in a semiconductor device |
| KR100591179B1 (ko) * | 2004-11-01 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100613390B1 (ko) * | 2004-12-16 | 2006-08-17 | 동부일렉트로닉스 주식회사 | 금속 배선된 반도체 소자 및 반도체 소자 금속 배선 형성방법 |
| US7618887B2 (en) | 2004-12-16 | 2009-11-17 | Dongbu Electronics Co., Ltd. | Semiconductor device with a metal line and method of forming the same |
| US7452795B2 (en) | 2005-05-30 | 2008-11-18 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| CN100442471C (zh) * | 2005-05-30 | 2008-12-10 | 富士通株式会社 | 半导体器件及其制造方法 |
| KR100800909B1 (ko) * | 2006-12-21 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| WO2008144621A1 (en) * | 2007-05-18 | 2008-11-27 | Texas Instruments Incorporated | Silicon oxide interface layer formed during silicon carbide etch stop deposition |
| US7682989B2 (en) | 2007-05-18 | 2010-03-23 | Texas Instruments Incorporated | Formation of a silicon oxide interface layer during silicon carbide etch stop deposition to promote better dielectric stack adhesion |
| KR100854863B1 (ko) * | 2007-06-29 | 2008-08-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8420532B2 (en) | 2007-06-29 | 2013-04-16 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
| KR100898222B1 (ko) * | 2007-08-30 | 2009-05-18 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| WO2009042475A1 (en) * | 2007-09-21 | 2009-04-02 | Texas Instruments Incorporated | Integrated circuit formation using a silicon carbon film |
| JPWO2009154173A1 (ja) * | 2008-06-17 | 2011-12-01 | 株式会社アルバック | 多段型基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5990015A (en) | Dual damascence process | |
| JP2001168188A (ja) | 半導体装置の製造方法 | |
| JPH11135626A (ja) | 半導体装置の製造方法 | |
| JP3107047B2 (ja) | 半導体装置の製造方法 | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| JP2720796B2 (ja) | 半導体装置の製造方法 | |
| JPH03138934A (ja) | 異なる深さを有する窓のエッチング法 | |
| JPH11162982A (ja) | 半導体装置の製造方法 | |
| JP4516450B2 (ja) | 半導体装置の製造方法 | |
| KR100548542B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR20040005481A (ko) | 듀얼 다마신 오버레이 마크 형성 방법 | |
| JP2001308179A (ja) | 半導体装置の製造方法 | |
| KR20000042394A (ko) | 상감 기법을 이용한 미세 금속 패턴 형성 방법 | |
| KR100909174B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| JP2001023924A (ja) | プラグの形成方法およびプラグ | |
| KR0163536B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| JPH10189590A (ja) | 半導体装置及びその製造方法 | |
| JP2000114373A (ja) | 半導体装置の製造方法 | |
| KR100598246B1 (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
| KR100578223B1 (ko) | 반도체소자의 듀얼대머신 형성방법 | |
| KR100328449B1 (ko) | 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법 | |
| JPH0697165A (ja) | 半導体装置及びその製造方法 | |
| KR100475729B1 (ko) | 질화티타늄및텅스텐실리사이드막질식각용에천트와그제조방법및이를이용한반도체소자제조방법 | |
| KR100456421B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3413697B2 (ja) | 配線形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060316 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080528 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081014 |