JP2001016078A - 多結晶シリコン回路 - Google Patents

Abstract

(57)【要約】 【課題】単結晶シリコン回路に匹敵する特性の多結晶シ
リコン回路を提供する。 【解決手段】コンパレータ回路の差動増幅器は、入力信
号を受けるｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、カレントミ
ラー回路のｐ型ＭＯＳＦＥＴ：Ｐ１、Ｐ２、及び電流源
回路のｎ型ＭＯＳＦＥＴ：Ｎ３を有する。出力段は、信
号を伝達するｐ型ＭＯＳＦＥＴ：Ｐ３、及び電流源回路
のｎ型ＭＯＳＦＥＴ：Ｎ４を有する。差動増幅器は、更
に、ｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２に夫々直列に接続さ
れたｎ型ＭＯＳＦＥＴ：Ｎ５、Ｎ６を有する。出力段
は、更に、ｎ型ＭＯＳＦＥＴ：Ｎ４に直列に接続された
ｎ型ＭＯＳＦＥＴ：Ｎ７を有する。ｎ型ＭＯＳＦＥＴ：
Ｎ５、Ｎ６、Ｎ７のゲートには電圧バイアス回路が接続
される。ｎ型ＭＯＳＦＥＴ：Ｎ５、Ｎ６、Ｎ７は、メイ
ンのｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、Ｎ４の不良な飽和
特性に基因する、点Ｘａ、点Ｘｂ、及びＯＵＴにおける
電圧の変動を抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多結晶シリコン層を
活性領域とするＭＩＳ（Metal Insulator Semiconducto
r）構造（ＭＯＳ（Metal Oxide Semiconductor）構造を
含む）の電界効果トランジスタ、即ちＭＩＳＦＥＴの不
良な飽和特性を補償するための多結晶シリコン回路に関
し、特に、コンパレータ回路やロジックゲート回路の入
出力特性を向上させるための技術に関する。

【０００２】

【従来の技術】半導体装置の高集積化や、パワー素子と
同一チップ上に保護回路を設ける技術として、パワー素
子を形成するための単結晶シリコン基板層上に絶縁膜を
介して多結晶シリコンからなる半導体層を形成し、この
半導体層を活性領域として使用して多結晶ＭＯＳＦＥＴ
等を形成する方法が検討されている。この方法によれ
ば、単結晶のＳＯＩ（Silicon On Insulator）等を用い
て素子を作成する方法よりもコストを大幅に低減可能で
ある。なお、本明細書において、多結晶シリコン層を活
性領域とする半導体素子を多結晶シリコン半導体素子、
例えば多結晶シリコンＭＯＳＦＥＴと呼び、単結晶シリ
コン層を活性領域とする半導体素子を単結晶シリコン半
導体素子、例えば単結晶シリコンＭＯＳＦＥＴと呼ぶ。

【０００３】パワー素子と同一チップ上に多結晶シリコ
ンＭＯＳＦＥＴを配設することにより、チップ面積の削
減やコストの削減をすることができる。しかし、単結晶
シリコンＭＯＳＦＥＴに比較して、多結晶シリコンＭＯ
ＳＦＥＴ、特にｎ型ＭＯＳＦＥＴは飽和特性が悪い。こ
のため、本発明者等の研究によれば、単結晶シリコンＭ
ＯＳＦＥＴと同様にコンパレータ回路やロジックゲート
回路を構成すると、入出力特性が悪く、入出力ゲインが
低下するという問題が見出されている。

【０００４】図１は多結晶シリコンｎ型ＭＯＳＦＥＴの
静特性を示すグラフである。図２は多結晶シリコンｐ型
ＭＯＳＦＥＴの静特性を示すグラフである。単結晶シリ
コン層を活性領域として使用して形成された飽和特性の
良好なＭＯＳＦＥＴでは、ドレイン電圧が高い領域（数
Ｖ以上）でドレイン電流が定電流に近くなる。これに対
して、多結晶シリコンｎ型ＭＯＳＦＥＴの静特性は、ド
レイン電圧と共にドレイン電流が増加する特性であり、
飽和特性が殆どないに等しい。多結晶シリコンｐ型ＭＯ
ＳＦＥＴの静特性は、ドレイン電圧が２〜４Ｖでドレイ
ン電流が定電流に近くなる特性である。

【０００５】

【発明が解決しようとする課題】本発明は、かかる事情
を考慮してなされたもので、多結晶シリコンＭＩＳＦＥ
Ｔの飽和特性を回路の工夫により改善することにより、
単結晶シリコン回路に匹敵する特性を有する多結晶シリ
コン回路、例えば、コンパレータ回路やＣＭＯＳロジッ
クゲート回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の第１の視点は、
多結晶シリコン回路であって、信号伝達ラインのノード
と低電位源との間に接続された、多結晶シリコン層を活
性領域とするｎ型の第１ＭＩＳＦＥＴと、前記ノードと
前記第１ＭＩＳＦＥＴとの間に接続された、多結晶シリ
コン層を活性領域とするｎ型の第２ＭＩＳＦＥＴと、前
記第２ＭＩＳＦＥＴのゲートにバイアス電圧を印加する
ための手段と、を具備し、前記第１ＭＩＳＦＥＴの不良
な飽和特性に基因する前記ノードにおける電圧の変動を
前記第２ＭＩＳＦＥＴにより抑制することを特徴とす
る。

【０００７】本発明の第２の視点は、第１の視点の多結
晶シリコン回路において、前記第１ＭＩＳＦＥＴのゲー
トにバイアス電圧を印加するための手段を更に具備し、
電流源回路を構成することを特徴とする。

【０００８】本発明の第３の視点は、第１の視点の多結
晶シリコン回路において、前記第１ＭＩＳＦＥＴと並列
に前記低電位源に接続された、多結晶シリコン層を活性
領域とするｎ型の第３ＭＩＳＦＥＴと、前記第３ＭＩＳ
ＦＥＴのドレインに直列に接続された、多結晶シリコン
層を活性領域とするｎ型の第４ＭＩＳＦＥＴと、前記第
１及び第３ＭＩＳＦＥＴのゲートへ夫々差動信号を入力
するための第１及び第２入力手段と、前記第４ＭＩＳＦ
ＥＴのゲートにバイアス電圧を印加するための手段と、
を更に具備し、差動増幅器を構成することを特徴とす
る。

【０００９】本発明の第４の視点は、第１の視点の多結
晶シリコン回路において、前記第１ＭＩＳＦＥＴと並列
に前記低電位源に接続された、多結晶シリコン層を活性
領域とするｎ型の第３ＭＩＳＦＥＴと、前記第３ＭＩＳ
ＦＥＴのドレインに直列に接続された、多結晶シリコン
層を活性領域とするｎ型の第４ＭＩＳＦＥＴと、前記第
１ＭＩＳＦＥＴのゲートを前記第３ＭＩＳＦＥＴのゲー
ト及びドレインに接続するための手段と、前記第４ＭＩ
ＳＦＥＴのゲートにバイアス電圧を印加するための手段
と、を更に具備し、差動増幅器のカレントミラー回路を
構成することを特徴とする。

【００１０】本発明の第５の視点は、第１の視点の多結
晶シリコン回路において、前記ノードと高電位源との間
に接続された、多結晶シリコン層を活性領域とするｐ型
の第３ＭＩＳＦＥＴと、前記第１及び第３ＭＩＳＦＥＴ
のゲートに論理信号を入力するための入力手段と、を更
に具備し、前記ノードから論理信号が出力されるＣＭＯ
Ｓロジックゲート回路を構成することを特徴とする。

【００１１】本発明の第６の視点は、第５の視点の多結
晶シリコン回路において、前記ノードと前記第３ＭＩＳ
ＦＥＴとの間に接続された、多結晶シリコン層を活性領
域とするｐ型の第４ＭＩＳＦＥＴと、前記第４ＭＩＳＦ
ＥＴのゲートにバイアス電圧を印加するための手段と、
を更に具備し、前記第３ＭＩＳＦＥＴの不良な飽和特性
に基因する前記ノードにおける電圧の変動を前記第４Ｍ
ＩＳＦＥＴにより抑制することを特徴とする。

【００１２】本発明の第７の視点は、第１乃至第６のい
ずれかの視点の多結晶シリコン回路において、前記ノー
ドと高電位源との間に接続された、多結晶シリコン層を
活性領域とするｐ型の主ＭＩＳＦＥＴと、前記ノードと
前記主ＭＩＳＦＥＴとの間に接続された、多結晶シリコ
ン層を活性領域とするｐ型の副ＭＩＳＦＥＴと、前記副
ＭＩＳＦＥＴのゲートにバイアス電圧を印加するための
手段と、を更に具備し、前記主ＭＩＳＦＥＴの不良な飽
和特性に基因する前記ノードにおける電圧の変動を前記
副ＭＩＳＦＥＴにより抑制することを特徴とする。

【００１３】

【発明の実施の形態】本発明者等は、本発明の開発の過
程において、単結晶シリコン回路の構成をそのまま使用
し、単結晶シリコンＭＯＳＦＥＴを単純に多結晶シリコ
ンＭＯＳＦＥＴで置換した場合に生じる問題について研
究を行った。その結果、本発明者等は、以下に述べるよ
うな知見を得た。

【００１４】図３は単結晶シリコンＭＯＳＦＥＴを用い
ることを前提とした従来のコンパレータ回路を示す回路
図である。なお、ｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、ｐ型
ＭＯＳＦＥＴ：Ｐ１、Ｐ２は夫々特性が揃っているもの
としている。

【００１５】図３図示のコンパレータ回路は、飽和特性
が良好な単結晶シリコンＭＯＳＦＥＴから構成される場
合、次のように動作を行う。即ち、ｎ型ＭＯＳＦＥＴ：
Ｎ１及びｎ型ＭＯＳＦＥＴ：Ｎ２のソースが共通である
ため、Ｎ１、Ｎ２が飽和領域で動作していれば、ＩＮ１
＞ＩＮ２の時、ソース〜ドレイン間電圧にかかわらず、
Ｉ１＞Ｉ２の電流が流れる。ｐ型ＭＯＳＦＥＴ：Ｐ１、
Ｐ２のカレントミラー回路の点Ｘａに電流Ｉ１が流れる
と点Ｘｂに電流Ｉ１に等しい電流Ｉ３が流れる。このた
め、点Ｘｂにおける電流はＩ３＞Ｉ２の関係になり、点
Ｘｂの電圧は上昇する。点Ｘｂ電圧の上昇によって出力
段のｐ型ＭＯＳＦＥＴ：Ｐ３はＯＦＦし、ＯＵＴ電圧は
下降する。ＩＮ１＜ＩＮ２の時、上記と逆の電圧電流関
係で動作を行う。

【００１６】これに対して、図３図示のコンパレータ回
路の各ｎ型ＭＯＳＦＥＴが、飽和特性が不良な多結晶シ
リコンｎ型ＭＯＳＦＥＴからなる場合、このコンパレー
タ回路は、次のような問題を起こし、入出力ゲインを低
下させる。即ち、多結晶シリコンｎ型ＭＯＳＦＥＴを用
いた時、電流Ｉ１、Ｉ２、Ｉ３はソース〜ドレイン間電
圧に依存して変化するようになる。例えば、ＩＮ１＞Ｉ
Ｎ２の時、Ｉ１の電流が増加し、Ｉ２の電流は減少す
る。Ｐ１、Ｐ２のカレントミラー回路の点Ｘａに電流Ｉ
１が流れると点Ｘｂに電流Ｉ１に等しい電流Ｉ３が流れ
る。電流Ｉ３が流れると点Ｘｂの電圧は上昇を開始する
が、次の様な現象の影響により、同電圧の上昇が抑制さ
れる。

【００１７】Ｐ２の電流Ｉ３増加→点Ｘｂ電圧上昇→Ｎ
２のドレイン〜ソース間電圧上昇→Ｎ２の電流Ｉ２増加
→点Ｘｂ電圧上昇を抑制。同様な問題は出力段において
も生じ、ＯＵＴ電圧の上昇が抑制される。Ｐ３の電流Ｉ
５増加→ＯＵＴ電圧上昇→Ｎ４のドレイン〜ソース間電
圧上昇→Ｎ４の電流Ｉ４増加→ＯＵＴ電圧上昇を抑制。
ＩＮ１＜ＩＮ２の時は逆の現象が生じ、点Ｘｂの電圧や
ＯＵＴ電圧の下降が抑制される。

【００１８】図４は各ＭＯＳＦＥＴとして多結晶シリコ
ンＭＯＳＦＥＴを使用して図３図示のコンパレータ回路
を構成した試作例の特性を示すグラフである。図４図示
の如く、この回路の入出力ゲインは最大でも４程度とな
ってしまう。即ち、単結晶シリコンＭＯＳＦＥＴを用い
ることを前提とした図３図示のようなコンパレータ回路
を多結晶シリコンＭＯＳＦＥＴを使用して構成すると、
入出力ゲインが低い値となることが分かる。

【００１９】図５は単結晶シリコンＭＯＳＦＥＴを用い
ることを前提とした従来の別のコンパレータ回路を示す
回路図である。図３のコンパレータ回路がｎ型ＭＯＳＦ
ＥＴで入力信号を受けるのに対して、図５のコンパレー
タ回路はｐ型ＭＯＳＦＥＴで入力信号を受ける。なお、
ｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、ｐ型ＭＯＳＦＥＴ：Ｐ
１、Ｐ２は夫々特性が揃っているものとしている。

【００２０】図５図示のコンパレータ回路は、飽和特性
が良好な単結晶シリコンＭＯＳＦＥＴから構成される場
合、次のように動作を行う。即ち、ｐ型ＭＯＳＦＥＴ：
Ｐ１及びｐ型ＭＯＳＦＥＴ：Ｐ２のソースが共通である
ため、ＩＮ１＜ＩＮ２の時、Ｉ１＞Ｉ２の電流が流れ
る。ｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２が飽和領域で動作し
ていれば、ソース〜ドレイン間電圧にかかわらず、Ｎ
１、Ｎ２のカレントミラー回路の点Ｘａに電流Ｉ１が流
れると点Ｘｂに電流Ｉ１に等しい電流Ｉ３が流れる。こ
のため、点Ｘｂにおける電流はＩ３＞Ｉ２の関係にな
り、点Ｘｂの電圧は下降する。点Ｘｂ電圧の下降によっ
て出力段のｎ型ＭＯＳＦＥＴ：Ｎ３はＯＦＦし、ＯＵＴ
電圧は上昇する。ＩＮ１＞ＩＮ２の時、上記と逆の電圧
電流関係で動作を行う。

【００２１】これに対して、図５図示のコンパレータ回
路の各ｎ型ＭＯＳＦＥＴが、飽和特性が不良な多結晶シ
リコンｎ型ＭＯＳＦＥＴからなる場合、このコンパレー
タ回路は、次のような問題を起こし、入出力ゲインを低
下させる。即ち、多結晶シリコンｎ型ＭＯＳＦＥＴを用
いた時、電流Ｉ１、Ｉ２、Ｉ３はソース〜ドレイン間電
圧に依存して変化するようになる。例えば、ＩＮ１＜Ｉ
Ｎ２の時、Ｉ１の電流が増加し、Ｉ２の電流は減少す
る。Ｎ１、Ｎ２のカレントミラー回路の点Ｘａに電流Ｉ
１が流れると点Ｘｂに電流Ｉ１に等しい電流Ｉ３が流れ
る。電流Ｉ３が流れると点Ｘｂの電圧は下降を開始する
が、次の様な現象の影響により、同電圧の下降が抑制さ
れる。

【００２２】Ｎ２の電流Ｉ３増加→点Ｘｂ電圧減少→Ｎ
２のドレイン〜ソース間電圧が下降→Ｎ２の電流Ｉ３減
少→点Ｘｂ電圧下降を抑制。同様な問題は出力段におい
ても生じ、ＯＵＴ電圧の上昇が抑制される。Ｎ３の電流
Ｉ５減少→ＯＵＴ電圧上昇→Ｎ３のドレイン〜ソース間
電圧が上昇→Ｎ３の電流Ｉ５増加→ＯＵＴ電圧上昇を抑
制。ＩＮ１＞ＩＮ２の時は逆の現象が生じ、点Ｘｂの電
圧の上昇やＯＵＴ電圧の下降が抑制される。

【００２３】図６は各ＭＯＳＦＥＴとして多結晶シリコ
ンＭＯＳＦＥＴを使用して図５図示のコンパレータ回路
を構成した試作例の特性を示すグラフである。図６図示
の如く、この回路の入出力ゲインは最大でも５程度とな
ってしまう。即ち、単結晶シリコンＭＯＳＦＥＴを用い
ることを前提とした図５図示のようなコンパレータ回路
を多結晶シリコンＭＯＳＦＥＴを使用して構成すると、
入出力ゲインが低い値となることが分かる。

【００２４】図７は単結晶シリコンＭＯＳＦＥＴを用い
ることを前提とした従来のロジックゲートの１例である
インバータ回路を示す回路図である。

【００２５】図７図示のインバータ回路は、各ＭＯＳＦ
ＥＴが、飽和特性が良好な単結晶シリコンＭＯＳＦＥＴ
からなる場合、次のように動作を行う。即ち、ＩＮがＧ
ＮＤレベルから電源レベルに移行する時、ｎ型ＭＯＳＦ
ＥＴ：Ｎ１の電流Ｉ１が増加及びｐ型ＭＯＳＦＥＴ：Ｐ
１の電流Ｉ２が減少し、ＯＵＴ電圧が下降するという過
程を経て、ＯＵＴがＧＮＤレベルに落ちつく。逆に、Ｉ
Ｎが電源レベルからＧＮＤレベルに移行する時、上記と
は逆の過程を経て、ＯＵＴが電源レベルに落ちつく。

【００２６】これに対して、図７図示のインバータ回路
のｎ型ＭＯＳＦＥＴが、飽和特性が不良な多結晶シリコ
ンｎ型ＭＯＳＦＥＴからなる場合、このインバータ回路
は、次のような問題を起こし、入出力ゲインを低下させ
る。即ち、ＩＮがＧＮＤレベルから電源レベルに移行す
る時、ｎ型ＭＯＳＦＥＴ：Ｎ１の電流Ｉ１が増加及びｐ
型ＭＯＳＦＥＴ：Ｐ１の電流Ｉ２が減少し、ＯＵＴ電圧
が下降する。この際、ｎ型ＭＯＳＦＥＴ：Ｎ１のドレイ
ン〜ソース間電圧が下降し、Ｎ１の電流Ｉ１が減少する
ことにより、ＯＵＴ電圧の下降を抑制する。逆に、ＩＮ
が電源レベルからＧＮＤレベルに移行する時、上記とは
逆の過程を経て、ＯＵＴ電圧の上昇を抑制する。

【００２７】図８は各ＭＯＳＦＥＴとして多結晶シリコ
ンＭＯＳＦＥＴを使用して図７図示のインバータ回路を
構成した試作例の特性を示すグラフである。図７図示の
如く、この回路の入出力ゲインは最大でも４程度となっ
てしまう。即ち、単結晶シリコンＭＯＳＦＥＴを用いる
ことを前提とした図７図示のようなインバータ回路を多
結晶シリコンＭＯＳＦＥＴを使用して構成すると、入出
力ゲインが低い値となることが分かる。

【００２８】図９及び図１１は単結晶シリコンＭＯＳＦ
ＥＴを用いることを前提とした従来のロジックゲートの
別の例であるＮＡＮＤゲート（２入力）回路と、更に別
の例であるＮＯＲゲート（２入力）回路と、を夫々示す
回路図である。

【００２９】図９及び図１１図示の回路の動作の原理
は、基本的に図７図示のインバータ回路と同様である。
以下では、図９及び図１１図示の回路の動作の説明を共
通化し、図９図示のＮＡＮＤゲート回路ではＩＮ１＝電
源レベル、図１１図示のＮＯＲゲートではＩＮ１＝ＧＮ
Ｄレベルに固定した場合について述べる。

【００３０】図９及び図１１図示の回路は、各ＭＯＳＦ
ＥＴが、飽和特性が良好な単結晶シリコンＭＯＳＦＥＴ
からなる場合、次のように動作を行う。即ち、ＩＮ２が
ＧＮＤレベルから電源レベルに移行する時、ｎ型ＭＯＳ
ＦＥＴ：Ｎ２の電流Ｉ１が増加及びｐ型ＭＯＳＦＥＴ：
Ｐ２の電流Ｉ２が減少し、ＯＵＴ電圧が下降するという
過程を経て、ＯＵＴはＧＮＤレベルに落ちつく。逆に、
ＩＮ２が電源レベルからＧＮＤレベルに移行する時、上
記とは逆の過程を経て、ＯＵＴが電源レベルに落ちつ
く。

【００３１】これに対して、図９及び図１１図示の回路
の各ｎ型ＭＯＳＦＥＴが、飽和特性が不良な多結晶シリ
コンｎ型ＭＯＳＦＥＴからなる場合、これ等の回路は、
次のような問題を起こし、入出力ゲインを低下させる。
即ち、ＩＮ２がＧＮＤレベルから電源レベルに移行する
時、ｎ型ＭＯＳＦＥＴ：Ｎ２の電流Ｉ１が増加及びｐ型
ＭＯＳＦＥＴ：Ｐ２の電流Ｉ２が減少し、ＯＵＴ電圧が
下降する。この際、ｎ型ＭＯＳＦＥＴ：Ｎ２のドレイン
〜ソース間電圧が下降し、Ｎ２の電流Ｉ１が減少するこ
とにより、ＯＵＴ電圧の下降を抑制する。逆に、ＩＮ２
が電源レベルからＧＮＤレベルに移行する時、上記とは
逆の過程を経て、ＯＵＴ電圧の上昇を抑制する。

【００３２】図１０及び図１２は各ＭＯＳＦＥＴとして
多結晶シリコンＭＯＳＦＥＴを使用して図９及び図１１
図示の回路を構成した試作例の特性を示すグラフであ
る。図１０及び図１２図示の如く、これ等の回路の入出
力ゲインは最大でも４程度となってしまう。即ち、単結
晶シリコンＭＯＳＦＥＴを用いることを前提とした図１
０及び図１２図示のような回路を多結晶シリコンＭＯＳ
ＦＥＴを使用して構成すると、入出力ゲインが低い値と
なることが分かる。

【００３３】上述の如く、多結晶シリコンＭＯＳＦＥ
Ｔ、特にチャネル長３μｍ以下のｎ型ＭＯＳＦＥＴは飽
和特性が殆どない。このため、従来の単結晶シリコンＭ
ＯＳＦＥＴで使われるコンパレータ回路やＣＭＯＳロジ
ックゲート回路に多結晶シリコンＭＯＳＦＥＴを用いた
場合、入出力ゲインの低下をまねく。入出力ゲインが下
がることによって、コンパレータ回路のしきい値のズレ
や伝達時間の遅れを生じる可能性がある。

【００３４】以下に、このような知見に基づいて構成さ
れた本発明の実施の形態について図面を参照して説明す
る。

【００３５】（第１の実施の形態）図１３は本発明の第
１の実施の形態に係るコンパレータ回路を示す回路図で
ある。このコンパレータ回路は、各ＭＯＳＦＥＴとして
多結晶シリコンＭＯＳＦＥＴを使用して構成される。こ
のコンパレータ回路の差動増幅器は、入力信号を受ける
ｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、カレントミラー回路の
ｐ型ＭＯＳＦＥＴ：Ｐ１、Ｐ２、及び電流源回路のｎ型
ＭＯＳＦＥＴ：Ｎ３を有する。出力段は、差動増幅器か
らの信号を次段に伝達するｐ型ＭＯＳＦＥＴ：Ｐ３、及
び電流源回路のｎ型ＭＯＳＦＥＴ：Ｎ４を有する。

【００３６】差動増幅器は、更に、入力信号を受けるｎ
型ＭＯＳＦＥＴ：Ｎ１、Ｎ２のドレインに夫々直列に接
続されたｎ型ＭＯＳＦＥＴ：Ｎ５、Ｎ６を有する。ま
た、出力段は、更に、電流源回路のｎ型ＭＯＳＦＥＴ：
Ｎ４のドレインに直列に接続されたｎ型ＭＯＳＦＥＴ：
Ｎ７を有する。ｎ型ＭＯＳＦＥＴ：Ｎ５、Ｎ６、Ｎ７の
ゲートには電圧バイアス回路が接続される。これ等の追
加のｎ型ＭＯＳＦＥＴ：Ｎ５、Ｎ６、Ｎ７は、メインの
ｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、Ｎ４の不良な飽和特性
に基因する、点Ｘａ、点Ｘｂ、及びＯＵＴにおける電圧
の変動を抑制するために使用される。このコンパレータ
回路は、ＩＮ１＞ＩＮ２の時にＯＵＴ＝ＧＮＤレベルを
出力し、ＩＮ１＜ＩＮ２の時にＯＵＴ＝電源レベルを出
力する。

【００３７】次に、出力段のｎ型ＭＯＳＦＥＴ：Ｎ７を
例にとって、追加のｎ型ＭＯＳＦＥＴ：Ｎ５、Ｎ６、Ｎ
７の動作原理を説明する。ｎ型ＭＯＳＦＥＴ：Ｎ７は、
点Ｘｆの電圧、即ち、ｎ型ＭＯＳＦＥＴ：Ｎ４のドレイ
ン電圧の変動を抑える動作をする。Ｎ４のドレイン電圧
の変動を抑えることで、不良な飽和特性に基因するドレ
イン電圧依存性が低減され、Ｎ４のゲート電圧に応じた
ドレイン電流が流れるようになる。即ち、ゲートにバイ
アス電圧が印加されたｎ型ＭＯＳＦＥＴ：Ｎ７を、メイ
ンのｎ型ＭＯＳＦＥＴ：Ｎ４に直列に接続することによ
り、飽和特性の良好な単結晶シリコンＭＯＳＦＥＴを使
用した場合のような特性が得られることとなる。

【００３８】追加のｎ型ＭＯＳＦＥＴ：Ｎ７が点Ｘｆの
電圧を抑える原理は次のようなものである。即ち、Ｎ７
のゲートは、電圧バイアス回路により一定のバイアス電
圧：Ｖｂｉａｓ４を与えられる。このため、Ｎ７のソー
ス電圧（点Ｘｆの電圧）：Ｖｆは、Ｎ７のしきい値をＶ
ｔｈ（Ｎ７）とすると、Ｖｆ＝Ｖｂｉａｓ４−Ｖｔｈ
（Ｎ７）の式で表される。Ｖｔｈ（Ｎ７）はドレイン電
流（Ｉ５）に対する依存性を有するが、次のような理由
から、点Ｘｆの電圧：Ｖｆの変動が小さくなるように作
用する。例えば、点Ｘｆの電圧が上昇してＮ４のドレイ
ン電流Ｉ５が増加した場合、Ｎ７のドレイン電流も増加
するので、Ｖｔｈ（Ｎ７）も上昇し、点Ｘｆの電圧を下
降させるように作用する。逆の場合も同様で、点Ｘｆの
電圧：Ｖｆが下降すると、結局、点Ｘｆの電圧：Ｖｆを
上昇させるように作用する。

【００３９】なお、Ｎ７のドレイン電圧、即ち、ＯＵＴ
電圧が変動した場合、Ｎ７の電流能力はドレイン〜ソー
ス間電圧依存性により変化する。しかし、（Ｎ７のドレ
イン電流能力）＞（Ｎ４のドレイン電流能力）の関係を
満足するようにＭＯＳＦＥＴサイズ等を設定し、ＭＯＳ
ＦＥＴ自体の電流能力を調整しておくと、最終的に流れ
る電流Ｉ５はＮ４のドレイン電流能力に制限されるよう
になる。このような調整により、ＯＵＴ電圧が変動した
場合に発生するＮ７の悪影響を低減することができる。

【００４０】次に、図１３図示のコンパレータ回路全体
における追加のｎ型ＭＯＳＦＥＴ：Ｎ５、Ｎ６、Ｎ７の
作用を説明する。ＩＮ１＞ＩＮ２の時、差動増幅器にお
いて、Ｉ１の電流が増加し、Ｉ２の電流は減少する。Ｐ
１、Ｐ２のカレントミラー回路の点Ｘａに電流Ｉ１が流
れると点Ｘｂに電流Ｉ１に等しい電流Ｉ３が流れる。電
流Ｉ３が流れると点Ｘｂの電圧は上昇を開始する。この
時、Ｎ２のドレイン〜ソース間電圧依存性による影響
が、Ｎ６により軽減され、電流Ｉ２の増加が抑制され
る。従って、点Ｘｂの電圧は上昇し易くなる。同様に、
Ｎ１のドレイン〜ソース間電圧依存性による影響が、Ｎ
５により軽減され、電流Ｉ１の減少が抑制される。

【００４１】点Ｘｂの電圧が上昇すると、出力段のＰ３
のドレイン電流Ｉ６が減少してＯＵＴ電圧が下降する。
この時、Ｎ４のドレイン〜ソース間電圧依存性による影
響が、Ｎ７により軽減され、電流Ｉ５の減少が抑制され
る。従って、ＯＵＴ電圧は下降し易くなる。ＩＮ１＜Ｉ
Ｎ２の時は電流電圧の関係が逆の現象が生じ、飽和特性
が不良なメインのｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、Ｎ４
のドレイン〜ソース間電圧依存性による影響が、追加の
ｎ型ＭＯＳＦＥＴ：Ｎ５、Ｎ６、Ｎ７により軽減され
る。

【００４２】図１４は各ＭＯＳＦＥＴとして多結晶シリ
コンＭＯＳＦＥＴを使用して図１３図示のコンパレータ
回路を構成した実施例の特性を示すグラフである。図１
４図示の如く、この回路の入出力ゲインは最大１３程度
であり、図４に示す入出力ゲイン（最大４）に比べ、大
幅に向上していることが分かる。即ち、飽和特性の殆ど
ない多結晶シリコンｎ型ＭＯＳＦＥＴを使用しても、差
動増幅回路及び電流源回路において、ｎ型ＭＯＳＦＥＴ
を直列に追加接続することにより、コンパレータ回路全
体の入出力ゲインを改善することができる。

【００４３】（第２の実施の形態）図１５は本発明の第
２の実施の形態に係るコンパレータ回路を示す回路図で
ある。このコンパレータ回路は、各ＭＯＳＦＥＴとして
多結晶シリコンＭＯＳＦＥＴを使用して構成される。図
１３のコンパレータ回路がｎ型ＭＯＳＦＥＴで入力信号
を受けるのに対して、図１５のコンパレータ回路はｐ型
ＭＯＳＦＥＴで入力信号を受ける。このコンパレータ回
路の差動増幅器は、入力信号を受けるｐ型ＭＯＳＦＥ
Ｔ：Ｐ１、Ｐ２、カレントミラー回路のｎ型ＭＯＳＦＥ
Ｔ：Ｎ１、Ｎ２、及び電流源回路のｐ型ＭＯＳＦＥＴ：
Ｐ３を有する。出力段は、差動増幅器からの信号を次段
に伝達するｎ型ＭＯＳＦＥＴ：Ｎ３、及び電流源回路の
ｐ型ＭＯＳＦＥＴ：Ｐ４を有する。

【００４４】差動増幅器は、更に、カレントミラー回路
のｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２のドレインに夫々直列
に接続されたｎ型ＭＯＳＦＥＴ：Ｎ４、Ｎ５を有する。
また、出力段は、更に、信号伝達回路のｎ型ＭＯＳＦＥ
Ｔ：Ｎ３のドレインに直列に接続されたｎ型ＭＯＳＦＥ
Ｔ：Ｎ６を有する。ｎ型ＭＯＳＦＥＴ：Ｎ４、Ｎ５、Ｎ
６のゲートには電圧バイアス回路が接続される。これ等
の追加のｎ型ＭＯＳＦＥＴ：Ｎ４、Ｎ５、Ｎ６は、メイ
ンのｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、Ｎ３の不良な飽和
特性に基因する、点Ｘａ、点Ｘｂ、及びＯＵＴにおける
電圧の変動を抑制するために使用される。このコンパレ
ータ回路は、ＩＮ１＞ＩＮ２の時にＯＵＴ＝ＧＮＤレベ
ルを出力し、ＩＮ１＜ＩＮ２の時にＯＵＴ＝電源レベル
を出力する。

【００４５】次に、図１５図示のコンパレータ回路全体
における追加のｎ型ＭＯＳＦＥＴ：Ｎ４、Ｎ５、Ｎ６の
作用を説明する。ＩＮ１＜ＩＮ２の時、差動増幅器にお
いて、Ｉ１の電流が増加し、Ｉ２の電流は減少する。Ｎ
１、Ｎ２、Ｎ４、Ｎ５のカレントミラー回路の点Ｘａに
電流Ｉ１が流れると点Ｘｂに電流Ｉ１に等しい電流Ｉ３
が流れる。このため、点Ｘｂにおける電流はＩ３＞Ｉ２
の関係になり、点Ｘｂの電圧は下降を開始する。この
時、Ｎ２のドレイン〜ソース間電圧依存性による影響
が、Ｎ５により軽減され、電流Ｉ３の減少が抑制され
る。従って、点Ｘｂの電圧は減少し易くなる。同様に、
Ｎ１のドレイン〜ソース間電圧依存性による影響が、Ｎ
４により軽減され、電流Ｉ１の減少が抑制される。

【００４６】点Ｘｂの電圧が下降すると、出力段のＮ３
のドレイン電流Ｉ６が減少してＯＵＴ電圧が下降する。
この時、Ｎ３のドレイン〜ソース間電圧依存性による影
響が、Ｎ６により軽減され、電流Ｉ６の増加が抑制され
る。従って、ＯＵＴ電圧は増加し易くなる。ＩＮ１＞Ｉ
Ｎ２の時は電流電圧の関係が逆の現象が生じ、飽和特性
が不良なメインのｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２、Ｎ３
のドレイン〜ソース間電圧依存性による影響が、追加の
ｎ型ＭＯＳＦＥＴ：Ｎ４、Ｎ５、Ｎ６により軽減され
る。

【００４７】図１６は各ＭＯＳＦＥＴとして多結晶シリ
コンＭＯＳＦＥＴを使用して図１５図示のコンパレータ
回路を構成した実施例の特性を示すグラフである。図１
６図示の如く、この回路の入出力ゲインは最大１２程度
であり、図６に示す入出力ゲイン（最大５）に比べ、大
幅に向上していることが分かる。即ち、飽和特性の殆ど
ない多結晶シリコンｎ型ＭＯＳＦＥＴを使用しても、カ
レントミラー回路及び信号伝達回路において、ｎ型ＭＯ
ＳＦＥＴを直列に追加接続することにより、コンパレー
タ回路全体の入出力ゲインを改善することができる。

【００４８】（第３の実施の形態）図１７は本発明の第
３の実施の形態に係るインバータ回路を示す回路図であ
る。このインバータ回路は、各ＭＯＳＦＥＴとして多結
晶シリコンＭＯＳＦＥＴを使用して構成される。このイ
ンバータ回路において、ｎ型ＭＯＳＦＥＴ：Ｎ１及びｐ
型ＭＯＳＦＥＴ：Ｐ１のゲートがＩＮ、ドレインがＯＵ
Ｔに共通に接続される。ｎ型ＭＯＳＦＥＴ：Ｎ１及びｐ
型ＭＯＳＦＥＴ：Ｐ１のソースは、夫々ＧＮＤ及び電源
に接続される。

【００４９】このインバータ回路は、更に、ｎ型ＭＯＳ
ＦＥＴ：Ｎ１及びｐ型ＭＯＳＦＥＴ：Ｐ１のドレインと
ＯＵＴとの間に夫々直列に接続されたｎ型ＭＯＳＦＥ
Ｔ：Ｎ２及びｐ型ＭＯＳＦＥＴ：Ｐ２を有する。ｎ型Ｍ
ＯＳＦＥＴ：Ｎ２及びｐ型ＭＯＳＦＥＴ：Ｐ２のゲート
には電圧バイアス回路が夫々接続される。これ等の追加
のｎ型ＭＯＳＦＥＴ：Ｎ２及びｐ型ＭＯＳＦＥＴ：Ｐ２
は、メインのｎ型ＭＯＳＦＥＴ：Ｎ１及びｐ型ＭＯＳＦ
ＥＴ：Ｐ１の不良な飽和特性に基因する、ＯＵＴにおけ
る電圧の変動を抑制するために使用される。このインバ
ータ回路は、論理入力がＩＮ＝電源レベルの時にＯＵＴ
＝ＧＮＤレベルを出力し、ＩＮ＝ＧＮＤレベルの時にＯ
ＵＴ＝電源レベルを出力する。即ち、入力された論理に
対して反転した論理を出力する。

【００５０】次に、図１７図示のインバータ回路全体に
おける追加のｎ型ＭＯＳＦＥＴ：Ｎ２及びｐ型ＭＯＳＦ
ＥＴ：Ｐ２の作用を説明する。ＩＮがＧＮＤレベルから
電源レベルに移行する時、ｎ型ＭＯＳＦＥＴ：Ｎ１の電
流Ｉ１が増加及びｐ型ＭＯＳＦＥＴ：Ｐ１の電流Ｉ２が
減少し、ＯＵＴ電圧が下降する。この時、Ｎ１のドレイ
ン〜ソース間電圧依存性による電流能力減少が、Ｎ２に
より軽減され、電流Ｉ１の増加が進み易くなる。また、
Ｐ１のドレイン〜ソース間電圧依存性による電流能力増
大が、Ｐ２により軽減され、電流Ｉ２の減少が進み易く
なる。従って、ＯＵＴ電圧は下降し易くなる。逆に、Ｉ
Ｎが電源レベルからＧＮＤレベルに移行する時、上記と
は逆の過程を経て、ＯＵＴ電圧は上昇し易くなる。

【００５１】図１８は各ＭＯＳＦＥＴとして多結晶シリ
コンＭＯＳＦＥＴを使用して図１７図示のインバータ回
路を構成した実施例の特性を示すグラフである。図１８
図示の如く、この回路の入出力ゲインは最大１０程度で
あり、図８に示す入出力ゲイン（最大４）に比べ、大幅
に向上していることが分かる。即ち、飽和特性が不良な
多結晶シリコンＭＯＳＦＥＴを使用しても、ｎ型及びｐ
型ＭＯＳＦＥＴを夫々直列に追加接続することにより、
インバータ回路全体の入出力ゲインを改善することがで
きる。

【００５２】（第４の実施の形態）図１９は本発明の第
４の実施の形態に係るＮＡＮＤゲート（２入力）回路を
示す回路図である。このＮＡＮＤゲート回路は、各ＭＯ
ＳＦＥＴとして多結晶シリコンＭＯＳＦＥＴを使用して
構成される。このＮＡＮＤゲート回路は、互いに直列に
接続された２つのｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２と、互
いに並列に接続された２つのｐ型ＭＯＳＦＥＴ：Ｐ１、
Ｐ２と、を有する。ＩＮ１はｎ型ＭＯＳＦＥＴ：Ｎ１及
びｐ型ＭＯＳＦＥＴ：Ｐ１のゲートに共通に接続され、
ＩＮ２はｎ型ＭＯＳＦＥＴ：Ｎ２及びｐ型ＭＯＳＦＥ
Ｔ：Ｐ２のゲートに共通に接続される。ＯＵＴはｎ型Ｍ
ＯＳＦＥＴ：Ｎ２のドレイン及びｐ型ＭＯＳＦＥＴ：Ｐ
１、Ｐ２のドレインに共通に接続される。ｐ型ＭＯＳＦ
ＥＴ：Ｐ１、Ｐ２のソースは電源に、ｎ型ＭＯＳＦＥ
Ｔ：Ｎ１のソースはＧＮＤに夫々接続される。

【００５３】このＮＡＮＤゲート回路は、更に、ｎ型Ｍ
ＯＳＦＥＴ：Ｎ２及びｐ型ＭＯＳＦＥＴ：Ｐ１、Ｐ２の
ドレインとＯＵＴとの間に夫々直列に接続されたｎ型Ｍ
ＯＳＦＥＴ：Ｎ３及びｐ型ＭＯＳＦＥＴ：Ｐ３を有す
る。ｎ型ＭＯＳＦＥＴ：Ｎ３及びｐ型ＭＯＳＦＥＴ：Ｐ
３のゲートには電圧バイアス回路が夫々接続される。こ
れ等の追加のｎ型ＭＯＳＦＥＴ：Ｎ３及びｐ型ＭＯＳＦ
ＥＴ：Ｐ３は、メインのｎ型ＭＯＳＦＥＴ：Ｎ２及びｐ
型ＭＯＳＦＥＴ：Ｐ１、Ｐ２の不良な飽和特性に基因す
る、ＯＵＴにおける電圧の変動を抑制するために使用さ
れる。このＮＡＮＤゲート回路は、論理入力がＩＮ１＝
電源レベル且つＩＮ２＝電源レベルの時のみＯＵＴ＝Ｇ
ＮＤレベルの論理を出力し、論理入力がこれ以外の時は
ＯＵＴ＝電源レベルの論理を出力する。

【００５４】次に、図１９図示のＮＡＮＤゲート回路全
体における追加のｎ型ＭＯＳＦＥＴ：Ｎ３及びｐ型ＭＯ
ＳＦＥＴ：Ｐ３の作用を説明する。ＩＮ１が電源レベル
にある状態で、ＩＮ２がＧＮＤレベルから電源レベルに
移行する時、Ｎ２の電流Ｉ１が増加及びｐ型ＭＯＳＦＥ
Ｔ：Ｐ２の電流Ｉ２が減少し、ＯＵＴ電圧が下降する。
この時、Ｎ２のドレイン〜ソース間電圧依存性による電
流能力減少が、Ｎ３により軽減され、電流Ｉ１の増加が
進み易くなる。また、Ｐ１、Ｐ２のドレイン〜ソース間
電圧依存性による電流能力増大が、Ｐ３により軽減さ
れ、電流Ｉ２の減少が進み易くなる。従って、ＯＵＴ電
圧は下降し易くなる。逆に、ＩＮ２が電源レベルからＧ
ＮＤレベルに移行する時、上記とは逆の過程を経て、Ｏ
ＵＴ電圧は上昇し易くなる。

【００５５】図２０は各ＭＯＳＦＥＴとして多結晶シリ
コンＭＯＳＦＥＴを使用して図１９図示のＮＡＮＤゲー
ト回路を構成した実施例の特性を示すグラフである。図
２０図示の如く、この回路の入出力ゲインは最大８程度
であり、図１０に示す入出力ゲイン（最大４）に比べ、
大幅に向上していることが分かる。即ち、飽和特性が不
良な多結晶シリコンＭＯＳＦＥＴを使用しても、ｎ型及
びｐ型ＭＯＳＦＥＴを夫々直列に追加接続することによ
り、ＮＡＮＤゲート回路全体の入出力ゲインを改善する
ことができる。

【００５６】（第５の実施の形態）図２１は本発明の第
５の実施の形態に係るＮＯＲゲート（２入力）回路を示
す回路図である。このＮＯＲゲート回路は、各ＭＯＳＦ
ＥＴとして多結晶シリコンＭＯＳＦＥＴを使用して構成
される。このＮＯＲゲート回路は、互いに並列に接続さ
れた２つのｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２と、互いに直
列に接続された２つのｐ型ＭＯＳＦＥＴ：Ｐ１、Ｐ２
と、を有する。ＩＮ１はｎ型ＭＯＳＦＥＴ：Ｎ１及びｐ
型ＭＯＳＦＥＴ：Ｐ１のゲートに共通に接続される。Ｉ
Ｎ２はｎ型ＭＯＳＦＥＴ：Ｎ２及びｐ型ＭＯＳＦＥＴ：
Ｐ２のゲートに共通に接続される。ＯＵＴはｐ型ＭＯＳ
ＦＥＴ：Ｐ２のドレイン及びｎ型ＭＯＳＦＥＴ：Ｎ１、
Ｎ２のドレインに共通に接続される。ｐ型ＭＯＳＦＥ
Ｔ：Ｐ１のソースは電源に、ｎ型ＭＯＳＦＥＴ：Ｎ１、
Ｎ２のソースはＧＮＤに夫々接続される。

【００５７】このＮＯＲゲート回路は、更に、ｎ型ＭＯ
ＳＦＥＴ：Ｎ１、Ｎ２及びｐ型ＭＯＳＦＥＴ：Ｐ２のド
レインとＯＵＴとの間に夫々直列に接続されたｎ型ＭＯ
ＳＦＥＴ：Ｎ３及びｐ型ＭＯＳＦＥＴ：Ｐ３を有する。
ｎ型ＭＯＳＦＥＴ：Ｎ３及びｐ型ＭＯＳＦＥＴ：Ｐ３の
ゲートには電圧バイアス回路が夫々接続される。これ等
の追加のｎ型ＭＯＳＦＥＴ：Ｎ３及びｐ型ＭＯＳＦＥ
Ｔ：Ｐ３は、メインのｎ型ＭＯＳＦＥＴ：Ｎ１、Ｎ２及
びｐ型ＭＯＳＦＥＴ：Ｐ２の不良な飽和特性に基因す
る、ＯＵＴにおける電圧の変動を抑制するために使用さ
れる。このＮＯＲゲート回路は、論理入力がＩＮ１＝Ｇ
ＮＤレベル且つＩＮ２＝ＧＮＤレベルの時のみＯＵＴ＝
電源レベルの論理を出力し、論理入力がこれ以外の時は
ＯＵＴ＝ＧＮＤレベルの論理を出力する。

【００５８】次に、図２１図示のＮＯＲゲート回路全体
における追加のｎ型ＭＯＳＦＥＴ：Ｎ３及びｐ型ＭＯＳ
ＦＥＴ：Ｐ３の作用を説明する。ＩＮ１がＧＮＤレベル
にある状態で、ＩＮ２がＧＮＤレベルから電源レベルに
移行する時、Ｎ２の電流Ｉ１が増加及びｐ型ＭＯＳＦＥ
Ｔ：Ｐ２の電流Ｉ２が減少し、ＯＵＴ電圧が下降する。
この時、Ｎ１、Ｎ２のドレイン〜ソース間電圧依存性に
よる電流能力減少が、Ｎ３により軽減され、電流Ｉ１の
増加が進み易くなる。また、Ｐ２のドレイン〜ソース間
電圧依存性による電流能力増大が、Ｐ３により軽減さ
れ、電流Ｉ２の減少が進み易くなる。従って、ＯＵＴ電
圧は下降し易くなる。逆に、ＩＮ２が電源レベルからＧ
ＮＤレベルに移行する時、上記とは逆の過程を経て、Ｏ
ＵＴ電圧は上昇し易くなる。

【００５９】図２２は各ＭＯＳＦＥＴとして多結晶シリ
コンＭＯＳＦＥＴを使用して図２１図示のＮＯＲゲート
回路を構成した実施例の特性を示すグラフである。図２
２図示の如く、この回路の入出力ゲインは最大８程度で
あり、図１２に示す入出力ゲイン（最大４）に比べ、大
幅に向上していることが分かる。即ち、飽和特性が不良
な多結晶シリコンＭＯＳＦＥＴを使用しても、ｎ型及び
ｐ型ＭＯＳＦＥＴを夫々直列に追加接続することによ
り、ＮＯＲゲート回路全体の入出力ゲインを改善するこ
とができる。

【００６０】なお、上述の各実施の形態において、各Ｆ
ＥＴのゲート構造の絶縁膜は酸化膜に限定されるもので
はなく、所謂ＭＩＳ構造（即ちＭＩＳＦＥＴ）を使用す
ることもできる。

【００６１】以上、本発明の好適な実施の形態につい
て、添付図面を参照しながら説明したが、本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において、当業者であれば、
各種の変更例及び修正例に想到し得るものであり、それ
ら変更例及び修正例についても本発明の技術的範囲に属
するものと了解される。

【００６２】

【発明の効果】本発明によれば、ゲートにバイアス電圧
が印加された多結晶シリコンｎ型ＭＩＳＦＥＴを、メイ
ンの多結晶シリコンｎ型ＭＩＳＦＥＴのドレインに直列
に接続することにより、飽和特性の良好なＭＩＳＦＥＴ
を使用した場合のような特性が得られる多結晶シリコン
回路、例えば、コンパレータ回路やＣＭＯＳロジックゲ
ート回路を提供することができる。

【図面の簡単な説明】

【図１】多結晶シリコンｎ型ＭＯＳＦＥＴの静特性を示
すグラフ。

【図２】多結晶シリコンｐ型ＭＯＳＦＥＴの静特性を示
すグラフ。

【図３】従来のコンパレータ回路（ｎ型ＭＯＳＦＥＴ入
力型）を示す回路図。

【図４】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳＦ
ＥＴを使用して図３図示のコンパレータ回路を構成した
試作例の特性を示すグラフ。

【図５】従来のコンパレータ回路（ｐ型ＭＯＳＦＥＴ入
力型）を示す回路図。

【図６】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳＦ
ＥＴを使用して図５図示のコンパレータ回路を構成した
試作例の特性を示すグラフ。

【図７】従来のインバータ回路を示す回路図。

【図８】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳＦ
ＥＴを使用して図７図示のインバータ回路を構成した試
作例の特性を示すグラフ。

【図９】従来のＮＡＮＤゲート（２入力）回路を示す回
路図。

【図１０】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳ
ＦＥＴを使用して図９図示のＮＡＮＤゲート回路を構成
した試作例の特性を示すグラフ。

【図１１】従来のＮＯＲゲート回路（２入力）回路を示
す回路図。

【図１２】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳ
ＦＥＴを使用して図１１図示のＮＯＲゲート回路を構成
した試作例の特性を示すグラフ。

【図１３】本発明の第１の実施の形態に係るコンパレー
タ回路（ｎ型ＭＯＳＦＥＴ入力型）を示す回路図。

【図１４】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳ
ＦＥＴを使用して図１３図示のコンパレータ回路を構成
した実施例の特性を示すグラフ。

【図１５】本発明の第２の実施の形態に係るコンパレー
タ回路（ｐ型ＭＯＳＦＥＴ入力型）を示す回路図。

【図１６】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳ
ＦＥＴを使用して図１５図示のコンパレータ回路を構成
した実施例の特性を示すグラフ。

【図１７】本発明の第３の実施の形態に係るインバータ
回路を示す回路図。

【図１８】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳ
ＦＥＴを使用して図１７図示のインバータ回路を構成し
た実施例の特性を示すグラフ。

【図１９】本発明の第４の実施の形態に係るＮＡＮＤゲ
ート（２入力）回路を示す回路図。

【図２０】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳ
ＦＥＴを使用して図１９図示のＮＡＮＤゲート（２入
力）回路を構成した実施例の特性を示すグラフ。

【図２１】本発明の第５の実施の形態に係るＮＯＲゲー
ト（２入力）回路を示す回路図。

【図２２】各ＭＯＳＦＥＴとして多結晶シリコンＭＯＳ
ＦＥＴを使用して図２１図示のＮＯＲゲート（２入力）
回路を構成した実施例の特性を示すグラフ。

【符号の説明】

Ｎ１〜Ｎ７…ｎ型ＭＯＳＦＥＴ Ｐ１〜Ｐ４…ｐ型ＭＯＳＦＥＴ Ｖｂｉａｓ１〜Ｖｂｉａｓ１…バイアス電源 Ｉ１〜Ｉ６…電流

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０３Ｆ 3/16 Ｈ０３Ｋ 19/094 Ａ (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F048 AB04 AB10 AC04 BC16 5F110 AA30 BB04 BB20 DD05 DD13 GG02 GG13 5J039 DA09 DC02 KK17 KK18 5J056 AA00 BB21 BB59 CC00 CC02 CC09 DD13 DD28 EE11 EE12 FF09 HH00 KK03 5J092 AA01 AA12 CA11 FA20 HA10 HA17 KA06 KA09 KA12 MA21 TA02

Claims (7)

【特許請求の範囲】
1. 【請求項１】信号伝達ラインのノードと低電位源との間
   に接続された、多結晶シリコン層を活性領域とするｎ型
   の第１ＭＩＳＦＥＴと、 前記ノードと前記第１ＭＩＳＦＥＴとの間に接続され
   た、多結晶シリコン層を活性領域とするｎ型の第２ＭＩ
   ＳＦＥＴと、 前記第２ＭＩＳＦＥＴのゲートにバイアス電圧を印加す
   るための手段と、を具備し、前記第１ＭＩＳＦＥＴの不
   良な飽和特性に基因する前記ノードにおける電圧の変動
   を前記第２ＭＩＳＦＥＴにより抑制することを特徴とす
   る多結晶シリコン回路。
2. 【請求項２】前記第１ＭＩＳＦＥＴのゲートにバイアス
   電圧を印加するための手段を更に具備し、電流源回路を
   構成することを特徴とする請求項１に記載の多結晶シリ
   コン回路。
3. 【請求項３】前記第１ＭＩＳＦＥＴと並列に前記低電位
   源に接続された、多結晶シリコン層を活性領域とするｎ
   型の第３ＭＩＳＦＥＴと、 前記第３ＭＩＳＦＥＴのドレインに直列に接続された、
   多結晶シリコン層を活性領域とするｎ型の第４ＭＩＳＦ
   ＥＴと、 前記第１及び第３ＭＩＳＦＥＴのゲートへ夫々差動信号
   を入力するための第１及び第２入力手段と、 前記第４ＭＩＳＦＥＴのゲートにバイアス電圧を印加す
   るための手段と、を更に具備し、差動増幅器を構成する
   ことを特徴とする請求項１に記載の多結晶シリコン回
   路。
4. 【請求項４】前記第１ＭＩＳＦＥＴと並列に前記低電位
   源に接続された、多結晶シリコン層を活性領域とするｎ
   型の第３ＭＩＳＦＥＴと、 前記第３ＭＩＳＦＥＴのドレインに直列に接続された、
   多結晶シリコン層を活性領域とするｎ型の第４ＭＩＳＦ
   ＥＴと、 前記第１ＭＩＳＦＥＴのゲートを前記第３ＭＩＳＦＥＴ
   のゲート及びドレインに接続するための手段と、 前記第４ＭＩＳＦＥＴのゲートにバイアス電圧を印加す
   るための手段と、を更に具備し、差動増幅器のカレント
   ミラー回路を構成することを特徴とする請求項１に記載
   の多結晶シリコン回路。
5. 【請求項５】前記ノードと高電位源との間に接続され
   た、多結晶シリコン層を活性領域とするｐ型の第３ＭＩ
   ＳＦＥＴと、 前記第１及び第３ＭＩＳＦＥＴのゲートに論理信号を入
   力するための入力手段と、を更に具備し、前記ノードか
   ら論理信号が出力されるＣＭＯＳロジックゲート回路を
   構成することを特徴とする請求項１に記載の多結晶シリ
   コン回路。
6. 【請求項６】前記ノードと前記第３ＭＩＳＦＥＴとの間
   に接続された、多結晶シリコン層を活性領域とするｐ型
   の第４ＭＩＳＦＥＴと、 前記第４ＭＩＳＦＥＴのゲートにバイアス電圧を印加す
   るための手段と、を更に具備し、前記第３ＭＩＳＦＥＴ
   の不良な飽和特性に基因する前記ノードにおける電圧の
   変動を前記第４ＭＩＳＦＥＴにより抑制することを特徴
   とする請求項５に記載の多結晶シリコン回路。
7. 【請求項７】前記ノードと高電位源との間に接続され
   た、多結晶シリコン層を活性領域とするｐ型の主ＭＩＳ
   ＦＥＴと、 前記ノードと前記主ＭＩＳＦＥＴとの間に接続された、
   多結晶シリコン層を活性領域とするｐ型の副ＭＩＳＦＥ
   Ｔと、 前記副ＭＩＳＦＥＴのゲートにバイアス電圧を印加する
   ための手段と、を更に具備し、前記主ＭＩＳＦＥＴの不
   良な飽和特性に基因する前記ノードにおける電圧の変動
   を前記副ＭＩＳＦＥＴにより抑制することを特徴とする
   請求項１乃至６のいずれかに記載の多結晶シリコン回
   路。