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CN1652465B - 通过体偏压调节器减小的栅极电压限制 - Google Patents

通过体偏压调节器减小的栅极电压限制 Download PDF

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CN1652465B CN2005100041996A CN200510004199A CN1652465B CN 1652465 B CN1652465 B CN 1652465B CN 2005100041996 A CN2005100041996 A CN 2005100041996A CN 200510004199 A CN200510004199 A CN 200510004199A CN 1652465 B CN1652465 B CN 1652465B
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Abstract

本发明涉及一种用于减小对动态阈值MOS(DTMOS)晶体管的栅极电压(Vgg)幅度的限制的配置，该配置可以包括：包含栅极和主体的MOS晶体管；以及体偏压(Vbb)调节器(Vbb调节器)电路，用于将该MOS晶体管的经过调整的Vgg作为动态体偏压(Vbb)提供给该MOS晶体管的主体。

Description

通过体偏压调节器减小的栅极电压限制
背景技术
由于诸如CMOS的低阈值晶体管逻辑电路易于减小电路的占地面积、需要较小的功率提供能力等等，因此是比较令人满意的。但是低阈值电压逻辑电路在非激活模式期间实际上会流过泄漏电流，因此这可以否定掉在激活模式期间减小功耗的优点。
背景技术解决诸如MTCMOS类型的多阈值MOS(MTMOS)结构的泄漏问题，该MTCMOS结构在系统供应电压(VDD)和系统地电压(VSS)之间串联地耦合一休眠(sleep)晶体管和低阈值逻辑电路。休眠晶体管具有高阈值电压，并因此在休眠模式下流过低泄漏电流，但是该休眠晶体管与可比较的低阈值晶体管相比，更慢地切换到激活模式。正如其名称所示，休眠晶体管减小低阈值装置的抑制模式电流，因为休眠晶体管将低阈值逻辑电路串联到VSS。休眠晶体管很少以开关速度恶化的方式施加影响，因为在低阈值逻辑电路的激活模式期间休眠晶体管总是导通的。
高阈值电压通常通过向休眠晶体管施加体偏压(Vbb)来达到。必要的Vbb发生器电路增加了整个装置的面积。而且，休眠晶体管的高阈值需要更大的沟道尺寸来获得同等的电流效力，这同样增加了总面积。
背景技术通过采用动态阈值MOS(DTMOS)晶体管作为休眠晶体管来解决与Vbb发生器电路关联的占地面积问题。在DTMOS晶体管中，栅极连接到阱(well)(换句话说就是晶体管主体)，向源极/主体接合点施加前向偏压。这使得不再需要单独的Vbb发生器电路。由于栅极电压(Vgg)用于对主体(body)施加偏压，因此阈值电压随着栅极电压的变化而变化(换句话说动态地正比于栅极电压)。
DTMOS晶体管的副阈值电压泄漏一般较低。但是同样施加的高栅极电压(如Vbb)实际上能够对晶体管中的一个栅极接合点施加前向偏压(类似于对二极管施加前向偏压)，并可能导致前向偏压二极管类型的泄漏电流。背景技术图3的电路图中概略绘出这种情况。
在背景技术图3中，绘出泄漏电流路径302。在此，晶体管308的源极、栅极和主体都连接到电压VDD，这使得结点304的电压提高到电压VDD。其效果是将用于NMOS晶体管306的电压Vgg以及由此将Vbb提高到约VDD，这对NMOS晶体管306中的栅极-源极接合点施加了前向偏压，并产生泄漏。
这种对接合点施加的前向偏压可以通过将Vgg限制为约0.6伏来解决，这在背景技术图3中需要将VDD限制为约0.6伏。
发明内容
本发明的至少一个实施例提供了一种配置来减小对动态阈值MOS(DTMOS)晶体管的栅极电压(Vgg)幅度的限制。这种配置可以包括：包括栅极和主体的MOS晶体管；以及体偏压(Vbb)调节器电路，用于将MOS晶体管的经过调整的Vgg作为动态体偏压(Vbb)提供给该MOS晶体管的主体。
下面通过详细描述实施例、附图和相关权利要求，本发明的其它特性和优点将变得更为清楚。
附图说明
图1A图示出根据本发明至少一个实施例的用于减小对DTMOS晶体管的栅极电压限制的休眠装置的框图，该休眠装置包含在根据本发明至少一个其他实施例的MTMOS(多阈值MOS)结构中，例如MTCMOS中。
图1B图示出根据本发明至少一个其他实施例的用于减小对DTMOS晶体管的栅极电压限制的另一休眠装置的框图，该休眠装置包含在根据本发明至少一个其他实施例的MTMOS结构中。
图1C图示出根据本发明至少一个其他实施例的组合了图1A和图1B的MTMOS结构的另一MTMOS结构的框图。
图2A是根据本发明至少一个其他实施例的图1A中的休眠装置的示例实现的电路图(该休眠装置还用于减小对DTMOC晶体管的栅极电压的限制)。
图2B是根据本发明至少一个其他实施例的图1B中的休眠装置的示例实现的电路图(该休眠装置还用于减小对DTMOC晶体管的栅极电压的限制)。
图3是图示出根据背景技术的针对DTMOS晶体管电路的泄漏电流问题的电路图。
除了图3，所述附图是为了勾画出本发明的实施例，而不应当解释为限制本发明的范围。为清楚起见，附图中的相对比例可以减小或放大。换句话说，附图不是按比例绘制的。
具体实施方式
为了展开本发明，已指出了背景技术的下列问题和解决方案。背景技术通过对VDD(系统供应电压)的幅度并因此对Vgg(栅极电压)的幅度进行限制，来防止对一个栅极接合点施加的不期望前向偏压。这个过分单纯化的解决方案至少可以阻碍(如果不是消除的话)在电路中使用一个或多个DTMOS晶体管，而在该电路中可能会出现大于DTMOS晶体管的阈值电压(例如，假定该DTMOS晶体管是N型则大约为0.6伏)的VDD和/或Vgg的值，上述VDD和/或Vgg值大于DTMOS晶体管的阈值电压是一个问题。一种对Vbb的幅度施加上界(例如Vbb)的配置可以减小对VDD和/或Vgg的限制，并因此解决上述问题。本发明的至少一个实施例提供了这样一种配置。
图1A图示出根据本发明至少一个实施例的用于减小对DTMOS晶体管的栅极电压限制的休眠装置104的框图，该休眠装置104包含在根据本发明至少一个其他实施例的MTMOS(多阈值MOS)(例如MTCMOS)结构100A中。
在图1A中，结构100A包括：包括低阈值晶体管的电路102(此后称为LT电路102)；以及休眠装置104(后面详细讨论)。LT电路102可以是例如CMOS电路，包括一个或多个低阈值PMOS和一个或多个低阈值NMOS晶体管。或者，LT电路102可以只由PMOS晶体管或只由NMOS晶体管构成。很多电路都可以对应于电路102，因此对LT电路102的内部结构详情描述极少。
在结构100A中，LT电路102和休眠装置104串联连接在VDD(系统供应电压)和VSS(系统地电压)之间。具体地说，LT电路102连接在VDD和休眠装置104之间。休眠装置104连接在LT电路102和VSS之间。
休眠装置104包括：例如由NMOS制造的DTMOS(动态阈值MOS)晶体管QN1；以及体偏压(Vbb)调节器(此后称为Vbb调节器)电路106，用于向DTMOS晶体管QN1的主体提供动态体偏压(Vbb)。
Vbb调节器电路106被配置为分压器，其包括在结点120耦合的第一部分和第二部分。结点120上的电压提供给晶体管QN1作为它的Vbb。第一部分可以是例如将晶体管QN1的Vgg耦合到结点120的缓冲电路BUF2。此外，缓冲电路BUF2还可以耦合在VDD和VSS之间。第二部分可以是例如将结点120耦合到VSS的二极管D2。二极管D2可以是例如栅极和漏极连接到VSS而源极连接到结点120的PMOS晶体管(后面再讨论)，连接在结点120和VSS之间的PN接合点，连接在结点120和VSS之间的肖特基势垒(Schottky barrier)等。
虽然考虑晶体管QN1为DTMOS晶体管，因为Vbb是Vgg的函数，但休眠装置104不同于背景技术，因为Vbb不仅仅是实际上直接连接到晶体管QN1主体的Vgg。相反，Vbb是经过调节的Vgg。对调节后的信号施加了上界和下界中的至少一个，虽然没有包含与饱和感应削波(saturation-induced clipping)相关联的噪声，该信号还是类似于削波信号(clipped signal)。换句话说，Vbb可以是例如非线性地取决于Vgg。在此，术语“调节器”、“调节”等在上下文中应当理解为类似于自动化领域中的术语“调节器”。在自动化领域中，调节器是一种自动防止某个部件的速度或位置(例如引擎速度、传输速度等)超过最大期望值的装置。
在此，可以运行Vbb调节器电路106来对Vbb的幅度施加限制(例如在此是上界，因为晶体管QN1是N型)(|Vbb|边界)，从而在Vgg的对应边界(例如在此是上界因为晶体管QN1是N型，|Vgg|边界＝|Vgg|max)和|Vbb|max之间存在不可忽略的差值Δ，
Δ＝||Vgg|max-|Vbb|max|                          1)
此外由于晶体管QN1是N型，
|Vbb|max≤|Vgg|max                               2)
差值Δ(也称为“Vgg余量(margin)”)大于或等于二极管D2的阈值电压(换句话说导通电压)，
Figure S05104199620050202D000041
例如，|Vgg|边界＝|Vgg|max≤1.2伏，而|Vbb|max≈0.6伏。
Vbb调节器电路106在激活模式下的操作可以根据下列关系进行描述。
运行Vbb调节器电路106的效果是基本上稳定了Vbb，以防止Vbb因Vgg而波动。
图1B图示出根据本发明至少一个其他实施例的用于减小对DTMOS晶体管的栅极电压限制的另一休眠装置108的框图，该休眠装置108包含在根据本发明至少一个其他实施例的MTMOS结构100B中。
在图1B中，结构100B包括：电路102；以及休眠装置108(后面详细讨论)。在结构100B中，LT电路102和休眠装置108串联连接在VDD和VSS之间。具体地说，休眠装置108连接在VDD和LT电路102之间。LT电路102连接在休眠装置108和VSS之间。
休眠装置108包括：例如由PMOS制造的DTMOS晶体管QP4；以及Vbb调节器电路110，用于向晶体管QP4的主体提供动态Vbb。Vbb调节器电路110类似于图1A中的Vbb调节器电路106。
Vbb调节器电路110被配置为分压器，其包括在结点122耦合的第一部分和第二部分。结点122上的电压提供给晶体管QP4作为它的Vbb。第一部分可以例如是将晶体管QP4的Vgg耦合到结点122的缓冲电路BUF1。此外，缓冲电路BUF1还可以耦合在VDD和VSS之间。第二部分可以是例如将结点122耦合到VDD的二极管D1。二极管D1可以是例如栅极和漏极连接到VDD而源极连接到结点122的NMOS晶体管(后面再讨论)，连接在VDD和结点122之间的PN接合点，连接在VDD和结点122之间的肖特基势垒等。
虽然考虑晶体管QP4为DTMOS晶体管，因为Vbb是Vgg的函数，但休眠装置108不同于背景技术，因为Vbb不仅仅是实际上直接连接到晶体管QP4主体的Vgg。相反，Vbb是经过调节的Vgg。换句话说，Vbb可以是例如非线性地取决于Vgg。可以运行Vbb调节器电路110来施加限制(例如在此是最小边界，因为晶体管QP4是P型，|Vbb|边界＝|Vbb|min)，从而在Vgg的对应值(例如在此是最小值因为晶体管QP4是P型)|Vgg|边界＝|Vgg|min和|Vbb|min之间存在不可忽略的差值Δ(与Vbb调节器电路104类似)。此外，由于晶体管QP4是P型，
|Vgg|min≤|Vbb|min                     5)
例如，|Vgg|边界＝|Vgg|min≤0伏，而
Figure S05104199620050202D000051
Vbb调节器电路110在激活模式下的操作可以根据下列关系进行描述。
Figure S05104199620050202D000052
运行Vbb调节器电路110的效果是基本上稳定了Vbb，以防止Vbb因Vgg而波动(类似于Vbb调节器电路106)。
图1C图示出根据本发明至少一个其他实施例的组合了图1A和图1B的MTMOS结构100A和100B的另一MTMOS结构100C的框图。
结构100C包括LT电路102与VDD和VSS之间的两个休眠装置104、108的串联电路。具体地说，休眠装置104连接在LT电路102和VSS之间。休眠装置108连接在VDD和LT电路102之间。结构100C的进一步描述是上述内容的重复，因此为简略起见而省略。
图2A是根据本发明至少一个其他实施例的图1A中的休眠装置104的示例实现的电路图(该休眠装置还是用于减小对DTMOC晶体管QN1的栅极电压的限制)。
在图2A中，缓冲电路BUF2包括一对连接在VDD和VSS之间的反向器。具体地说，第一反向器可以是一对串联连接的晶体管，例如PMOS晶体管QP2和NMOS晶体管QN2。类似的，第二反向器可以是另一对串联连接的晶体管，例如PMOS晶体管QP3和NMOS晶体管QN3。
晶体管QP2的源极可以连接到VDD，其漏极在结点202连接到晶体管QN2的漏极。晶体管QN2的源极可以连接到VSS。晶体管QP3和QN3的栅极也可以连接到结点202。晶体管QP3的源极可以连接到VDD，其漏极在结点204连接到晶体管QN3的漏极。晶体管QN3的源极可以连接到VSS。连接结点204作为DTMOS晶体管QN1的Vbb。因此，结点204对应于图1A的结点120。晶体管QP2和QN2的栅极可以在结点206连接在一起，该结点206可以连接到DTMOS晶体管QN1的栅极。
二极管D2连接在结点204和VSS之间。更具体地说，图2A中的二极管D2绘成PMOS晶体管P7，其源极连接到结点204，其栅极和漏极连接到VSS。
现在讨论图2A的电路操作。
在激活模式下，也就是当DTMOS晶体管QN1的Vgg2提高到大于时，结点206上的电压也大于
Figure S05104199620050202D000062
，这使得晶体管QP2截止，而晶体管QN2导通。结果，结点202上的电压减小到约VSS。这使得晶体管QN3截止而晶体管QP3导通，这开始与Vgg2的增加成比例地升高结点204上的电压(从Vgg≈SS开始)。但是，二极管配置的晶体管P7的削波效应对结点204的电压施加了如下上界：
而晶体管QP3导通，晶体管QN3截止。这样，Vbb不再受到Vgg2被提高到之上多少程度的影响。如果VSS＝0，则
Figure S05104199620050202D000072
在非激活或休眠模式下，也就是当DTMOS晶体管QN1的Vgg2设置为低时，例如Vgg2≈VSS，则结点206上的电压也为低，这使得晶体管QP2导通而晶体管QN2截止。结果，结点202上的电压提高到
这使得晶体管QN3导通而晶体管QP3截止，这将结点204上的电压减小到大约VSS，即
Figure S05104199620050202D000074
图2B是根据本发明至少一个其他实施例的图1B中的休眠装置108的示例实现的电路图(该休眠装置还是用于减小对DTMOC晶体管QP4的栅极电压的限制)。
在图2B中，缓冲电路BUF1包括一对连接在VDD和VSS之间的反向器。具体地说，第一反向器可以是一对串联连接的晶体管，例如NMOS晶体管QN5和PMOS晶体管QP5。类似的，第二反向器可以是另一对串联连接的晶体管，例如PMOS晶体管QP6和NMOS晶体管QN6。
晶体管QP5的源极可以连接到VDD，其漏极在结点208连接到晶体管QN5的漏极。晶体管QN5的源极可以连接到VSS。晶体管QP6和QN6的栅极也可以连接到结点208。晶体管QP6的源极可以连接到VDD，其漏极在结点210连接到晶体管QN6的漏极。晶体管QN6的源极可以连接到VSS。连接结点210作为DTMOS晶体管QP4的Vbb。因此，结点210对应于图1A的结点122。晶体管QN5和QP5的栅极可以在结点212连接在一起，该结点212可以连接到DTMOS晶体管QP4的栅极。
二极管D1连接在VDD和结点210之间。具体地说，图2B中的二极管D1绘成NMOS晶体管N7，其栅极和漏极连接到VDD，其源极连接到结点210。
现在讨论图2B的电路操作。
在激活模式下，也就是当DTMOS晶体管QP4的Vgg4设置为低时，结点212上的电压也为低，这使得晶体管QN5截止，而晶体管QP5导通。结果，结点208上的电压升高到大约VDD。这使得晶体管QP6截止而晶体管QN6导通，这开始与Vgg的减小成比例地减小结点210上的电压(从Vgg4≈VDD开始)。但是当晶体管QN6导通而晶体管QP6截止时，二极管配置的晶体管N7的削波效应对结点210施加了如下更低的限制，
Figure S05104199620050202D000081
这样，Vbb不再受到Vgg被减小到低于
Figure S05104199620050202D000082
多少程度的影响。
在非激活或休眠模式下，也就是当DTMOS晶体管QP4的Vgg4设置为高时，例如VggQP4≈VDD，结点212上的电压也为高，这使得晶体管QN5导通而晶体管QP5截止。结果，结点208上的电压减小到
这使得晶体管QP6导通而晶体管QN6截止，这将结点210上的电压减小到大约VDD，即
当然，尽管这里讨论了本发明的若干变形和示例实施例，本领域的技术人员应当理解，可以对本发明做出各种附加修改。因此，这里讨论的示例实施例不是用于限制本发明的。

Claims (21)

1.一种用于减小对动态阈值MOS晶体管的栅极电压Vgg幅度的限制的装置，该装置包括：
包含栅极和主体的MOS晶体管；以及
体偏压Vbb调节器电路，用于调节该MOS晶体管的Vgg并且将调节后的Vgg作为动态体偏压提供给该MOS晶体管的主体，
其中所述体偏压Vbb调节器电路包括：
连接在所述MOS晶体管栅极和系统电压之间的分压电路；
该分压电路包括在第一结点处连接的缓冲器电路和二极管电路，
所述MOS晶体管的主体连接到该第一结点。
2.根据权利要求1所述的装置，其中，所述体偏压Vbb调节器电路还用于对Vbb的幅度施加边界值|Vbb|边界，从而在|Vbb|边界和动态阈值MOS晶体管的栅极电压Vgg幅度的对应边界值|Vgg|边界之间的差值Δ大于或等于二极管的阈值电压，
Figure FSB00000458776600011
3.根据权利要求1所述的装置，其中，所述系统电压是系统地电压。
4.根据权利要求3所述的装置，其中：
所述二极管电路连接在所述第一结点和系统地电压之间。
5.根据权利要求3所述的装置，其中：
所述MOS晶体管是NMOS晶体管；以及
所述二极管电路包括至少一个下述部件：
PMOS晶体管，其栅极和漏极连接到系统地电压，其源极连接到第一结点，
连接在所述第一结点和系统地电压之间的PN接合点，和
连接在所述第一结点和系统地电压之间的肖特基势垒。
6.根据权利要求1所述的装置，其中：
所述二极管电路包括PMOS晶体管，其栅极和漏极连接到系统地电压，其源极连接到所述第一结点。
7.根据权利要求1所述的装置，其中，所述系统电压是系统供应电压。
8.根据权利要求7所述的装置，其中：
所述二极管电路连接在所述第一结点和系统供应电压之间。
9.根据权利要求7所述的装置，其中：
所述MOS晶体管是PMOS晶体管；以及
所述二极管电路包括至少一个下述部件：
NMOS晶体管，其栅极和源极连接到第一结点，其漏极连接到系统供应电压，
连接在所述系统供应电压和第一结点之间的PN接合点，和
连接在所述系统供应电压和第一结点之间的肖特基势垒。
10.根据权利要求8所述的装置，其中：
所述二极管电路包括NMOS晶体管，其栅极和源极连接到所述第一结点，其漏极连接到所述系统供应电压。
11.根据权利要求1所述的装置，其中，在所述第一结点处，所述二极管电路表示比所述缓冲器电路小得多的阻抗。
12.根据权利要求1所述的装置，其中，所述缓冲器电路包括一对串联连接的反向器。
13.一种用于减小对动态阈值MOS晶体管的栅极电压Vgg幅度的限制的装置，该装置包括：
包含栅极和主体的MOS晶体管；以及
体偏压Vbb调节器电路，用于向该MOS晶体管的主体提供动态体偏压Vbb，该体偏压Vbb不同于MOS晶体管的栅极电压Vgg，但与该栅极电压Vgg有关，所述调节器电路还用于稳定Vbb以防止Vbb随着MOS晶体管的栅极电压Vgg而波动，
其中所述体偏压Vbb调节器电路包括：
连接在所述MOS晶体管栅极和系统电压之间的分压电路；
该分压电路包括在第一结点处连接的缓冲器电路和二极管电路，
所述MOS晶体管的主体连接到该第一结点。
14.根据权利要求13所述的装置，其中，所述体偏压Vbb调节器电路还用于对Vbb的幅度施加边界值|Vbb|边界，从而在|Vbb|边界和栅极电压Vgg幅度的对应边界值|Vgg|边界之间的差值Δ大于或等于二极管的阈值电压，
Figure FSB00000458776600021
15.一种多阈值MOS晶体管装置，包括：
对象电路，包含泄漏电流受到控制的低阈值电压晶体管；以及
电流截止开关电路，包括：
包含栅极和主体的MOS晶体管；以及
体偏压Vbb调节器电路，用于调节该MOS晶体管的Vgg并且将调节后的MOS晶体管的Vgg作为动态体偏压Vbb提供给该MOS晶体管的主体；
所述对象电路和电流截止开关电路串联连接在系统供应电压Vdd和系统地电压VSS之间，
其中所述体偏压Vbb调节器电路包括：
连接在所述MOS晶体管栅极和系统电压之间的分压电路；
该分压电路包括在第一结点处连接的缓冲器电路和二极管电路，
所述MOS晶体管的主体连接到该第一结点。
16.根据权利要求15所述的配置，其中，所述体偏压Vbb调节器电路还用于对Vbb的幅度施加边界值|Vbb|边界，从而在|Vbb|边界和Vgg幅度的对应边界值|Vgg|边界之间的差值Δ大于或等于二极管的阈值电压，
Figure FSB00000458776600031
17.根据权利要求15所述的装置，其中，所述装置具有下列配置中的一种：
所述对象电路连接到Vdd，所述Vbb调节器电路连接到VSS；和
所述Vbb调节器电路连接到Vdd，所述对象电路连接到VSS。
18.根据权利要求15所述的装置，其中：
所述Vbb调节器电路具有上部分和下部分；以及
该上部分连接在Vdd和对象电路之间；
该下部分连接在对象电路和Vdd之间。
19.一种用于减小对动态阈值MOS晶体管的栅极电压Vgg幅度的限制的设备，该设备包括：
包含栅极和主体的MOS晶体管；以及
体偏压Vbb调节器装置，用于产生动态体偏压Vbb，并向该MOS晶体管的主体提供该Vbb，所述体偏压Vbb调节器装置还用于：
将Vbb确定为该MOS晶体管的Vgg的函数，
操纵该MOS晶体管的Vgg，以及
将经过调整的Vgg作为动态体偏压Vbb提供给该MOS晶体管的主体，
其中所述体偏压Vbb调节器装置包括：
连接在所述MOS晶体管栅极和系统电压之间的分压电路；
该分压电路包括在第一结点处连接的缓冲器电路和二极管电路，
所述MOS晶体管的主体连接到该第一结点。
20.根据权利要求19所述的设备，其中，所述体偏压Vbb调节器装置还用于对Vbb的幅度施加边界值|Vbb|边界，从而在|Vbb|边界和Vgg幅度的对应边界值|Vgg|边界之间的差值Δ大于或等于二极管的阈值电压，
21.根据权利要求19所述的设备，其中，所述调节器装置还用于：
起连接在所述MOS晶体管的栅极和系统电压之间的分压器网络的作用，该调节器装置提供第一结点，该第一结点展示了类似于在将该分压器的缓冲器电路连接到该分压器的二极管电路的结点处所发现的电压；以及
所述MOS晶体管的主体连接到该第一结点。
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