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JP2001015741A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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Publication number
JP2001015741A
JP2001015741A JP11186341A JP18634199A JP2001015741A JP 2001015741 A JP2001015741 A JP 2001015741A JP 11186341 A JP11186341 A JP 11186341A JP 18634199 A JP18634199 A JP 18634199A JP 2001015741 A JP2001015741 A JP 2001015741A
Authority
JP
Japan
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layer
drift
drain
conductivity type
base
Prior art date
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Pending
Application number
JP11186341A
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English (en)
Inventor
Kazutoshi Nakamura
和敏 中村
Yusuke Kawaguchi
雄介 川口
Akio Nakagawa
明夫 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11186341A priority Critical patent/JP2001015741A/ja
Publication of JP2001015741A publication Critical patent/JP2001015741A/ja
Priority to US09/994,646 priority patent/US6614089B2/en
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    • H10P30/22—

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】オン抵抗の低抵抗化と高耐圧化とを併せて実現
可能なダブルリサーフ構造を有する電界効果トランジス
タを提供する。 【解決手段】ｐ型の半導体活性層１１の表面にｎ型のド
リフト層１３とｐ型のベース層１５とが互いに隣接する
ように形成される。ドリフト層１３の表面には、ｎ+ 型
のドレイン層１７とｐ型のリサーフ層１９とが形成され
る。ベース層１５の表面には、ｎ+ 型のソース層２１と
ｐ+ 型のコンタクト層２３とが互いに隣接するように形
成される。ドリフト層１３とソース層２１とで挟まれた
ベース層１５の領域の上にはゲート絶縁膜３１を介して
ゲート電極３３が配設される。リサーフ層１９はドレイ
ン層１７側からベース層１５側に向かって漸進的にｐ型
のキャリア不純物のドーズ量が高くなるように設定され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、より具体的にはダブルリサーフ（Double RES
URF (Reduced Surface Field)）構造を有する電界効果
トランジスタの高耐圧化技術に関する。
【０００２】
【従来の技術】ＭＯＳ（Metal Oxide Semiconductor）
型構造を用いた電界効果トランジスタ（ＦＥＴ）、即ち
ＭＯＳＦＥＴとして、半導体活性層の表面にドリフト層
が形成され、更にドリフト層の表面にリサーフ層が形成
された、所謂ダブルリサーフ構造を有するものが知られ
ている。例えば、Ｎ−ＭＯＳＦＥＴであれば、活性層及
びリサーフ層はｐ型で、ドリフト層はｎ型となる。この
ような構造を有するＭＯＳＦＥＴにおいては、ｎ型ドリ
フト層が、ｐ型のリサーフ層及び活性層により上下から
挟まれていることにより、容易に空乏化可能となる。こ
のため、ドリフト層におけるｎ型のキャリア不純物のド
ーズ量を高くでき、その結果、オン抵抗を低減できると
いう利点が得られる。
【０００３】図１６はダブルリサーフ構造を有する従来
のＮ−ＭＯＳＦＥＴを示す断面図である。図１６図示の
如く、ｐ型の半導体活性層６１の表面にｎ型のドリフト
層６３とｐ型のベース層６５とが互いに隣接するように
形成される。ドリフト層６３の表面には、ｎ+ 型のドレ
イン層６７とｐ型のリサーフ層６９とが形成される。ベ
ース層６５の表面には、ｎ+ 型のソース層７１とｐ+ 型
のコンタクト層７３とが互いに隣接するように形成され
る。ドリフト層６３とソース層７１とで挟まれたベース
層６５の領域の上にはゲート絶縁膜を介してゲート電極
７６が配設される。
【０００４】リサーフ層６９は、電子のドリフト方向に
沿ってベース層６５とドレイン層６７との間に挟まれ且
つこれらの層６５、６７に対して間隔をおくようにドリ
フト層６３の表面に配置される。図１７は、図１６の領
域XVII−XVIIに対応する、ドリフト層６３及びリサーフ
層６９の不純物ドーズ量のプロファイルを示す図であ
る。図示の如く、リサーフ層６９及びドリフト層６３は
ベース層６５側からドレイン層６７側まで実質的に均一
な不純物ドーズ量を有する。
【０００５】
【発明が解決しようとする課題】本発明者等の研究によ
れば、図１６図示のＭＯＳＦＥＴでは、オフ状態におい
て、リサーフ層６９側のドレイン層６７の端部に電界が
集中し、高耐圧が得られないという問題点が見出されて
いる。この理由としては、ダブルリサーフ構造はドリフ
ト層６３が非常に空乏化しやすい構造であるため、キャ
リア不純物濃度の高いドレイン層６７の端部近傍で電界
が高くなるということが考えられる。
【０００６】本発明はかかる従来技術の問題点に鑑みて
なされたものであり、オン状態における抵抗の減少（オ
ン抵抗の低抵抗化）と、オフ状態における耐圧の上昇
（高耐圧化）とを併せて実現可能なダブルリサーフ構造
を有する電界効果トランジスタを提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明の第１の視点は、
電界効果トランジスタにおいて、第２導電型の半導体活
性層の表面に選択的に形成された第１導電型のドリフト
層及び第２導電型のベース層と、前記ドリフト層の表面
に形成された第１導電型のドレイン層と、前記ベース層
と前記ドレイン層との間に挟まれるように前記ドリフト
層の表面に形成された第２導電型の電界緩和層と、前記
ドリフト層に対して間隔をおくように前記ベース層の表
面に形成された第１導電型のソース層と、前記ドリフト
層と前記ソース層とで挟まれた前記ベース層の領域の上
にゲート絶縁膜を介して形成されたゲート電極と、前記
ドレイン層及び前記ソース層に夫々電気的に接続された
ドレイン電極及びソース電極と、を具備し、前記電界緩
和層は、前記ドレイン層側の方が前記ベース層側よりも
第２導電型のキャリア不純物のドーズ量が低い領域を有
することを特徴とする。
【０００８】本発明の第２の視点は、電界効果トランジ
スタにおいて、第１導電型の半導体活性層の表面に選択
的に形成された第１導電型のドリフト層及び第２導電型
のベース層と、前記ドリフト層の表面に形成された第１
導電型のドレイン層と、前記ドリフト層に対して間隔を
おくように前記ベース層の表面に形成された第１導電型
のソース層と、前記ベース層と前記ドレイン層との間に
挟まれるように前記ドリフト層と前記半導体活性層との
間に形成された第２導電型の電界緩和層と、前記ドリフ
ト層と前記ソース層とで挟まれた前記ベース層の領域の
上にゲート絶縁膜を介して形成されたゲート電極と、前
記ドレイン層及び前記ソース層に夫々電気的に接続され
たドレイン電極及びソース電極と、を具備し、前記電界
緩和層は、前記ドレイン層側の方が前記ベース層側より
も第２導電型のキャリア不純物のドーズ量が低い領域を
有することを特徴とする。
【０００９】本発明の第３の視点は、第１または第２の
視点の電界効果トランジスタにおいて、前記電界緩和層
は、前記ドレイン層側から前記ベース層側に向かって漸
進的に第２導電型のキャリア不純物のドーズ量が高くな
ることを特徴とする。
【００１０】本発明の第４の視点は、第１または第２の
視点の電界効果トランジスタにおいて、前記電界緩和層
は、前記ベース層側及び前記ドレイン層側に夫々配置さ
れた第１及び第２層部分を含む複数の層部分を具備し、
前記第２層部分は前記第１層部分よりも第２導電型のキ
ャリア不純物のドーズ量が低いことを特徴とする。
【００１１】本発明の第５の視点は、電界効果トランジ
スタにおいて、第２導電型の半導体活性層の表面に選択
的に形成された第１導電型のドリフト層及び第２導電型
のベース層と、前記ドリフト層の表面に形成された第１
導電型のドレイン層と、前記ベース層と前記ドレイン層
との間に挟まれるように前記ドリフト層の表面に形成さ
れた第２導電型の電界緩和層と、前記ドリフト層に対し
て間隔をおくように前記ベース層の表面に形成された第
１導電型のソース層と、前記ドリフト層と前記ソース層
とで挟まれた前記ベース層の領域の上にゲート絶縁膜を
介して形成されたゲート電極と、前記ドレイン層及び前
記ソース層に夫々電気的に接続されたドレイン電極及び
ソース電極と、を具備し、前記ドリフト層は、前記ベー
ス層側の方が前記ドレイン層側よりも第１導電型のキャ
リア不純物のドーズ量が低い領域を有することを特徴と
する。
【００１２】本発明の第６の視点は、第５の視点の電界
効果トランジスタにおいて、前記ドリフト層は、前記ベ
ース層側から前記ドレイン層側に向かって漸進的に第１
導電型のキャリア不純物のドーズ量が高くなることを特
徴とする。
【００１３】本発明の第７の視点は、第５の視点の電界
効果トランジスタにおいて、前記ドリフト層は、前記ベ
ース層側及び前記ドレイン層側に夫々配置された第１及
び第２層部分を含む複数の層部分を具備し、前記第２層
部分は前記第１層部分よりも第１導電型のキャリア不純
物のドーズ量が高いことを特徴とする。
【００１４】本発明の第８の視点は、第１乃至第７の視
点のいずれかの電界効果トランジスタにおいて、前記電
界緩和層は、前記ドリフト層の表面に形成された第２導
電型の部分接続層を介して前記ベース層と電気的に接続
されることを特徴とする。
【００１５】本発明の第９の視点は、第１乃至第７の視
点のいずれかの電界効果トランジスタにおいて、前記電
界緩和層は、配線層を介して前記ソース電極と電気的に
接続されることを特徴とする。
【００１６】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
【００１７】図１は本発明の実施の形態に係るN−ＭＯ
ＳＦＥＴを示す断面図である。図１図示の如く、ｐ型の
シリコンウエハ、即ち半導体基板或いは半導体活性層１
１の表面にｎ型のドリフト層１３とｐ型のベース層１５
とが選択的に形成される。ドリフト層１３の表面には、
ｎ+ 型のドレイン層１７とｐ型のリサーフ層（電界緩和
層）１９とが形成される。ベース層１５の表面には、ｎ
+ 型のソース層２１とｐ+ 型のコンタクト層２３とが互
いに隣接するように形成される。
【００１８】ドレイン層１７上にドレイン電極２５が配
設され、ソース層２１及びコンタクト層２３上にソース
電極２７が配設され、更に、活性層１１の裏面上にバイ
アス電極２９が配設される。また、ドリフト層１３とソ
ース層２１とで挟まれたベース層１５の領域の上にゲー
ト絶縁膜３１を介してゲート電極３３が配設される。
【００１９】リサーフ層１９は、電子のドリフト方向に
沿ってベース層１５とドレイン層１７との間に挟まれ且
つこれらの層１５、１７に対して間隔をおくようにドリ
フト層１３の表面に配置される。ｎ型ドリフト層１３
が、ｐ型のリサーフ層１９及び活性層１１により上下か
ら挟まれていることにより、容易に空乏化可能となる。
このため、ドリフト層１３におけるｎ型のキャリア不純
物のドーズ量を高くでき、その結果、オン状態における
抵抗の減少、即ちオン抵抗の低抵抗化が達成される。
【００２０】ゲート電極３３は絶縁膜３２を介してリサ
ーフ層１９上に延在する部分３４を有する。これによ
り、ゲート電極３３とリサーフ層１９とが容量結合し、
リサーフ層１９がフローティング状態となることが防止
される。
【００２１】図２は、図１の領域II−IIに対応する、ド
リフト層１３内におけるリサーフ層１９のｐ型のキャリ
ア不純物ドーズ量のプロファイルを示す図である。図示
の如く、リサーフ層１９はドレイン層１７側からベース
層１５側に向かって漸進的にｐ型のキャリア不純物のド
ーズ量が高くなるように設定される。なお、ここで、ド
ーズ量は、リサーフ層１９のｐ型のキャリア不純物の濃
度を深さ方向に積分した値と言い換えることができる。
【００２２】このような構成を有する図１図示のＭＯＳ
ＦＥＴでは、オフ状態において、ゲート電極３３には電
圧が印加されず、ソース電極２７及びドレイン電極２５
間には、オン状態と同じ電圧が印加された状態となる。
この状態において、ドリフト層１３のベース層１５側の
部分は、リサーフ層１９のｐ型のキャリア不純物のドー
ズ量が高いため、容易に空乏化される。これに対して、
ドリフト層１３のドレイン層１７側の部分は、リサーフ
層１９のｐ型のキャリア不純物のドーズ量が低いため、
容易に空乏化されない。
【００２３】このため、オフ状態において、ドリフト層
１３のドレイン層１７側の部分には、多数のｎ型のキャ
リアが残存する。この残存するｎ型のキャリアの濃度
は、リサーフ層１９のｐ型のキャリア不純物のドーズ量
の勾配と逆勾配となり、即ち、ドレイン層１７側では高
く、ベース層１５側に向かって低くなり、やがて空乏化
する。換言すれば、オフ状態において、リサーフ層１９
に対向する側のドレイン層１７の端部近傍では、ドリフ
ト層１３内に多数のｎ型のキャリアが存在することとな
る。このため、キャリア不純物濃度の高いドレイン層１
７の端部における電界集中が緩和され、従って、オフ状
態における耐圧の上昇、即ち高耐圧化が達成される。
【００２４】なお、図１図示のＭＯＳＦＥＴでは、図１
６図示の従来のＭＯＳＦＥＴに比べ、ドリフト層１３に
おけるｎ型のキャリア不純物のドーズ量をより高くでき
る。このため、オン抵抗の低抵抗化を更に向上させるこ
とができる。
【００２５】図１図示のリサーフ層１９の漸進的に低く
なるｐ型のキャリア不純物のドーズ量のプロファイル
は、不純物をイオン注入する際のマスクを調整すること
により実現することができる。即ち、イオン注入用のマ
スクの開口の大きさを、ドーズ量の高い領域では大きく
し、ドーズ量が低い領域では小さくする。これにより、
リサーフ層１９のためのｐ型のキャリア不純物の導入を
１回のイオン注入で行うことができる。
【００２６】図３は本発明の別の実施の形態に係るN−
ＭＯＳＦＥＴを示す断面図である。図３図示の如く、こ
の実施の形態は、リサーフ層が、ドリフト層１３の表面
に形成された２つの層部分１９ａ、１９ｂからなる点で
図１図示のＭＯＳＦＥＴと異なる。層部分１９ａ、１９
ｂは電子のドリフト方向に沿って並び且つ互いに接続さ
れるように配置される。
【００２７】図４は、図３の領域IV−IVに対応する、ド
リフト層１３内におけるリサーフ層の層部分１９ａ、１
９ｂのｐ型のキャリア不純物ドーズ量のプロファイルを
示す図である。図示の如く、リサーフ層の層部分１９
ａ、１９ｂは、ベース層１５側の層部分１９ａよりも、
ドレイン層１７側の層部分１９ｂの方が、ｐ型のキャリ
ア不純物のドーズ量が低くなるように設定される。
【００２８】図３図示のＭＯＳＦＥＴにおいても、リサ
ーフ層の層部分１９ｂの不純物のドーズ量が低いため、
オフ状態において、これに対向する側のドレイン層１７
の端部近傍では、ドリフト層１３内に多数のｎ型のキャ
リアが存在することとなる。このため、キャリア不純物
濃度の高いドレイン層１７の端部における電界集中が緩
和され、従って、オフ状態における耐圧の上昇、即ち高
耐圧化が達成される。
【００２９】なお、リサーフ層の層部分１９ａ、１９ｂ
の数は、３つ以上とすることもできる。また、リサーフ
層の層部分１９ａ、１９ｂは、図３中に一点鎖線で示す
ように、互いに間隔をおくように形成することもでき
る。
【００３０】図５は本発明の更に別の実施の形態に係る
N−ＭＯＳＦＥＴを示す断面図である。図５図示の如
く、この実施の形態は、図１図示のＭＯＳＦＥＴと異な
るドリフト層１３Ａ及びリサーフ層１９Ａ有する。リサ
ーフ層１９Ａはベース層１５側からドレイン層１７側ま
で実質的に均一な不純物ドーズ量を有する。一方、ドリ
フト層１３Ａは、ベース層１５側からドレイン層１７側
に向かって漸進的にｎ型のキャリア不純物のドーズ量が
高くなるように設定される。図６は、図５の領域VI−VI
に対応する、ドリフト層１３Ａのｎ型のキャリア不純物
ドーズ量のプロファイルを示す図である。
【００３１】図５図示のＭＯＳＦＥＴにおいても、オフ
状態において、ドレイン層１７の端部近傍では、ドリフ
ト層１３Ａ内に多数のｎ型のキャリアが存在することと
なる。このため、キャリア不純物濃度の高いドレイン層
１７の端部における電界集中が緩和される。また、この
構造では、リサーフ層１９Ａの空乏化がより促進され
る。従って、オフ状態における耐圧の上昇、即ち高耐圧
化が達成される。
【００３２】図７は本発明の更に別の実施の形態に係る
N−ＭＯＳＦＥＴを示す断面図である。図７図示の如
く、この実施の形態は、ドリフト層が２つの層部分１３
ａ、１３ｂからなる点で図５図示のＭＯＳＦＥＴと異な
る。層部分１３ａ、１３ｂは電子のドリフト方向に沿っ
て並び且つ互いに接続されるように配置される。
【００３３】図８は、図７の領域VIII−VIIIに対応す
る、ドリフト層の層部分１３ａ、１３ｂのｎ型のキャリ
ア不純物ドーズ量のプロファイルを示す図である。図示
の如く、ドリフト層の層部分１３ａ、１３ｂは、ベース
層１５側の層部分１３ａよりも、ドレイン層１７側の層
部分１３ｂの方が、ｎ型のキャリア不純物のドーズ量が
高くなるように設定される。
【００３４】図７図示のＭＯＳＦＥＴにおいても、図５
図示のＭＯＳＦＥＴと同様に、オン抵抗の低抵抗化と、
高耐圧化とを併せて実現することができる。なお、ドリ
フト層の層部分１３ａ、１３ｂの数は、３つ以上とする
こともできる。
【００３５】図９及び図１０は夫々本発明の更に別の実
施の形態に係るN−ＭＯＳＦＥＴを示す断面図及び電極
を除いた平面図である。図９及び図１０図示の如く、こ
の実施の形態は、図１図示のＭＯＳＦＥＴにおいて、ベ
ース層１５とリサーフ層１９との間で、ドリフト層１３
の表面に梯子状に複数のｐ型の部分接続層４１が形成さ
れることを特徴とする。リサーフ層１９がｐ型の部分接
続層４１を介してベース層１５と電気的に接続されるこ
とにより、リサーフ層１９がソース電極の電位に固定さ
れる。なお、図３、図５、図７図示のＭＯＳＦＥＴにお
いても、リサーフ層の層部分１９ａやリサーフ層１９Ａ
をｐ型の部分接続層４１を介してベース層１５と電気的
に接続することより、本実施の形態と同様な効果を得る
ことができる。
【００３６】図１１は本発明の更に別の実施の形態に係
るN−ＭＯＳＦＥＴを示す断面図である。図１１図示の
如く、この実施の形態は、図１図示のＭＯＳＦＥＴにお
いて、リサーフ層１９上に電極４５が配設され、電極４
５が配線層４７を介してソース電極２７に接続されるこ
とを特徴とする。配線層４７は、例えば、層間絶縁膜を
介してゲート電極３３の上に配設することができる。リ
サーフ層１９が、電極４５及び配線層４７を介してソー
ス電極２７と電気的に接続されることにより、リサーフ
層１９がソース電極の電位に固定される。なお、図３、
図５、図７図示のＭＯＳＦＥＴにおいても、リサーフ層
の層部分１９ａやリサーフ層１９Ａをｐ型の部分接続層
４１を介してベース層１５と電気的に接続することよ
り、本実施の形態と同様な効果を得ることができる。
【００３７】図１２は本発明の更に別の実施の形態に係
るN−ＭＯＳＦＥＴを示す断面図である。図１２図示の
如く、半導体支持基板１１ａの上に絶縁膜（埋め込み酸
化膜）１１ｂを介してｎ型の半導体活性層１１ｃが配設
される。半導体活性層１１ｃの表面にｎ型のドリフト層
１３とｐ型のベース層１５とが選択的に形成される。ド
リフト層１３の下には、ｐ型の電界緩和層３９が、ベー
ス層１５に対して間隔をおくように形成される。ドリフ
ト層１３の表面には、ｎ+ 型のドレイン層１７が形成さ
れる。ベース層１５の表面には、ｎ+ 型のソース層２１
とｐ+ 型のコンタクト層２３とが互いに隣接するように
形成される。
【００３８】ドレイン層１７上にドレイン電極２５が配
設され、ソース層２１及びコンタクト層２３上にソース
電極２７が配設され、更に、支持基板１１ａ上にバイア
ス電極２９が配設される。また、ドリフト層１３とソー
ス層２１とで挟まれたベース層１５の領域の上にゲート
絶縁膜３１を介してゲート電極３３が配設される。
【００３９】電界緩和層３９は、電子のドリフト方向に
沿ってベース層１５とドレイン層１７との間に挟まれる
ように、ドリフト層１３と活性層１１ｃとの間に配置さ
れる。図１３は、図１２の領域XIII−XIIIに対応する、
電界緩和層３９のｐ型のキャリア不純物ドーズ量のプロ
ファイルを示す図である。図示の如く、電界緩和層３９
はドレイン層１７側からベース層１５側に向かって漸進
的にｐ型のキャリア不純物のドーズ量が高くなるように
設定される。
【００４０】このような構成を有する図１２図示のＭＯ
ＳＦＥＴでは、オフ状態において、ドレイン層１７の端
部近傍及びこれに隣接する活性層１１ｃの端部近傍で
は、ドリフト層１３内に多数のｎ型のキャリアが存在す
ることとなる。このため、ｎ型キャリア不純物濃度の高
い領域において電界集中が緩和され、高耐圧化が達成さ
れる。また、絶縁膜１１ｂ上に活性層１１ｃを形成する
ことで、活性層１１ｃは電界緩和層３９と絶縁膜１１ｂ
とから空乏化するため、容易に空乏化可能となる。この
ため、活性層１１ｃの不純物ドーズ量を高くでき、その
結果、オン状態における抵抗の減少、即ちオン抵抗の低
抵抗化が達成される。
【００４１】なお、図１２図示のＭＯＳＦＥＴにおいて
も、図９乃至図１１を参照して述べたように、電界緩和
層３９をｐ型の部分接続層を介してベース層１５と電気
的に接続するか、或いは配線層を介してソース電極２７
と電気的に接続することより、電界緩和層３９をソース
電極の電位に固定することができる。
【００４２】図１４は本発明の更に別の実施の形態に係
るN−ＭＯＳＦＥＴを示す断面図である。図１４図示の
如く、この実施の形態は、電界緩和層が、２つの層部分
３９ａ、３９ｂからなる点で図１２図示のＭＯＳＦＥＴ
と異なる。層部分３９ａ、３９ｂは電子のドリフト方向
に沿って並び且つ互いに接続されるように配置される。
【００４３】図１５は、図１４の領域XV−XVに対応す
る、電界緩和層の層部分３９ａ、３９ｂのｐ型のキャリ
ア不純物ドーズ量のプロファイルを示す図である。図示
の如く、電界緩和層の層部分３９ａ、３９ｂは、ベース
層１５側の層部分３９ａよりも、ドレイン層１７側の層
部分３９ｂの方が、ｐ型のキャリア不純物のドーズ量が
低くなるように設定される。
【００４４】図１４図示のＭＯＳＦＥＴにおいても、図
１２図示のＭＯＳＦＥＴと同様に、オン抵抗の低抵抗化
と、高耐圧化とを併せて実現することができる。なお、
電界緩和層の層部分３９ａ、３９ｂの数は、３つ以上と
することもできる。また、図１４図示のＭＯＳＦＥＴに
おいても、図９乃至図１１を参照して述べたように、電
界緩和層の層部分３９ａをｐ型の部分接続層を介してベ
ース層１５と電気的に接続するか、或いは配線層を介し
てソース電極２７と電気的に接続することより、電界緩
和層をソース電極の電位に固定することができる。
【００４５】なお、上述の各実施の形態において、ＭＯ
ＳＦＥＴは、通常の単結晶基板及びＳＯＩ（Silicon On
Insulator）基板のいずれを使用しても形成することが
できる。また、半導体活性層の材料はシリコンに限定さ
れるものではない。また、ＭＯＳ構造の絶縁膜は酸化膜
に限定されるものではなく、所謂ＭＩＳ（Metal Insula
tor Semiconductor）構造を使用することもできる。
【００４６】以上、本発明の好適な実施の形態につい
て、添付図面を参照しながら説明したが、本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において、当業者であれば、
各種の変更例及び修正例に想到し得るものであり、それ
ら変更例及び修正例についても本発明の技術的範囲に属
するものと了解される。
【００４７】
【発明の効果】本発明によれば、ダブルリサーフ構造を
有する電界効果トランジスタにおいて、そのオン抵抗の
低抵抗化と、高耐圧化とを併せて実現することができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るN−ＭＯＳＦＥＴを
示す断面図。
【図２】図１の領域II−IIに対応する、ドリフト層内に
おけるリサーフ層のｐ型のキャリア不純物ドーズ量のプ
ロファイルを示す図。
【図３】本発明の別の実施の形態に係るN−ＭＯＳＦＥ
Ｔを示す断面図。
【図４】図３の領域IV−IVに対応する、ドリフト層内に
おけるリサーフ層の層部分のｐ型のキャリア不純物ドー
ズ量のプロファイルを示す図。
【図５】本発明の更に別の実施の形態に係るN−ＭＯＳ
ＦＥＴを示す断面図。
【図６】図５の領域VI−VIに対応する、ドリフト層のｎ
型のキャリア不純物ドーズ量のプロファイルを示す図。
【図７】本発明の更に別の実施の形態に係るN−ＭＯＳ
ＦＥＴを示す断面図。
【図８】図７の領域VIII−VIIIに対応する、ドリフト層
の層部分のｎ型のキャリア不純物ドーズ量のプロファイ
ルを示す図。
【図９】本発明の更に別の実施の形態に係るN−ＭＯＳ
ＦＥＴを示す断面図。
【図１０】図９図示のＭＯＳＦＥＴを電極を除いて示す
平面図。
【図１１】本発明の更に別の実施の形態に係るN−ＭＯ
ＳＦＥＴを示す断面図。
【図１２】本発明の更に別の実施の形態に係るN−ＭＯ
ＳＦＥＴを示す断面図。
【図１３】図１２の領域XIII−XIIIに対応する、電界緩
和層のｐ型のキャリア不純物ドーズ量のプロファイルを
示す図。
【図１４】本発明の更に別の実施の形態に係るN−ＭＯ
ＳＦＥＴを示す断面図。
【図１５】図１４の領域XV−XVに対応する、電界緩和層
の層部分のｐ型のキャリア不純物ドーズ量のプロファイ
ルを示す図。
【図１６】ダブルリサーフ構造を有する従来のＮ−ＭＯ
ＳＦＥＴを示す断面図。
【図１７】図１６の領域XVII−XVIIに対応する、ドリフ
ト層及びリサーフ層のキャリア不純物ドーズ量のプロフ
ァイルを示す図。
【符号の説明】 １１…半導体活性層 １３、１３Ａ…ｎ型のドリフト層 １５…ｐ型のベース層 １７…ｎ+ 型のドレイン層 １９、１９Ａ…ｐ型のリサーフ層（電界緩和層） ２１…ｎ+ 型のソース層 ２３…ｐ+ 型のコンタクト層 ２５…ドレイン電極 ２７…ソース電極 ２９…バイアス電極 ３３…ゲート電極 ３９…ｐ型の電界緩和層 ４１…ｐ型の部分接続層 ４５…電極 ４７…配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F040 DA20 DA22 EB01 EB12 EB13 ED09 EE05 EM06 5F110 AA13 BB12 CC02 DD05 DD13 GG02 GG12 GG22 HM02 HM12

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第２導電型の半導体活性層の表面に選択的
    に形成された第１導電型のドリフト層及び第２導電型の
    ベース層と、 前記ドリフト層の表面に形成された第１導電型のドレイ
    ン層と、 前記ベース層と前記ドレイン層との間に挟まれるように
    前記ドリフト層の表面に形成された第２導電型の電界緩
    和層と、 前記ドリフト層に対して間隔をおくように前記ベース層
    の表面に形成された第１導電型のソース層と、 前記ドリフト層と前記ソース層とで挟まれた前記ベース
    層の領域の上にゲート絶縁膜を介して形成されたゲート
    電極と、 前記ドレイン層及び前記ソース層に夫々電気的に接続さ
    れたドレイン電極及びソース電極と、を具備し、前記電
    界緩和層は、前記ドレイン層側の方が前記ベース層側よ
    りも第２導電型のキャリア不純物のドーズ量が低い領域
    を有することを特徴とする電界効果トランジスタ。
  2. 【請求項２】第１導電型の半導体活性層の表面に選択的
    に形成された第１導電型のドリフト層及び第２導電型の
    ベース層と、 前記ドリフト層の表面に形成された第１導電型のドレイ
    ン層と、 前記ドリフト層に対して間隔をおくように前記ベース層
    の表面に形成された第１導電型のソース層と、 前記ベース層と前記ドレイン層との間に挟まれるように
    前記ドリフト層と前記半導体活性層との間に形成された
    第２導電型の電界緩和層と、 前記ドリフト層と前記ソース層とで挟まれた前記ベース
    層の領域の上にゲート絶縁膜を介して形成されたゲート
    電極と、 前記ドレイン層及び前記ソース層に夫々電気的に接続さ
    れたドレイン電極及びソース電極と、を具備し、前記電
    界緩和層は、前記ドレイン層側の方が前記ベース層側よ
    りも第２導電型のキャリア不純物のドーズ量が低い領域
    を有することを特徴とする電界効果トランジスタ。
  3. 【請求項３】前記電界緩和層は、前記ドレイン層側から
    前記ベース層側に向かって漸進的に第２導電型のキャリ
    ア不純物のドーズ量が高くなることを特徴とする請求項
    １または２に記載の電界効果トランジスタ。
  4. 【請求項４】前記電界緩和層は、前記ベース層側及び前
    記ドレイン層側に夫々配置された第１及び第２層部分を
    含む複数の層部分を具備し、前記第２層部分は前記第１
    層部分よりも第２導電型のキャリア不純物のドーズ量が
    低いことを特徴とする請求項１または２に記載の電界効
    果トランジスタ。
  5. 【請求項５】第２導電型の半導体活性層の表面に選択的
    に形成された第１導電型のドリフト層及び第２導電型の
    ベース層と、 前記ドリフト層の表面に形成された第１導電型のドレイ
    ン層と、 前記ベース層と前記ドレイン層との間に挟まれるように
    前記ドリフト層の表面に形成された第２導電型の電界緩
    和層と、 前記ドリフト層に対して間隔をおくように前記ベース層
    の表面に形成された第１導電型のソース層と、 前記ドリフト層と前記ソース層とで挟まれた前記ベース
    層の領域の上にゲート絶縁膜を介して形成されたゲート
    電極と、 前記ドレイン層及び前記ソース層に夫々電気的に接続さ
    れたドレイン電極及びソース電極と、を具備し、前記ド
    リフト層は、前記ベース層側の方が前記ドレイン層側よ
    りも第１導電型のキャリア不純物のドーズ量が低い領域
    を有することを特徴とする電界効果トランジスタ。
  6. 【請求項６】前記ドリフト層は、前記ベース層側から前
    記ドレイン層側に向かって漸進的に第１導電型のキャリ
    ア不純物のドーズ量が高くなることを特徴とする請求項
    ５に記載の電界効果トランジスタ。
  7. 【請求項７】前記ドリフト層は、前記ベース層側及び前
    記ドレイン層側に夫々配置された第１及び第２層部分を
    含む複数の層部分を具備し、前記第２層部分は前記第１
    層部分よりも第１導電型のキャリア不純物のドーズ量が
    高いことを特徴とする請求項５に記載の電界効果トラン
    ジスタ。
  8. 【請求項８】前記電界緩和層は、前記ドリフト層の表面
    に形成された第２導電型の部分接続層を介して前記ベー
    ス層と電気的に接続されることを特徴とする請求項１乃
    至７のいずれかに記載の電界効果トランジスタ。
  9. 【請求項９】前記電界緩和層は、配線層を介して前記ソ
    ース電極と電気的に接続されることを特徴とする請求項
    １乃至９のいずれかに記載の電界効果トランジスタ。
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274390A (ja) * 2000-01-18 2001-10-05 Fuji Electric Co Ltd 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法
EP1321985A1 (en) * 2001-12-20 2003-06-25 STMicroelectronics S.r.l. Metal Oxide Semiconductor Field Effect Transistor
WO2003017349A3 (de) * 2001-08-17 2003-11-27 Ihp Gmbh Dmos-transistor
US6927453B2 (en) * 2003-09-30 2005-08-09 Agere Systems Inc. Metal-oxide-semiconductor device including a buried lightly-doped drain region
KR100531924B1 (ko) * 2001-05-09 2005-11-28 가부시끼가이샤 도시바 반도체장치
JP2007503717A (ja) * 2003-08-27 2007-02-22 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｌｄｍｏｓトランジスタを有する電子装置
JP2007115871A (ja) * 2005-10-20 2007-05-10 Matsushita Electric Ind Co Ltd 高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置
JP2007173422A (ja) * 2005-12-21 2007-07-05 Toyota Motor Corp 半導体装置とその製造方法
JP2008066508A (ja) * 2006-09-07 2008-03-21 New Japan Radio Co Ltd 半導体装置
JP2008509545A (ja) * 2004-08-06 2008-03-27 オーストリアマイクロシステムズ アクチエンゲゼルシャフト 高圧ｎｍｏｓトランジスタおよび製造方法
JP2008130775A (ja) * 2006-11-20 2008-06-05 Toshiba Corp 半導体装置
JP2009239096A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体装置
US7759696B2 (en) 2005-10-20 2010-07-20 Panasonic Corporation High-breakdown voltage semiconductor switching device and switched mode power supply apparatus using the same
JP2011082548A (ja) * 2010-11-30 2011-04-21 Panasonic Corp 高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置
WO2011086721A1 (ja) * 2010-01-12 2011-07-21 トヨタ自動車株式会社 半導体装置
WO2012131878A1 (ja) 2011-03-28 2012-10-04 トヨタ自動車株式会社 縦型半導体装置
WO2012157025A1 (ja) * 2011-05-17 2012-11-22 トヨタ自動車株式会社 半導体装置
JP2013051434A (ja) * 2012-11-05 2013-03-14 Toshiba Corp 半導体装置
JP2013254857A (ja) * 2012-06-07 2013-12-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
US9000478B2 (en) 2011-07-11 2015-04-07 Toyota Jidosha Kabushiki Kaisha Vertical IGBT adjacent a RESURF region
JP2018515939A (ja) * 2015-04-10 2018-06-14 無錫華潤上華科技有限公司 横方向拡散金属酸化物半導体電界効果トランジスタ及びその製造方法
WO2023120815A1 (ko) * 2021-12-20 2023-06-29 한국전기연구원 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700160B1 (en) * 2000-10-17 2004-03-02 Texas Instruments Incorporated Double-diffused MOS (DMOS) power transistor with a channel compensating implant
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US20040108544A1 (en) * 2002-12-09 2004-06-10 Semiconductor Components Industries, Llc High voltage mosfet with laterally varying drain doping and method
JP2004228466A (ja) * 2003-01-27 2004-08-12 Renesas Technology Corp 集積半導体装置およびその製造方法
US7235451B2 (en) * 2003-03-03 2007-06-26 Texas Instruments Incorporated Drain extended MOS devices with self-aligned floating region and fabrication methods therefor
WO2005029590A1 (ja) * 2003-09-18 2005-03-31 Shindengen Electric Manufacturing Co., Ltd. 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
US7279744B2 (en) * 2003-11-14 2007-10-09 Agere Systems Inc. Control of hot carrier injection in a metal-oxide semiconductor device
US7473625B2 (en) * 2004-07-22 2009-01-06 Macronix International Co., Ltd. LDMOS device and method of fabrication
JP4874736B2 (ja) * 2005-08-11 2012-02-15 株式会社東芝 半導体装置
US7528065B2 (en) * 2006-01-17 2009-05-05 International Business Machines Corporation Structure and method for MOSFET gate electrode landing pad
US7790589B2 (en) * 2007-04-30 2010-09-07 Nxp B.V. Method of providing enhanced breakdown by diluted doping profiles in high-voltage transistors
JP5198030B2 (ja) * 2007-10-22 2013-05-15 株式会社東芝 半導体素子
JP2009260119A (ja) * 2008-04-18 2009-11-05 Panasonic Corp 半導体装置、及び該半導体装置を用いたエネルギー伝達装置
US8610206B2 (en) 2011-02-18 2013-12-17 Macronix International Co., Ltd. Split-gate lateral diffused metal oxide semiconductor device
JP5702460B2 (ja) * 2011-03-18 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8643101B2 (en) 2011-04-20 2014-02-04 United Microelectronics Corp. High voltage metal oxide semiconductor device having a multi-segment isolation structure
US8581338B2 (en) 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
US8501603B2 (en) 2011-06-15 2013-08-06 United Microelectronics Corp. Method for fabricating high voltage transistor
US8592905B2 (en) 2011-06-26 2013-11-26 United Microelectronics Corp. High-voltage semiconductor device
US20130043513A1 (en) 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
US8729599B2 (en) 2011-08-22 2014-05-20 United Microelectronics Corp. Semiconductor device
US8921937B2 (en) 2011-08-24 2014-12-30 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of fabricating the same
US8742498B2 (en) 2011-11-03 2014-06-03 United Microelectronics Corp. High voltage semiconductor device and fabricating method thereof
US8482063B2 (en) 2011-11-18 2013-07-09 United Microelectronics Corporation High voltage semiconductor device
US8587058B2 (en) 2012-01-02 2013-11-19 United Microelectronics Corp. Lateral diffused metal-oxide-semiconductor device
US8492835B1 (en) 2012-01-20 2013-07-23 United Microelectronics Corporation High voltage MOSFET device
US9093296B2 (en) 2012-02-09 2015-07-28 United Microelectronics Corp. LDMOS transistor having trench structures extending to a buried layer
TWI523196B (zh) 2012-02-24 2016-02-21 聯華電子股份有限公司 高壓金氧半導體電晶體元件及其佈局圖案
US8890144B2 (en) 2012-03-08 2014-11-18 United Microelectronics Corp. High voltage semiconductor device
US9236471B2 (en) 2012-04-24 2016-01-12 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9159791B2 (en) 2012-06-06 2015-10-13 United Microelectronics Corp. Semiconductor device comprising a conductive region
US8836067B2 (en) 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof
US8674441B2 (en) 2012-07-09 2014-03-18 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8643104B1 (en) 2012-08-14 2014-02-04 United Microelectronics Corp. Lateral diffusion metal oxide semiconductor transistor structure
US8729631B2 (en) 2012-08-28 2014-05-20 United Microelectronics Corp. MOS transistor
US8829611B2 (en) 2012-09-28 2014-09-09 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US9196717B2 (en) 2012-09-28 2015-11-24 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8704304B1 (en) 2012-10-05 2014-04-22 United Microelectronics Corp. Semiconductor structure
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
US9224857B2 (en) 2012-11-12 2015-12-29 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9035425B2 (en) 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US8896057B1 (en) 2013-05-14 2014-11-25 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US8786362B1 (en) 2013-06-04 2014-07-22 United Microelectronics Corporation Schottky diode having current leakage protection structure and current leakage protecting method of the same
US8941175B2 (en) 2013-06-17 2015-01-27 United Microelectronics Corp. Power array with staggered arrangement for improving on-resistance and safe operating area
CN104659091A (zh) * 2013-11-20 2015-05-27 上海华虹宏力半导体制造有限公司 Ldmos器件及制造方法
US9136375B2 (en) 2013-11-21 2015-09-15 United Microelectronics Corp. Semiconductor structure
US9490360B2 (en) 2014-02-19 2016-11-08 United Microelectronics Corp. Semiconductor device and operating method thereof
JP2016051812A (ja) * 2014-08-29 2016-04-11 キヤノン株式会社 接合型電界効果トランジスタの製造方法、半導体装置の製造方法、撮像装置の製造方法、接合型電界効果トランジスタ及び撮像装置
US9331196B2 (en) * 2014-10-02 2016-05-03 Nuvoton Technology Corporation Semiconductor device
US9876071B2 (en) * 2015-02-28 2018-01-23 Texas Instruments Incorporated Structures to avoid floating RESURF layer in high voltage lateral devices
US9391135B1 (en) * 2015-03-23 2016-07-12 Semiconductor Components Industries, Llc Semiconductor device
US10115790B2 (en) 2015-09-17 2018-10-30 Semiconductor Components Industries, Llc Electronic device including an insulating structure
US10497602B2 (en) 2016-08-01 2019-12-03 Semiconductor Components Industries, Llc Process of forming an electronic device including forming an electronic component and removing a portion of a substrate
US10134891B2 (en) * 2016-08-30 2018-11-20 United Microelectronics Corp. Transistor device with threshold voltage adjusted by body effect
TWI604619B (zh) * 2016-09-02 2017-11-01 新唐科技股份有限公司 二極體、接面場效電晶體以及半導體元件
TWI683437B (zh) * 2016-12-30 2020-01-21 新唐科技股份有限公司 高壓半導體裝置
CN116799040B (zh) * 2023-08-28 2023-11-03 合肥晶合集成电路股份有限公司 降低表面电场型半导体器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300150A (en) 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4866495A (en) 1987-05-27 1989-09-12 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
US5023678A (en) 1987-05-27 1991-06-11 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
JP3158738B2 (ja) 1992-08-17 2001-04-23 富士電機株式会社 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路
US5512495A (en) * 1994-04-08 1996-04-30 Texas Instruments Incorporated Method of manufacturing extended drain resurf lateral DMOS devices
JP3064872B2 (ja) 1995-06-28 2000-07-12 関西日本電気株式会社 電界効果トランジスタ
JP3547884B2 (ja) * 1995-12-30 2004-07-28 三菱電機株式会社 半導体装置及びその製造方法
DE19811604B4 (de) * 1997-03-18 2007-07-12 Kabushiki Kaisha Toshiba, Kawasaki Halbleitervorrichtung
US6160290A (en) * 1997-11-25 2000-12-12 Texas Instruments Incorporated Reduced surface field device having an extended field plate and method for forming the same
KR20010072901A (ko) * 1999-07-13 2001-07-31 모리시타 요이찌 가전기기 제어네트워크시스템

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274390A (ja) * 2000-01-18 2001-10-05 Fuji Electric Co Ltd 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法
KR100531924B1 (ko) * 2001-05-09 2005-11-28 가부시끼가이샤 도시바 반도체장치
US7304348B2 (en) 2001-08-17 2007-12-04 Ihp Gmbh - Innovations For High Performance Microelectronics/Institut Fur Innovative Mikroelektronik DMOS transistor
WO2003017349A3 (de) * 2001-08-17 2003-11-27 Ihp Gmbh Dmos-transistor
EP1321985A1 (en) * 2001-12-20 2003-06-25 STMicroelectronics S.r.l. Metal Oxide Semiconductor Field Effect Transistor
JP2007503717A (ja) * 2003-08-27 2007-02-22 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｌｄｍｏｓトランジスタを有する電子装置
KR101099907B1 (ko) * 2003-09-30 2011-12-28 에이저 시스템즈 인크 금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로
US6927453B2 (en) * 2003-09-30 2005-08-09 Agere Systems Inc. Metal-oxide-semiconductor device including a buried lightly-doped drain region
JP2008509545A (ja) * 2004-08-06 2008-03-27 オーストリアマイクロシステムズ アクチエンゲゼルシャフト 高圧ｎｍｏｓトランジスタおよび製造方法
US7759696B2 (en) 2005-10-20 2010-07-20 Panasonic Corporation High-breakdown voltage semiconductor switching device and switched mode power supply apparatus using the same
JP2007115871A (ja) * 2005-10-20 2007-05-10 Matsushita Electric Ind Co Ltd 高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置
JP2007173422A (ja) * 2005-12-21 2007-07-05 Toyota Motor Corp 半導体装置とその製造方法
US7943957B2 (en) 2005-12-21 2011-05-17 Toyota Jidosha Kabushiki Kaisha Lateral SOI semiconductor devices and manufacturing method thereof
JP2008066508A (ja) * 2006-09-07 2008-03-21 New Japan Radio Co Ltd 半導体装置
JP2008130775A (ja) * 2006-11-20 2008-06-05 Toshiba Corp 半導体装置
JP2009239096A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体装置
WO2011086721A1 (ja) * 2010-01-12 2011-07-21 トヨタ自動車株式会社 半導体装置
JP2011082548A (ja) * 2010-11-30 2011-04-21 Panasonic Corp 高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置
WO2012131878A1 (ja) 2011-03-28 2012-10-04 トヨタ自動車株式会社 縦型半導体装置
US9035415B2 (en) 2011-03-28 2015-05-19 Toyota Jidosha Kabushiki Kaisha Vertical semiconductor device comprising a resurf structure
WO2012157025A1 (ja) * 2011-05-17 2012-11-22 トヨタ自動車株式会社 半導体装置
JP5692616B2 (ja) * 2011-05-17 2015-04-01 トヨタ自動車株式会社 半導体装置
US9112024B2 (en) 2011-05-17 2015-08-18 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US9000478B2 (en) 2011-07-11 2015-04-07 Toyota Jidosha Kabushiki Kaisha Vertical IGBT adjacent a RESURF region
JP2013254857A (ja) * 2012-06-07 2013-12-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2013051434A (ja) * 2012-11-05 2013-03-14 Toshiba Corp 半導体装置
JP2018515939A (ja) * 2015-04-10 2018-06-14 無錫華潤上華科技有限公司 横方向拡散金属酸化物半導体電界効果トランジスタ及びその製造方法
WO2023120815A1 (ko) * 2021-12-20 2023-06-29 한국전기연구원 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법

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US20020030225A1 (en) 2002-03-14
US6614089B2 (en) 2003-09-02

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