CN111816694B - 超结半导体装置及超结半导体装置的制造方法 - Google Patents

Description

超结半导体装置及超结半导体装置的制造方法

技术领域

本发明涉及超结半导体装置和超结半导体装置的制造方法。

背景技术

在通常的n沟道纵向型MOSFET(Metal Oxide Semiconductor Field EffectTransistor：绝缘栅型场效应晶体管)中，形成于半导体基板内的多个半导体层之中，n型传导层(漂移层)是电阻最高的半导体层。该n型漂移层的电阻对整个纵向型MOSFET的通态电阻造成了很大影响。整个纵向型MOSFET的通态电阻的降低能够通过减薄n型漂移层的厚度且缩短电流通路来实现。

然而，纵向型MOSFET在关断状态下耗尽层扩展到高电阻的n型漂移层，由此还具有保持耐压的功能。因此，在为了降低通态电阻而减薄n型漂移层的情况下，关断状态下的耗尽层的扩展距离会缩短，因此容易在低的施加电压下达到击穿电场强度，使耐压降低。另一方面，为了提高纵向型MOSFET的耐压，需要增加n型漂移层的厚度，使通态电阻增大。将这样的通态电阻与耐压之间的关系称为权衡关系，通常难以使处于权衡关系中的两者均提高。已知该通态电阻与耐压之间的权衡关系在IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、双极型晶体管、二极管等半导体装置中也同样成立。

作为解决上述那样问题的半导体装置的结构，已知有超结(SJ：Super Junction)结构。例如，已知有具有超结结构的MOSFET(以下，称为SJ-MOSFET)。图19是示出现有的SJ-MOSFET的结构的截面图。

如图19所示，SJ-MOSFET150以在高杂质浓度的n⁺型半导体基板101上生长n型漂移层102而成的晶片作为材料。设置有从该晶片表面贯穿n型漂移层102且到达n⁺型半导体基板101的p型柱区104。

另外，在n型漂移层102中，具有将沿与基板主面垂直的方向延伸且在与基板主面平行的面中具有狭窄宽度的p型区(p型柱区104)和n型区(n型漂移层102的被夹在相邻的p型柱区104之间的部分，以下称为n型柱区103)在与基板主面平行的面中交替地重复排列而成的并列结构(以下称为并列pn区)。构成并列pn区的p型柱区104和n型柱区103是对应于n型漂移层102而提高了杂质浓度的区域。通过在并列pn区中使包含于p型柱区104和n型柱区103的杂质浓度大致相等，从而能够在关断状态下类似地产生出非掺杂层而谋求高耐压化。

在SJ-MOSFET150的、形成有元件且在导通状态时有电流流通的有源区130侧的并列pn区上，设置有p型基区105。在p型基区105的内部设置有n⁺型源区106。另外，以遍及p型基区105和n型柱区103的表面的方式设置有栅极绝缘膜107。在栅极绝缘膜107的表面上，设置有栅电极108，并且以覆盖栅电极108的方式设置有绝缘膜113。另外，在n⁺型源区106上设置有源电极110，并且在n⁺型半导体基板101的背面设置有漏电极114。

在SJ-MOSFET150的包围有源区130的周围的边缘终端区140，在n型漂移层102中，与有源区130同样地设置有并列pn区和绝缘膜113，在n⁺型半导体基板101的背面设置有漏电极114。

另外，在功率半导体元件中，与有源区130同样地，边缘终端区140也必须保持耐压。在边缘终端区140中，为了得到高耐压，作为公知的技术，已知形成有场板、降低表面电场(RESURF)、保护环等的结构。图19示出了具有降低表面电场结构的SJ-MOSFET150。在SJ-MOSFET150中，通过在保持耐压时使降低表面电场区117部分耗尽或完全耗尽，从而能够缓和边缘终端区140的电场集中。另外，也可以将降低表面电场区117与并列pn区连接。在此情况下，耗尽层从与降低表面电场区117连接的并列pn区的结部扩展，使漂移层在低电压下完全耗尽。随着电压上升，并列pn区起到保护环效果，耗尽层从邻接的并列pn区进一步扩展，并且耗尽层彼此结合而形成完全耗尽时的耗尽层，由此确保高耐压。

例如，公知有如下半导体装置(例如，参照下述专利文献1)：在元件部具备n型柱层2和p型柱层3并且在元件终端部具备n型柱层10和p型柱层11的SJ-MOSFET中，在元件终端部的n型柱层10和p型柱层11的上表面设置有高电阻n^-型层12，在元件部的n型柱层2与高电阻n-型层12之间具备最外部p型柱层14，另外，在元件部与元件终端部之间的边界设置有p型基层4，并与p型基层4邻接地设置有RESURF层13。

另外，公知有如下半导体装置(例如，参照下述专利文献2)：在元件周缘部3的第二并列pn层15的重复节距P2比元件有源部1的中央部的第一并列pn层12的重复节距P1小的SJ-MOSFET中，在第一并列pn层12与第二并列pn层15之间的交界处，以遍及多个第一p型区14和第二p型区17的方式具备p基区5，在第二并列pn层15与第一主面之间设置有包围第一并列pn层12的n^-表面区19，另外，在n^-表面区19的第一主面侧，彼此分离地设置有两个以上的p型保护环区20。

另外，公知有如下半导体装置(例如，参照下述专利文献3)：周边区120的p型柱区6与p型连接区17接触，p型连接区17介由体区5’而与源电极10欧姆接触，在p型连接区17与第一主面101之间具备n型能够耗尽化的半导体区18，n型能够耗尽化的半导体区18的掺杂浓度高于pn柱的终端与设置于最外周的场截止区8之间的低掺杂半导体区2的掺杂浓度。

现有技术文献

专利文献

专利文献1：日本特开2006-5275号公报

专利文献2：日本特开2013-149761号公报

专利文献3：美国专利第9281392号

发明内容

技术问题

在并列pn区中，n型柱区103的杂质量与p型柱区104的杂质量大致相等时(电荷平衡为“1”的状态)，SJ-MOSFET150的耐压为最大值。但是，由于半导体装置的制造偏差，导致并列pn区的杂质量容易产生偏差。由此，电荷平衡失衡，容易发生耐压降低。进一步地，由于再加上降低表面电场区117的杂质量和杂质的扩散深度的偏差，导致更加容易发生耐压降低。由此，存在容易产生元件耐压低的单体这类问题。

本发明为了解决上述现有技术的问题，其目的在于提供能够抑制由制造偏差引起的耐压降低的超结半导体装置和超结半导体装置的制造方法。

技术方案

为了解决上述问题，实现本发明的目的，本发明的超结半导体装置具有如下特征。是具有终端结构部和供电流流通的有源区的超结半导体装置，上述终端结构部配置于上述有源区的外侧且形成有包围上述有源区的周围的耐压结构。在第一导电型的半导体基板的正面上设置有杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层。在上述第一半导体层的上表面，在与上述正面平行的面中重复交替地配置有第一导电型的第一柱和第二导电型的第二柱的第一并列pn结构设置于上述有源区。在上述第一半导体层的上表面，在与上述正面平行的面中重复交替地配置有第一导电型的第三柱和第二导电型的第四柱的第二并列pn结构设置于上述终端结构部。在上述终端结构部的上述第二并列pn结构的表面，设置有包括彼此分离的多个区的第二导电型的第一半导体区。在上述有源区的上述第一并列pn结构的第二导电型的第二柱的表面，设置有第二导电型的第二半导体区。在上述第二半导体区的相对于上述半导体基板侧为相反侧的表面层，选择性地设置有第一导电型的第三半导体区。设置有与上述第二半导体区接触的栅极绝缘膜。在上述栅极绝缘膜的与上述第二半导体区接触的面的相反侧的表面，设置有栅电极。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第一半导体区具有上述有源区侧的第一区、以及与上述第一区分离的第二区。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第一半导体区的上述第一区和上述第二区中，上述第一区的宽度与上述第二区的宽度之比为3：7～5：5。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第一半导体区的上述第一区和上述第二区的平面形状为环状。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述有源区的上述第一并列pn结构的上述第一柱的宽度大于上述终端结构部的上述第二并列pn结构的上述第三柱的宽度，上述有源区的上述第一并列pn结构的上述第二柱的宽度大于上述终端结构部的上述第二并列pn结构的上述第四柱的宽度。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，在上述第一半导体区的与上述半导体基板相反一侧的表面具备第一导电型的第三半导体区。

为了解决上述问题，实现本发明的目的，本发明的超结半导体装置的制造方法是具有终端结构部和流通有电流的有源区的超结半导体装置的制造方法，上述终端结构部配置于上述有源区的外侧且形成有包围上述有源区的周围的耐压结构。首先，进行第一工序：在第一导电型的半导体基板的正面，形成杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层。接着，进行第二工序：在上述第一半导体层的上述有源区形成第一并列pn结构，在上述第一半导体层的上述终端结构部形成第二并列pn结构，上述第一并列pn结构是在与上述正面平行的面中重复交替地配置有第一导电型的第一柱和第二导电型的第二柱的结构，上述第二并列pn结构是在与上述正面平行的面中重复交替地配置有第一导电型的第三柱和第二导电型的第四柱的结构。接着，进行第三工序：在上述有源区中，在上述第一并列pn结构的表面形成上述第一并列pn结构，在上述终端结构部中，在上述第二并列pn结构的表面形成包括彼此分离的多个区的第二导电型的第一半导体区。接着，进行第四工序：在上述有源区的上述第一并列pn结构的上述第二柱的表面，形成第二导电型的第二半导体区。接着，进行第五工序：在上述第二半导体区的相对于上述半导体基板侧为相反侧的表面层，选择性地形成第一导电型的第三半导体区。接着，进行第六工序：形成与上述第二半导体区接触的栅极绝缘膜。接着，进行第七工序，在上述栅极绝缘膜的与上述第二半导体区接触的面的相反侧的表面形成栅电极。

另外，本发明的超结半导体装置的制造方法的特征在于，在上述的发明中，在上述第三工序中，通过外延生长和离子注入，同时形成上述第一并列pn结构和上述第一半导体区。

另外，本发明的超结半导体装置的制造方法的特征在于，在上述的发明中，形成上述第二并列pn结构时的离子注入的光致抗蚀剂的开口宽度大于形成上述第一半导体区时的离子注入的光致抗蚀剂的开口宽度。

另外，本发明的超结半导体装置的制造方法的特征在于，在上述的发明中，在上述第三工序中，通过离子注入将杂质注入到多个部位，并使被注入的上述杂质热扩散，由此形成上述第一半导体区。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第一半导体区具有：上述有源区侧的第一区、与上述第一区分离的第二区、与上述第二区分离的第三区、以及与上述第三区分离的第四区。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第一区的宽度w1、上述第二区的宽度w2、上述第三区的宽度w3和上述第四区的宽度w4满足w1≤w2≤w3≤w4。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第一区、上述第二区、上述第三区和上述第四区介由上述第二半导体区而连接到设置于上述终端结构部的电极。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第二并列pn结构具有上述有源区侧的内侧结构、以及比上述内侧结构远离上述有源区的外侧结构，上述外侧结构的上述第四柱的从上述第一半导体层的上表面起算的长度为上述内侧结构的上述第四柱的从上述第一半导体层的上表面起算的长度以下。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第一区、上述第二区、上述第三区和上述第四区中的一个区越接近上述有源区则其杂质浓度越高。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第一区、上述第二区、上述第三区和上述第四区中的一个区具有：接近上述有源区的第一部分、比上述第一部分远离上述有源区的第二部分、以及比上述第二部分远离上述有源区的第三部分，上述第一部分的杂质浓度D1、上述第二部分的杂质浓度D2和上述第三部分的杂质浓度D3满足D1：D2＝1.5：1～1.2：1和D2：D3＝1：0.75～1：0.5。

另外，本发明的超结半导体装置的特征在于，在上述的发明中，以从上述第一半导体层的上表面至上述第一半导体区的中心为止的深度为起点，从上述深度起到上述第一部分的表面为止的距离d1、从上述深度起到上述第二部分的表面为止的距离d2、从上述深度起到上述第三部分的表面为止的距离d3满足d1＞d2＞d3。

根据上述的发明，降低表面电场区(第二导电型的第一半导体区)被分割为两个以上。由此，能够使接近截断电极这一侧的降低表面电场区成为缓冲，缓和耐压急剧降低。因此，能够抑制由制造偏差引起的耐压降低。另外，在电荷蓄积于保护膜上的情况下，等电位线的移动在降低表面电场区被分割的位置停止，使电荷的影响局部化。因此，能够抑制在电荷蓄积于半导体装置的保护膜上的情况下的耐压变动。

另外，由于等电位线的移动在降低表面电场区被分割的位置停止，因此通过将降低表面电场区分割为四个，从而能够比将降低表面电场区分割为两个的方式更加使电荷的影响局部化，能够更加抑制在电荷蓄积于半导体装置的保护膜上的情况下的耐压变动。另外，通过将降低表面电场区设置为越向元件外侧则其宽度越小且其杂质浓度越低的形状，从而能够更加抑制在电荷蓄积于半导体装置的保护膜上的情况下的耐压变动。

技术效果

根据本发明的超结半导体装置和超结半导体装置的制造方法，起到能够抑制由制造偏差引起的耐压降低这样的效果。

附图说明

图1是示出实施方式1的SJ-MOSFET的结构的截面图。

图2是示出实施方式1的SJ-MOSFET的结构的图1的A-A’部分的俯视图。

图3是示出实施方式1的SJ-MOSFET的结构的图1的B-B’部分的俯视图。

图4是示出实施方式1的SJ-MOSFET的结构的图1的B-B’部分的另一俯视图。

图5是示出实施方式2的SJ-MOSFET的结构的截面图。

图6是示出比较例的SJ-MOSFET的电位分布的内部状态的截面图。

图7A是示出实施方式1的SJ-MOSFET的电位分布的内部状态的截面图。

图7B是示出实施方式2的SJ-MOSFET的电位分布的内部状态的截面图。

图8是示出实施方式1和实施方式2的SJ-MOSFET的制造过程中的状态的截面图(其一)。

图9是示出实施方式1和实施方式2的SJ-MOSFET的制造过程中的状态的截面图(其二)。

图10是示出实施方式1和实施方式2的SJ-MOSFET的制造过程中的状态的截面图(其三)。

图11是示出实施方式1和实施方式2的SJ-MOSFET的制造过程中的状态的截面图(其四)。

图12是示出实施方式1和实施方式2的SJ-MOSFET的制造过程中的状态的截面图(其五)。

图13是示出实施方式1和实施方式2的SJ-MOSFET的制造过程中的状态的截面图(其六)。

图14是示出实施方式3的SJ-MOSFET的结构的截面图。

图15是示出实施方式4的SJ-MOSFET的结构的截面图。

图16是示出实施方式4的SJ-MOSFET的降低表面电场层的详细结构的截面图。

图17是示出实施方式1、实施方式3、实施方式4的SJ-MOSFET和比较例的SJ-MOSFET中的电荷平衡与耐压之间的关系的图表。

图18是示出实施方式1、实施方式3、实施方式4的SJ-MOSFET和比较例的SJ-MOSFET中的表面电荷与耐压之间的关系的图表。

图19是示出现有的SJ-MOSFET的结构的截面图。

符号说明

1、101 n⁺型半导体基板

2、102 n型漂移层

2a～2f n型层

3a、3b、103 n型柱区

4a、4b、4c、4d、104 p型柱区

5、105 p型基区

6、106 n⁺型源区

7、107 栅极绝缘膜

8、108 栅电极

10、110 源电极

13、113 绝缘膜

14、114 漏电极

15 场板电极

15a 场板电极

15b 场板电极

15c 场板电极

15d 场板电极

16 截断电极

17、117 降低表面电场区

17a 第一降低表面电场区

17b 第二降低表面电场区

17c 第三降低表面电场区

17d 第四降低表面电场区

18 n型区

19 p型区

20a、20b 离子注入用掩模

21 离子注入

25 第一降低表面电场区的端部

30、130 有源区

40、140 边缘终端区

50、150 SJ-MOSFET

60 等电位线

70 表面保护膜

w1 第一降低表面电场区的宽度

w2 第二降低表面电场区的宽度

w3 第三降低表面电场区的宽度

w4 第四降低表面电场区的宽度

w11 有源区的开口宽度

w12 边缘终端区的开口宽度

w13 边缘终端区的开口宽度

w14 边缘终端区的光致抗蚀剂宽度

w15 被分为第一降低表面电场区17a和第二降低表面电场区17b的部位的光致抗蚀剂宽度

P1 开口部的节距(有源区)

P2 开口部的节距(边缘终端区)

P3 开口部的节距(边缘终端区)

具体实施方式

以下，参照附图对本发明的超结半导体装置和超结半导体装置的制造方法的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层或区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示掺杂浓度比未标记+和-的层或区域的掺杂浓度高和低。包含+和-的n或p的标记相同的情况下表示浓度接近，并不限于浓度相同。应予说明，在以下的实施方式的说明和附图中，对相同的构成标注相同的符号，并省略重复的说明。

(实施方式1)

以SJ-MOSFET为例对本发明的超结半导体装置进行说明。图1是示出实施方式1的SJ-MOSFET的结构的截面图。图2是示出实施方式1的SJ-MOSFET的结构的图1的A-A’部分的俯视图。另外，图3是示出实施方式1的SJ-MOSFET的结构的图1的B-B’部分的俯视图。另外，图4是示出实施方式1的SJ-MOSFET的结构的图1的B-B’部分的另一俯视图。图1是图2～图4的a-a’部分的截面图。

图1所示的SJ-MOSFET50是在包括硅(Si)的半导体基体(硅基体：半导体芯片)的正面(后述的p型基区5侧的面)侧具备MOS(Metal Oxide Semiconductor：金属氧化物半导体)栅极的SJ-MOSFET50。该SJ-MOSFET50具备有源区30、以及包围有源区30的周围的边缘终端区40。有源区30是在导通状态时有电流流通的区域。边缘终端区40是缓和漂移区的基体正面侧的电场并保持耐压的区域。在图1的有源区30中，仅示出一个单位单元(元件的功能单位)，并且对与其邻接的其他单位单元省略图示。应予说明，有源区30与边缘终端区40之间的边界为p型基区5的端部。

n⁺型半导体基板(第一导电型的半导体基板)1是掺杂有例如磷(P)的硅单晶基板。n型漂移层(第一导电型的第一半导体层)2是以比n⁺型半导体基板的杂质浓度低的杂质浓度掺杂有例如磷的低浓度n型漂移层。以下，将n⁺型半导体基板1和n型漂移层2一起作为半导体基体。在半导体基体的正面侧，形成有MOS栅极结构(元件结构)。另外，在半导体基体的背面，设置有漏电极14。

在SJ-MOSFET50的有源区30侧，设置有第一并列pn区。第一并列pn区交替地重复配置有n型柱区3a和p型柱区4a。p型柱区4a以从n型漂移层2的表面起不到达n⁺型半导体基板1的表面的方式设置。如图2～图4所示，有源区30中的n型柱区3a和p型柱区4a的平面形状为条纹形状。

另外，在n型漂移层2的表面层中以与p型柱区4a接触的方式选择性地设置有p型基区(第二导电型的第二半导体区)5，在p型基区5的表面层中，选择性地设置有n⁺型源区(第一导电型的第三半导体区)6。在p型基区5的被夹在n⁺型源区6与n型柱区3a之间的部分的表面，隔着栅极绝缘膜7而设置有栅电极8。栅电极8也可以隔着栅极绝缘膜7而设置于n型柱区3a的表面上。

绝缘膜13在半导体基体的正面侧以覆盖栅电极8的方式设置。源电极10介由在层间绝缘膜(未图示)开口而成的接触孔而与n⁺型源区6和p型基区5接触并与n⁺型源区6和p型基区5电连接。

源电极10通过绝缘膜13而与栅电极8电绝缘。在源电极10上，选择性地设置有包括例如聚酰亚胺的钝化膜等保护膜(未图示)。

在比源电极10更靠向外侧(边缘终端区40侧)的位置，与源电极10分离地配置有场板电极15。另外，场板电极15被设置为沿着有源区30与边缘终端区40之间的边界的大致环状。场板电极15也可以发挥与栅电极8电连接的栅极布线的作用。

在SJ-MOSFET50的边缘终端区40侧也设置有第二并列pn区。如图3所示，边缘终端区40中的n型柱区3b和p型柱区4b的平面形状可以是条纹形状，如图4所示，边缘终端区40中的n型柱区3b和p型柱区4b的平面形状也可以是矩形形状。

另外，如图1～图4所示，有源区30中的n型柱区3a的宽度大于边缘终端区40中的n型柱区3b的宽度，有源区30中的p型柱区4a的宽度大于边缘终端区40中的p型柱区4b的宽度。由此，能够使边缘终端区40中的第二并列pn结构的杂质浓度比有源区30中的第一并列pn区的杂质浓度低。因此，能够使边缘终端区40的耐压比有源区30的耐压高。

在第二并列pn区的外侧，可以以包围第二并列pn区的方式设置有n型漂移层2，并且在n型漂移层2的表面也可以设置有作为沟道截断区而发挥功能的n⁺型区(未图示)。在第二并列pn区的表面设置有降低表面电场区(第二导电型的第一半导体区)17。在降低表面电场区17和n型漂移层2的表面设置有绝缘膜13。另外，在n⁺型区的表面设置有截断电极16。

如图1和图2所示，在实施方式1中，降低表面电场区17以在俯视时与场板电极15的外端部重叠的方式向截断电极16的方向延伸并且被分割为两个以上。在图1的示例中，降低表面电场区17被分割为靠近有源区30的第一降低表面电场区17a和远离有源区30的第二降低表面电场区17b这两个降低表面电场区。

如图2所示，第一降低表面电场区17a和第二降低表面电场区17b的平面形状被设置为环状。另外，第一降低表面电场区17a和第二降低表面电场区17b与第二并列pn区的p型柱区4b电连接。进一步地，如图1所示，在第一降低表面电场区17a与第二降低表面电场区17b之间，也可以配置有不与第一降低表面电场区17a和第二降低表面电场区17b连接的p型柱区4b。

另外，在第一降低表面电场区17a和第二降低表面电场区17b与其上部的绝缘膜13之间，设置有n型区18。应予说明，第一降低表面电场区17a的有源区30侧的端部25可以与绝缘膜13接触。另外，第一降低表面电场区17a的端部25可以与场板电极15电连接。第一降低表面电场区17a的端部25可以设置为环状。

如上所述，在保持耐压时，通过使降低表面电场区17部分耗尽或完全耗尽，从而能够缓和边缘终端区40的电场集中。通过分割降低表面电场区17，从而能够互相分担降低表面电场区17内的电位，使电场强度部分地上升。因此，在因制造偏差而导致第二并列pn区中处于p型的杂质多的电荷平衡的情况下，或者降低表面电场区17的p型的杂质浓度上升的情况下，也能够使靠近截断电极16这一侧的降低表面电场区17b成为缓冲，缓和耐压急剧降低。因此，能够抑制由制造偏差引起的耐压降低。

(实施方式2)

图5是示出实施方式2的SJ-MOSFET的结构的截面图。图5的A-A’部分是与表示实施方式1的SJ-MOSFET的结构的图2的俯视图相同的部分。另外，表示实施方式2的SJ-MOSFET的结构的图5的B-B’部分是与表示实施方式1的SJ-MOSFET的结构的图3的俯视图相同的部分。另外，表示实施方式2的SJ-MOSFET的结构的图5的B-B’部分的其他俯视图与图4的俯视图相同。

实施方式2的不同之处在于，在第一降低表面电场区17a与第二降低表面电场区17b之间不配置与第一降低表面电场区17a和第二降低表面电场区17b不连接的p型柱区4b。

实施方式2即使在第一降低表面电场区17a与第二降低表面电场区17b之间不配置与第一降低表面电场区17a和第二降低表面电场区17b不连接的p型柱区4b，也能够获得与实施方式1相同的效果。

另外，在一个SJ-MOSFET50内，也可以混合存在图1所示的在第一降低表面电场区17a与第二降低表面电场区17b之间配置有与第一降低表面电场区17a和第二降低表面电场区17b不连接的p型柱区4b的部分、以及图5所示的在第一降低表面电场区17a与第二降低表面电场区17b之间不配置与第一降低表面电场区17a和第二降低表面电场区17b不连接的p型柱区4b的部分。

然而，在混合存在的情况下，第一降低表面电场区17a与第二降低表面电场区17b之间分离。另外，第一降低表面电场区17a的宽度w1与远离有源区30的第二降低表面电场区17b的宽度w2满足后述的关系。

另外，图1所示的SJ-MOSFET50在被模制树脂等密封树脂密封的形态下使用。在密封树脂与SJ-MOSFET50的紧贴性不足的情况下，有时水分等离子性物质会进入到密封树脂与SJ-MOSFET50之间。在此情况下，会成为电荷在SJ-MOSFET50的保护膜上蓄积的状态。

图6是示出比较例的SJ-MOSFET的电位分布的内部状态的截面图。比较例的SJ-MOSFET与实施方式1的SJ-MOSFET的不同之处在于，降低表面电场区117未被分割为第一降低表面电场区17a和第二降低表面电场区17b。如图6所示，如果降低表面电场区117未被分割，则等电位线60在降低表面电场区117上大致均匀地排列。在这样的状态下，如果电荷蓄积于表面保护膜70上，则等电位线60向内侧(有源区30侧)或外侧(截断电极16侧)移动。例如，如果蓄积正电荷则向内侧移动，如果蓄积负电荷则向外侧移动。在此情况下，在降低表面电场区117的端部产生等电位线60密集的部位，而导致耐压发生变动。

图7A是示出实施方式1的SJ-MOSFET的电位分布的内部状态的截面图。如图7A所示，如果降低表面电场区17被分割，则在被分割的位置，等电位线60的间隔变宽。如果在这样的状态下电荷蓄积于表面保护膜70上，则即使等电位线60向内侧或外侧移动，在被分割的位置等电位线60的移动也停止。由此，能够使因电荷造成的影响局部化。因此，能够抑制在电荷蓄积于半导体装置的保护膜上的情况下的耐压变动。另外，由于等电位线60的移动在被分割的位置停止，因此降低表面电场区17的分割越多，越能够抑制蓄积有电荷的情况下的耐压变动。

图7B是示出实施方式2的SJ-MOSFET的电位分布的内部状态的图。图7B能够获得与图7A相同的效果。

另外，在如图1和图5所示将降低表面电场区17分割为两个的情况下，靠近有源区30的第一降低表面电场区17a的宽度w1与远离有源区30的第二降低表面电场区17b的宽度w2之比优选为3：7～5：5的范围。在此，第一降低表面电场区17a的宽度w1是指第一降低表面电场区17a的从内侧到外侧的长度。第二降低表面电场区17b的宽度w2也是同样。即，优选为从第一降低表面电场区17a的宽度w1为3且第二降低表面电场区17b的宽度w2为7的情况至第一降低表面电场区17a的宽度w1为5且第二降低表面电场区17b的宽度w2为5的情况的范围。

为了保持耐压，优选降低表面电场区完全耗尽，但通过使降低表面电场区部分耗尽，也能够保持耐压。与如图6所示降低表面电场区117完全耗尽的情况相比，在如图7A和图7B所示处于有源区30侧的第一降低表面电场区17a部分耗尽的情况下，整体上存在等电位线60的间隔变宽的倾向。另外，在被夹在第一降低表面电场区17a与第二降低表面电场区17b之间的区域中，等电位线60的间隔变窄(变得密集)。由此，第二降低表面电场区17b的等电位线60的间隔变宽，因此电场得到缓和。通过使在靠近截断电极16这一侧电场得到缓和，从而能够抑制因表面电荷导致的耐压的降低。

进一步地，在将降低表面电场区17分割为两个的情况下，为了减少因表面电荷导致的耐压的降低，优选靠近有源区30的第一降低表面电场区17a的宽度w1比远离有源区30的第二降低表面电场区17b的宽度w2短。另外，在将降低表面电场区17分割为三个以上的情况下，为了减少因表面电荷导致的耐压的降低，优选使靠近截断电极16这一侧的降低表面电场区的宽度最长。

另外，通过在降低表面电场区17与绝缘膜13之间设置n型区18，从而能够使因表面电荷导致的边缘终端区40的耐压的变动更加稳定。另外，通过n型区18，能够减少空穴(hole)进入到绝缘膜13的情况。

(实施方式1和实施方式2的超结半导体装置的制造方法)

接着，对实施方式1和实施方式2的超结半导体装置的制造方法进行说明。图8～图13是示出实施方式1和实施方式2的SJ-MOSFET50的制造过程中的状态的截面图。首先，准备包括硅且成为n⁺型漏极层的n⁺型半导体基板1。接着，在n⁺型半导体基板1的正面上，使杂质浓度比n⁺型半导体基板1的杂质浓度低的n型层2a外延生长。将至此为止的状态记载于图8。

可以以使n型层2a的杂质浓度成为例如1.0×10¹⁴/cm³以上且1.0×10¹⁷/cm³以下的方式掺杂n型杂质而进行外延生长。

接着，在n型层2a的表面上，通过光刻技术利用例如光致抗蚀剂形成具有预定的开口宽度的离子注入用掩模20a。此时，将有源区的开口宽度w11设置得比边缘终端区的开口宽度w12大，并将有源区的开口部的节距P1设置得比边缘终端区的开口部的节距P2大。以该离子注入用掩模20a作为掩模，进行p型杂质例如硼(B)的离子注入21，在n型层2a的表面层形成p型区19。将至此为止的状态记载于图9。接着，除去离子注入用掩模20a。

接着，在n型层2a的正面侧，外延生长杂质浓度与n型层2a为相同程度的n型层2b。接着，在n型层2b的表面上，通过光刻技术利用例如光致抗蚀剂形成具有预定的开口宽度的离子注入用掩模20a。此时，将有源区的开口宽度w11设置得比边缘终端区的开口宽度w12大，并将有源区的开口部的节距P1设置得比边缘终端区的开口部的节距P2大。将该离子注入用掩模20a作为掩模，进行p型杂质例如硼(B)的离子注入21，在n型层2b的表面层形成p型区19。接着，除去离子注入用掩模20a。

接着，在n型层2b的正面侧，外延生长杂质浓度与n型层2b为相同程度的n型层2c。接着，在n型层2c的表面上，通过光刻技术利用例如光致抗蚀剂形成具有预定的开口宽度的离子注入用掩模20a。此时，将有源区的开口宽度w11设置得比边缘终端区的开口宽度w12大，并将有源区的开口部的节距P1设置得比边缘终端区的开口部的节距P2大。将该离子注入用掩模20a作为掩模，进行p型杂质例如硼(B)的离子注入21，在n型层2c的表面层形成p型区19。接着，除去离子注入用掩模20a。

接着，在n型层2c的正面侧，外延生长杂质浓度与n型层2c为相同程度的n型层2d。接着，在n型层2d的表面上，通过光刻技术利用例如光致抗蚀剂形成具有预定的开口宽度的离子注入用掩模20a。此时，将有源区的开口宽度w11设置得比边缘终端区的开口宽度w12大，并将有源区的开口部的节距P1设置得比边缘终端区的开口部的节距P2大。将该离子注入用掩模20a作为掩模，进行p型杂质例如硼(B)的离子注入21，在n型层2d的表面层形成p型区19。由此，形成包括n型层2a～n型层2d和p型区19的下部的第一并列pn区和第二并列pn区。将至此为止的状态记载于图10。

在图10的示例中，示出了重复四次离子注入、外延生长的示例，但不限于此，离子注入、外延生长的次数能够根据耐压等目标特性而适当改变。

接着，除去离子注入用掩模20a。接着，在n型层2d的正面侧，外延生长杂质浓度与n型层2d的杂质浓度为相同程度的n型层2e。接着，在n型层2e的表面上，通过光刻技术利用例如光致抗蚀剂形成具有预定的开口宽度的离子注入用掩模20b。此时，将边缘终端区的开口宽度w13设置得比形成于n型层2a～n型层2d上的掩模的边缘终端区的开口宽度w12小，并将边缘终端区的开口部的节距P3设置得比形成于n型层2a～n型层2d上的掩模的边缘终端区的开口部的节距P2小。另外，降低表面电场区17被分成第一降低表面电场区17a和第二降低表面电场区17b的部位的光致抗蚀剂宽度w15比边缘终端区的光致抗蚀剂宽度w14(＝P3-w13)大。将该离子注入用掩模20b作为掩模，进行p型杂质例如硼(B)的离子注入21，在n型层2e的表面层形成p型区19。由此在有源区30形成包括n型层2e和p型区19的上部的第一并列pn区，在边缘终端区40形成降低表面电场区17。将至此为止的状态记载于图11。接着，除去离子注入用掩模20b。

接着，在n型层2e的正面侧，外延生长杂质浓度与n型层2e的杂质浓度为相同程度的n型层2f。将至此为止的状态记载于图12。

接着，进行用于使p型区19活化的热处理(退火)。通过该热处理使被注入的杂质扩散，经扩散的杂质沿纵向连接，由此形成p型柱区4a、4b。另外，由于形成于n型层2e的p型区19彼此的间隔窄，因此经扩散的杂质沿横向连接，形成降低表面电场区17。

在此，在边缘终端区40中，掩模的开口宽度比有源区30的掩模的开口宽度小，因此注入到一个部位的杂质量少且扩散量少。因此，在热处理时杂质不到达n型区2f的表面。因此，成为在降低表面电场区17的上部形成有n型区18的状态。另一方面，在有源区30中，杂质量多且扩散量多，因此杂质到达n型区2f的表面，p型柱区4a在表面露出。虽然有时因杂质量而在有源区30中杂质也不到达n型区2f的表面，但由于在形成p型基区5时进行离子注入，因此在有源区30中，p型柱区4a与p型基区5连结，而使p型区在表面露出。将至此为止的状态记载于图13。

接着，在有源区30侧的n型柱区3a和p型柱区4a的表面上，通过光刻技术利用例如抗蚀剂形成具有所期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模而通过离子注入法以离子方式注入p型的杂质。由此，在p型柱区4a的整个表面区和n型柱区3a的一部分表面区，形成p型基区5。接着，除去用于形成p型基区5的离子注入时使用的掩模。

接着，在p型基区5的表面上，通过光刻技术利用例如抗蚀剂形成具有所期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模而通过离子注入法以离子方式注入n型的杂质。由此，在p型基区5的一部分表面区，形成n⁺型源区6。接着，除去用于形成n⁺型源区6的离子注入时使用的掩模。

接着，进行用于使p型基区5和n⁺型源区6活化的热处理(退火)。另外，形成p型基区5和n⁺型源区6的顺序可以进行各种改变。

接着，对半导体基体的正面侧进行热氧化，形成栅极绝缘膜7。接着，在栅极绝缘膜7上，形成掺杂有例如磷的多晶硅层作为栅电极8。接着，将多晶硅层图案化而选择性地除去多晶硅层，使多晶硅层残留于p型基区5的被夹在n⁺型源区6与n型柱区3a之间的部分上。此时，也可以使多晶硅层残留于n型柱区3a上。

接着，以覆盖栅电极8的方式使例如磷玻璃(PSG：Phospho Silicate Glass，硅酸磷玻璃)成膜而作为绝缘膜13。接着，将绝缘膜13和栅极绝缘膜7图案化而将其选择性地除去。例如通过除去n⁺型源区6上的绝缘膜13和栅极绝缘膜7，从而形成接触孔，使n⁺型源区6露出。接着，为了进行层间绝缘膜9的平坦化，进行热处理(回流)。

接着，通过溅射形成源电极10、场板电极15和截断电极16膜，并通过光刻和蚀刻将源电极10、场板电极15和截断电极16图案化。此时，将源电极10埋入接触孔内，使n⁺型源区6与源电极10电连接。应予说明，在接触孔内也可以隔着势垒金属而埋入钨插塞等。

接着，在n⁺型半导体基板1的表面(半导体基体的背面)，形成例如镍膜而作为漏电极14。然后，进行热处理，形成n⁺型半导体基板1与漏电极14之间的欧姆接合。由此，完成图1所示的SJ-MOSFET50。

以上，如所说明的那样，根据实施方式1和实施方式2，降低表面电场区被分割为两个以上。由此，能够使靠近截断电极这一侧的降低表面电场区成为缓冲，缓和耐压急剧降低。因此，可以抑制由制造偏差引起的耐压降低。另外，在电荷蓄积于保护膜上的情况下，等电位线的移动在降低表面电场区被分割的位置停止，使电荷的影响局部化。因此，能够抑制在电荷蓄积于半导体装置的保护膜上的情况下的耐压变动。

(实施方式3)

图14是示出实施方式3的SJ-MOSFET的结构的截面图。实施方式3与实施方式1和实施方式2的不同之处在于，将降低表面电场区17分割为第一降低表面电场区17a、第二降低表面电场区17b、第三降低表面电场区17c和第四降低表面电场区17d这四个。

在实施方式3中，第一降低表面电场区17a的宽度w1、第二降低表面电场区17b的宽度w2、第三降低表面电场区17c的宽度w3和第四降低表面电场区17d的宽度w4优选具有w1≤w2≤w3≤w4的关系。在图14中，第一降低表面电场区17a的端部25是p型基区5的一部分，第一降低表面电场区17a可以介由p型基区5而与场板电极15a连接。同样地，第二降低表面电场区17b、第三降低表面电场区17c和第四降低表面电场区17d也可以分别介由p型基区5而与场板电极15b、场板电极15c、场板电极15d连接。

场板电极15a也可以发挥与栅电极8电连接的栅电极的作用。但是，如果场板电极15b、15c、15d电连接于栅电极8，则处于与栅电极8相同的电位，变得无法维持耐压。因此，场板电极15b、15c、15d不与栅电极8电连接。

应予说明，配置于第三降低表面电场区17c的两端的p型柱区4c、p型柱区4d可以与第三降低表面电场区17c接触，也可以不与第三降低表面电场区17c接触。

以上，如所说明的那样，在实施方式3中，将降低表面电场区分割为四个。由此，与实施方式1和实施方式2同样地，能够缓和耐压急剧降低，可以抑制由制造偏差引起的耐压降低。进一步地，由于等电位线的移动在降低表面电场区被分割的位置停止，因此与将降低表面电场区分割为两个的实施方式1和实施方式2相比，实施方式3能够更加使电荷的影响局部化。因此，与实施方式1和实施方式2相比，实施方式3能够更加抑制在电荷蓄积于半导体装置的保护膜上的情况下的耐压变动。

(实施方式4)

图15是示出实施方式4的SJ-MOSFET的结构的截面图。实施方式4的第四降低表面电场区17d的杂质浓度和外侧的p型柱区4b的长度与实施方式3不同。与实施方式3同样，实施方式4中，也优选第一降低表面电场区17a的宽度w1、第二降低表面电场区17b的宽度w2、第三降低表面电场区17c的宽度w3和第四降低表面电场区17d的宽度w4具有w1≤w2≤w3≤w4的关系。

如图15所示在实施方式4中，边缘终端区40中的第二并列pn结构由元件内侧(有源区30侧)的内侧结构S1、以及比内侧结构S1远离有源区30的元件外侧(截断电极16侧)的外侧结构S2构成。外侧结构S2的p型柱区4b的从n型漂移层的表面起算的长度t2可以比内侧结构S1的p型柱区4b的从n型漂移层的表面起算的长度t1短，也可以是相同长度(长度t2为长度t1以下即可(t2≤t1))。应予说明，配置在第三降低表面电场区17c的两端的p型柱区4c、p型柱区4d可以与第三降低表面电场区17c接触，也可以不接触。

图16是示出实施方式4的SJ-MOSFET的降低表面电场层的详细结构的截面图。图16是第四降低表面电场区17d的放大图。如图16所示，第四降低表面电场区17d的宽度越向元件外侧变得越窄。另外，第四降低表面电场区17d的杂质浓度越向元件外侧变得越低。第四降低表面电场区17d具有：元件内侧(靠近有源区30这一侧)的第一部分17d1、比第一部分17d1远离有源区30的第二部分17d2、以及比第二部分17d2远离有源区30的元件外侧的第三部分17d3。将第一部分17d1的从降低表面电场区中心深度t3至表面为止的(扩散)距离设为d1并将其杂质浓度设为D1，将第二部分17d2的从降低表面电场区中心深度t3至表面为止的(扩散)距离设为d2并将其杂质浓度设为D2，将第三部分17d3的从降低表面电场区中心深度t3至表面为止的(扩散)距离设为d3并将其杂质浓度设为D3。在此情况下，优选d1＞d2＞d3，D1：D2＝1.5：1～1.2：1、D2：D3＝1：0.75～1：0.5。

在实施方式4中，仅将第四降低表面电场区17d设为越向元件外侧则其宽度越窄且其杂质浓度越低的形状，但也可以将内侧的第一降低表面电场区17a、第二降低表面电场区17b、第三降低表面电场区17c设为相同的形状。

以上，如所说明的那样，在实施方式4中，将第四降低表面电场区设为越向元件外侧则其宽度越窄且其杂质浓度越低的形状。由此，与实施方式1～3相比，实施方式4能够更加抑制在电荷蓄积于半导体装置的保护膜上的情况下的耐压变动。

图17是示出实施方式1、实施方式3、实施方式4的SJ-MOSFET和比较例的SJ-MOSFET中的电荷平衡与耐压之间的关系的图表。如图6所示，比较例的SJ-MOSFET与实施方式1的SJ-MOSFET的不同之处在于，未将降低表面电场区117分割为第一降低表面电场区17a和第二降低表面电场区17b。在图17中，纵轴表示SJ-MOSFET的耐压，单位为V。横轴表示电荷平衡，电荷平衡为“1”表示在第一并列pn区和第二并列pn区中，n型柱区3a、3b的杂质量与p型柱区4a、4b的杂质量大致相等时的状态，比电荷平衡为“1”靠近原点的一方((富含n)侧)表示n型的杂质量更多的状态，比电荷平衡为“1”远离原点的一方((富含p)侧)表示p型的杂质量更多的状态。

如图17所示，在电荷平衡为“1”的情况下，实施方式1、实施方式3、实施方式4的SJ-MOSFET的耐压与比较例的SJ-MOSFET的耐压等同。另外，实施方式1、实施方式3、实施方式4的SJ-MOSFET即使在电荷平衡偏靠一侧的状态(n型/p型的杂质量中的某一方更多的状态)下，耐压的降低也比比较例的SJ-MOSFET的耐压的降低少。另外，实施方式3、实施方式4的SJ-MOSFET在电荷平衡偏靠一侧的状态下，耐压的降低比实施方式1的SJ-MOSFET的耐压的降低更少。

应予说明，在实施方式2的SJ-MOSFET中也可以获得相同的效果。另外，在一个SJ-MOSFET内混合存在实施方式1的图1所示的截面形状和实施方式2的图5所示的截面形状，也可以获得相同的效果。

图18是示出实施方式1、实施方式3、实施方式4的SJ-MOSFET和比较例SJ-MOSFET中的表面电荷与耐压之间的关系的图表。在图18中，纵轴表示SJ-MOSFET的耐压，单位为V。横轴表示表面电荷。在横轴上，0的位置表示表面电荷为零的状态，比0的位置靠近原点的一方(负(-)侧)表示负电荷更多的状态，比0的位置远离原点的一方(正(+)侧)表示正电荷更多的状态。另外，图18示出了电荷平衡为“1”的情况下的表面电荷与耐压之间的关系。表面电荷是指蓄积于配置在超结半导体装置(SJ-MOSFET)的最表面的表面保护膜(例如，图6、图7A和图7B所示的表面保护膜70等)的电荷。

如图18所示，在表面电荷为零的状态的情况下，实施方式1、实施方式3、实施方式4的SJ-MOSFET的耐压与比较例的SJ-MOSFET的耐压等同。实施方式1的SJ-MOSFET即使在负电荷更多的状态下，耐压也与比较例的SJ-MOSFET的耐压等同。另一方面，实施方式1的SJ-MOSFET在正电荷更多的状态下，耐压的降低少于比较例的SJ-MOSFET的耐压的降低。

实施方式3、实施方式4的SJ-MOSFET在负电荷更多的状态下和正电荷更多的状态下，耐压的降低均比比较例的SJ-MOSFET的耐压的降低少。另外，实施方式3的SJ-MOSFET在正电荷更多的状态下，耐压的降低最少。实施方式4的SJ-MOSFET在负电荷更多的状态下，耐压的降低最少。

应予说明，在实施方式2的SJ-MOSFET中也可获得相同的效果。另外，在一个SJ-MOSFET内混合存在实施方式1的图1所示的截面形状和实施方式2的图5所示的截面形状，也可获得相同的效果。

以上，在本发明中，以在硅基板的第一主面上构成了MOS栅极结构的情况为例进行了说明，但不限于此，可以对半导体的种类(例如碳化硅(SiC)等)、基板主面的面取向等进行各种改变。另外，在本发明中，在各实施方式中将第一导电型设为n型，将第二导电型设为p型，但本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。

工业上的可利用性

如上，本发明的超结半导体装置和超结半导体装置的制造方法对在电力转换装置、各种工业用设备等的电源装置等中使用的高耐压半导体装置有用。

Claims (17)

1.一种超结半导体装置，其特征在于，具有终端结构部和供电流流通的有源区，所述终端结构部配置于所述有源区的外侧且形成有包围所述有源区的周围的耐压结构，所述超结半导体装置具备：

第一导电型的半导体基板；

第一导电型的第一半导体层，其设置于所述半导体基板的正面上，且杂质浓度比所述半导体基板的杂质浓度低；

第一并列pn结构，其设置于所述第一半导体层的上表面，并在与所述正面平行的面中重复交替地配置有第一导电型的第一柱和第二导电型的第二柱，且设置于所述有源区；

第二并列pn结构，其设置于所述第一半导体层的上表面，并在与所述正面平行的面中重复交替地配置有第一导电型的第三柱和第二导电型的第四柱，且设置于所述终端结构部；

第二导电型的第一半导体区，其设置于所述终端结构部的所述第二并列pn结构的表面，且包括彼此分离的多个区；

第二导电型的第二半导体区，其设置于所述有源区的所述第一并列pn结构的所述第二导电型的第二柱的表面；

第一导电型的第三半导体区，其选择性地设置于所述第二半导体区的相对于所述半导体基板侧为相反侧的表面层；

栅极绝缘膜，其与所述第二半导体区接触；

栅电极，其设置于所述栅极绝缘膜的与所述第二半导体区接触的面的相反侧的表面；以及

绝缘膜，其设置于所述第一半导体区和所述第一半导体层的表面，

在所述第一半导体区与所述绝缘膜之间具备第一导电型的第四半导体区。

2.根据权利要求1所述的超结半导体装置，其特征在于，所述第一半导体区具有所述有源区侧的第一区、以及与所述第一区分离的第二区。

3.根据权利要求2所述的超结半导体装置，其特征在于，所述第一半导体区的所述第一区和所述第二区中，所述第一区的宽度与所述第二区的宽度之比为3：7～5：5。

4.根据权利要求2所述的超结半导体装置，其特征在于，所述第一半导体区的所述第一区和所述第二区的平面形状为环状。

5.一种超结半导体装置，其特征在于，具有终端结构部和供电流流通的有源区，所述终端结构部配置于所述有源区的外侧且形成有包围所述有源区的周围的耐压结构，所述超结半导体装置具备：

第一导电型的半导体基板；

第一导电型的第一半导体层，其设置于所述半导体基板的正面上，且杂质浓度比所述半导体基板的杂质浓度低；

第一并列pn结构，其设置于所述第一半导体层的上表面，并在与所述正面平行的面中重复交替地配置有第一导电型的第一柱和第二导电型的第二柱，且设置于所述有源区；

第二并列pn结构，其设置于所述第一半导体层的上表面，并在与所述正面平行的面中重复交替地配置有第一导电型的第三柱和第二导电型的第四柱，且设置于所述终端结构部；

第二导电型的第一半导体区，其设置于所述终端结构部的所述第二并列pn结构的表面，且包括彼此分离的多个区；

第二导电型的第二半导体区，其设置于所述有源区的所述第一并列pn结构的所述第二导电型的第二柱的表面；

第一导电型的第三半导体区，其选择性地设置于所述第二半导体区的相对于所述半导体基板侧为相反侧的表面层；

栅极绝缘膜，其与所述第二半导体区接触；以及

栅电极，其设置于所述栅极绝缘膜的与所述第二半导体区接触的面的相反侧的表面，

所述第一半导体区具有：所述有源区侧的第一区、与所述第一区分离的第二区、与所述第二区分离的第三区、以及与所述第三区分离的第四区，

所述第一区的宽度w1、所述第二区的宽度w2、所述第三区的宽度w3和所述第四区的宽度w4满足w1≤w2≤w3≤w4。

6.根据权利要求5所述的超结半导体装置，其特征在于，所述第二并列pn结构具有所述有源区侧的内侧结构、以及比所述内侧结构远离所述有源区的外侧结构，

所述外侧结构的所述第四柱的从所述第一半导体层的上表面起算的长度为所述内侧结构的所述第四柱的从所述第一半导体层的上表面起算的长度以下。

7.一种超结半导体装置，其特征在于，具有终端结构部和供电流流通的有源区，所述终端结构部配置于所述有源区的外侧且形成有包围所述有源区的周围的耐压结构，所述超结半导体装置具备：

第一导电型的半导体基板；

第一导电型的第一半导体层，其设置于所述半导体基板的正面上，且杂质浓度比所述半导体基板的杂质浓度低；

第一并列pn结构，其设置于所述第一半导体层的上表面，并在与所述正面平行的面中重复交替地配置有第一导电型的第一柱和第二导电型的第二柱，且设置于所述有源区；

第二并列pn结构，其设置于所述第一半导体层的上表面，并在与所述正面平行的面中重复交替地配置有第一导电型的第三柱和第二导电型的第四柱，且设置于所述终端结构部；

第二导电型的第一半导体区，其设置于所述终端结构部的所述第二并列pn结构的表面，且包括彼此分离的多个区；

第二导电型的第二半导体区，其设置于所述有源区的所述第一并列pn结构的所述第二导电型的第二柱的表面；

第一导电型的第三半导体区，其选择性地设置于所述第二半导体区的相对于所述半导体基板侧为相反侧的表面层；

栅极绝缘膜，其与所述第二半导体区接触；以及

栅电极，其设置于所述栅极绝缘膜的与所述第二半导体区接触的面的相反侧的表面，

所述第一半导体区具有：所述有源区侧的第一区、与所述第一区分离的第二区、与所述第二区分离的第三区、以及与所述第三区分离的第四区，

所述第一区、所述第二区、所述第三区和所述第四区中的一个区越接近所述有源区则其杂质浓度越高。

8.一种超结半导体装置，其特征在于，具有终端结构部和供电流流通的有源区，所述终端结构部配置于所述有源区的外侧且形成有包围所述有源区的周围的耐压结构，所述超结半导体装置具备：

第一导电型的半导体基板；

第一导电型的第一半导体层，其设置于所述半导体基板的正面上，且杂质浓度比所述半导体基板的杂质浓度低；

第一并列pn结构，其设置于所述第一半导体层的上表面，并在与所述正面平行的面中重复交替地配置有第一导电型的第一柱和第二导电型的第二柱，且设置于所述有源区；

第二并列pn结构，其设置于所述第一半导体层的上表面，并在与所述正面平行的面中重复交替地配置有第一导电型的第三柱和第二导电型的第四柱，且设置于所述终端结构部；

第二导电型的第一半导体区，其设置于所述终端结构部的所述第二并列pn结构的表面，且包括彼此分离的多个区；

第二导电型的第二半导体区，其设置于所述有源区的所述第一并列pn结构的所述第二导电型的第二柱的表面；

第一导电型的第三半导体区，其选择性地设置于所述第二半导体区的相对于所述半导体基板侧为相反侧的表面层；

栅极绝缘膜，其与所述第二半导体区接触；以及

栅电极，其设置于所述栅极绝缘膜的与所述第二半导体区接触的面的相反侧的表面，

所述第一半导体区具有：所述有源区侧的第一区、与所述第一区分离的第二区、与所述第二区分离的第三区、以及与所述第三区分离的第四区，

所述第一区、所述第二区、所述第三区和所述第四区中的一个区具有：接近所述有源区的第一部分、比所述第一部分远离所述有源区的第二部分、以及比所述第二部分远离所述有源区的第三部分，

所述第一部分的杂质浓度D1、所述第二部分的杂质浓度D2和所述第三部分的杂质浓度D3满足D1：D2＝1.5：1～1.2：1和D2：D3＝1：0.75～1：0.5。

9.根据权利要求8所述的超结半导体装置，其特征在于，以从所述第一半导体层的上表面至所述第一半导体区的中心为止的深度为起点，从所述深度起到所述第一部分的表面为止的距离d1、从所述深度起到所述第二部分的表面为止的距离d2、从所述深度起到所述第三部分的表面为止的距离d3满足d1＞d2＞d3。

10.根据权利要求5至9中任一项所述的超结半导体装置，其特征在于，所述第一半导体区的所述第一区和所述第二区的平面形状为环状。

11.根据权利要求1~9中任一项所述的超结半导体装置，其特征在于，所述有源区的所述第一并列pn结构的所述第一柱的宽度大于所述终端结构部的所述第二并列pn结构的所述第三柱的宽度，所述有源区的所述第一并列pn结构的所述第二柱的宽度大于所述终端结构部的所述第二并列pn结构的所述第四柱的宽度。

12.根据权利要求10所述的超结半导体装置，其特征在于，所述有源区的所述第一并列pn结构的所述第一柱的宽度大于所述终端结构部的所述第二并列pn结构的所述第三柱的宽度，所述有源区的所述第一并列pn结构的所述第二柱的宽度大于所述终端结构部的所述第二并列pn结构的所述第四柱的宽度。

13.根据权利要求5、7、8中任一项所述的超结半导体装置，其特征在于，所述第一区、所述第二区、所述第三区和所述第四区介由所述第二半导体区而连接到设置于所述终端结构部的电极。

14.一种超结半导体装置的制造方法，其特征在于，是权利要求1至13中任一项所述的超结半导体装置的制造方法，所述超结半导体装置具有终端结构部和供电流流通的有源区，所述终端结构部配置于所述有源区的外侧且形成有包围所述有源区的周围的耐压结构，

所述超结半导体装置的制造方法包括：

第一工序，在第一导电型的半导体基板的正面，形成杂质浓度比所述半导体基板的杂质浓度低的第一导电型的第一半导体层；

第二工序，在所述第一半导体层的所述有源区形成第一并列pn结构，在所述第一半导体层的所述终端结构部形成第二并列pn结构，所述第一并列pn结构是在与所述正面平行的面中重复交替地配置有第一导电型的第一柱和第二导电型的第二柱的结构，所述第二并列pn结构是在与所述正面平行的面中重复交替地配置有第一导电型的第三柱和第二导电型的第四柱的结构；

第三工序，在所述有源区中，在所述第一并列pn结构的表面形成所述第一并列pn结构，在所述终端结构部中，在所述第二并列pn结构的表面形成包括彼此分离的多个区的第二导电型的第一半导体区；

第四工序，在所述有源区的所述第一并列pn结构的所述第二柱的表面，形成第二导电型的第二半导体区；

第五工序，在所述第二半导体区的相对于所述半导体基板侧为相反侧的表面层，选择性地形成第一导电型的第三半导体区；

第六工序，形成与所述第二半导体区接触的栅极绝缘膜；以及

第七工序，在所述栅极绝缘膜的与所述第二半导体区接触的面的相反侧的表面形成栅电极。

15.根据权利要求14所述的超结半导体装置的制造方法，其特征在于，在所述第三工序中，通过外延生长和离子注入，同时形成所述第一并列pn结构和所述第一半导体区。

16.根据权利要求15所述的超结半导体装置的制造方法，其特征在于，形成所述第二并列pn结构时的离子注入的光致抗蚀剂的开口宽度大于形成所述第一半导体区时的离子注入的光致抗蚀剂的开口宽度。

17.根据权利要求15或16所述的超结半导体装置的制造方法，其特征在于，在所述第三工序中，通过离子注入将杂质注入到多个部位，并使被注入的所述杂质热扩散，由此形成所述第一半导体区。