JP2001051300A - 液晶表示装置 - Google Patents
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- JP2001051300A JP2001051300A JP22649799A JP22649799A JP2001051300A JP 2001051300 A JP2001051300 A JP 2001051300A JP 22649799 A JP22649799 A JP 22649799A JP 22649799 A JP22649799 A JP 22649799A JP 2001051300 A JP2001051300 A JP 2001051300A
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Abstract
(57)【要約】
【課題】製造歩留まりを悪化させることなく、良好な表
示品位を有する液晶表示装置を提供することを目的とす
る。 【解決手段】補助容量素子１６０は、ゲート絶縁膜を介
して対向配置される半導体層１０９と補助容量線１６２
とによって構成される。半導体層１０９は、補助容量線
１６２から露出した領域を有し、この領域を、補助容量
線１６２をマスクとして不純物をドーピングすることに
より、低抵抗領域１０９Ｄが形成される。半導体層１０
９の低抵抗領域１０９Ｄは、信号線１０５に沿った方向
に延びることにより、実質的にＭＯＳ型容量素子のチャ
ネル長を短縮することが可能となる。
示品位を有する液晶表示装置を提供することを目的とす
る。 【解決手段】補助容量素子１６０は、ゲート絶縁膜を介
して対向配置される半導体層１０９と補助容量線１６２
とによって構成される。半導体層１０９は、補助容量線
１６２から露出した領域を有し、この領域を、補助容量
線１６２をマスクとして不純物をドーピングすることに
より、低抵抗領域１０９Ｄが形成される。半導体層１０
９の低抵抗領域１０９Ｄは、信号線１０５に沿った方向
に延びることにより、実質的にＭＯＳ型容量素子のチャ
ネル長を短縮することが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置に
係り、特に、薄膜トランジスタに電気的に接続された画
素電極に並列に接続された補助容量素子を備えたアクテ
ィブマトリクス型液晶表示装置に関する。
係り、特に、薄膜トランジスタに電気的に接続された画
素電極に並列に接続された補助容量素子を備えたアクテ
ィブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】近年、高密度且つ大容量でありながら、
高機能、高精細な表示が得られる液晶表示装置の実用化
が進められている。この液晶表示装置には、各種方式が
あるが、中でも隣接画素間のクロストークが小さく、高
コントラストな表示が得られ、透過型表示が可能で大面
積化も容易との理由から、アモルファスシリコン膜やポ
リシリコン膜を半導体層とする薄膜トランジスタすなわ
ちＴＦＴをスイッチング素子とするアクティブマトリク
ス型液晶表示装置が実用化されている。
高機能、高精細な表示が得られる液晶表示装置の実用化
が進められている。この液晶表示装置には、各種方式が
あるが、中でも隣接画素間のクロストークが小さく、高
コントラストな表示が得られ、透過型表示が可能で大面
積化も容易との理由から、アモルファスシリコン膜やポ
リシリコン膜を半導体層とする薄膜トランジスタすなわ
ちＴＦＴをスイッチング素子とするアクティブマトリク
ス型液晶表示装置が実用化されている。
【０００３】アクティブマトリクス型液晶表示装置にお
いては、走査線が選択された期間に書き込まれた画素電
極の電位が、非選択期間に寄生容量やＴＦＴのオフリー
ク電流によって電位変動し、クロストークの発生やコン
トラスト比の低下などを引き起こす。このような問題を
抑制するために、この種の液晶表示装置においては、画
素容量と電気的に並列な補助容量を形成する補助容量素
子を備えている。
いては、走査線が選択された期間に書き込まれた画素電
極の電位が、非選択期間に寄生容量やＴＦＴのオフリー
ク電流によって電位変動し、クロストークの発生やコン
トラスト比の低下などを引き起こす。このような問題を
抑制するために、この種の液晶表示装置においては、画
素容量と電気的に並列な補助容量を形成する補助容量素
子を備えている。
【０００４】補助容量素子は、工程数の増加を抑えるた
めに、例えばＭＯＳ型を使用することが知られている。
しかしながら、ＭＯＳ型容量素子を容量として機能させ
るためには、その容量を一定に維持するために、金属−
半導体層間にしきい値電圧（Ｖｔｈ）以上の高電圧を印
加する必要がある。また、ＭＯＳ容量素子の抵抗の変動
を考慮し、通常、ＴＦＴから電気的に並列にＭＯＳ型容
量素子及び画素容量を配置し、画素電極へはＴＦＴから
直接電圧を印加する構成としている。しかしながら、こ
のような配置では、各構成の配置場所の自由度が少な
く、高開口率化及び高精細化は困難である。
めに、例えばＭＯＳ型を使用することが知られている。
しかしながら、ＭＯＳ型容量素子を容量として機能させ
るためには、その容量を一定に維持するために、金属−
半導体層間にしきい値電圧（Ｖｔｈ）以上の高電圧を印
加する必要がある。また、ＭＯＳ容量素子の抵抗の変動
を考慮し、通常、ＴＦＴから電気的に並列にＭＯＳ型容
量素子及び画素容量を配置し、画素電極へはＴＦＴから
直接電圧を印加する構成としている。しかしながら、こ
のような配置では、各構成の配置場所の自由度が少な
く、高開口率化及び高精細化は困難である。
【０００５】そこで、さらなる高開口率化及び高精細化
の要求に対応すべく、ＴＦＴからＭＯＳ型容量素子を介
して画素電極に接続する構造が検討されている。
の要求に対応すべく、ＴＦＴからＭＯＳ型容量素子を介
して画素電極に接続する構造が検討されている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構造においては、以下のような欠点がある。すなわ
ち、通常、高開口率化及び高精細化を実現するために
は、信号線下に補助容量素子を配置することが有利であ
るが、このような構造では、ＭＯＳ型容量素子部分のチ
ャネル長が長くなる。このため、Ｖｔｈが高くなり、画
素の書き込み特性に悪影響を及ぼすおそれがある。ま
た、画素の書き込み特性が少しでも悪化すると、点欠陥
として認識され、製造歩留まりを悪化させる問題が発生
する。
うな構造においては、以下のような欠点がある。すなわ
ち、通常、高開口率化及び高精細化を実現するために
は、信号線下に補助容量素子を配置することが有利であ
るが、このような構造では、ＭＯＳ型容量素子部分のチ
ャネル長が長くなる。このため、Ｖｔｈが高くなり、画
素の書き込み特性に悪影響を及ぼすおそれがある。ま
た、画素の書き込み特性が少しでも悪化すると、点欠陥
として認識され、製造歩留まりを悪化させる問題が発生
する。
【０００７】この発明は、上述した問題点に鑑みなされ
たものであって、その目的は、製造歩留まりを悪化させ
ることなく、良好な表示品位を有する液晶表示装置を提
供することにある。
たものであって、その目的は、製造歩留まりを悪化させ
ることなく、良好な表示品位を有する液晶表示装置を提
供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、請求項１に記載の液晶表示装置は、複
数の信号線と、前記信号線のそれぞれに交差する複数の
走査線と、前記信号線と前記走査線との交差部近傍に配
置された薄膜トランジスタと、前記薄膜トランジスタを
介して前記信号線に電気的に接続された画素電極及び補
助容量素子とを有する第１基板と、前記画素電極に対向
する対向基板を有する第２基板と、前記第１基板と第２
基板との間に介在された液晶組成物と、を備えた液晶表
示装置において、前記補助容量素子は、前記薄膜トラン
ジスタの半導体層を前記信号線に沿って延ばして前記画
素電極とのコンタクト部にコンタクトする下部電極と、
前記下部電極上に絶縁膜を介して対向配置された上部電
極とを備え、前記下部電極は、前記薄膜トランジスタを
構成するチャネル領域より低抵抗であり且つ前記信号線
に沿って延びる低抵抗領域を含むことを特徴とする。
達成するために、請求項１に記載の液晶表示装置は、複
数の信号線と、前記信号線のそれぞれに交差する複数の
走査線と、前記信号線と前記走査線との交差部近傍に配
置された薄膜トランジスタと、前記薄膜トランジスタを
介して前記信号線に電気的に接続された画素電極及び補
助容量素子とを有する第１基板と、前記画素電極に対向
する対向基板を有する第２基板と、前記第１基板と第２
基板との間に介在された液晶組成物と、を備えた液晶表
示装置において、前記補助容量素子は、前記薄膜トラン
ジスタの半導体層を前記信号線に沿って延ばして前記画
素電極とのコンタクト部にコンタクトする下部電極と、
前記下部電極上に絶縁膜を介して対向配置された上部電
極とを備え、前記下部電極は、前記薄膜トランジスタを
構成するチャネル領域より低抵抗であり且つ前記信号線
に沿って延びる低抵抗領域を含むことを特徴とする。
【０００９】この発明の液晶表示装置によれば、補助容
量素子を構成する下部電極は、半導体層によって形成さ
れ、この半導体層の一部には、薄膜トランジスタを構成
するチャネル領域より低抵抗であり、且つ、信号線に沿
って延びる低抵抗領域が形成されているため、ＭＯＳ型
容量素子のチャネル長を短縮することが可能となり、書
き込み特性への悪影響を最小限に抑えることが可能とな
る。また、仮に書き込み特性が劣化したとしても、点欠
陥不良を生じさせることがなく、製造歩留まりの悪化を
招くことなく良好な表示品位を有する液晶表示装置を提
供することができる。
量素子を構成する下部電極は、半導体層によって形成さ
れ、この半導体層の一部には、薄膜トランジスタを構成
するチャネル領域より低抵抗であり、且つ、信号線に沿
って延びる低抵抗領域が形成されているため、ＭＯＳ型
容量素子のチャネル長を短縮することが可能となり、書
き込み特性への悪影響を最小限に抑えることが可能とな
る。また、仮に書き込み特性が劣化したとしても、点欠
陥不良を生じさせることがなく、製造歩留まりの悪化を
招くことなく良好な表示品位を有する液晶表示装置を提
供することができる。
【００１０】
【発明の実施の形態】以下、この発明の液晶表示装置、
すなわちアクティブマトリクス型液晶表示装置の一実施
の形態について図面を参照して説明する。
すなわちアクティブマトリクス型液晶表示装置の一実施
の形態について図面を参照して説明する。
【００１１】図２に示すように、このアクティブマトリ
クス型液晶表示装置は、第１基板としてのアレイ基板１
００と、第２基板としての対向基板２００と、アレイ基
板１００と対向基板２００との間に挟持された液晶組成
物を含む液晶層３００とによって構成されている。
クス型液晶表示装置は、第１基板としてのアレイ基板１
００と、第２基板としての対向基板２００と、アレイ基
板１００と対向基板２００との間に挟持された液晶組成
物を含む液晶層３００とによって構成されている。
【００１２】図１乃至図３に示すように、アレイ基板１
００は、透明な絶縁性基板すなわちガラス基板１０１上
の行方向に延びる複数の走査線１０３と、これら複数の
走査線１０３に互いに直交するようにガラス基板１０１
上の列方向に延びる複数の信号線１０５と、走査線１０
３と信号線１０５との交差部近傍に配置されたスイッチ
ング素子として機能するＮチャネル型の薄膜トランジス
タすなわちＴＦＴ１０７と、ＴＦＴ１０７を介して信号
線１０５に電気的に接続された画素電極１５０と、画素
電極１５０と電気的に並列に配置された補助容量素子１
６０とを備えている。
００は、透明な絶縁性基板すなわちガラス基板１０１上
の行方向に延びる複数の走査線１０３と、これら複数の
走査線１０３に互いに直交するようにガラス基板１０１
上の列方向に延びる複数の信号線１０５と、走査線１０
３と信号線１０５との交差部近傍に配置されたスイッチ
ング素子として機能するＮチャネル型の薄膜トランジス
タすなわちＴＦＴ１０７と、ＴＦＴ１０７を介して信号
線１０５に電気的に接続された画素電極１５０と、画素
電極１５０と電気的に並列に配置された補助容量素子１
６０とを備えている。
【００１３】ＴＦＴ１０７は、走査線１０３及び信号線
１０５の交差部近傍における信号線１０５の下層に形成
され、ガラス基板１０１上に形成されたポリシリコンか
らなる半導体層１０９を有している。この半導体層１０
９は、ガラス基板１０１上に成膜されたアモルファスシ
リコンを例えばエキシマ・レーザ・アニール（ＥＬＡ）
することによって多結晶化し、島状にパターニングする
ことによって形成される。
１０５の交差部近傍における信号線１０５の下層に形成
され、ガラス基板１０１上に形成されたポリシリコンか
らなる半導体層１０９を有している。この半導体層１０
９は、ガラス基板１０１上に成膜されたアモルファスシ
リコンを例えばエキシマ・レーザ・アニール（ＥＬＡ）
することによって多結晶化し、島状にパターニングする
ことによって形成される。
【００１４】この半導体層１０９は、酸化シリコン膜か
らなるゲート絶縁膜１１１によって覆われている。半導
体層１０９は、ゲート絶縁膜１１１を介して走査線１０
３と重畳する活性層すなわちチャネル領域１０９Ｃと、
コンタクトホール１１３を介して信号線１０５にコンタ
クトするソース領域１０９Ｓと、信号線１０５に沿って
延びるドレイン領域１０９Ｄとを有している。
らなるゲート絶縁膜１１１によって覆われている。半導
体層１０９は、ゲート絶縁膜１１１を介して走査線１０
３と重畳する活性層すなわちチャネル領域１０９Ｃと、
コンタクトホール１１３を介して信号線１０５にコンタ
クトするソース領域１０９Ｓと、信号線１０５に沿って
延びるドレイン領域１０９Ｄとを有している。
【００１５】チャネル領域１０９Ｃに重畳する走査線１
０３は、ＴＦＴ１０７のゲート電極１１５として機能す
る。この走査線１０３及び後述する補助容量素子１６０
の上部電極として機能する補助容量線１６２は、ゲート
絶縁膜１１１上に、Ｔａ、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｕ
などの金属材料の単体あるいはこれらの積層膜またはこ
れらの合金を成膜した後にパターニングすることによっ
て形成される。
０３は、ＴＦＴ１０７のゲート電極１１５として機能す
る。この走査線１０３及び後述する補助容量素子１６０
の上部電極として機能する補助容量線１６２は、ゲート
絶縁膜１１１上に、Ｔａ、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｕ
などの金属材料の単体あるいはこれらの積層膜またはこ
れらの合金を成膜した後にパターニングすることによっ
て形成される。
【００１６】ソース領域１０９Ｓ及びドレイン領域１０
９Ｄは、ゲート電極１１５及び補助容量線１６２をマス
クとして半導体層１０９に不純物をドーピングすること
によって形成される。ソース領域１０９Ｓ及びドレイン
領域１０９Ｄは、不純物、例えばリンがゲート酸化膜１
１１を介してドーピングされることにより、ｎ＋層とな
り、低抵抗領域として形成される。
９Ｄは、ゲート電極１１５及び補助容量線１６２をマス
クとして半導体層１０９に不純物をドーピングすること
によって形成される。ソース領域１０９Ｓ及びドレイン
領域１０９Ｄは、不純物、例えばリンがゲート酸化膜１
１１を介してドーピングされることにより、ｎ＋層とな
り、低抵抗領域として形成される。
【００１７】補助容量素子１６０は、下部電極としての
半導体層１０９と、半導体層１０９にゲート絶縁膜１１
１を介して対向配置された上部電極としての補助容量線
１６２と、によって構成されたＭＯＳ型容量素子であ
る。補助容量線１６２は、ゲート絶縁膜１１１上に走査
線１０３と平行に配置されるとともに、信号線１０５と
の交差部から信号線１０５に沿って延びて形成されてい
る。
半導体層１０９と、半導体層１０９にゲート絶縁膜１１
１を介して対向配置された上部電極としての補助容量線
１６２と、によって構成されたＭＯＳ型容量素子であ
る。補助容量線１６２は、ゲート絶縁膜１１１上に走査
線１０３と平行に配置されるとともに、信号線１０５と
の交差部から信号線１０５に沿って延びて形成されてい
る。
【００１８】半導体層１０９は、ＴＦＴ１０７を形成す
る走査線１０３と信号線１０５との交差部近傍から信号
線１０５に重なる領域を含み、且つ信号線１０５に沿っ
て延びて形成される。このような構造により、補助容量
線１６２の一部１６２Ｘと半導体層１０９の一部１０９
Ｘとがゲート絶縁膜１１１を介して重なるように配置さ
れる。
る走査線１０３と信号線１０５との交差部近傍から信号
線１０５に重なる領域を含み、且つ信号線１０５に沿っ
て延びて形成される。このような構造により、補助容量
線１６２の一部１６２Ｘと半導体層１０９の一部１０９
Ｘとがゲート絶縁膜１１１を介して重なるように配置さ
れる。
【００１９】この半導体層１０９と補助容量線１６２と
は、図１に示すように、信号線１０５及び補助容量線１
６２で囲まれる画素領域内において、平面的にずれて配
置されている。すなわち、半導体層１０９は、信号線１
０５に沿って補助容量線１６２に重ならずに露出する低
抵抗領域１０９Ｄを有する。この低抵抗領域は、補助容
量線１６２をマスクとして半導体層１０９に不純物をド
ーピングすることによって形成されたＴＦＴ１０７のド
レイン領域１０９Ｄに相当する。
は、図１に示すように、信号線１０５及び補助容量線１
６２で囲まれる画素領域内において、平面的にずれて配
置されている。すなわち、半導体層１０９は、信号線１
０５に沿って補助容量線１６２に重ならずに露出する低
抵抗領域１０９Ｄを有する。この低抵抗領域は、補助容
量線１６２をマスクとして半導体層１０９に不純物をド
ーピングすることによって形成されたＴＦＴ１０７のド
レイン領域１０９Ｄに相当する。
【００２０】補助容量は、補助容量線１６２Ｘと、半導
体層１０９の不純物がドーピングされていない領域すな
わち補助容量線１６２に重なるチャネル領域１０９Ｘと
の間で形成される。このようにして、ＭＯＳ構造の補助
容量素子１６０が形成される。
体層１０９の不純物がドーピングされていない領域すな
わち補助容量線１６２に重なるチャネル領域１０９Ｘと
の間で形成される。このようにして、ＭＯＳ構造の補助
容量素子１６０が形成される。
【００２１】ゲート絶縁膜１１１上に形成された走査線
１０３及び補助容量線１６２は、酸化シリコン膜からな
る層間絶縁膜１１９によって覆われる。
１０３及び補助容量線１６２は、酸化シリコン膜からな
る層間絶縁膜１１９によって覆われる。
【００２２】コンタクトホール１１３は、ゲート絶縁膜
１１１及び層間絶縁膜１１９を貫通して、半導体層１０
９を露出する。信号線１０５は、層間絶縁膜１１９上に
配置され、コンタクトホール１１３を介して半導体層１
０９のソース領域１０９Ｓにコンタクトする。この信号
線１０５は、層間絶縁膜１１９上に、Ｔａ、Ｔｉ、Ａ
ｌ、Ｍｏ、Ｗ、Ｃｕなどの金属材料の単体あるいはこれ
らの積層膜またはこれらの合金を成膜した後にパターニ
ングすることによって形成される。
１１１及び層間絶縁膜１１９を貫通して、半導体層１０
９を露出する。信号線１０５は、層間絶縁膜１１９上に
配置され、コンタクトホール１１３を介して半導体層１
０９のソース領域１０９Ｓにコンタクトする。この信号
線１０５は、層間絶縁膜１１９上に、Ｔａ、Ｔｉ、Ａ
ｌ、Ｍｏ、Ｗ、Ｃｕなどの金属材料の単体あるいはこれ
らの積層膜またはこれらの合金を成膜した後にパターニ
ングすることによって形成される。
【００２３】信号線１０５は、窒化シリコン膜からなる
保護絶縁膜１２１によって覆われる。コンタクトホール
１１０は、ゲート絶縁膜１１１、層間絶縁膜１１９、及
び保護絶縁膜１２１を貫通して、半導体層１０９を露出
する。
保護絶縁膜１２１によって覆われる。コンタクトホール
１１０は、ゲート絶縁膜１１１、層間絶縁膜１１９、及
び保護絶縁膜１２１を貫通して、半導体層１０９を露出
する。
【００２４】画素電極１５０は、図１に示すように、２
本の信号線１０５と２本の補助容量線１６２とによって
囲まれる開口部すなわち画素領域を覆うように配置され
ている。この画素電極１５０は、層間絶縁膜１１９上に
配置された保護絶縁膜１２１上に配置され、コンタクト
ホール１１０を介して半導体層１０９のＭＯＳ型容量素
子１６２のチャネル領域１０９Ｘにコンタクトする。
本の信号線１０５と２本の補助容量線１６２とによって
囲まれる開口部すなわち画素領域を覆うように配置され
ている。この画素電極１５０は、層間絶縁膜１１９上に
配置された保護絶縁膜１２１上に配置され、コンタクト
ホール１１０を介して半導体層１０９のＭＯＳ型容量素
子１６２のチャネル領域１０９Ｘにコンタクトする。
【００２５】この画素電極１５０は、保護絶縁膜１２１
上に透明導電性部材、例えばＩＴＯを成膜し、信号線１
０５及び補助容量線１６２で区画される画素領域に対応
してパターニングすることによって形成される。
上に透明導電性部材、例えばＩＴＯを成膜し、信号線１
０５及び補助容量線１６２で区画される画素領域に対応
してパターニングすることによって形成される。
【００２６】アレイ基板１００の全面は、液晶層３００
に含まれる液晶組成物を配向するための配向膜１２５に
よって覆われている。この配向膜１２５は、アレイ基板
１００の全面に塗布されたポリイミド膜をラビング処理
することによって形成される。
に含まれる液晶組成物を配向するための配向膜１２５に
よって覆われている。この配向膜１２５は、アレイ基板
１００の全面に塗布されたポリイミド膜をラビング処理
することによって形成される。
【００２７】一方、対向基板２００は、透明な絶縁性基
板すなわちガラス基板２０１上に設けられた、Ｃｒを含
むブラックマトリクス及び各画素領域に対応して赤、
緑、青の顔料または染料を分散させた着色樹脂からなる
カラーフィルタＣＦと、このカラーフィルタ上に成膜さ
れたＩＴＯからなる対向電極２０３と、対向電極２０３
上に設けられた配向膜２０５とを備えている。
板すなわちガラス基板２０１上に設けられた、Ｃｒを含
むブラックマトリクス及び各画素領域に対応して赤、
緑、青の顔料または染料を分散させた着色樹脂からなる
カラーフィルタＣＦと、このカラーフィルタ上に成膜さ
れたＩＴＯからなる対向電極２０３と、対向電極２０３
上に設けられた配向膜２０５とを備えている。
【００２８】上述したようなアレイ基板１００及び対向
基板２００をスペーサを介して４〜５μｍ程度の間隔を
おいて貼り合せ、その間に液晶組成物を封入することに
より、アクティブマトリクス型液晶表示装置が構成され
る。
基板２００をスペーサを介して４〜５μｍ程度の間隔を
おいて貼り合せ、その間に液晶組成物を封入することに
より、アクティブマトリクス型液晶表示装置が構成され
る。
【００２９】このような構成の液晶表示装置によれば、
アレイ基板１００において、ＭＯＳ型容量素子１６０を
信号線１０５に沿った下層に配置することにより、高開
口率化を図ることが可能となる。
アレイ基板１００において、ＭＯＳ型容量素子１６０を
信号線１０５に沿った下層に配置することにより、高開
口率化を図ることが可能となる。
【００３０】また、このＭＯＳ型容量素子１６０のチャ
ネル長を、図１に示したように短縮することができる。
すなわち、コンタクトホール１１０を介して画素電極１
５０にコンタクトする補助容量素子１６０の下部電極と
しての半導体層１０９は、信号線に沿って延びる低抵抗
領域１０９Ｄを有している。このため、この低抵抗領域
１０９Ｄを補助容量線１６２上に形成されるコンタクト
ホール１１０に近接して配置することができる。このた
め、Ｖｔｈの上昇を抑えることができ、画素の書き込み
特性のバラツキに対してマージンが広く、点欠陥の発生
を抑制することができる。したがって、製造歩留まりを
改善することができるとともに、良好な表示品位を有す
る液晶表示装置を提供することが可能となる。
ネル長を、図１に示したように短縮することができる。
すなわち、コンタクトホール１１０を介して画素電極１
５０にコンタクトする補助容量素子１６０の下部電極と
しての半導体層１０９は、信号線に沿って延びる低抵抗
領域１０９Ｄを有している。このため、この低抵抗領域
１０９Ｄを補助容量線１６２上に形成されるコンタクト
ホール１１０に近接して配置することができる。このた
め、Ｖｔｈの上昇を抑えることができ、画素の書き込み
特性のバラツキに対してマージンが広く、点欠陥の発生
を抑制することができる。したがって、製造歩留まりを
改善することができるとともに、良好な表示品位を有す
る液晶表示装置を提供することが可能となる。
【００３１】次に、この発明の他の実施の形態について
説明する。なお、上述した実施の形態と同一の構成要素
については、同一の参照符号を付し、詳細な説明を省略
する。
説明する。なお、上述した実施の形態と同一の構成要素
については、同一の参照符号を付し、詳細な説明を省略
する。
【００３２】このアクティブマトリクス型液晶表示装置
は、図５に示すように、アレイ基板１００と、対向基板
２００と、アレイ基板１００と対向基板２００との間に
挟持された液晶組成物を含む液晶層３００とによって構
成されている。
は、図５に示すように、アレイ基板１００と、対向基板
２００と、アレイ基板１００と対向基板２００との間に
挟持された液晶組成物を含む液晶層３００とによって構
成されている。
【００３３】図４乃至図６に示すように、アレイ基板１
００は、ガラス基板１０１上に配置された、走査線１０
３と、信号線１０５と、Ｎチャネル型ＴＦＴ１０７と、
画素電極１５０と、画素電極１５０と電気的に並列に配
置された補助容量素子１６０とを備えている。
００は、ガラス基板１０１上に配置された、走査線１０
３と、信号線１０５と、Ｎチャネル型ＴＦＴ１０７と、
画素電極１５０と、画素電極１５０と電気的に並列に配
置された補助容量素子１６０とを備えている。
【００３４】ＴＦＴ１０７は、走査線１０３及び信号線
１０５の交差部近傍における信号線１０５の下層に形成
され、ガラス基板１０１上に形成されたポリシリコンか
らなる半導体層１０９を有している。
１０５の交差部近傍における信号線１０５の下層に形成
され、ガラス基板１０１上に形成されたポリシリコンか
らなる半導体層１０９を有している。
【００３５】この半導体層１０９は、ゲート絶縁膜１１
１を介して走査線１０３と交差する活性層すなわちチャ
ネル領域１０９Ｃと、コンタクトホール１１３を介して
信号線１０５にコンタクトするソース領域１０９Ｓと、
信号線１０５に沿って延びるドレイン領域１０９Ｄとを
有している。
１を介して走査線１０３と交差する活性層すなわちチャ
ネル領域１０９Ｃと、コンタクトホール１１３を介して
信号線１０５にコンタクトするソース領域１０９Ｓと、
信号線１０５に沿って延びるドレイン領域１０９Ｄとを
有している。
【００３６】チャネル領域１０９Ｃに交差する走査線１
０３は、ＴＦＴ１０７のゲート電極１１５として機能す
る。ソース領域１０９Ｓ及びドレイン領域１０９Ｄは、
ゲート電極１１５及び補助容量線１６２をマスクとして
半導体層１０９に不純物をドーピングすることによって
形成された低抵抗領域である。
０３は、ＴＦＴ１０７のゲート電極１１５として機能す
る。ソース領域１０９Ｓ及びドレイン領域１０９Ｄは、
ゲート電極１１５及び補助容量線１６２をマスクとして
半導体層１０９に不純物をドーピングすることによって
形成された低抵抗領域である。
【００３７】補助容量素子１６０は、下部電極としての
半導体層１０９と、半導体層１０９にゲート絶縁膜１１
１を介して対向配置された上部電極としての補助容量線
１６２と、によって構成されたＭＯＳ型容量素子であ
る。補助容量線１６２は、ゲート絶縁膜１１１上に走査
線１０３と平行に配置されるとともに、信号線１０５に
交差する領域から信号線１０５に沿って延びて形成され
ている。また、この補助容量線１６２は、信号線１０５
に重なる領域であって信号線１０５に沿って延びる領域
に切欠部１６２Ｃを有している。
半導体層１０９と、半導体層１０９にゲート絶縁膜１１
１を介して対向配置された上部電極としての補助容量線
１６２と、によって構成されたＭＯＳ型容量素子であ
る。補助容量線１６２は、ゲート絶縁膜１１１上に走査
線１０３と平行に配置されるとともに、信号線１０５に
交差する領域から信号線１０５に沿って延びて形成され
ている。また、この補助容量線１６２は、信号線１０５
に重なる領域であって信号線１０５に沿って延びる領域
に切欠部１６２Ｃを有している。
【００３８】半導体層１０９は、ＴＦＴ１０７を形成す
る走査線１０３と信号線１０５との交差部近傍から信号
線１０５に重なる領域を含み、且つ信号線１０５に沿っ
て延びて形成される。このような構造により、補助容量
線１６２の一部１６２Ｘと半導体層１０９の一部１０９
Ｘとがゲート絶縁膜１１１を介して重なるように配置さ
れる。
る走査線１０３と信号線１０５との交差部近傍から信号
線１０５に重なる領域を含み、且つ信号線１０５に沿っ
て延びて形成される。このような構造により、補助容量
線１６２の一部１６２Ｘと半導体層１０９の一部１０９
Ｘとがゲート絶縁膜１１１を介して重なるように配置さ
れる。
【００３９】この半導体層１０９と補助容量線１６２と
は、図４に示すように、信号線１０５及び補助容量線１
６２で囲まれる画素領域内において、重ならない領域を
有している。すなわち、半導体層１０９は、信号線１０
５に沿って補助容量線１６２の切欠部１６２Ｃから露出
する低抵抗領域１０９Ｄを有する。この低抵抗領域は、
補助容量線１６２をマスクとして半導体層１０９に不純
物をドーピングすることによって形成されたＴＦＴ１０
７のドレイン領域１０９Ｄに相当する。
は、図４に示すように、信号線１０５及び補助容量線１
６２で囲まれる画素領域内において、重ならない領域を
有している。すなわち、半導体層１０９は、信号線１０
５に沿って補助容量線１６２の切欠部１６２Ｃから露出
する低抵抗領域１０９Ｄを有する。この低抵抗領域は、
補助容量線１６２をマスクとして半導体層１０９に不純
物をドーピングすることによって形成されたＴＦＴ１０
７のドレイン領域１０９Ｄに相当する。
【００４０】補助容量は、補助容量線１６２Ｘと、半導
体層１０９の不純物がドーピングされていない領域すな
わち補助容量線１６２に重なるチャネル領域１０９Ｘと
の間で形成される。このようにして、ＭＯＳ構造の補助
容量素子１６０が形成される。
体層１０９の不純物がドーピングされていない領域すな
わち補助容量線１６２に重なるチャネル領域１０９Ｘと
の間で形成される。このようにして、ＭＯＳ構造の補助
容量素子１６０が形成される。
【００４１】このような構成の液晶表示装置によれば、
アレイ基板１００において、ＭＯＳ型容量素子１６０を
信号線１０５に沿った下層に配置し、しかも低抵抗領域
１０９Ｄを信号線１０５の下層に配置することにより、
より高開口率化を図ることが可能となる。
アレイ基板１００において、ＭＯＳ型容量素子１６０を
信号線１０５に沿った下層に配置し、しかも低抵抗領域
１０９Ｄを信号線１０５の下層に配置することにより、
より高開口率化を図ることが可能となる。
【００４２】また、このＭＯＳ型容量素子１６０のチャ
ネル長を、図４に示したように短縮することができる。
すなわち、コンタクトホール１１０を介して画素電極１
５０にコンタクトする補助容量素子１６０の下部電極と
しての半導体層１０９は、信号線に沿って延びる低抵抗
領域１０９Ｄを有している。このため、この低抵抗領域
１０９Ｄを補助容量線１６２上に形成されるコンタクト
ホール１１０に近接して配置することができる。このた
め、Ｖｔｈの上昇を抑えることができ、画素の書き込み
特性のバラツキに対してマージンが広く、点欠陥の発生
を抑制することができる。したがって、製造歩留まりを
改善することができるとともに、良好な表示品位を有す
る液晶表示装置を提供することが可能となる。
ネル長を、図４に示したように短縮することができる。
すなわち、コンタクトホール１１０を介して画素電極１
５０にコンタクトする補助容量素子１６０の下部電極と
しての半導体層１０９は、信号線に沿って延びる低抵抗
領域１０９Ｄを有している。このため、この低抵抗領域
１０９Ｄを補助容量線１６２上に形成されるコンタクト
ホール１１０に近接して配置することができる。このた
め、Ｖｔｈの上昇を抑えることができ、画素の書き込み
特性のバラツキに対してマージンが広く、点欠陥の発生
を抑制することができる。したがって、製造歩留まりを
改善することができるとともに、良好な表示品位を有す
る液晶表示装置を提供することが可能となる。
【００４３】以上説明したように、この発明の液晶表示
装置によれば、補助容量素子を構成する下部電極である
半導体層の一部に、信号線に沿った方向に延びる低抵抗
領域を設けたことにより、実質的にＭＯＳ型容量素子の
チャネル長を短縮することが可能となる。すなわち、半
導体層の一部は、上部電極である補助容量線から露出し
ている。このため、補助容量線をマスクとして不純物を
ドーピングすることにより、半導体層の一部に低抵抗領
域を形成することが可能となる。
装置によれば、補助容量素子を構成する下部電極である
半導体層の一部に、信号線に沿った方向に延びる低抵抗
領域を設けたことにより、実質的にＭＯＳ型容量素子の
チャネル長を短縮することが可能となる。すなわち、半
導体層の一部は、上部電極である補助容量線から露出し
ている。このため、補助容量線をマスクとして不純物を
ドーピングすることにより、半導体層の一部に低抵抗領
域を形成することが可能となる。
【００４４】したがって、画素への書き込み特性が良好
で、且つ特性バラツキに対してマージンの広い液晶表示
装置を提供することができる。
で、且つ特性バラツキに対してマージンの広い液晶表示
装置を提供することができる。
【００４５】
【発明の効果】以上説明したように、この発明によれ
ば、製造歩留まりを悪化させることなく、良好な表示品
位を有する液晶表示装置を提供することができる。
ば、製造歩留まりを悪化させることなく、良好な表示品
位を有する液晶表示装置を提供することができる。
【図１】図１は、この発明の一実施の形態に係るアクテ
ィブマトリクス型液晶表示装置に適用されるアレイ基板
の一画素領域を概略的に示す平面図である。
ィブマトリクス型液晶表示装置に適用されるアレイ基板
の一画素領域を概略的に示す平面図である。
【図２】図２は、図１に示した液晶表示装置をＡ−Ｂ線
で切断した時の概略断面図である。
で切断した時の概略断面図である。
【図３】図３は、図１に示したアレイ基板をＣ−Ｄ線で
切断した時の概略断面図である。
切断した時の概略断面図である。
【図４】図４は、この発明の他の実施の形態に係るアク
ティブマトリクス型液晶表示装置に適用されるアレイ基
板の一画素領域を概略的に示す平面図である。
ティブマトリクス型液晶表示装置に適用されるアレイ基
板の一画素領域を概略的に示す平面図である。
【図５】図５は、図４に示した液晶表示装置をＥ−Ｆ線
で切断した時の概略断面図である。
で切断した時の概略断面図である。
【図６】図６は、図４に示したアレイ基板をＧ−Ｈ線で
切断した時の概略断面図である。
切断した時の概略断面図である。
１００…アレイ基板 １０３…走査線 １０５…信号線 １０７…薄膜トランジスタ １０９…半導体層 １０９Ｃ…チャネル領域 １０９Ｓ…ソース領域 １０９Ｄ…ドレイン領域 １５０…画素電極 １６０…補助容量素子 １６２…補助容量線 １６２Ｃ…切欠部 ２００…対向基板 ２０３…対向電極 ３００…液晶層
Claims (8)
- 【請求項１】複数の信号線と、前記信号線のそれぞれに
交差する複数の走査線と、前記信号線と前記走査線との
交差部近傍に配置された薄膜トランジスタと、前記薄膜
トランジスタを介して前記信号線に電気的に接続された
画素電極及び補助容量素子とを有する第１基板と、 前記画素電極に対向する対向基板を有する第２基板と、 前記第１基板と第２基板との間に介在された液晶組成物
と、を備えた液晶表示装置において、 前記補助容量素子は、前記薄膜トランジスタの半導体層
を前記信号線に沿って延ばして前記画素電極とのコンタ
クト部にコンタクトする下部電極と、前記下部電極上に
絶縁膜を介して対向配置された上部電極とを備え、 前記下部電極は、前記薄膜トランジスタを構成するチャ
ネル領域より低抵抗であり且つ前記信号線に沿って延び
る低抵抗領域を含むことを特徴とする液晶表示装置。 - 【請求項２】前記補助容量素子は、ＭＯＳ型容量素子で
あって、前記低抵抗領域と前記コンタクト部との間でチ
ャネル領域を形成することを特徴とする請求項１に記載
の液晶表示装置。 - 【請求項３】前記下部電極の低抵抗領域は、前記上部電
極から平面的に露出することを特徴とする請求項１に記
載の液晶表示装置。 - 【請求項４】前記下部電極は、ポリシリコンによって形
成され、前記低抵抗領域は、前記上部電極をマスクとし
て不純物をドーピングすることによって形成されたこと
を特徴とする請求項３に記載の液晶表示装置。 - 【請求項５】前記低抵抗領域は、前記画素電極が配置さ
れた画素領域における前記上部電極の縁部に沿って配置
されることを特徴とする請求項１に記載の液晶表示装
置。 - 【請求項６】前記上部電極は、前記信号線上に沿って延
びる切欠部を有し、 前記低抵抗領域は、前記切欠部に対応する前記信号線上
に沿って配置されることを特徴とする請求項１に記載の
液晶表示装置。 - 【請求項７】前記上部電極は、補助容量線であることを
特徴とする請求項１に記載の液晶表示装置。 - 【請求項８】前記低抵抗領域は、薄膜トランジスタの半
導体層のうちの不純物領域であることを特徴とする請求
項１に記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22649799A JP2001051300A (ja) | 1999-08-10 | 1999-08-10 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22649799A JP2001051300A (ja) | 1999-08-10 | 1999-08-10 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001051300A true JP2001051300A (ja) | 2001-02-23 |
Family
ID=16846045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22649799A Pending JP2001051300A (ja) | 1999-08-10 | 1999-08-10 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001051300A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250411A (ja) * | 2012-05-31 | 2013-12-12 | Japan Display Inc | 液晶表示装置 |
| WO2014021356A1 (en) * | 2012-08-03 | 2014-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9231002B2 (en) | 2013-05-03 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| US9455280B2 (en) | 2012-09-13 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9478535B2 (en) | 2012-08-31 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor film |
| US9905585B2 (en) | 2012-12-25 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising capacitor |
| US9911755B2 (en) | 2012-12-25 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor and capacitor |
-
1999
- 1999-08-10 JP JP22649799A patent/JP2001051300A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250411A (ja) * | 2012-05-31 | 2013-12-12 | Japan Display Inc | 液晶表示装置 |
| US9941309B2 (en) | 2012-08-03 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2014021356A1 (en) * | 2012-08-03 | 2014-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR102354212B1 (ko) | 2012-08-03 | 2022-01-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9449996B2 (en) | 2012-08-03 | 2016-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20210025703A (ko) * | 2012-08-03 | 2021-03-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9478535B2 (en) | 2012-08-31 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor film |
| US10217776B2 (en) | 2012-08-31 | 2019-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising first metal oxide film and second metal oxide film |
| US10446584B2 (en) | 2012-09-13 | 2019-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10236305B2 (en) | 2012-09-13 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9806099B2 (en) | 2012-09-13 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10700099B2 (en) | 2012-09-13 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9455280B2 (en) | 2012-09-13 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12080717B2 (en) | 2012-09-13 | 2024-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9911755B2 (en) | 2012-12-25 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor and capacitor |
| US9905585B2 (en) | 2012-12-25 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising capacitor |
| US9231002B2 (en) | 2013-05-03 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
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