JP2000206210A

JP2000206210A - パタ―ン発生器、パタ―ン発生方法及び試験装置

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Publication number: JP2000206210A
Application number: JP11010565A
Authority: JP
Inventors: Shigeo Nakamura; 重男中村
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-01-19
Filing date: 1999-01-19
Publication date: 2000-07-28
Anticipated expiration: 2019-01-19
Also published as: JP4285816B2

Abstract

(57)【要約】【課題】試験パターンを格納するパターンメモリに必
要な容量を抑える。【解決手段】試験パターンを格納するパターンメモリ
３２と、パターンメモリ３２から読み出された試験パタ
ーンを格納するメモリバンク４０〜４３と、ベクトル命
令を格納するベクトルメモリ１２と、ベクトルメモリ１
２から読み出されたベクトル命令に基づいて、発生させ
るべき試験パターンのパターンメモリ３２上のアドレス
がジャンプするか否かを検出するアドレス展開部２２
と、ジャンプすると検出された場合に、更にジャンプす
るジャンプ先のアドレスを検出するジャンプ転送制御部
３１と、パターンメモリ３２から、ジャンプ転送制御部
３１により検出されたアドレス以降の試験パターンを読
み出してメモリバンク４０〜４３に転送する転送制御部
３４と、ベクトル命令に基づいて、メモリバンク４０〜
４３から試験パターンを取り出して発生する転送制御部
３４等とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気部品の試験を
行う試験装置に用いるパターン発生器、パターン発生方
法及び試験装置に関する。

【０００２】

【従来の技術】従来、半導体メモリ等の電気部品を試験
するために用いられる試験装置は、電気部品の試験に使
用するための試験パターンを発生するパターン発生器を
備える。パターン発生器においては、試験パターンを記
憶するためにＳＲＡＭ（StaticRandom Access Memory）
を備え、ＳＲＡＭの容量では足りない場合には大容量の
ＤＲＡＭ（Dynamic Random Access Memory）を備えてい
た。パターン発生器において、試験パターンを記憶する
ためにＤＲＡＭを用いる場合には、一定時間毎のリフレ
ッシュ動作が必要であり、ＲＯＷ（ロウ）アドレスの異
なるアドレスをアクセスする際に時間が掛かる等のＤＲ
ＡＭの不都合を回避するために、ＤＲＡＭの後段にキャ
ッシュメモリを備え、当該キャッシュメモリを介して試
験パターンを発生させていた。

【０００３】図１は、従来の、試験パターンをＳＲＡＭ
に格納するパターン発生器の構成を示す図である。この
パターン発生器９９は、ベクトルメモリ１０１と、読み
出し制御部１０２と、ベクトルメモリバンク１０３、１
０４と、ベクトル命令マルチプレクサ（ＭＵＸ）１０５
と、アドレス展開部１０６とを有するシーケンス制御部
１００と、ＳＲＡＭで構成されたパターンメモリを有す
るパターン信号生成部１０８とを備える。

【０００４】ベクトルメモリ１０１は、発生する試験パ
ターンの順序を規定するベクトル命令（パターンプログ
ラム）を記憶する。読み出し制御部１０２は、ベクトル
メモリ１０１に格納されたベクトル命令を読み出し、ベ
クトルメモリバンク１０３又はベクトルメモリ１０４に
格納する。ベクトル命令マルチプレクサ１０５は、ベク
トルメモリバンク１０３又はベクトルメモリ１０４に格
納されたベクトル命令を選択してアドレス展開部１０６
へ転送する。アドレス展開部１０６は、ベクトル命令を
アドレス展開し、当該アドレス展開によって得られたア
ドレス信号１０７をパターン信号生成部１０８へ転送す
る。パターン信号生成部１０８は、アドレス信号１０７
に対応するパターンメモリに格納された試験パターン信
号を取り出して、当該試験パターン信号を電気部品の試
験用のパターン信号１０９として発生する。

【０００５】図２は、ベクトルメモリ１０１に格納され
るパターンプログラムの一例を示す図である。当該パタ
ーンプログラムにおいて、「ＧＯＳＵＢＡ」は、当該
の命令のアドレスをアドレス信号として出力した後に、
ラベルＡ（図中のＡ：）で示されるサブルーチン（アド
レス＃１１〜１５に格納された命令）へジャンプする命
令である。「ＲＥＴＵＲＮ」はサブルーチンが終了した
ことを意味する命令であり、当該命令のアドレスをアド
レス信号を出力した後、当該サブルーチンへのジャンプ
元の「ＧＯＳＵＢ」の次の行、すなわち、「ＧＯＳＵ
Ｂ」のアドレスに１加算したアドレスに戻る命令であ
る。「ＲＥＰＥＡＴｎ（ｎは、任意の整数）」は、当
該アドレスに対応するアドレス信号をｎ回繰り返して発
生させる命令である。「ＮＥＸＴ」は、現在のアドレス
をアドレス信号として出力し、アドレスを次に進める、
すなわち、アドレスに１を加算する命令である。「ＳＴ
ＯＰ」は試験パターンの発生を終了する命令である。こ
れらの命令を組み合わせることによって、電気部品を試
験するための試験パターンを発生させる順序を規定する
ことができる。

【０００６】図３は、ベクトルメモリ１０１に格納され
る圧縮されたパターンプログラムの一例を示す図であ
る。実際のパターンプログラムは非常に長いので、すべ
ての命令を格納するためには、ベクトルメモリ１０１の
容量を大きくしておかなければならない。そこで、ベク
トルメモリ１０１に必要とされる容量を抑えるために、
図２に示すパターンプログラムを圧縮してベクトルメモ
リ１０１に格納することとしている。具体的には、パタ
ーンプログラム中の「ＮＥＸＴ」命令を省略し、他の命
令について各命令のアドレスを書き加えることにより圧
縮してベクトルメモリ１０１に格納している。

【０００７】図３において「ＧＯＳＵＢＡ＃０＃
１１」は、アドレス信号＃０を出力し、次にアドレス信
号＃１１を出力する命令を示す。「ＲＥＰＥＡＴ３
＃３」は、アドレス信号＃３を３回繰り返して出力する
命令を示す。ここで、「ＧＯＳＵＢＡ」と「ＲＥＰＥ
ＡＴ３」との間には、アドレス信号＃１と、アドレス
信号＃２を出力する「ＮＥＸＴ」命令が省略されてい
る。

【０００８】図４は、パターン信号生成部１０８のパタ
ーンメモリに格納された試験パターンを示す図である。
パターン信号生成部１０８のパターンメモリには、複数
の試験パターンＰＡＴ０、ＰＡＴ１、…が格納されてい
る。例えば、パターンメモリのアドレス＃２にはＰＡＴ
２が格納され、また、パターンメモリのアドレス＃Ｆに
はＰＡＴＦが格納されている。パターン信号生成部１０
８のパターンメモリに試験パターンを格納する場合に
は、例えば、試験パターンＰＡＴ０、ＰＡＴ１、…を図
示しないハードディスク等の外部記憶装置に予め記憶さ
せておき、パターン発生器の起動時に外部記憶装置から
読み出してアドレス＃０、＃１、・・・に順次格納する
ようにすればよい。

【０００９】図５は、従来のパターン発生器の動作を示
す図である。図５は、ベクトルメモリ１０３、１０４の
それぞれが格納できるワード数（命令数）が３つの場合
における動作を示している。パターン発生器９９におい
て、試験パターンを発生する試験処理を行う前に、読み
出し制御部１０２がベクトルメモリ１０１からベクトル
命令を読み出してベクトルメモリバンク１０３に書き込
む初期化処理を行う。

【００１０】すなわち、読み出し制御部１０２がベクト
ルメモリ１０１に格納されている命令について、シーケ
ンス（順序）を考慮して取り出して、ベクトルメモリバ
ンク１０３に転送する。ベクトルメモリ１０１のアドレ
ス＃１は「ＧＯＳＵＢＡ＃０＃１１」の命令であ
り、当該命令はラベルＡにジャンプする命令なので、読
み出し制御部１０２は、当該「ＧＯＳＵＢＡ＃０
＃１１」の命令の次に、ジャンプ先の命令「ＲＥＰＥＡ
Ｔ２＃１３」をベクトルメモリバンク１０３に格納す
る。そして、読み出し制御部１０２は、「ＲＥＰＥＡＴ
２＃１３」の命令の次に、次に実行される次のアドレ
スの「ＲＥＴＵＲＮ＃１５、＃１」の命令をベクトルメ
モリバンク１０３に格納する。本例では、パターンプロ
グラムの最初の３ワードを命令をベクトルメモリバンク
１０３に書き込むことにより初期化処理を終了する。

【００１１】この初期化処理が終了した後に、試験処理
が開始される。この試験処理において、アドレス展開部
１０６が初期化処理によってベクトルメモリバンク１０
３に格納された圧縮命令を展開してアドレス信号１０７
を出力する。アドレス展開部１０６が初期化処理により
ベクトルメモリバンク１０３に格納された命令を展開す
ると、まず、「ＧＯＳＵＢＡ＃０、＃１１」の命令
からアドレス信号として＃０を出力した後、＃１１を出
力する。次に「ＲＥＰＥＡＴ２＃１３」の命令からア
ドレス信号として＃１２から＃１３までを順次出力し、
再度＃１３を出力する。次に、「ＲＥＴＵＲＮ＃１５
＃１」の命令からアドレス信号として、＃１４を出力し
た後、＃１５を出力し、その後＃１を出力する。アドレ
ス展開部１０６が出力したアドレス信号１０７は、ＳＲ
ＡＭによって構成されているパターンメモリを有するパ
ターン生成部１０８に供給される。パターン生成部１０
８は、供給されたアドレス信号１０７に基づいて、パタ
ーンメモリに格納されている試験パターンを出力する。
この出力された試験パターンが電気部品に印可される。

【００１２】試験処理においては、ベクトル命令マルチ
プレクサ１０５が、既にベクトル命令が書き込まれてい
るベクトルメモリバンク１０３又は１０４から選択的に
圧縮命令をアドレス展開部１０６に供給する。具体的に
は、ベクトルメモリバンク１０３に格納された命令に基
づく試験パターンの発生が終了した後、ベクトルメモリ
バンク１０４に格納された命令をアドレス展開部１０６
に供給する。

【００１３】また、試験処理においては、ベクトルメモ
リバンク１０３に格納された命令に基づいて試験パター
ンの発生が行われている間に、読み出し制御部１０２が
次に実行するベクトル命令をベクトルメモリ１０１から
ベクトルメモリバンク１０４に転送する。次いで、ベク
トルメモリバンク１０４に格納された命令に基づく試験
パターンの発生が終了した後、ベクトル命令マルチプレ
クサ１０５がベクトルメモリバンク１０３に格納された
命令をアドレス展開部１０６に供給する。

【００１４】そして、ベクトルメモリバンク１０４に格
納された命令に基づいて試験パターンの発生が行われて
いる間には、読み出し制御部１０２が、次に実行するベ
クトル命令をベクトルメモリ１０１からベクトルメモリ
バンク１０３に転送する。次いで、ベクトルメモリバン
ク１０４に格納された命令に基づく試験パターンの発生
が終了した後、ベクトル命令マルチプレクサ１０５がベ
クトルメモリバンク１０３に格納された命令をアドレス
展開部１０６に供給する。このような動作を繰り返して
行うことにより、絶え間なく試験パターンを発生するこ
とができる。

【００１５】このパターン発生器では、試験パターンを
発生させるためのパターンプログラムにおいて、共通す
るベクトル命令を、例えば「ＧＯＳＵＢ」命令及び「ラ
ベルＡ」で表されるようなサブルーチンによって実現し
ているので、パターンプログラムに要するメモリ量を削
減することができ、パターンプログラムを格納するベク
トルメモリ１０１に必要な容量を低減することができ
る。また、同一の試験パターンについて重複してパター
ンメモリ１１０に記憶しておく必要がないのでパターン
メモリ１１０に必要な容量を抑えることができる。

【００１６】図６は、従来の、試験パターンをＤＲＡＭ
に格納するパターン生成部１０８の構成を示す図であ
る。パターン生成部１０８は、ＤＲＡＭによって構成さ
れるパターンメモリ１１０と、転送制御部１１１と、パ
ターンメモリ用のマルチプレクサ（ＭＵＸ）１１２、１
１３と、パターンメモリバンク１１４及び１１５と、マ
ルチプレクサ（ＭＵＸ）１１６とを有する。パターン生
成部１０８において、シーケンス制御部１００から出力
されたアドレス信号１０７は、マルチプレクサ１１２、
１１３及び１１６と、転送制御部１１１とに入力され
る。転送制御部１１１は、アドレス信号１０７が入力さ
れると、アドレス信号１０７に対応する試験パターンを
パターンメモリ１１０からマルチプレクサ１１２、１１
３に向けて出力させる。

【００１７】マルチプレクサ１１２、１１３は、アドレ
ス信号１０７の基準となる所定のビット値に基づいて、
マルチプレクサ１１２又は１１３のいずれかが選択され
て動作を開始し、マルチプレクサ１１２が選択された場
合にはパターンメモリ１１０から出力された試験パター
ンをパターンメモリバンク１１４に出力し、マルチプロ
セッサ１１３が選択された場合にはパターンメモリ１１
０から出力された試験パターンをパターンメモリバンク
１１５に出力する。マルチプレクサ１１６は、入力され
たアドレス信号１０７に基づいて、例えば、アドレス信
号１０７の上位ビットの相違に基づいて、パターンメモ
リバンク１１４又は１１５のいずれかを選択して、選択
したパターンメモリバンク１１４又は１１５から試験パ
ターンのパターン信号を読み出して生成する。

【００１８】

【発明が解決しようとする課題】上記のようにパターン
信号生成部１０８において試験パターンを記憶するパタ
ーンメモリとしてＳＲＡＭを用いた場合には、パターン
プログラムにサブルーチン等の命令を用いることによ
り、パターンメモリに必要な容量を抑えることができ
る。ところで、近年、電気部品の大規模化及び多機能化
に伴って、一つの電気部品の試験に必要な試験パターン
数が増加している。このため、ＳＲＡＭの容量では、こ
れら試験パターンを記憶するために不十分であるという
状況が発生しており、試験パターンを記憶するためにＤ
ＲＡＭを用いざるを得ないようになっている。

【００１９】一般に、ＤＲＡＭからは、連続したアドレ
スのデータしか高速に転送できない。このため、試験パ
ターンをＤＲＡＭによって構成されたパターンメモリ１
１０に格納している場合においては、連続したアドレス
の試験パターンしか、パターンメモリバンク１１４又は
１１５に高速に転送することができない。したがって、
パターンプログラムにパターンメモリバンク１１４又は
１１５に格納されていない試験パターンを含むサブルー
チンへジャンプする命令が記述されている場合において
は、試験パターンを遅滞なく発生することができないと
いう事態が発生してしまう。

【００２０】図７は、従来の、ＤＲＡＭによって構成さ
れたパターンメモリ１１０に格納された試験パターンの
一例を示す図である。上記事態を避けるために、図７に
示すように、パターンメモリ１１０には、試験において
用いる試験パターンが順番に格納されている。このた
め、例えば、初期化処理に使用されるような同一の試験
パターンであっても複数のアドレスに記憶されることと
なり、パターンメモリ１１０として非常に大きな容量の
ＤＲＡＭを用いなければならないという問題がある。

【００２１】そこで本発明は、試験パターンを格納する
パターンメモリに必要な容量を抑えることのできるパタ
ーン発生器、パターン発生方法及び試験装置を提供する
ことを目的とする。この目的は特許請求の範囲における
独立項に記載の特徴の組み合わせにより達成される。ま
た従属項は本発明の更なる有利な具体例を規定する。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の形態に係るパターン発生器は、電気
部品の試験に用いる試験パターンを発生するパターン発
生器であって、複数の試験パターンをアドレスに対応付
けて格納するパターンメモリと、パターンメモリから読
み出された試験パターンを格納する複数のメモリバンク
と、試験パターンを発生させる順序を規定するベクトル
命令を格納するベクトルメモリと、ベクトルメモリから
読み出されたベクトル命令に基づいて、発生させるべき
試験パターンのパターンメモリ上のアドレスがジャンプ
するか否かを検出するジャンプ検出部と、ジャンプ検出
部によりジャンプすると検出された場合に、ジャンプ先
のアドレスにジャンプした後においてアドレスが更にジ
ャンプするジャンプ先のアドレスを検出するアドレス検
出部と、パターンメモリから、アドレス検出部により検
出されたアドレス以降の試験パターンを読み出してメモ
リバンクに転送する転送制御部と、ベクトルメモリから
読み出されたベクトル命令に基づいて、メモリバンクか
ら試験パターンを取り出して発生する発生部とを備えた
ことを特徴とする。

【００２３】アドレス検出部は、ジャンプ先のアドレス
にジャンプした後において次にアドレスがジャンプする
ジャンプ先のアドレスを検出するようにしてもよい。ま
た、ベクトル命令により規定される順序において、発生
させるべき試験パターンのパターンメモリ上のアドレス
がジャンプするジャンプ部分と、当該ジャンプ部分のジ
ャンプ先のアドレスにジャンプした後においてアドレス
が更にジャンプするジャンプ先のアドレスとを対応付け
る対応付け情報を記憶するアドレス記憶部を更に備え、
アドレス検出部は、アドレス記憶部の対応付け情報に基
づいて、ジャンプ検出部によりジャンプすると検出され
たジャンプ部分に対応する、アドレスが更にジャンプす
るジャンプ先のアドレスを検出するようにしてもよい。

【００２４】対応付け情報をアドレス記憶部に設定する
アドレス設定部を更に備えるようにしてもよい。アドレ
ス設定部は、使用者からの指示に基づいて対応付け情報
を設定するようにしてもよい。また、アドレス設定部
は、ベクトル命令を解析することにより対応付け情報を
設定するようにしてもよい。また、アドレス設定部は、
記発生部が試験パターンを発生する前に解析を済ませる
ようにしてもよい。また、ベクトル命令には、ジャンプ
元のアドレスと、ジャンプ先のアドレスと、後にアドレ
スがジャンプする際のジャンプ先のアドレスとが対応付
けられており、アドレス検出部は、ベクトル命令から、
後にアドレスがジャンプする際のジャンプ先のアドレス
を検出するようにしてもよい。

【００２５】また、転送制御部は、アドレス検出部によ
り検出されたアドレス以降の試験パターンを、ジャンプ
先のアドレスの試験パターンが格納されているメモリバ
ンクと異なるメモリバンクに転送するようにしてもよ
い。また、転送制御部は、アドレス検出部により検出さ
れたアドレス以降の試験パターンを、ジャンプ元のアド
レスの試験パターンが格納されているメモリバンクに転
送するようにしてもよい。

【００２６】複数のメモリバンクは、複数のメモリグル
ープに分けられており、転送制御部は、アドレス検出部
により検出されたアドレス以降の試験パターンを、ジャ
ンプ先のアドレスの試験パターンが格納されているメモ
リバンクが属するメモリグループと異なるメモリグルー
プのメモリバンクに転送するようにしてもよい。また、
転送制御部は、アドレス検出部により検出されたアド
レス以降の試験パターンを、ジャンプ元のアドレスの試
験パターンが格納されているメモリバンクが属するメモ
リグループのメモリバンクに転送するようにしてもよ
い。各メモリグループには、複数のメモリバンクが属す
るようにしてもよい。

【００２７】転送制御部は、発生部により、ジャンプ先
のアドレスの試験パターンが格納されているメモリバン
クに格納されている試験パターンが発生されている間
に、アドレス検出部により検出されたアドレス以降の試
験パターンをパターンメモリからメモリバンクに転送す
るようにしてもよい。また、転送制御部は、発生部によ
りジャンプ先の試験パターンが発生されるとほぼ同時
に、アドレス検出部により検出されたアドレス以降の試
験パターンをパターンメモリからメモリバンクに転送し
始めるようにしてもよい。メモリバンクは、バイポーラ
系又はメタル・オキサイド・セミコンダクタ（ＭＯＳ）
系のＲＡＭとしてもよい。

【００２８】上記目的を達成するために、本発明の第２
の形態に係るパターン発生器は、電気部品の試験に用い
る試験パターンを発生するパターン発生器であって、複
数の試験パターンをアドレスに対応付けて格納するパタ
ーンメモリと、パターンメモリから読み出された試験パ
ターンを格納する複数のメモリバンクと、試験パターン
を発生させる順序を規定するベクトル命令を格納するベ
クトルメモリと、ベクトルメモリから読み出されたベク
トル命令に基づいて、発生させるべき試験パターンのパ
ターンメモリ上のアドレスがジャンプするか否かを検出
するジャンプ検出部と、ジャンプ検出部によりジャンプ
すると検出された場合に、ジャンプ先のアドレスにジャ
ンプした後に生成されるべき試験パターンのアドレスを
検出するアドレス検出部と、パターンメモリから、アド
レス検出部により検出されたアドレス以降の試験パター
ンを読み出して、ジャンプ元のアドレスの試験パターン
が格納されていたメモリバンクに転送する転送制御部
と、ベクトルメモリから読み出されたベクトル命令に基
づいて、メモリバンクから試験パターンを取り出して発
生する発生部とを備えたことを特徴とする。アドレス検
出部は、ジャンプ先のアドレスより１つのメモリバンク
が収容可能な数後のアドレスを検出するようにしてもよ
い。

【００２９】上記目的を達成するために、本発明に係る
試験装置は、電気部品を試験する試験装置であって、試
験のために電気部品に与える入力試験パターンと、当該
入力試験パターンを電気部品に与えたときに電気部品か
ら出力されると期待される期待値パターンとを含む試験
パターンを格納するパターンメモリと、パターンメモリ
から読み出された試験パターンを格納する複数のメモリ
バンクと、試験パターンを発生させる順序を規定するベ
クトル命令を格納するベクトルメモリと、ベクトルメモ
リから読み出されたベクトル命令に基づいて、発生させ
るべき試験パターンのパターンメモリ上のアドレスがジ
ャンプするか否かを検出するジャンプ検出部と、ジャン
プ検出部によりジャンプすると検出された場合に、ジャ
ンプ先のアドレスにジャンプした後においてアドレスが
更にジャンプするジャンプ先のアドレスを検出するアド
レス検出部と、パターンメモリから、アドレス検出部に
より検出されたアドレス以降の試験パターンを読み出し
てメモリバンクに転送する転送制御部と、ベクトルメモ
リから読み出されたベクトル命令に基づいて、メモリバ
ンクから試験パターンを取り出して発生する発生部と、
発生部により発生された試験パターンを電気部品の電気
的端子のピン配列に合わせて並べ替えるピンデータセレ
クタと、ピンデータセレクタから出力された試験パター
ンに含まれる、入力試験パターンの波形を整形する波形
整形器と、波形整形器により整形された入力試験パター
ンを電気部品に与えるとともに、電気部品から出力され
た出力信号を受け取るデバイス差込部と、デバイス差込
部が受け取った出力信号と期待値パターンとを比較する
比較器とを備えることを特徴とする。

【００３０】アドレス検出部は、ジャンプ先のアドレス
にジャンプした後において次にアドレスがジャンプする
ジャンプ先のアドレスを検出するようにしてもよい。ま
た、ベクトル命令により規定される順序において、発生
させるべき試験パターンのパターンメモリ上のアドレス
がジャンプするジャンプ部分と、当該ジャンプ部分のジ
ャンプ先のアドレスにジャンプした後においてアドレス
が更にジャンプするジャンプ先のアドレスとを対応付け
る対応付け情報を記憶するアドレス記憶部を更に備え、
アドレス検出部は、アドレス記憶部の対応付け情報に基
づいて、ジャンプ検出部によりジャンプすると検出され
たジャンプ部分に対応する、アドレスが更にジャンプす
るジャンプ先のアドレスを検出するようにしてもよい。

【００３１】上記目的を達成するために、本発明に係る
パターン発生方法は、電気部品の試験に用いる試験パタ
ーンを発生するパターン発生方法であって、複数の試験
パターンをアドレスに対応付けてパターンメモリに格納
するステップと、試験パターンを発生させる順序を規定
するベクトル命令をベクトルメモリに格納する命令格納
ステップと、ベクトルメモリから読み出されたベクトル
命令に基づいて、発生させるべき試験パターンのパター
ンメモリ上のアドレスがジャンプするか否かを検出する
ジャンプ検出ステップと、発生させるべき試験パターン
のパターンメモリ上のアドレスがジャンプすると検出さ
れた場合に、ジャンプ先のアドレスにジャンプした後に
おいてアドレスが更にジャンプするジャンプ先のアドレ
スを検出するアドレス検出ステップと、パターンメモリ
から、アドレス検出ステップで検出されたアドレス以降
の試験パターンを読み出してメモリバンクに転送するパ
ターン転送ステップと、ベクトルメモリから読み出され
たベクトル命令に基づいて、メモリバンクから試験パタ
ーンを取り出して発生する発生ステップとを備えたこと
を特徴とする。アドレス検出ステップは、ジャンプ先の
アドレスにジャンプした後において次にアドレスがジャ
ンプするジャンプ先のアドレスを検出するようにしても
よい。なお上記の発明の概要は、本発明の必要な特徴の
全てを列挙したものではなく、これらの特徴群のサブコ
ンビネーションも又発明となりうる。

【００３２】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。図８は、本発明に係る試験装
置の全体構成を示す図である。本試験装置は、シーケン
ス制御部６２とパターン生成部２６とを有するパターン
発生器６０と、ピンデータセレクタ６６と、波形整形器
７２と、電気部品７６を差し込み可能な差込口７８を有
するデバイス差込部８０と、比較器８４とを備える。パ
ターン発生器６０は、電気部品の電気的試験７６の為に
電気部品７６に与える入力試験パターンと、当該入力試
験パターンを正常な電気部品７６に与えたときに電気部
品７６から出力されるべき期待値パターンとを有する試
験パターンの信号２８（試験パターン信号）をピンデー
タセレクタ６６に転送する。

【００３３】ここで、「電気部品」とは、電流又は電圧
に応じて所定の作用を行う部品をいい、例えば、ＩＣ
（Integrated Circuit）やＬＳＩ（Large‐Scale Integ
ratedcircuit）のような能動素子から成る半導体部品の
みならず、受動素子、各種センサー等の部品も含み、更
に、これら部品を結合して一つのパッケージに収めた部
品や、これら部品をプリント基板に装着して所定の機能
を実現したブレッドボード等の部品も含む。また、「入
力試験パターン」とは、電気試験を行うために電気部品
への入力するデジタル信号の時間的又は空間的な配列を
いい、「期待値パターン」とは、所定の試験パターンを
電気部品に入力した場合に出力として予測されるデジタ
ル信号の時間的又は空間的な配列をいう。

【００３４】ピンデータセレクタ６６は、パターン発生
器６０から転送された試験パターン信号２８の物理的位
置を電気部品７６の電気的端子の配列に合わせて並べ替
え、試験パターン信号２８中の入力試験パターン６８を
波形整形器７２に転送する一方、期待値パターン７０を
比較器８４に転送する。波形整形器７２は、ピンデータ
セレクタ６６から転送された入力試験パターン６８の波
形を整形してデバイス差込部８０に転送する。

【００３５】デバイス差込部８０は、波形整形器７２か
ら転送された入力試験パターン７４を差込口７８に差し
込まれた電気部品７６の入力端子に供給する。これによ
り、電気部品７６は、自己の機能に基づいて入力端子か
ら入力された試験パターンに応じた出力パターンを所定
の出力端子からデバイス差込部８０へ出力する。また、
デバイス差込部８０は、差込口７８に差し込まれた電気
部品７６の出力端子から入力された出力パターン８２を
比較器８４に転送する。

【００３６】比較器８４は、デバイス差込部８０から転
送された出力パターン８２と、ピンデータセレクタ６６
から転送された期待値パターン７０とを比較し、出力パ
ターン８０と期待値パターン７０とが一致していれば、
電気部品７６は正常に動作すると判断する一方、一致し
ていなければ電気部品７６は正常に動作をしないと判断
する。

【００３７】図９は、本発明の第１の実施形態に係るパ
ターン発生器の構成を示す図である。本パターン発生器
６０は、シーケンス制御部６２と、パターン生成部２６
とを備える。シーケンス制御部６２は、ベクトルメモリ
１２と、読み出し制御部１４と、アドレス展開部２２
と、アドレス設定部２３と、アドレスメモリ３３と、ジ
ャンプアドレス転送制御部３１とを有する。パターン生
成部２６は、パターンメモリ３２と、転送制御部３４
と、パターンメモリ用マルチプレクサ（ＭＵＸ）３６、
３７、３８、３９と、パターンキャッシュメモリ５４
と、マルチプレクサ（ＭＵＸ）４４、４５及び４６とを
有する。ここで、特許請求の範囲にいうジャンプ検出部
は、主にアドレス展開部２２によって構成され、特許請
求の範囲にいうアドレス検出部は、主にジャンプ転送制
御部３１によって構成され、特許請求の範囲にいう発生
部は、主に転送制御部３４及びマルチプレクサ４４〜４
６によって構成される。ベクトルメモリ１２は、例え
ば、高速なＳＲＡＭで構成され、試験パターンの順序を
規定するパターンプログラムを格納する。

【００３８】図１０は、本発明の第１の実施形態に係る
パターン発生器のベクトルメモリ１２が記憶するパター
ンプログラムの一例を示す図である。パターンプログラ
ムにおいて、「ＳＴＡＲＴ＃１１」は、アドレス信号
＃１１に対応する試験パターンから試験を開始させる命
令である。「ＲＥＰＥＡＴ２＃１３」は、アドレス
信号＃１３に対応する試験パターンを２回繰り返して生
成させた後に次のアドレス信号に対応する試験パターン
を出力させる命令である。「ＪＵＭＰＡ（ジャンプ元
のアドレス信号の値）Ｂ（ジャンプ先のアドレス信号
の値）」は、アドレス信号Ａに対応する試験パターンの
次に、アドレス信号Ｂに対応する試験パターンを生成さ
せる命令である。

【００３９】本実施の形態のパターンプログラム中にお
いては、「ＮＥＸＴＣ（アドレス信号の値）」、すな
わち、アドレス信号Ｃを出力して、アドレス信号の値を
１進めるという命令を省略している。図９に示すパター
ンプログラムでは、例えば、「ＳＴＡＲＴ＃１１」と
「ＲＥＰＥＡＴ２＃１３」との間には、「ＮＥＸＴ
＃１２」が省略され、「ＲＥＰＥＡＴ２＃１３」
と「ＪＵＭＰ＃１Ｄ＃３１」との間には、「ＮＥＸＴ
＃１４」〜「ＮＥＸＴ＃１Ｃ」が省略されている。

【００４０】図９に戻り、読み出し制御部１４は、ベク
トルメモリ１２に格納されたパターンプログラムの命令
を先頭から読み出して、アドレス展開部２２に転送す
る。アドレス展開部２２は、転送された命令に基づい
て、アドレス展開を行ってアドレス信号２４を出力す
る。また、アドレス展開部２２は、アドレス信号２４が
ジャンプするか否かを検出して、ジャンプを検出した場
合には、ジャンプが発生したことを示す”１”のＬＳＴ
信号を出力する。なお、本実施形態では、パターンの発
生を開始する際についても”１”を出力するようにして
いる。また、アドレス展開部２２は、発生させる試験パ
ターンを出力させるパターン生成部２６のキャッシュメ
モリを選択するＢＫＳＬ信号３０を出力する。本実施形
態では、アドレス展開部２２は、アドレス信号がジャン
プすることを検出する毎に、ＢＫＳＬ信号を”１”又
は”０”の間で切り替えて出力する。

【００４１】アドレスメモリ３３は、例えば、高速なＳ
ＲＡＭで構成され、ベクトルメモリ１２に格納されるパ
ターンプログラムによって規定される順序において、ア
ドレス信号がジャンプするジャンプ先のアドレス信号を
記憶している。図１０に示すパターンプログラムがベク
トルメモリ１２に記憶されている場合には、＃３１、＃
５１、＃７１が記憶領域の先頭から順番に記憶されてい
る。アドレス設定部２３は、アドレスメモリ３３に記憶
させるアドレス信号を受け付けて、アドレスメモリ３３
に記憶させる。アドレス設定部２３を、パターン発生器
の使用者からマウス、キーボード等の入力装置により直
接アドレス信号を受け付けて記憶させるようにしてもよ
く、ベクトルメモリ１２に格納されるパターンプログラ
ムを解析することによりアドレス信号を検出して、アド
レスメモリ３３に記憶させるようにしてもよい。なお、
本実施形態では、後述する試験処理以前にアドレス信号
をアドレスメモリ３３に設定している。

【００４２】ジャンプ転送制御部３１は、アドレス展開
部２２から、ジャンプが発生したことを示す”１”のＬ
ＳＴ信号が入力されると、次に発生するジャンプのジャ
ンプ先のアドレス信号を検出してパターン信号生成器２
６に出力する。本実施形態では、試験パターンを発生し
た直後及び各ジャンプを検出した際にアドレスメモリ３
３の先頭から順次アドレスを取り出していくことによ
り、次に発生するジャンプのジャンプ先のアドレス信号
を取得する。

【００４３】パターンメモリ３２は、ＤＲＡＭで構成さ
れており、複数の試験パターンを記憶する。パターンメ
モリ３２は、転送制御部３４から入力される信号に対応
するアドレスの試験パターン及びそのアドレスを出力す
る。パターンキャッシュメモリ５４は、第１パターンキ
ャッシュメモリ５０と、第２パターンキャッシュメモリ
５２とを有する。第１パターンキャッシュメモリ及び第
２パターンキャッシュメモリは、高速にデータの読み書
きができるＲＡＭ、例えば、バイポーラ系又はＭＯＳ系
のＲＡＭで構成される。

【００４４】第１パターンキャッシュメモリ５０は、連
続するアドレスの試験パターンを記憶するための同一の
グループとなる、２つのパターンメモリバンク４０、４
１を有する。また、第２パターンキャッシュメモリ５２
は、連続するアドレスの試験パターンを記憶するための
同一のグループとなる、２つのパターンメモリバンク４
２、４３を有する。各パターンメモリバンク４０〜４３
は、例えば、転送制御部３４からＲ（ＲＥＡＤ：読み出
し指示）信号が入力されると、前段のマルチプレクサ３
６〜３９から入力されるアドレスに対応する自己の領域
から試験パターンを取り出して、後段のマルチプレクサ
４４、４５に読み出す。

【００４５】また、各パターンメモリバンク４０〜４３
は、／Ｗ（／は反転論理：ＷＲＩＴＥ：書込み指示）信
号が入力されると、前段のマルチプレクサ３６〜３９か
ら入力されるアドレスに対応する自己の領域に、パター
ンメモリ３２から入力される試験パターンを書き込む。
本実施形態では、各パターンメモリバンク４０〜４３
は、例えば、４つのアドレスを有し、各アドレスに１つ
の試験パターンを格納することができる。

【００４６】転送制御部３４は、アドレス展開部２２か
ら入力されたアドレス信号に基づいて、所定のパターン
メモリバンク４０〜４３に試験パターンを格納させる制
御を行う。本実施形態では、転送制御部３４は、入力さ
れたアドレス信号に基づいて、試験パターンをパターン
メモリ３２から出力させるとともに、格納対象となるパ
ターンメモリバンク４０〜４３に対して書込み動作を指
示する／Ｗ信号を出力するとともに、当該パターンメモ
リバンクの前段のマルチプレクサ３６〜３９に、パター
ンメモリ３２から出力されたアドレスを選択させるＳＥ
Ｌ信号を出力する。

【００４７】また、転送制御部３４は、アドレス展開部
２２から入力されたアドレス信号に基づいて、当該アド
レスに対応する試験パターンをパターンメモリバンク４
０〜４３から読み出させる制御を行う。本実施形態で
は、転送制御部３４は、入力されたアドレス信号に基づ
いて、読み出し対象の試験パターンが格納されたパター
ンメモリバンク４０〜４３に対して読み出し動作を指示
するＲ信号を出力するとともに、当該パターンメモリバ
ンクの前段のマルチプレクサ３６〜３９に、アドレス展
開部２２から出力されたアドレス信号を選択させるＳＥ
Ｌ信号を出力する。

【００４８】また、転送制御部３４はジャンプ転送制御
部３１から次に発生するジャンプのジャンプ先のアドレ
ス信号が入力されると、直前のジャンプ先の試験パター
ンを書き込んだパターンメモリバンクのグループと異な
るグループのパターンメモリバンクに対して該当する次
に発生するジャンプ先のアドレスの試験パターンを書き
込む制御を行う。本実施形態では、転送制御部３４は該
当するアドレスの試験パターンをパターンメモリ３２か
ら出力させるとともに、直前のジャンプ先の試験パター
ンを書き込んだパターンメモリバンクのグループと異な
るグループのパターンメモリバンク４０〜４３に対して
書込み動作を指示する／Ｗ信号を出力するとともに、当
該パターンメモリバンクの前段のマルチプレクサに、パ
ターンメモリ３２から出力されたアドレスを選択させる
ＳＥＬ信号を出力する。

【００４９】マルチプレクサ３６〜３９は、転送制御部
３４から入力されたＳＥＬ信号に基づいて、アドレス展
開部２２から入力されるアドレス信号又はパターンメモ
リ３２から入力されるアドレス信号のいずれかを後段の
パターンメモリバンク４０〜４３へ転送する。

【００５０】マルチプレクサ４４は、アドレス展開部２
２から入力されたアドレスに基づいて、パターンメモリ
バンク４０から読み出された試験パターン又はパターン
メモリバンク４１から読み出された試験パターンを選択
してマルチプレクサ４６に出力する。マルチプレクサ４
５は、アドレス展開部２２から入力されたアドレスに基
づいて、パターンメモリバンク４２から読み出された試
験パターン又はパターンメモリバンク４３から読み出さ
れた試験パターンのいずれかを選択してマルチプレクサ
４６に出力する。

【００５１】マルチプレクサ４６は、アドレス展開部２
２から入力されるＢＫＳＬ信号３０に基づいて、マルチ
プレクサ４４から入力された第１パターンキャッシュメ
モリ５０の試験パターン又はマルチプレクサ４５から入
力された第２パターンキャッシュメモリ５２の試験パタ
ーンのいずれかを選択して出力する。本実施形態では、
ＢＫＳＬ信号が”０”の場合は、第１パターンキャッシ
ュメモリ５０の試験パターンを選択し、ＢＫＳＬ信号
が”１”の場合は、第２パターンキャッシュメモリ５２
の試験パターンを選択する。

【００５２】図１１は、本発明の第１の実施形態に係る
パターン発生器の動作を示す図である。図１１は、図１
０に示すパターンプログラムがベクトルメモリ１２に格
納されている場合の動作を示す。まず、予め試験パター
ンをいずれかのパターンメモリバンクに格納させておく
初期処理を行う。初期処理において、読み出し制御部１
４がベクトルメモリ１２から命令「ＳＴＡＲＴ＃１
１」を取り出してアドレス展開部２２に転送する。アド
レス展開部２２は、命令「ＳＴＡＲＴ＃１１」をアド
レス展開してアドレス信号＃１１を出力する。転送制御
部３４はアドレス信号＃１１を受け取ると、パターンメ
モリ３２からアドレス＃１１以降の４つの試験パターン
ＰＡＴ１１〜ＰＡＴ１４を読み出させ、当該試験パター
ンをパターンメモリバンク４０に書き込ませる。更に、
転送制御部３４は、パターンメモリ３２からアドレス信
号＃１５〜＃１８の試験パターンＰＡＴ１５〜１８を読
み出させ、当該試験パターンをパターンメモリバンク４
１に書き込ませる。

【００５３】初期処理が終わると、試験処理を行う。試
験処理では、読み出し制御部１４がベクトルメモリ１２
から命令「ＳＴＡＲＴ＃１１」から順次命令を取り出
してアドレス展開部２２に転送する。アドレス展開部２
２は、命令「ＳＴＡＲＴ＃１１」を受け取ると、アド
レス展開してアドレス信号＃１１及び”０”のＢＫＳＬ
信号を出力すると共に、”１”のＬＳＴ信号をジャンプ
転送制御部３１に出力する。次いで、アドレス展開部２
２は、後続する命令についても順次アドレス展開して、
アドレス＃１２、＃１３、＃１３、＃１４、＃１５、＃
１６、…を出力し、”０”のＢＫＳＬ信号を出力すると
共に、”０”のＬＳＴ信号を出力する。ジャンプ転送制
御部３１は、アドレス展開部２２から”１”のＬＳＴ信
号が入力されると、アドレスメモリ３３から先頭に格納
されているアドレス＃３１を取り出して、転送制御部３
４に出力する。

【００５４】転送制御部３４はアドレス展開部２２から
アドレス信号＃１１を受け取ると、パターンメモリバン
ク４０からアドレス＃１１に対応するＰＡＴ１１を読み
出させ、次いで、アドレス展開部２２から＃１１以降の
アドレス信号＃１２、＃１３、＃１３、＃１４を受け取
ると、これらアドレス信号に対応する試験パターンＰＡ
Ｔ１２、ＰＡＴ１３、ＰＡＴ１３、ＰＡＴ１４も同様に
してパターンメモリバンク４０から読み出させる。この
ように読み出された試験パターンＰＡＴ１１、ＰＡＴ１
２等は、マルチプレクサ４４及び４６に選択されてピン
データセレクタ６６へ出力される。

【００５５】また、転送制御部３４はジャンプ転送制御
部３１からアドレス＃３１を受け取ると、上記動作と並
行して、パターンメモリ３２からアドレス＃３１以降の
試験パターンを読み出させ、現在読み出しを行っている
パターンメモリバンク４０が含まれている第１パターン
キャッシュメモリ５０以外のパターンキャッシュメモ
リ、すなわち第２パターンキャッシュメモリ５２にこれ
ら試験パターンを書き込ませる。具体的には、パターン
メモリバンク４２に、ＰＡＴ３１〜３４を書き込ませ、
パターンメモリバンク４３に、ＰＡＴ３５〜３８を書き
込ませる。

【００５６】そして、転送制御部３４はアドレス展開部
２２からアドレス信号＃１５を受け取ると、パターンメ
モリバンク４１からアドレス＃１５に対応するＰＡＴ１
５を読み出させる。また、転送制御部３４は、アドレス
展開部２２からアドレス信号＃１５以降に受け取るアド
レス信号＃１６、＃１７、＃１８に対応する試験パター
ンＰＡＴ１６、ＰＡＴ１７、ＰＡＴ１８も同様にしてパ
ターンメモリバンク４１から読み出させる。また、転送
制御部３４は、アドレス展開部２２からアドレス信号＃
１５を受け取ると、上記動作と並行してパターンメモリ
３２からアドレス＃１９〜＃１Ｃまでの試験パターンを
読み出させ、現在読み出しを行っているパターンメモリ
バンク４１が含まれている第１パターンキャッシュメモ
リ５０の中の他のパターンメモリバンク、すなわちパタ
ーンメモリバンク４０にこれら試験パターンＰＡＴ１９
〜ＰＡＴ１Ｃを書き込ませる。

【００５７】そして、ジャンプ転送制御部３１からアド
レス信号が入力されなければ、転送制御部３４は、上記
同様にして、試験パターンを読み出している間に、当該
試験パターンを読み出しているパターンメモリバンクと
同一グループの他のパターンメモリバンクに後続の試験
パターンを書き込ませる。

【００５８】ここで、アドレス展開部２２が、＃１Ｄを
出力した後に＃３１を出力するといったアドレスがジャ
ンプすることを検出すると、アドレス＃３１を出力する
とともに、ＢＫＳＬ信号を”１”に切り替えて出力し、
更に、”１”のＬＳＴ信号をジャンプ転送制御部３１に
出力する。ジャンプ転送制御部３１は、アドレス展開部
２２から”１”のＬＳＴ信号が入力されると、アドレス
メモリ３３から前回取り出したアドレスの次のアドレス
＃５１を取り出して、転送制御部３４に出力する。

【００５９】転送制御部３４はアドレス展開部２２から
アドレス信号＃３１を受け取ると、パターンメモリバン
ク４２からアドレス＃３１に対応するＰＡＴ３１を読み
出させ、次いで、アドレス展開部２２からアドレス＃３
１以降のアドレス信号＃３２、＃３３、＃３４を受け取
ると、これらアドレス信号に対応する試験パターンＰＡ
Ｔ３２、ＰＡＴ３３、ＰＡＴ３４も同様にしてパターン
メモリバンク４２から読み出させる。このように読み出
された試験パターンＰＡＴ３１、ＰＡＴ３２等は、マル
チプレクサ４４及び４６に選択されてピンデータセレク
タ６６へ出力される。

【００６０】また、転送制御部３４はジャンプ転送制御
部３１から次のジャンプのジャンプ先のアドレス＃５１
を受け取ると、上記動作と並行して、パターンメモリ３
２からアドレス＃５１以降の試験パターンを読み出さ
せ、現在読み出しを行っているパターンメモリバンク４
２が含まれている第２パターンキャッシュメモリ５２以
外のパターンキャッシュメモリ、すなわち、第１パター
ンキャッシュメモリ５０にこれら試験パターンを書き込
ませる。具体的には、パターンメモリバンク４０に、Ｐ
ＡＴ５１〜５４を書き込ませ、パターンメモリバンク４
１に、ＰＡＴ５５〜５８を書き込ませる。

【００６１】本実施形態では、発生させる試験パターン
＃３１が含まれているパターンメモリバンク４２内の試
験パターンが発生される時間の半分より少ない時間で、
次のジャンプ先＃５１以降の試験パターンを他の２つの
パターンメモリバンク４０、４１に転送させることが必
要となっている。このため、次のジャンプ先以降の試験
パターンを当該の２つのパターンメモリバンクへ書き込
み可能になった時点からできるだけ速い時点、例えば、
ジャンプ先の試験パターンを発生するとほぼ同時に転送
を開始することが望ましい。

【００６２】このように、パターンメモリバンク４０、
４１に書き込まれた試験パターンは、アドレス展開部２
２から当該試験パターンのアドレス信号が転送制御部に
入力された場合に、転送制御部３４により該当するパタ
ーンメモリバンク４０、４１から読み出されて、マルチ
プレクサ４４及び４６に選択されてピンデータセレクタ
６６へ遅滞なく出力される。

【００６３】そして、このような動作をベクトルメモリ
１２に格納された命令を実行するまで行う。上記のよう
に、本パターン発生器によると、パターンメモリ３２に
おいて離れたアドレスに格納されている次の試験パター
ンを遅滞なく発生させることができ、同一の試験パター
ンをパターンメモリ３２に重複して記憶しておく必要が
なく、パターンメモリ３２に必要な容量を抑えることが
できる。

【００６４】図１２は、本発明の第２の実施形態に係る
パターン発生器の構成を示す図である。なお、図９に示
す第１の実施形態に係るパターン発生器と異なる機能要
素について詳細に説明する。本パターン発生器は、シー
ケンス制御部６２と、パターン生成部２６とを備える。
シーケンス制御部６２は、ベクトルメモリ１２と、読み
出し制御部１４と、アドレス展開部２２とを有する。パ
ターン生成部２６は、パターンメモリ３２と、転送制御
部３４と、パターンメモリ用マルチプレクサ３６、３
７、３８、３９と、パターンキャッシュメモリ５４と、
マルチプレクサ４４、４５及び４６とを有する。

【００６５】図１３は、本発明の第２の実施形態に係る
パターン発生器のベクトルメモリ１２に格納されている
パターンプログラムの一例を示す図である。本実施の形
態に係るパターンプログラムは、第１の実施形態に係る
パターンプログラムと、「ＳＴＡＲＴ」及び「ＪＵＭ
Ｐ」命令の記述形式が異なっている。「ＳＴＡＲＴＡ
Ｂ」は、アドレス信号Ａに対応する試験パターンから試
験を開始させ、アドレス信号Ｂに対応する試験パターン
をキャッシュメモリに読み出す命令である。

【００６６】「ＪＵＭＰＡ（ジャンプ元のアドレス信
号の値）Ｂ（ジャンプ先のアドレス信号の値）Ｃ
（次のジャンプのジャンプ先のアドレス信号の値）」
は、アドレス信号Ａに対応する試験パターンの次に、ア
ドレス信号Ｂに対応する試験パターンを生成させ、アド
レス信号Ｃに対応する試験パターンをキャッシュメモリ
に読み出す命令である。例えば、「ＪＵＭＰ＃３９
＃５１＃７１」は、アドレス信号＃３９に対応する試
験パターンの次に、アドレス信号＃５１に対応する試験
パターンを生成させ、アドレス信号＃７１に対応する試
験パターンをキャッシュメモリに読み出す命令である。

【００６７】アドレス展開部２２は、第１の実施形態の
アドレス展開部２２において、アドレス信号２４がジャ
ンプするか否かを検出して、ジャンプを検出した場合に
ジャンプが発生したことを示す”１”のＬＳＴ信号を出
力する機能に変えて、ＳＴＡＲＴ命令に記述された開始
アドレスを出力する際に、ＳＴＡＲＴ命令に記述された
読み出させる試験パターンのアドレスを出力し、ＪＵＭ
Ｐ命令のジャンプ元のアドレス信号値を出力した後に、
次のジャンプ先のアドレス信号値を転送制御部３４に出
力する機能を有するようにしたものである。転送制御部
３４は、第１の実施形態に係る転送制御部３４におい
て、ジャンプ転送制御部３１から入力されたアドレス信
号に基づいて行う動作について、アドレス展開部２２に
より入力されたアドレスに基づいて動作するようにした
ものである。本実施形態によるパターン発生器による
と、図１１に示す上記の第１実施形態に係るパターン発
生器と同様な動作を行うことができる。

【００６８】図１４は、本発明の第３の実施形態に係る
パターン発生器の構成を示す図である。なお、第１の実
施形態に係るパターン発生器と異なる機能要素について
詳細に説明する。本パターン発生器は、シーケンス制御
部６２と、パターン生成部２６とを備える。シーケンス
制御部６２は、ベクトルメモリ１２と、読み出し制御部
１４と、アドレス展開部２２とを有する。パターン生成
部２６は、パターンメモリ３２と、アドレスメモリ５６
と、転送制御部３４と、パターンメモリ用マルチプレク
サ（ＭＵＸ）３６、３７、３８と、パターンキャッシュ
メモリ５４と、マルチプレクサ（ＭＵＸ）４４及び４６
とを有する。

【００６９】図１５は、本発明の第３の実施形態に係る
パターン発生器のベクトルメモリ１２に格納されている
パターンプログラムの一例を示す図である。本実施の形
態に係るパターンプログラムは、第１の実施形態に係る
パターンプログラムと、「ＪＵＭＰ」命令の記述形式が
異なっている。「ＪＵＭＰＡ（ジャンプ先のアドレス信
号の値）Ｂ（ジャンプ元のアドレス信号値）」は、ア
ドレス信号Ｂに対応する試験パターンの次に、アドレス
信号Ａに対応する試験パターンを生成させる命令であ
る。本実施形態では、ジャンプ先は＃１１のみとなって
おり、「ＪＵＭＰ１１Ｂ」の命令だけが記述されてい
る。パターンキャッシュメモリ５４は、３つのメモリバ
ンク４０、４１、４２を有する。本実施形態では、各メ
モリバンク４０〜４２は、４つの試験パターンを記憶す
ることができる。

【００７０】アドレスメモリ５６は、ジャンプ先のアド
レスから１つのメモリバンクに格納可能な試験パターン
数分先のアドレスを記憶する。本実施形態では、ジャン
プ先のアドレスは、常に＃１１であり、各メモリバンク
４０〜４２は４つの試験パターンを格納可能なので、＃
１５が記憶されている。アドレス展開部２２は、第１の
実施形態のアドレス展開部２２において、アドレス信号
２４がジャンプするか否かを検出して、ジャンプを検出
した場合にジャンプが発生したことを示す”１”のＬＳ
Ｔ信号を出力する機能に変えて、ＪＵＭＰ命令のジャン
プ元のアドレス信号値を出力した後に、ジャンプするこ
とを示す”１”の信号を転送制御部３４に出力する機能
を有する。また、アドレス展開部２２は初期処理におい
て、ジャンプ先となるジャンプ先のアドレスを出力する
機能を有する。また、アドレス展開部２２は、アドレス
＃１１〜＃１４を出力する場合にＢＫＳＬ信号を”１”
にして出力し、これ以外のアドレスを出力する場合には
ＢＫＳＬ信号を”０”にして出力する。

【００７１】転送制御部３４は、第１の実施形態の転送
制御部３４において、アドレス展開部２２により入力さ
れた信号に基づいて、アドレスメモリ５６からアドレス
を取り出す機能を更に有し、更に、第１の実施形態の転
送制御部３４において、ジャンプ転送制御部３１から入
力されたアドレス信号に基づいて行う動作について、ア
ドレスメモリ５６から取り出したアドレスに基づいて動
作するようにしたものである。

【００７２】図１６は、本発明の第３の実施形態に係る
パターン発生器の動作を示す図である。まず、予め試験
パターンをいずれかのパターンメモリバンクに格納させ
ておく初期処理を行う。初期処理において、読み出し制
御部１４がベクトルメモリ１２から命令「ＳＴＡＲＴ
＃０」を取り出してアドレス展開部２２に転送する。ア
ドレス展開部２２は、命令「ＳＴＡＲＴ＃０」をアド
レス展開してアドレス信号＃０を出力し、更に、命令に
含まれているＪＵＭＰ先のアドレス信号＃１１を出力す
る。

【００７３】転送制御部３４はアドレス信号＃０を受け
取ると、パターンメモリ３２からアドレス＃０以降の４
つの試験パターンＰＡＴ０〜ＰＡＴ３を読み出させ、当
該試験パターンをパターンメモリバンク４０に書き込ま
せる。更に、転送制御部３４は、パターンメモリ３２か
らアドレス＃１１を受け取るとパターンメモリ３２から
アドレス信号＃１１〜＃１４の試験パターンＰＡＴ１１
〜１４を読み出させ、当該試験パターンをパターンメモ
リバンク４２に書き込ませる。

【００７４】初期処理が終わると、試験処理を行う。試
験処理では、読み出し制御部１４がベクトルメモリ１２
から命令「ＳＴＡＲＴ＃０」から順次命令を取り出し
てアドレス展開部２２に転送する。アドレス展開部２２
は、命令「ＳＴＡＲＴ＃０」を受け取ると、アドレス
展開してアドレス信号＃０及び”０”のＢＫＳＬ信号を
出力する。次いで、アドレス展開部２２は、後続する命
令についても順次アドレス展開して、アドレス＃１、＃
１１、＃１２…を出力する。この際、アドレス展開部２
２は、ジャンプが発生した場合、例えば、＃１の直後の
＃１１を出力する場合には、ジャンプすることを示す”
１”のＬＳＴ信号を転送制御部３４に出力する。

【００７５】転送制御部３４はアドレス展開部２２から
アドレス信号＃０、＃１を受け取ると、パターンメモリ
バンク４０からアドレス＃０、＃１に対応するＰＡＴ
０、ＰＡＴ１を読み出させ、アドレス展開部２２からア
ドレス信号＃１１、＃１２…を受け取ると、パターンメ
モリバンク４２からアドレス＃１１、＃１２…に対応す
る試験パターンＰＡＴ１１、ＰＡＴ１２…を読み出させ
る。また、転送制御部３４はアドレス展開部２２からジ
ャンプすることを示す”１”のＬＳＴ信号を受け取る
と、上記アドレス＃１１に対応する試験パターンを読み
出す動作と並行して、アドレスメモリ５６からアドレス
＃１５を取り出して、当該アドレス以降のアドレス＃１
５、＃１６、＃１７、＃１８に対応する試験パターンＰ
ＡＴ１５、ＰＡＴ１６、ＰＡＴ１７、ＰＡＴ１８をパタ
ーンメモリ３２から読み出させ、当該試験パターンを＃
１１へのジャンプ元の＃１が書き込まれていたパターン
メモリバンク４０に書き込ませる。

【００７６】以降、ジャンプが発生しない場合において
は、パターンメモリバンク４０の試験パターンが読み出
されている時に、パターンメモリバンク４１に後続の試
験パターンを書込ませ、パターンメモリバンク４１の試
験パターンが読み出されている時に、パターンメモリバ
ンク４０に後続の試験パターンを書込ませる。一方、ジ
ャンプが発生した場合には、上記同様に、アドレスメモ
リ５６からアドレス＃１５を取り出して、当該アドレス
以降のアドレス＃１５、＃１６、＃１７、＃１８に対応
する試験パターンＰＡＴ１５、ＰＡＴ１６、ＰＡＴ１
７、ＰＡＴ１８をパターンメモリ３２から読み出させ、
当該試験パターンをジャンプ先の試験パターンが書き込
まれているパターンメモリバンク以外のパターンメモリ
バンク、例えば、ジャンプ元のアドレスが書き込まれて
いたパターンメモリバンクに書き込ませる。これによ
り、後にこれら試験パターンを遅滞なく発生させること
ができる。なお、上記した試験パターンＰＡＴ１５、Ｐ
ＡＴ１６、ＰＡＴ１７、ＰＡＴ１８を常に同じパターン
メモリバンク（例えば、パターンメモリバンク４０）に
書き込ませるようにしてもよく、このようにすると、ジ
ャンプ先の試験パターンのパターンメモリバンクに格納
されている試験パターンの次に読み出す試験パターンが
常に同じパターンメモリバンクに格納されていることに
なり、次に読み出すべき試験パターンを格納したパター
ンメモリバンクを特定するための情報を把握しておく構
成が必要なく、装置構成が簡単になる。

【００７７】このような動作を、ベクトルメモリ１２に
格納された命令が終了するまで行う。このように、本パ
ターン発生器によると、上記した第１及び第２の実施形
態に係るパターン発生器より簡易な構成で、パターンメ
モリ３２において離れたアドレスに格納されている次の
試験パターンを遅滞なく発生させることができ、同一の
試験パターンをパターンメモリ３２に重複して記憶して
おく必要がなく、パターンメモリ３２に必要な容量を抑
えることができる。

【００７８】本発明は上記の実施形態に限定されるもの
ではなく、種々の変形が可能である。例えば、上記第１
の実施形態では、アドレスメモリ３３において、先頭か
らの順番と次のジャンプのジャンプ先のアドレスとを対
応させておき、アドレス展開部２２によりジャンプが検
出された場合に、ジャンプ転送制御部３１が先頭から次
のジャンプのジャンプ先のアドレスを検出するようにし
ていたが、本発明はこれに限られず、例えば、アドレス
メモリ３３において、ジャンプ先のアドレスと、次のジ
ャンプ先のアドレスとを対応させ、アドレス展開部２２
にジャンプを検出した場合に、ジャンプ先のアドレスを
出力するようにさせ、ジャンプ転送制御部３１に、アド
レス展開部２２からのアドレスに対応する次のジャンプ
先のアドレスをアドレスメモリ３３から検出させるよう
にしてもよく、要は、ジャンプすると検出した場合に次
のジャンプ先のアドレスを検出できればよい。

【００７９】また、上記第１及び第２の実施形態では、
次のジャンプのジャンプ先のアドレス以降の試験パター
ンをパターンメモリバンクに書き込むようにしていた
が、本発明はこれに限られず、次のジャンプ先のアドレ
ス以降のジャンプ先のアドレスの試験パターンをパター
ンメモリバンクに書き込むようにしてもよい。また、上
記第１及び第２の実施形態では、試験処理が開始された
後に、最初のジャンプのジャンプ先の試験パターンをパ
ターンメモリバンクに格納させるようにしていたが、本
発明はこれに限られず、初期処理において、最初のジャ
ンプ先の試験パターンをパターンメモリバンクに格納さ
せるようにしてもよい。

【００８０】また、上記第１及び第２の実施形態では、
パターンメモリバンクのグループとして２つのグループ
を備えていたが、本発明はこれに限られず、より多くの
グループを備えるようにしてもよい。また、上記第１及
び第２の実施形態では、１つのグループのパターンメモ
リバンクの数を２にしていたが、本発明はこれに限られ
ず、各グループに任意の数のメモリバンクを備えるよう
にしてもよい。

【００８１】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【００８２】

【発明の効果】上記説明から明らかなように、本発明の
パターン発生器、パターン発生方法及び試験装置によれ
ば、試験パターンを格納するパターンメモリに必要な容
量を抑えることができる。

【図面の簡単な説明】

【図１】従来の、試験パターンをＳＲＡＭに格納する
パターン発生器の構成を示す図である。

【図２】ベクトルメモリに格納されるパターンプログ
ラムの一例を示す図である。

【図３】ベクトルメモリに格納される圧縮されたパタ
ーンプログラムの一例を示す図である。

【図４】パターン信号生成部のパターンメモリに格納
された試験パターンの一例を示す図である。

【図５】従来のパターン発生器の動作を示す図であ
る。

【図６】従来の、試験パターンをＤＲＡＭに格納する
パターン発生器の構成を示す図である。

【図７】従来の、ＤＲＡＭによって構成されたパター
ンメモリに格納された試験パターンの一例を示す図であ
る。

【図８】本発明の一実施形態に係る試験装置の全体構
成を示す図である。

【図９】本発明の第１の実施形態に係るパターン発生器
の構成を示す図である。

【図１０】本発明の第１の実施形態に係るパターン発
生器のベクトルメモリに格納されたパターンプログラム
の一例を示す図である。

【図１１】本発明の第１の実施形態に係るパターン発生
器の動作を示す図である。

【図１２】本発明の第２の実施形態に係るパターン発生
器の構成を示す図である。。

【図１３】本発明の第２の実施形態に係るパターン発生
器のベクトルメモリに格納されたパターンプログラムの
一例を示す図である。

【図１４】本発明の第３の実施形態に係るパターン発生
器の構成を示す図である。

【図１５】本発明の第３の実施形態に係るパターン発生
器のベクトルメモリに格納されたパターンプログラムの
一例を示す図である。

【図１６】本発明の第３の実施形態に係るパターン発生
器の動作を示す図である。

【符号の説明】

１２ベクトルメモリ１４読み出し制御部２２アドレス展開部２４アドレス信号２６パターン生成部３０ＢＫＳＬ信号３１ジャンプ転送制御部３２パターンメモリ３３、５６アドレスメモリ３４転送制御部３６、３７、３８、３９パターンメモリ用マルチプレ
クサ４０、４１、４２、４３パターンメモリバンク４４第１パターンマルチプレクサ４５第２パターンマルチプレクサ４６マルチプレクサ５０第１パターンキャッシュメモリ５２第２パターンキャッシュメモリ５４パターンキャッシュメモリ６０パターン発生器６２シーケンス制御部６６ピンデータセレクタ７２波形整形器７６電気部品８０デバイス差込部８４比較器

Claims

【特許請求の範囲】

【請求項１】電気部品の試験に用いる試験パターンを
発生するパターン発生器であって、複数の前記試験パターンをアドレスに対応付けて格納す
るパターンメモリと、前記パターンメモリから読み出された前記試験パターン
を格納する複数のメモリバンクと、前記試験パターンを発生させる順序を規定するベクトル
命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令
に基づいて、発生させるべき前記試験パターンの前記パ
ターンメモリ上のアドレスがジャンプするか否かを検出
するジャンプ検出部と、前記ジャンプ検出部によりジャンプすると検出された場
合に、ジャンプ先のアドレスにジャンプした後において
アドレスが更にジャンプするジャンプ先のアドレスを検
出するアドレス検出部と、前記パターンメモリから、前記アドレス検出部により検
出された前記アドレス以降の前記試験パターンを読み出
して前記メモリバンクに転送する転送制御部と、前記ベクトルメモリから読み出された前記ベクトル命令
に基づいて、前記メモリバンクから前記試験パターンを
取り出して発生する発生部とを備えたことを特徴とする
パターン発生器。
【請求項２】前記アドレス検出部は、ジャンプ先のア
ドレスにジャンプした後において次にアドレスがジャン
プするジャンプ先のアドレスを検出することを特徴とす
る請求項1に記載のパターン発生器。
【請求項３】前記ベクトル命令により規定される順序
において、発生させるべき前記試験パターンの前記パタ
ーンメモリ上のアドレスがジャンプするジャンプ部分
と、当該ジャンプ部分のジャンプ先のアドレスにジャン
プした後においてアドレスが更にジャンプするジャンプ
先のアドレスとを対応付ける対応付け情報を記憶するア
ドレス記憶部を更に備え、前記アドレス検出部は、前記アドレス記憶部の対応付け
情報に基づいて、前記ジャンプ検出部によりジャンプす
ると検出されたジャンプ部分に対応する、アドレスが更
にジャンプするジャンプ先のアドレスを検出することを
特徴とする請求項１又は２に記載のパターン発生器。
【請求項４】前記対応付け情報を前記アドレス記憶部
に設定するアドレス設定部を更に備えたことを特徴とす
る請求項３に記載のパターン発生器。
【請求項５】前記アドレス設定部は、使用者からの指
示に基づいて前記対応付け情報を設定することを特徴と
する請求項４に記載のパターン発生器。
【請求項６】前記アドレス設定部は、前記ベクトル命
令を解析することにより前記対応付け情報を設定するこ
とを特徴とする請求項４に記載のパターン発生器。
【請求項７】前記アドレス設定部は、前記発生部が前
記試験パターンを発生する前に解析を済ませることを特
徴とする請求項６に記載のパターン発生器。
【請求項８】前記ベクトル命令には、ジャンプ元のア
ドレスと、ジャンプ先のアドレスと、後にアドレスがジ
ャンプする際のジャンプ先のアドレスとが対応付けられ
ており、前記アドレス検出部は、ベクトル命令から、後にアドレ
スがジャンプする際のジャンプ先の前記アドレスを検出
することを特徴とする請求項７に記載のパターン発生
器。
【請求項９】前記転送制御部は、前記アドレス検出部
により検出された前記アドレス以降の前記試験パターン
を、ジャンプ先のアドレスの試験パターンが格納されて
いる前記メモリバンクと異なる前記メモリバンクに転送
することを特徴とする請求項１乃至８のいずれかに記載
のパターン発生器。
【請求項１０】前記転送制御部は、前記アドレス検出
部により検出された前記アドレス以降の前記試験パター
ンを、ジャンプ元のアドレスの試験パターンが格納され
ている前記メモリバンクに転送することを特徴とする請
求項９に記載のパターン発生器。
【請求項１１】前記複数のメモリバンクは、複数のメ
モリグループに分けられており、前記転送制御部は、前記アドレス検出部により検出され
た前記アドレス以降の前記試験パターンを、ジャンプ先
のアドレスの試験パターンが格納されている前記メモリ
バンクが属する前記メモリグループと異なる前記メモリ
グループの前記メモリバンクに転送することを特徴とす
る請求項９に記載のパターン発生器。
【請求項１２】前記転送制御部は、前記アドレス検出
部により検出された前記アドレス以降の前記試験パター
ンを、ジャンプ元のアドレスの試験パターンが格納され
ている前記メモリバンクが属する前記メモリグループの
前記メモリバンクに転送することを特徴とする請求項１
１に記載のパターン発生器。
【請求項１３】前記各メモリグループには、複数のメ
モリバンクが属することを特徴とする請求項１１又は１
２に記載のパターン発生器。
【請求項１４】前記転送制御部は、前記発生部によ
り、前記ジャンプ先のアドレスの試験パターンが格納さ
れている前記メモリバンクに格納されている前記試験パ
ターンが発生されている間に、前記アドレス検出部によ
り検出された前記アドレス以降の前記試験パターンを前
記パターンメモリから前記メモリバンクに転送すること
を特徴とする請求項１乃至１３のいずれかに記載のパタ
ーン発生器。
【請求項１５】前記転送制御部は、前記発生部により
前記ジャンプ先の試験パターンが発生されるとほぼ同時
に、前記アドレス検出部により検出された前記アドレス
以降の前記試験パターンを前記パターンメモリから前記
メモリバンクに転送し始めることを特徴とする請求項１
乃至１４のいずれかに記載のパターン発生器。
【請求項１６】前記メモリバンクは、バイポーラ系又
はメタル・オキサイド・セミコンダクタ系のランダムア
クセスメモリであることを特徴とする請求項１乃至１５
のいずれかに記載のパターン発生器。
【請求項１７】電気部品の試験に用いる試験パターン
を発生するパターン発生器であって、複数の前記試験パターンをアドレスに対応付けて格納す
るパターンメモリと、前記パターンメモリから読み出された前記試験パターン
を格納する複数のメモリバンクと、前記試験パターンを発生させる順序を規定するベクトル
命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令
に基づいて、発生させるべき前記試験パターンの前記パ
ターンメモリ上のアドレスがジャンプするか否かを検出
するジャンプ検出部と、前記ジャンプ検出部によりジャンプすると検出された場
合に、ジャンプ先のアドレスにジャンプした後に生成さ
れるべき前記試験パターンのアドレスを検出するアドレ
ス検出部と、前記パターンメモリから、前記アドレス検出部により検
出された前記アドレス以降の前記試験パターンを読み出
して、ジャンプ元のアドレスの試験パターンが格納され
ていた前記メモリバンクに転送する転送制御部と、前記ベクトルメモリから読み出された前記ベクトル命令
に基づいて、前記メモリバンクから前記試験パターンを
取り出して発生する発生部とを備えたことを特徴とする
パターン発生器。
【請求項１８】前記アドレス検出部は、ジャンプ先の
アドレスより１つの前記メモリバンクが収容可能な数後
のアドレスを検出することを特徴とする請求項１７に記
載のパターン発生器。
【請求項１９】電気部品を試験する試験装置であっ
て、前記試験のために前記電気部品に与える入力試験パター
ンと、当該入力試験パターンを前記電気部品に与えたと
きに前記電気部品から出力されると期待される期待値パ
ターンとを含む試験パターンを格納するパターンメモリ
と、前記パターンメモリから読み出された前記試験パターン
を格納する複数のメモリバンクと、前記試験パターンを発生させる順序を規定するベクトル
命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令
に基づいて、発生させるべき前記試験パターンの前記パ
ターンメモリ上のアドレスがジャンプするか否かを検出
するジャンプ検出部と、前記ジャンプ検出部によりジャンプすると検出された場
合に、ジャンプ先のアドレスにジャンプした後において
アドレスが更にジャンプするジャンプ先のアドレスを検
出するアドレス検出部と、前記パターンメモリから、前記アドレス検出部により検
出された前記アドレス以降の前記試験パターンを読み出
して前記メモリバンクに転送する転送制御部と、前記ベクトルメモリから読み出された前記ベクトル命令
に基づいて、前記メモリバンクから前記試験パターンを
取り出して発生する発生部と、前記発生部により発生された前記試験パターンを前記電
気部品の電気的端子のピン配列に合わせて並べ替えるピ
ンデータセレクタと、前記ピンデータセレクタから出力された前記試験パター
ンに含まれる、前記入力試験パターンの波形を整形する
波形整形器と、前記波形整形器により整形された前記入力試験パターン
を前記電気部品に与えるとともに、前記電気部品から出
力された出力信号を受け取るデバイス差込部と、前記デバイス差込部が受け取った出力信号と前記期待値
パターンとを比較する比較器とを備えたことを特徴とす
る試験装置。
【請求項２０】前記アドレス検出部は、ジャンプ先の
アドレスにジャンプした後において次にアドレスがジャ
ンプするジャンプ先のアドレスを検出することを特徴と
する請求項１９に記載の試験装置。
【請求項２１】前記ベクトル命令により規定される順
序において、発生させるべき前記試験パターンの前記パ
ターンメモリ上のアドレスがジャンプするジャンプ部分
と、当該ジャンプ部分のジャンプ先のアドレスにジャン
プした後においてアドレスが更にジャンプするジャンプ
先のアドレスとを対応付ける対応付け情報を記憶するア
ドレス記憶部を更に備え、前記アドレス検出部は、前記アドレス記憶部の対応付け
情報に基づいて、前記ジャンプ検出部によりジャンプす
ると検出されたジャンプ部分に対応する、アドレスが更
にジャンプするジャンプ先のアドレスを検出することを
特徴とする請求項１９又は２０に記載の試験装置。
【請求項２２】電気部品の試験に用いる試験パターン
を発生するパターン発生方法であって、複数の前記試験パターンをアドレスに対応付けてパター
ンメモリに格納するステップと、前記試験パターンを発生させる順序を規定するベクトル
命令をベクトルメモリに格納する命令格納ステップと、前記ベクトルメモリから読み出された前記ベクトル命令
に基づいて、発生させるべき前記試験パターンの前記パ
ターンメモリ上のアドレスがジャンプするか否かを検出
するジャンプ検出ステップと、発生させるべき前記試験パターンの前記パターンメモリ
上のアドレスがジャンプすると検出された場合に、ジャ
ンプ先のアドレスにジャンプした後においてアドレスが
更にジャンプするジャンプ先のアドレスを検出するアド
レス検出ステップと、前記パターンメモリから、前記アドレス検出ステップで
検出された前記アドレス以降の前記試験パターンを読み
出してメモリバンクに転送するパターン転送ステップ
と、前記ベクトルメモリから読み出された前記ベクトル命令
に基づいて、前記メモリバンクから前記試験パターンを
取り出して発生する発生ステップとを備えたことを特徴
とするパターン発生方法。
【請求項２３】前記アドレス検出ステップは、ジャン
プ先のアドレスにジャンプした後において次にアドレス
がジャンプするジャンプ先のアドレスを検出することを
特徴とする請求項２２に記載のパターン発生方法。