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JP2000141300A - 内部空洞を有する微小構造体の作製方法 - Google Patents

内部空洞を有する微小構造体の作製方法

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JP2000141300A
JP2000141300A JP11109297A JP10929799A JP2000141300A JP 2000141300 A JP2000141300 A JP 2000141300A JP 11109297 A JP11109297 A JP 11109297A JP 10929799 A JP10929799 A JP 10929799A JP 2000141300 A JP2000141300 A JP 2000141300A
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ミリアム・ファン・デ・ペール
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Interuniversitair Microelektronica Centrum vzw IMEC
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Abstract

(57)【要約】 【課題】 内部空洞を有する微小構造体の作製方法を提
供する。 【解決手段】 本発明は、内部空洞を有する微小構造体
の作製方法に関するものであり、以下のステップを含
む。それは、第１基板上に実質的に閉じた幾何学的配置
で第１層または層の第１スタックを蒸着するステップ
と、第１層、または層の前記第１スタックの上部層にく
ぼみを作成するステップと、第２基板上に実質的に閉じ
た前記幾何学的配置で、第２層または層の第２スタック
を蒸着するステップと、空洞を有する微小構造体が前記
の閉じた幾何学的配置に基づいて形成されるように、前
記第２基板上の前記第１基板を並べて結合するステップ
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微小構造体の製品
と、密封されることが好ましい内部空洞を有する微小構
造体の作製方法とに関するものである。
【０００２】本発明は、この微小構造体の作製方法の具
体的な応用に関するものでもある。
【０００３】
【従来の技術】内部空洞を有する微小構造体は、中間に
スペーサーを有するチップ−オン−ウェーハまたは２つ
のウェーハまたは２つのチップのアセンブリを作製する
ことによって形成されることが可能である。そのような
構造は、制御された環境（ガス混合物および／またはガ
ス圧力）で満たされる密閉された空洞を有するであろ
う。
【０００４】これらの構造は、マイクロ加速度計、マイ
クロジャイロスコープ、マイクロチューブ、振動マイク
ロセンサー、マイクロミラー、マイクロメカニカル共振
器または“共鳴ひずみゲージ”、マイクロメカニカルフ
ィルター、マイクロスイッチ、およびマイクロリレーの
ようなさまざまな異なる応用例のために使用されること
が可能である。
【０００５】これらの応用例に関して、伝統的に空洞の
環境は、陽極結合、融合ウェーハ結合、または共晶ウェ
ーハ結合による複数の構成部品の組み立て中に定められ
る。ウェーハ結合は、鑞づけ材料のようなポリマーまた
は低温ガラスと、反応的シーリング技術とを使用する。
【０００６】これらの技術の共通の欠点は、応用できる
例がかなり制限されることである。それは、素子を分離
することが難しいためである（素子は、２つのウェーハ
の１つに素子が作製されている）。電気的接点を作製す
ることも難しい。最も平凡な技術の３つの欠点が、以下
で議論される。
【０００７】素子ウェーハ上のＳｉキャップウェーハの
拡散結合の技術は、平らなＳｉ表面と高温プロセスを必
要とする。
【０００８】陽極結合とシリコン拡散結合のようなウェ
ーハ結合技術は、非常に清潔な環境、つまり低粒子汚染
を必要とする。平坦さと温度のこれらの境界条件と両立
できる応用例がない。さらに、陽極結合の技術は、平ら
な表面を必要とし、さらに結合するために高電圧を加え
ることも必要である。
【０００９】最終的に接着の技術は、真に密封した結合
を形成しない。
【００１０】ＵＳ−５２９６４０８は、中に真空密封空
洞を有する微小構造体を形成する作製方法について記載
している。それは、シリコン本体においてアルミニウム
で満たされた空洞を形成するプロセスステップと、シリ
コン材料にアルミニウムが吸収されて空洞中を真空にす
るように構造を加熱するプロセスステップとを含む。１
つの実施態様において、空洞はシリコンウェーハにエッ
チングされ、アルミニウムで満たされる。シリコン二酸
化物層がアルミニウムで満たされた空洞の上に形成さ
れ、真空空洞を生ずるように構造が加熱される。
【００１１】１９９４年２月カリフォルニア州サンホゼ
で行われた第一国際フリップ−チップシンポジウム（ｔ
ｈｅ Ｆｉｒｓｔ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｆｌ
ｉｐ−Ｃｈｉｐ Ｓｙｍｐｏｓｉｕｍ）でＬＥＴＩのパ
トリス キャイラット（Ｐａｔｒｉｃｅ Ｃａｉｌｌａ
ｔ）とジェラルド ニコラス（Ｇｅｒａｒｄ Ｎｉｃｏ
ｌａｓ）によって発行された文書「フラックスレスフリ
ップ−チップ技術」は、組み立ての間に空洞を明確に定
めるはんだシーリングリングを有する２つのチップのフ
リップ−チップアセンブリについて記載している。組み
立てと、その後のシーリングは、通常は空気中で、また
はＮ2浄化の下で行われる。上記に記載されたその他の
ウェーハ結合技術（反応的シーリング技術を除く）につ
いて、同様の条件が存在するかもしれない。
【００１２】
【発明が解決しようとする課題】本発明は、内部空洞を
有する微小構造体の作製方法を提供する。
【００１３】
【課題を解決するための手段】本発明は、内部空洞を有
する微小構造体の作製方法に関するものであり、以下の
ステップを含む。第１基板上に実質的に閉じた幾何学的
配置で、第１層または層の第１スタックを作製する。層
の前記第１スタック上、または第１層上にくぼみを作製
する。第２基板上に前記の実質的に閉じた幾何学的配置
で、実質的に第２層または層の第２スタックを作製す
る。内部空洞を有する微小構造体が、前記の閉じた幾何
学的配置に基づいて形成されるように、前記第１基板と
前記第２基板とを並べて結合する。
【００１４】２つの基板が互いにしっかりと固定される
ときに、接続チャネルが好ましい結合が、微小構造体の
内部空洞と外側の環境との間に形成されるように、層の
１つに作製される溝でくぼみが形成されることが好まし
い。
【００１５】当該くぼみは、平板印刷および／または化
学的技術または機械的技術を含むさまざまな異なる技術
を使用して作製されることが可能である。その技術は、
シャーリングツールまたはカッティングツールを使用し
て、第１層にインデントツールで力を加えることによっ
て、またはその他のステップによって第１層の一部を取
り除くことである。
【００１６】ここにおいて使用されているように、“基
板上に層を形成する”という言葉は、基板上で層を蒸着
させること、または成長させることを含む基板のような
層を設けるいずれかのタイプの方法を意味する。
【００１７】２つの基板が互いにしっかりと固定される
と、リフロー温度で第１層をリフローすることによって
くぼみはふさがれる。リフロー温度は、前記第１層、ま
たは層の第１スタックの少なくとも上部層が溶けるが、
基板および／または基板上のその他の材料は溶けない温
度であることが好ましい。リフロー温度は、第１層の融
解温度、または層の第１スタックの１つの層（上部層）
の融解温度より低くすることができる。その温度は、く
ぼみの閉鎖および／またはそれに対応する２つの基板の
融合を達成するのにちょうど十分な高さである。リフロ
ー温度は、前記融解温度に等しいか、またはそれより高
くすることもできる。したがって、リフロー温度は、く
ぼみをふさぎ、それと同時に２つの基板の融合を行うよ
うにリフローするために、第１層または層の第１スタッ
クの上部層が十分な可塑性を有する温度である。
【００１８】内部空洞は、所定の真空または不活性ガス
（Ｎ2、Ｈｅ、Ａｒ、Ｘｅ、．．）気圧またはその他の
種類のガス気圧を有するどんな種類の素子も含むことが
可能である。
【００１９】本発明の実施態様の１つは、電気的接点の
ために標準的なはんだバンプで組み合わされることが可
能なはんだシーリングリングを使用する。
【００２０】本発明の技術の利点は、素子の柔軟なパッ
ケージングを含む。素子とパッケージ間の良質な電気的
接点も、作製されることが可能であり、第２または第１
基板はそれ自身によってもっと複雑な素子にすることが
でき、溶接空洞密封が行われることができ、その技術は
ウェーハレベルで広範囲に実施されることができる。
【００２１】はんだ結合に基づく結合技術のさらなる利
点は、粒子に影響されにくいことである。そのうえ、フ
リップ−チップはんだ結合も、（ある制限内での）自己
調節の興味深い性質を有し、さらにはんだの高さ、した
がって空洞の高さの再現性、予言性、さらに良い制御を
示す。そのうえ、はんだ結合は金属性シールをもたら
し、それは最もうまく密封できることが知られている。
さらに金属性シールは、１つのチップ（例えば下部チッ
プ）からその他のチップ（例えばスタックの上部チッ
プ）までの電気的フィードスルーとして使用されること
が可能である。
【００２２】さらなる特徴と利点が、本発明のいくつか
の好ましい実施態様に関する以下の記載において、見出
されるであろう。
【００２３】
【発明の実施の形態】図面においてより正確に記載され
ている特定の実施の形態に以下で適用される本発明が、
より詳細に記載されるであろう。
【００２４】インデント−リフロー−シーリング（ＩＲ
Ｓ）技術と呼ばれることが可能である本発明によると、
密閉された空洞を有する微小構造体の作製方法は、フラ
ックスレスはんだづけプロセスを使用するフリップ−チ
ップ技術に基づいており、またそれにより低温（一般に
３００°のオーダー）が好ましい制御された環境（ガス
と圧力）で密閉された空洞を作製できる。
【００２５】制御された環境によって、空洞における内
部環境は、外部環境と直接接触していないことが分かる
であろう。したがって、空洞中の圧力（真空）および／
またはそのガス構成は、ユーザーの要求に合わせて調整
されることが可能である。空洞中の気圧（真空）および
／またはそのガス構成は、真空が形成される間に調節さ
れることも可能である。
【００２６】間にスペーサーを有する２つのチップ（ま
たは２つのウェーハ、またはチップ−オン−ウェーハ）
のアセンブリを作製することによって、空洞が形成され
ることが好ましい。スペーサーは、付加的なスペーサー
層を含むまたは含まないはんだ層で構成されることが一
般的である。配列は、フリップ−チップアライナー／ボ
ーダー上でピックアンドプレイス（ｐｉｃｋ＆ｐｌａｃ
ｅ）操作（特にチップ−オン−ウェーハプロセスのため
に適用できる）として行われる。本発明の利点の１つ
は、組み立て作業の後に、つまり組み立て作業中ではな
いときに、シーリングがオーブン中で行われることであ
る。空洞シーリングがオーブン中で行われるという事実
により、この方法はシーリングガスまたはシーリング圧
力の選択に関してより柔軟になる。先行技術においてカ
イラットら（Ｃａｉｌｌａｔ ｅｔａｌ．）によって使
用されたような標準フリップ−チップアセンブリは、素
子上に窒素フローを含むまたは含まない空気中の環境で
行われる。
【００２７】製造の観点からすると、本発明に係るＩＲ
Ｓ技術は、従来のこの分野に関するその他の方法と比較
して経済的な利点があることに気付くであろう。フリッ
プ−チップアライナー＆ボンダー（ａｌｉｇｎｅｒ＆ｂ
ｏｎｄｅｒ）上で行われるピックアンドプレイス（ｐｉ
ｃｋ＆ｐｌａｃｅ）操作は、一般に最も時間を消費しか
つ最もお金がかかるステップである。組み立て後のステ
ップ時にオーブン中でリフロー作業を行うことによっ
て、フリップ−チップアライナー上の作業時間が（劇的
に）減らされる。そのうえ、チップ−オン−ウェーハ
（またはチップ−オン−チップ）アセンブリの大きなバ
ッチがオーブン中で同時にシールされることが可能であ
る。これら全てにより、処理量は多くなり、さらに製造
コストは下がる。
【００２８】本発明に係る方法の要素は、組み立て作業
後であって、フリップ−チップ組み立て作業でない時
に、オーブンにおいてはんだのリフロー・シーリングが
行われることである。これにより、カイラットら（Ｃａ
ｉｌｌａｔ ｅｔ ａｌ．）によって使用された従来技
術の方法と比較してシーリングガスとシーリング圧力の
選択に関して、本技術はより柔軟になる。さらに、製造
の観点からすると、経済的な利点が本技術に対して期待
されていることが結論づけられる。
【００２９】チップ−オン−チップ組み立てに基づく本
発明に係る微小構造体の作製方法の特別な実施の形態
が、以下の図１から６までを参照して記載されるであろ
う。ここにおいて、さまざまな処理ステップの説明が以
下に続く。
【００３０】ステップ１：第１チップの準備（図１） 第１基板上、または第１チップ（１）上の金属被覆シー
ド層（５）の蒸着とパターニング（ｐａｔｔｅｒｉｎ
ｇ）。めっき型（例えば１００μｍぐらいの厚さにでき
るポリイミド）の準備とはんだ（３）の電着（電気めっ
き）。可能なはんだのいくつかの例は、ＳｎＰｂ６３／
３７、ＳｎＰｂ５／９５、ＳｎＰｂＡｇ（２％Ａｇ）、
Ｉｎ、ＡｕＳｎ（８０／２０）、ＳｎＡｇ、ＳｎＡｇＣ
ｕまたはＳｎＢｉである。型を取り外し、くぼみまたは
溝（４）を作製する。これは、都合が良いことにウェー
ハレベルで行われることも可能であり、次にウェーハは
さいの目に切られてそれぞれがチップとなる。
【００３１】本発明に係る方法において、はんだを使用
することの利点は、次のとおりである。はんだは柔らか
い材料であり、それによりシャーリングツールまたはイ
ンデンティングツールを使用してくぼみが作製される
（柔らかいは、もろいまたは固いの反対であると理解さ
れるべきである）。くぼみは、写真平板法および／また
は化学的方法、または機械的手段によって作製されるこ
とが可能である。基板の融点より十分低い適切な温度
（２００−３５０°Ｃ）で、はんだはリフロー（ｒｅｆ
ｌｏｗ）されることが可能である。強い表面張力のため
に、リフロー後くぼみは完全に消失するであろう（くぼ
みの跡形もなくはんだがその形に戻される）。ＬＩＧＡ
のような処理を使用して、はんだは電気めっきされるこ
とが可能である。したがって、後に密閉された内部空洞
を形成する幾何学的に閉じ込められた構造を明確にする
ために便利である。さらに、電着により、高い空洞壁
（＞５μｍ）を作製できる。これにより、くぼみも同様
に容易に作成できる。はんだは、空洞を非常にうまく溶
接密封できる。
【００３２】ステップ２：第２基板または第２チップの
準備（図２） 第２チップ（２）上に適切なメタリゼーション層（６）
の蒸着とパターニング（都合が良いことに、これはウェ
ーハレベルで行われることも可能である。）。適切なメ
タリゼーション層のための必要条件は、十分にぬらすこ
とができることであり、さらにはんだ（３）との堅固な
合金化合物を形成することである。例えば、ＳｎＰｂベ
ースのはんだがステップ１で使用されるならば、もっと
も堅固なＳｎＣｕが便利であろう。ＳｎＮｉのシード層
も使用されることが可能である。したがって、Ｎｉが空
気中で酸化するので、ＳｎＮｉ層は薄いＡｕ層によって
覆われることも必要である。Ａｕ層の厚さは、十分にぬ
らすことができるように０．１−０．３μｍの範囲にあ
るであろう。それに対して、もっと厚いＡｕ層を有する
ならば、不確かなはんだ結合になるであろう。ＡｕＳｎ
ベースのはんだが使用されるならば、Ａｕメタリゼーシ
ョンがよい結果をもたらすであろう。このメタリゼーシ
ョンは、フリップ−チップ作業のためのカウンターメタ
リゼーションとして役に立つであろう（ステップ３参
照）。
【００３３】ステップ３：“フリップ−チップ”配列の
前処理（図３） フリップ−チップアライナー＆ボンディング（ａｌｉｇ
ｎｅｒ＆ｂｏｎｄｉｎｇ）装置上について、第１チップ
（１）上のはんだリング（３）が第２チップ（２）上の
金属リング（６）と一直線に並べられるように、両方の
チップ（１＆２）は配置される。ローディング前、はん
だのリフローなしで、両方のチップをしっかりと接着す
る（いわゆる“結合前”、ステップ４参照）ために、両
方のチップは十分なプラズマ前処理が行われることが好
ましい。
【００３４】ステップ４：結合前（図４） 両方のチップが、はんだの融点より十分下の温度（リフ
ロー温度より十分下の軟化温度）まで熱せられる。例え
ば、ＳｎＰｂ（６７／３７）は、１８３°Ｃの融点を有
し、一般的にチップは、１２０−１６０°Ｃの間に含ま
れる温度まで熱せられる。次に、結合力（Ｆ）（一般に
２０００ｇｆ）を加えることによって、チップがあらか
じめ結合される。ここで、チップは“貼りつき”、リフ
ローオーブンに移動させることが可能である。正確な温
度と結合力は、使用されるはんだ、使用されるはんだに
すでに施されている処理、さらに使用されるメタリゼー
ションのタイプに依存する。
【００３５】ステップ５：真空のポンピングと空洞の充
填（図５） リフローオーブンにおいて、空洞（８）は空にされ、次
に必要な圧力までＮ2、またはＮ2／Ｈ2混合ガスのよう
なガス混合物、またはＳＦ6のような好ましいガスで満
たされる。その代わりとして、空洞は真空になるまでガ
スが抜かれるかもしれない。
【００３６】ステップ６：リフローとシーリング（図
６） ここで、オーブンの温度は、はんだの融点とほぼ同じ
か、それより上に上げられるが、使用されるその他の全
ての材料の融点よりは下げられる。はんだ（３）はくぼ
みをふさぐために溶けて、制御された環境を有する溶接
密封した空洞が生じる。
【００３７】図１から６までにおいて表されているよう
なプロセスフローは、組み立てを示し、ここにおいて空
洞の高さは、追加のスペーサー層を全く使用しないで、
はんだ自身によって設定される。しかしながら、追加の
スペーサー層を有する製品の組み立て方法は、図７と８
に関して記述されている。
【００３８】図７と８は、前記空洞の高さにしたがって
はんだ層（３）と組み合わされたスペーサー層（９）を
使用する本発明に係る作製方法に関する最後の２つのス
テップを表す。
【００３９】図９、１０および１１は、２つのチップの
うち１つの準備において、くぼみを作製する３つの方法
を詳細に表す。
【００４０】より詳細には、図９は、かたどられた鋳型
（３Ｄ−マイクロ成形技術のようなＬＩＧＡに匹敵す
る）を使用する、はんだの局所的な電着を表す。ここに
おいて、図９ａは、シード層（９５）の蒸着と、鋳型材
料（９１０）（例えばフォトレジスト、ポリイミド）の
成長と、さらに鋳型（９１０）のパターニングを示す。
図９ｂは、はんだ（９３）の電着を示す。図９ｃは、シ
ード層（９５）（部分的に）と鋳型（９１０）の除去を
示す。
【００４１】図１０は、シャーテスターのようなシャー
リングツールを使用してはんだを除去することによっ
て、くぼみを作製する第２の方法を表す。
【００４２】図１１は、インデンターを使用することに
よってくぼみを作製する第３の方法を表し、ここにおい
てはんだのくぼみは（強い）力を加えることによって作
製される。
【００４３】図１０と１１において表される２つの最後
の実施態様は可能である。それは、はんだが、シャーリ
ングツールまたはインデンティングツールのようなツー
ルを押し込むことによってくぼみができる柔らかい材料
だからである。
【００４４】図１２から１５までは、特定の応用のため
に本発明に係る密封された空洞を有する微小構造体の作
製方法を使用する数種類の構造を表す。特定の応用に
は、例えば、マイクロリードスイッチ（図１２）、容量
性マイクロアクセラレーター（図１３）、真空三極管
（図１４）、静電気ドライブ／センスを使用する１ポー
トマイクロ共振器（図１５）、マイクロリレー（表され
ていない）、圧力センサー、ライトミラー装置、マイク
ロパイルおよびボロメーターのような放射線（赤外線か
らＸ線まで）に対して敏感な装置がある。本発明の利点
は、これらの装置が、膜と可動部分のような繊細な表面
構造を有するバルクまたは表面マイクロマシンであるこ
とである。したがって、それらはプラスチック鋳造化合
物で包まれることができない。
【００４５】さらに数種類の応用例において、これらの
装置は、光または電磁放射、さらにより詳細にはＩＲま
たはＵＶ光線、Ｘ線等に近づくことが必要である。その
ような放射の応用例は、ＣＭＯＳベースのイメージャー
（ｉｍａｇｅｒ）のようなイメージング装置のパッケー
ジングである。そのようなケースにおいて、第１または
第２基板は、電磁放射（光）に対して透明であるべきで
あり、または放射に対して透明である基板の一部（ウイ
ンドー）を少なくとも含むべきである。したがって、第
２または第１基板は、Ｇｅ−ウェーハまたはＰｂハロゲ
ン化物材料またはＺｎＳまたは石英のような材料にする
ために選択されることが可能である。
【００４６】上記記載の応用例のいくつかのために、適
切な操作のために制御された気圧が必要とされる。それ
は例えばＩＲセンサーのための参照ガス、低または高熱
伝導のための窒素またはＨｅである。パッケージングに
関して、特許出願ＥＰ−Ａ−０８６７７０２において開
示されているボロメーターセンサーが、本発明に係るパ
ッケージング技術の有効な実例であることが可能であ
る。この技術により、ボロメーター装置の熱的な絶縁も
行う。熱的な絶縁は、空洞中を真空にすることによって
達成される。より重い原子の希ガス（Ｘｅ、Ａｒ、…）
が存在することも、ボロメーター装置の性能特性のため
に有益であろう。
【００４７】その上商業上の成功を達成するために、こ
れら全ての装置が、低コストで大量に作製されることが
好ましい。完全にパッケージされた電磁マイクロリレー
の作製が、本発明の最良の実施の形態として以下におい
て詳細に記載される。
【００４８】
【実施例】マイクロリレーの重要な構成部品の全て、す
なわちアクチュエーター、電気的接点、電気的接点の外
被、構造のデザイン、マイクロマシンで作製するプロセ
ス、およびパッケージングを組み込む作製アプローチと
全体のデザインは、図１６において概略的に図示されて
いるマイクロリレーになっている。マイクロリレーの心
臓部は、上記に記載された本発明の方法を使用する２つ
の“フリップ−チップ組み立て”チップ（１６１）を含
む。
【００４９】組み立てプロセスは、電気めっきされた錫
鉛合金（ＳｎＰｂ）層と金（Ａｕ）層との間の共晶（１
６２）結合に基づいている。アセンブリの２つのチップ
のうち１つが強磁性の基板（１６１）を使用し、Ｕ字型
コアの電磁石を含み、それはＣｕ二重層コイル（Ｃｕ巻
線の断面積が６ｘ８μｍ2、全巻数Ｎ＝１２７）と、電
気めっきされたＮｉＦｅ（５０／５０）ポール（１ｘ
０．１５ｍｍ2）と、低い電気的接点とで構成する。上
部チップ（１６２）は、酸化シリコン基板を使用する。
チップは、キーパープレート（２ｘ１．８ｍｍ2）とス
プリングとして作用する２つの支持ビーム（１．６ｘ
０．１５ｍｍ2）で構成する接極子を収容し、それはほ
ぼ２０μｍの厚さの電着ＮｉＦｅ（８０／２０）で構成
される。キーパーとビームは、シリコン基板（１６２）
の上１μｍにぶら下がっている。上部接点は、キーパー
プレート上に蒸着される。最近のデザインに関して、接
点は０．２０ｘ０．１５ｍｍ2の大きさであり、Ａｕ
（キーパー上に１．５μｍと電磁石上に０．５μｍ）で
作製される。接点と接極子は、成形ガス（ｆｏｒｍｉｎ
ｇｇａｓ）か空気のいずれかで満たされる溶接密封空洞
に収容される。配置される空洞の大きさは金属性シーリ
ングリングによって明確に定められ、それはＳｎＰｂで
覆われた電着ニッケルのスペーサー層で構成する。接点
ギャップと作動（ポール）ギャップは、接点全体の厚さ
（ほぼ２μｍ）だけ異なり、さらにＳｎＰｂのはんだ層
から小さな寄与があるものの、主にＮｉスペーサー層の
厚さによって設定される。最近のデザインに関して、接
点ギャップの間隔は、ほぼ２２μｍであり、それによっ
てＮｉスペーサーはほぼ２０μｍである。
【００５０】多層コイルを有する電磁石チップ（１６
１）の作製は、強磁性（ＦｅＳｉ、３％シリコン）基板
から始まる。プロセスフローは図１７において表されて
いる。ここにおいて図１７ａは、Ｃｕコイル作製後の基
板（１６１）を表す。図１７ｂは、“Ｎｉ−パッド”お
よびＮｉＦｅポール成長後の基板（１６１）を表す。図
１７ｃは、ポールおよびＮｉパッドをラッピングしかつ
研磨し、次にシーリングリングおよびフィードスルーの
ためのＳｎＰｂ層とＮｉスペーサー層を蒸着し、最終的
に接点層を蒸着した後の基板（１６１）を表す。
【００５１】シーリングリングは、フリップ−チップア
センブリを結合させるためのＳｎＰｂ（例えば６３／３
７共晶合金）はんだ層とＮｉスペーサーの二重層を含
む。作製プロセスは、重要なステップを含む３Ｄマイク
ロ作製技術に基づいている。その重要なステップは、例
えばコイル巻き取りと相互接続のためのＣｕの電着、ポ
ールのためのＮｉＦｅの電着、スペーサーのためのＮｉ
の電着、そのうえフリップ−チップアセンブリを結合さ
せるためのＳｎＰｂはんだの電着である。さらなるステ
ップは、ＢＣＢ（シクロテン（ｃｙｃｌｏｔｅｎ））を
使用するめっき型の準備と、“過剰めっき”金属のラッ
ピングと研磨である。接極子チップ（図１６におけるチ
ップ（１６２））は、最初の基板としてシリコン基板を
使用する。プロセス−フローは、図１８において表され
ている。ここにおいて、図１８ａは、Ａｌ犠牲層のパタ
ーニング後の基板を表す。図１８ｂは、接極子のための
ＮｉＦｅの電着、さらにそれに続く接点層のパターニン
グと電着後の基板を表す。図１８ｃは、ＫＯＨにおける
Ａｌ犠牲層のエッチング後の基板を表す。
【００５２】パッケージングは、低コスト、ミニチュア
パッケージング技術に集中する。集積回路用のパッケー
ジの４つの主要な目的、すなわち配電、信号の分配、電
気の浪費、並びに機械的な支持および保護に加えて、第
５の非常に関連する機能は、マイクロリレーのために加
えられる。それは、電気的接点のための環境の制御とハ
ウジングの定義である。通常パッケージングとして解釈
されるもの、すなわちアセンブリが外側の世界と相互接
続するためのリードとアセンブリカプセルを含む１−レ
ベルパッケージングと対称的に、後者は０−レベルパッ
ケージングと呼ばれる。
【００５３】０−レベルパッケージングは、空洞の作製
について扱い、最初にそれは電気的接点を収容する（図
１６参照）。それ自体が、従来のリードスイッチとリレ
ーのガラスカプセルと置き換わる。カプセル内の空気
は、一般に窒素、成形ガスまたは真空であり、降伏電圧
を上げかつスイッチング接点の耐用年数を改善するよう
に調整される。マイクロリレーに関して、上部および下
部チップについての本発明に係る低温（＜３５０°Ｃ）
フリップ−チップアセンブリプロセスにしたがって空洞
が作製される。空洞は、これらのチップの両方によっ
て、および幾何学的に囲まれたシーリングリングによっ
て囲まれる。以前に指摘された理由のために、空洞は溶
接密封されなければならず、さらに空洞は清潔で制御可
能な環境を備えなければならない。ここにおいて使用さ
れるような“制御可能”という言葉は、所定のガス（例
えば窒素またはＳＦ6）またはガス混合物（例えば成形
ガス）を（真空を含む）所定の圧力で含む環境を意味す
る。すでに上記に示されているように、金属性シーリン
グリングは、密封条件を満たすように実行されることが
可能である。アンダー・バンプ・メタリゼーション（Ｕ
ＢＭ）のために、ＴｉＡｕ（０．０２／０．１２μｍ）
が使用されることは好ましく、トップ・サーフェース・
メタリゼーション（ＴＳＭ）のために、接触層と同時に
蒸着されるＡｕが使用される。
【００５４】環境を制御することは、本発明に係る方法
によって行われる。上記の条件に加えて、電気的フィー
ドスルーは、接極子（上部）チップ上の電気的接点と、
電磁石（下部）チップ上に配置される出力パッドとを相
互接続するために実行されなければならない。Ｎｉスペ
ーサーとＳｎＰｂの金属性スタックは、図１６において
図示されているようにこのフィードスルーも設けること
ができる。
【００５５】図１６のリレー配置の大きさは、下部電磁
石チップによって定められ、ほぼ５．３ｘ４．１ｍｍ2
である。フリップ−チップアセンブリの厚さは、ほぼ１
ｍｍである。
【００５６】コイルに電圧を加えると、キーパーはポー
ル方向に引き寄せられ、したがって電気的接点に接近す
る。リレーの出力は、それによりキーパーがショート部
品としてのみ作用する２つの下部接点によって、または
１つ（または両方）の下部接点と上部接点によってのい
ずれかで明確に定められることが可能である。後者のケ
ースにおいて、キーパーに作用する電磁力Ｆmが、キー
パーの電磁飽和によって、および／または閉鎖後の残り
のポールギャップ間隔によって、一般に制限されるなら
ば、上部接点は、支持ビームおよび電気的フィードスル
ー（図１６）を介して下部チップの出力パッドと相互接
続される。最近のデザインに関して、Ｆ mがほぼ２ｍＮ
（飽和限界）であり、それは起磁力ＮＩ＞０．８ＡＴ、
キーパー材料についての１Ｔの飽和誘導と透磁率μr＝
２，０００、１．６ｍｍの平均キーパー長、および１μ
ｍの残りのギャップに対して計算されている。接触力Ｆ
c（それによって引力（ｐｕｌｌ−ｉｎ）が生じると仮
定する）は、最大電磁力マイナスバネの力、したがって
Ｆc＜２ｍＮ／２＝１ｍＮによって制限される（力が２
つの接点によって分割されているので、係数２が生じ
る。）。バネの力は、支持ビームの剛性によって定めら
れるが、キーパープレートの剛性によっても定められる
ことに気付くであろう。後者は、接点のクロージャー上
で変形し、さらにこのようにさらなるスプリングの剛性
が取り入れられる。
【００５７】
【発明の効果】本発明は、内部空洞を有する微小構造体
の作製方法と微小構造体の製品について指示されてい
る。好ましいことに、シーリングガス構成およびシーリ
ング圧力または真空を自由に選択できる制御された環境
で、空洞は密封される。
【００５８】好ましいことに、この方法は、真空におい
て、または制御された不活性ガス環境において、当該微
小構造体の作製を実行するために特別な装置を必要とし
ない。
【００５９】この方法は、マイクロエレクトロメカニカ
ルシステム（ＭＥＭＳ）パッケージングにとって好都合
であり、ここにおいてプロセスステップの全てがパッケ
ージング装置と両立できる。
【図面の簡単な説明】
【図１】 本発明に係る密閉された空洞を有する微小構
造体の作製方法に関する好ましい実施態様の１つのステ
ップを表す。
【図２】 本発明に係る密閉された空洞を有する微小構
造体の作製方法に関する好ましい実施態様の１つのステ
ップを表す。
【図３】 本発明に係る密閉された空洞を有する微小構
造体の作製方法に関する好ましい実施態様の１つのステ
ップを表す。
【図４】 本発明に係る密閉された空洞を有する微小構
造体の作製方法に関する好ましい実施態様の１つのステ
ップを表す。
【図５】 本発明に係る密閉された空洞を有する微小構
造体の作製方法に関する好ましい実施態様の１つのステ
ップを表す。
【図６】 本発明に係る密閉された空洞を有する微小構
造体の作製方法に関する好ましい実施態様の１つのステ
ップを表す。
【図７】 本発明に係る密閉された空洞を有する微小構
造体の作製方法に関する好ましい実施態様の最後の２つ
のうち、１つのステップを表す。
【図８】 本発明に係る密閉された空洞を有する微小構
造体の作製方法に関する好ましい実施態様の最後の２つ
のうち、１つのステップを表す。
【図９】 本発明に係る密閉された空洞を有する微小構
造体の作製において、くぼみを形成する方法の選択的な
３つの実施態様のうち１つを詳細に表す。
【図１０】 本発明に係る密閉された空洞を有する微小
構造体の作製において、くぼみを形成する方法の選択的
な３つの実施態様のうち１つを詳細に表す。
【図１１】 本発明に係る密閉された空洞を有する微小
構造体の作製において、くぼみを形成する方法の選択的
な３つの実施態様のうち１つを詳細に表す。
【図１２】 本発明の方法にしたがって作製された微小
構造体の１つの応用例を表す。
【図１３】 本発明の方法にしたがって作製された微小
構造体の１つの応用例を表す。
【図１４】 本発明の方法にしたがって作製された微小
構造体の１つの応用例を表す。
【図１５】 本発明の方法にしたがって作製された微小
構造体の１つの応用例を表す。
【図１６】 本発明の原則にしたがって作製されたパッ
ケージにおけるマイクロリレーの概略的な断面図を表
す。
【図１７】 ＦｅＳｉ基板から始まる図１６の下部チッ
プである電磁石チップを作製するためのプロセスフロー
を表す。
【図１８】 シリコン基板から始まる図１６の上部チッ
プである接極子チップの作製に関するプロセスフローを
表す。
【符号の説明】
１…第１基板 ３…第１層 ４…くぼみ ５…第２基板 ６…第２層 ８…空洞 ９３…はんだ ９５…シード層 １６１…基板（下部チップ） １６２…上部チップ ９１０…鋳型
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591060898 アンテルユニヴェルシテール・ミクロ−エ レクトロニカ・サントリュム・ヴェー・ゼ ッド・ドゥブルヴェ ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ Ｍ ＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥ ＮＴＲＵＭ ＶＺＷ ベルギー、ベー−3001ルーヴァン、カペル ドリーフ75番 (72)発明者 ハリー・アー・セー・ティルマンス オランダ6229イックスアー、マーストリヒ ト、サルフィーアベームト31エフ番 (72)発明者 エリク・ベイネ ベルギー3001ルーヴァン、ロツプールスト ラート15番 (72)発明者 ミリアム・ファン・デ・ペール ベルギー1090ブリュッセル、リーブレヒト ラーン39番

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 第１基板（１）上に実質的に閉じた幾何
    学的配置で少なくとも第１層（３）を作製するステップ
    と、 前記第１層（３）においてくぼみ（４）を作製するステ
    ップと、 第２基板（５）上に実質的に閉じた前記幾何学的配置で
    少なくとも第２層（６）を実質的に作製するステップ
    と、 空洞（８）を有する微小構造体が、閉じた前記幾何学的
    配置に基づいて形成されるように、前記第２基板（５）
    上に前記第１基板（１）を並べて結合するステップとを
    含む、内部空洞を有する微小構造体の作製方法。
  2. 【請求項２】 第１基板（１）上に実質的に閉じた幾何
    学的配置で少なくとも層の第１スタックを作製するステ
    ップと、 層の前記第１スタックの上部層（３）にくぼみ（４）を
    作製するステップと、 第２基板（５）上に実質的に閉じた前記幾何学的配置で
    少なくとも層の第２スタック（６）を実質的に作製する
    ステップと、 空洞（８）を有する微小構造体が、閉じた前記幾何学的
    配置に基づいて形成されるように、前記第２基板（５）
    上に前記第１基板（１）を並べて結合するステップとを
    含む、内部空洞を有する微小構造体の作成方法。
  3. 【請求項３】 写真平板法および／または化学的方法を
    使用して、くぼみが作製される、請求項１または２に係
    る方法。
  4. 【請求項４】 シャーリングツール（１１）を使用し
    て、層の第１スタックのうち、層の少なくとも１つの一
    部を取り除くことによって、くぼみが作製される、請求
    項１または２に係る方法。
  5. 【請求項５】 層の第１スタックのうち、層の少なくと
    も１つに、インデントツール（１２）を用いて力を加え
    ることによって、くぼみが作製される、請求項１または
    ２に係る方法。
  6. 【請求項６】 前記基板の整列と結合以前に、前処理が
    両方の基板上で実行され、前記前処理はプラズマエッチ
    ング処理を含む、請求項１または２に係る方法。
  7. 【請求項７】 微小構造体を作製するために、両方の基
    板を並べた後で、結合前処理が実行される、請求項１ま
    たは２に係る方法。
  8. 【請求項８】 結合前処理は、層の第１スタックのう
    ち、少なくとも層の１つの融点より十分低い温度まで、
    微小構造体を加熱することを含む、請求項７に係る方
    法。
  9. 【請求項９】 層の前記第１スタックは、実質的にＰｂ
    Ｓｎで作られたはんだ層を含む、請求項１または２に係
    る方法。
  10. 【請求項１０】 層の第１スタックがメタリゼーション
    シード層（２）を含む、請求項１または２に係る方法。
  11. 【請求項１１】 結合ステップを実行している間および
    ／またはその前に、前記空洞を所定の圧力までポンピン
    グするステップをさらに含む、請求項１または２に係る
    方法。
  12. 【請求項１２】 結合ステップを実行している間および
    ／またはその前に、空洞をガスまたはガス混合物で所定
    の圧力まで満たすステップをさらに含む、請求項１また
    は２に係る方法。
  13. 【請求項１３】 ガスが不活性ガスである、請求項１２
    に係る方法。
  14. 【請求項１４】 層の前記第１スタックのうち、層の少
    なくとも１つの融点より高い、またはそれと等しい、ま
    たはそれより少し低いリフロー温度で、層の第１スタッ
    クの上部層をリフローすることによりくぼみが閉鎖され
    る、請求項１または２に係る方法。
  15. 【請求項１５】 リフローが真空環境において実行され
    る、請求項１４に係る方法。
  16. 【請求項１６】 リフローが不活性ガス環境において実
    行される、請求項１５に係る方法。
  17. 【請求項１７】 層の前記第１スタックのうち、少なく
    とも１つの層を除いて、基板と基板上のその他の構造の
    融点より低い温度で、リフローが実行される、請求項１
    または２に係る方法。
  18. 【請求項１８】 両方の基板がシリコンウェーハにおけ
    るチップまたはシリコンであるか、一方の基板がチップ
    で、他方の基板がウェーハである、請求項１または２に
    係る方法。
  19. 【請求項１９】 電磁放射を空洞に入射させるために、
    ２つの基板の１つにおいてウインドーが形成される、請
    求項１または２に係る方法。
  20. 【請求項２０】 放射が空洞に入射できるように、前記
    基板の１つが電磁放射に対して透明である、請求項１ま
    たは２に係る方法。
  21. 【請求項２１】 マイクロリードスイッチ、容量性マイ
    クロアクセラレーター、真空マイクロ三極管、マイクロ
    共振器、マイクロリレー、およびマイクロスイッチが実
    現される、請求項１または２に係る方法。
  22. 【請求項２２】 密封された空洞（８）を含み、２つの
    基板間（１と５）の閉じた幾何学的配置に基づく壁によ
    って、前記空洞が明確に定められ、 前記壁が、少なくとも第１メタリゼーション層（２）、
    リフローされたはんだ層（３）、さらに第２メタリゼー
    ション層（６）を含む層のスタックである微小構造体。
  23. 【請求項２３】 電磁放射を空洞に入射させるために、
    ２つの基板の１つの少なくとも一部がウインドーを有す
    る、請求項１または２に係る方法によって得られる微小
    構造体。
  24. 【請求項２４】 電磁放射が空洞に入射できるように、
    前記基板の１つが電磁放射に対して透明である、請求項
    １または２に係る方法によって得られる微小構造体。
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