JP2000082090A - 遅延機能付フリップフロップ回路、遅延機能付ラッチ回路、順序回路の設計方法、半導体集積回路におけるクロック信号配線の自動設計装置、及び、半導体集積回路におけるクロック信号配線の自動設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 順序回路を短い周期のクロック信号で動作さ
せる。 【解決手段】 フリップフロップ回路１０と遅延回路２
０とを用いて、遅延機能付フリップフロップ回路を構成
する。遅延回路２０には外部からの外部クロック信号Ｅ
ＣＬＫが入力され、これより一定の遅延時間ΔＴ２だけ
遅れた内部クロック信号ＩＣＬＫをフリップフロップ回
路１０へ出力する。これにより、外部クロック信号ＥＣ
ＬＫが立ち上がってから、一定の遅延時間ΔＴ２をおい
て内部クロック信号ＩＣＬＫが立ち上がるようにするこ
とができるため、フリップフロップ回路１０におけるデ
ータ入力信号ＤＩＳの取り込みを、遅延時間ΔＴ２分だ
け遅くすることができる。このため、遅延機能付フリッ
プフロップ回路へのデータ入力信号ＤＩＳの到着が遅延
時間ΔＴ２分だけ遅く到着しても、フリップフロップ回
路１０は、正しくデータ入力信号ＤＩＳを取り込むこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フリップフロップ
回路および順序回路の設計手法に関するものである。ま
た、本発明はクロック信号の配線をデータパスの遅延を
考慮して自動的に設計するための半導体集積回路におけ
るクロック信号配線の自動設計装置及びその方法に関す
る。

【０００２】

【従来の技術】図１５は、一般的な順序回路を示す図で
ある。この図１５からわかるように、順序回路は、組合
せ論理回路ＬＣとフリップフロップ回路ＦＦとから構成
されている。通常、このような順序回路の動作速度は、
組合せ論理回路ＬＣの伝搬遅延時間Ｔｐｄによって決定
される。つまり、組合せ論理回路ＬＣを信号が伝搬する
のに必要な時間である伝搬遅延時間Ｔｐｄによって決定
される。この伝搬遅延時間Ｔｐｄと、フリップフロップ
回路ＦＦのセットアップ時間Ｔｓｕと、クロック周期Ｔ
ｃｋとが、Ｔｐｄ＋Ｔｓｕ＜Ｔｃｋの関係を満たすこと
が、順序回路が正しく動作するための条件となる。

【０００３】現状では、フリップフロップ回路ＦＦのセ
ットアップ時間Ｔｓｕはきわめてゼロに近く、クロック
周期Ｔｃｋの１〜５％程度である。このようなフリップ
フロップ回路ＦＦのみを用いて設計を行っているので、
順序回路の動作速度は伝搬遅延時間Ｔｐｄで決定され
る。すなわち、順序回路の動作速度は、各フリップフロ
ップ回路ＦＦ間に位置する組合せ論理回路ＬＣの最大の
伝搬遅延時間Ｔｐｄで決定される。つまり、クリティカ
ルパスが順序回路の動作速度を決定している。

【０００４】また、図１６は一般的な順序回路とそのタ
イミングチャートを示す図である。この図１６からわか
るように、順序回路を含む半導体集積回路においてフリ
ップフロップ回路ＦＦがデータ出力信号を出力するタイ
ミング、もしくは、フリップフロップ回路ＦＦが入力さ
れたデータ入力信号を取り込むタイミングは、供給され
ているクロック信号の立ち上がり（もしくは、立ち下が
り）エッジのタイミングに同期する。図１６において
は、フリップフロップ回路ＦＦ（１）からフリップフロ
ップ回路ＦＦ（２）へのパスと、フリップフロップ回路
ＦＦ（２）からフリップフロップ回路（３）へのパスと
の、２つのパスがある。すなわち、組合せ論理回路ＬＣ
（２）のパスと、組合せ論理回路ＬＣ（３）のパスと
の、２つのパスがある。これらのパスにおいて、組合せ
論理回路ＬＣ（２）の伝搬遅延時間Ｔｐｄの値が大き
く、組合せ論理回路ＬＣ（３）の伝搬遅延時間Ｔｐｄの
値が小さい場合もある。このような場合、クロック信号
の最大動作周波数は、組合せ論理回路ＬＣ（２）の伝搬
遅延時間Ｔｐｄの値によってのみ決定される。このよう
な場合、クロック信号に対する余裕を示すスラック値Ｓ
ｌａｃｋは、組合せ論理回路ＬＣ（２）よりも組合せ論
理回路ＬＣ（３）の方が、大きくなる。このため、クロ
ック信号の最大動作周波数は、スラック値Ｓｌａｃｋの
小さい組合せ論理回路ＬＣ（２）に合わせて、決定され
る。なお、スラック値Ｓｌａｃｋは、Ｓｌａｃｋ＝Ｔｃ
ｋ−Ｔｓｕ−Ｔｐｄで表すことができる。

【０００５】

【発明が解決しようとする課題】ここで、このような順
序回路を設計する段階では、ＲＴＬ（レジスタ・トラン
スファー・レベル）記述を用いてコンピュータ等を使用
して設計をしている。この順序回路の設計段階におい
て、順序回路の動作速度を向上させようとする場合、ク
リティカルパスに相当する組合せ論理回路ＬＣに、別個
のフリップフロップ回路ＦＦを新たに挿入する必要があ
った。すなわち、最大の伝搬遅延時間Ｔｐｄを有する組
合せ論理回路ＬＣを分割するために、この組合せ論理回
路ＬＣにフリップフロップ回路ＦＦを人手で挿入する必
要があった。このようにフリップフロップ回路ＦＦを挿
入した場合、ＲＴＬ記述を人手で修正するよりなかっ
た。

【０００６】そこで、本発明は上記課題に鑑みてなされ
たものであり、フリップフロップ回路に遅延回路を内蔵
することにより、外部クロック信号が立ち上がってから
一定の時間が経過してから内部クロック信号が立ち上が
るようにした遅延機能付フリップフロップ回路を提供す
ることを目的とする。また、このような遅延機能付フリ
ップフロップ回路を用いることにより、順序回路の設計
段階におけるＲＴＬ記述の修正を可及的に少なくするこ
とを目的とする。

【０００７】また、設計段階におけるクロック信号の配
線の設計は、自動配線と手動配線とがあった。これらの
うち、自動配線では、すべてのフリップフロップ回路Ｆ
Ｆに対して同時にクロック信号が入力されるように配線
するしかなかった。すなわち、すべてのフリップフロッ
プ回路ＦＦに同一のタイミングでクロック信号を入力す
るしかなかった。一方、手動配線を行えば、データパス
の遅延を考慮したクロック信号の配線も可能ではあっ
た。すなわち、複数あるフリップフロップ回路ＦＦの中
でタイミングをずらしてクロック信号を供給することが
可能ではあった。しかし、手動配線を行うと配線の設計
に多大な労力と時間が必要となり、設計効率があまりよ
くないという問題があった。

【０００８】そこで、本発明は上記課題に鑑みてなされ
たものであり、データパスの遅延を考慮したクロック信
号の配線を自動で行える半導体集積回路におけるクロッ
ク信号配線の自動設計装置及びその方法を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る遅延機能付フリップフロップ回路は、
データ入力信号と内部クロック信号とが入力され、前記
内部クロック信号に同期して前記データ出力信号の値を
保持してデータ出力信号として出力するデータ保持出力
回路と、外部クロック信号が入力され、この入力された
外部クロック信号に対して一定の遅延時間を有する内部
クロック信号を出力する、遅延回路と、を備えたことを
特徴とする。

【００１０】さらに、前記データ保持出力回路は、前記
内部クロック信号の立ち上がり時に前記データ入力信号
を取り込んでこれを保持し、前記データ出力信号として
出力するフリップフロップ回路で構成されている、こと
を特徴とする。

【００１１】また、前記データ保持出力回路は、前記内
部クロック信号がハイレベルの間に前記データ入力信号
を取り込んで、前記データ出力信号として出力し、前記
内部クロック信号がローレベルの間はハイレベルの間に
取り込んだ前記データ入力信号を保持して、前記データ
出力信号として出力する、ラッチ回路と、前記遅延回路
から出力された内部クロック信号が入力され、この内部
クロック信号の立ち上がりに同期して、短いパルス信号
を前記ラッチ回路へ出力する、パルス信号発生回路と、
を備えて構成されていることを特徴とする。

【００１２】さらに、本発明に係る半導体集積回路装置
は、前述の遅延機能付フリップフロップ回路を備えてい
ることを特徴とする。

【００１３】また、半導体集積回路装置は、前記遅延機
能付フリップフロップ回路は複数設けられているととも
に、前記複数の遅延機能付フリップフロップ回路のうち
の少なくとも１つは、他の遅延機能付フリップフロップ
回路と異なる遅延時間を有する、ことを特徴とする。

【００１４】さらに、半導体集積回路装置は、前述の遅
延機能付フリップフロップ回路をライブラリとして登録
した上で、論理合成を行うことにより設計された、こと
を特徴とする。

【００１５】一方、本発明に係る遅延機能付ラッチ回路
は、内部クロック信号がハイレベルの間にデータ入力信
号を取り込んで、データ出力信号として出力し、前記内
部クロック信号がローレベルの間はハイレベルの間に取
り込んだ前記データ入力信号を保持して、前記データ出
力信号として出力する、ラッチ回路と、外部クロック信
号が入力され、この入力された外部クロック信号に対し
て一定の遅延時間を有する前記内部クロック信号を出力
する、遅延回路と、を備えたことを特徴とする。

【００１６】また、本発明に係る順序回路の設計方法
は、複数の組合せ論理回路と、これら組合せ論理回路の
間を接続する複数のフリップフロップ回路とを有する順
序回路の設計方法であって、通常のフリップフロップ回
路のライブラリを用いて論理合成を行う工程と、前記論
理合成に基づいてタイミング解析を行い、所望の速度の
クロック信号で動作させた場合に、前記組合せ論理回路
の出力信号が前記クロック信号に対して遅れる未達時間
を求める工程と、論理合成時に用いるライブラリを、前
記未達時間に相応する遅延時間を有する遅延回路を内蔵
したフリップフロップ回路を加えたライブラリに置き換
えて、再び論理合成を行う工程と、を備えたことを特徴
とする。

【００１７】さらに、複数の異なる遅延時間を有する遅
延回路を内蔵したフリップフロップ回路のライブラリが
用意されており、前記未達時間の生じた組合せ論理回路
の後段のフリップフロップ回路を、遅延回路を内蔵した
フリップフロップ回路に置き換える際には、その未達時
間よりも長い遅延時間を有し、かつ、最も小さい遅延時
間を有する、フリップフロップ回路を用いる、ことを特
徴とする。

【００１８】また、本発明に係るクロック信号配線の自
動設計装置は、複数の組合せ論理回路と、これら組合せ
論理回路の間に設けられた複数のフリップフロップ回路
とを、有する、半導体集積回路におけるクロック信号配
線の自動設計装置であって、クロック信号を所定のサイ
クルタイムに設定し、すべてのフリップフロップ回路に
対して、そのフリップフロップ回路が始点又は終点とな
るパスを解析して、フリップフロップ回路毎に最悪スラ
ック値を求めるための、パス解析手段と、すべてのフリ
ップフロップ回路の中で、最悪スラック値を有するパス
をワーストパスとして求め、前記ワーストパスを構成す
るワースト組合せ論理回路からの出力信号のタイミング
が、前記ワーストパスにおけるクロック信号のタイミン
グに間に合うかどうかを判断するための、第１の条件判
断手段と、前記第１の条件判断手段において、前記ワー
スト組合せ論理回路からの出力信号のタイミングが、前
記ワーストパスのクロック信号のタイミングに間に合う
場合には、前記クロック信号の前記サイクルタイムをさ
らに短く設定するための、サイクルタイム再設定手段
と、前記第１の条件判断手段において、前記ワースト組
合せ論理回路からの出力信号のタイミングが、前記ワー
ストパスのクロック信号のタイミングに間に合わない場
合には、前記ワースト組合せ論理回路の前段のフリップ
フロップ回路と後段のフリップフロップ回路のうちの少
なくとも一方のフリップフロップ回路におけるクロック
信号の供給タイミングを調整して、前記ワースト組合せ
論理回路からの出力信号が間に合うようにするための、
クロック信号の到達時刻設定手段と、を備えたことを特
徴とする。

【００１９】さらに、前記クロック信号の到達時刻設定
手段では、フリップフロップ回路に付与された、クロッ
ク信号の到達時刻を早くすることも遅くすることもでき
る非固定と、クロック信号の到達時刻を早くすることが
できない前固定と、クロック信号の到達時刻を遅くする
ことができない後固定との、３つの属性に基づいて、前
記クロック信号の前記供給タイミングの調整をする、こ
とを特徴とする。

【００２０】また、前記クロック信号の到達時刻設定の
後に、前記ワースト組合せ論理回路からの出力信号が間
に合うように前記クロック信号の供給タイミングを調整
することができたか否かを判断するための、第２の条件
判断手段をさらに備え、前記供給タイミングの調整がで
きなかった場合には、前記サイクルタイム再設定手段
で、前記クロック信号の前記サイクルタイムをさらに長
く設定する、ことを特徴とする。

【００２１】また、前記第２の条件判断手段で前記クロ
ック信号の前記供給タイミングの調整ができた場合に
は、前記ワースト組合せ論理回路の前後段の前記フリッ
プフロップ回路に前記非固定と前記前固定と前記後固定
とのうちの必要な属性の変更を行い、再度、前記パス解
析手段を実行することを特徴とする。

【００２２】さらに、前記サイクルタイム再設定の後
に、現在設定されているサイクルタイムと、以前設定さ
れていたサイクルタイムとを比較して、その差が、一定
値以内であれば、最良のサイクルタイムが求まったと判
断するための、終了判定手段を、さらに備えることを特
徴とする。

【００２３】また、本発明に係るクロック信号配線の自
動設計方法によれば、複数の組合せ論理回路と、これら
組合せ論理回路の間に設けられた複数のフリップフロッ
プ回路とを、有する、半導体集積回路におけるクロック
信号配線の自動設計方法であって、クロック信号を所定
のサイクルタイムに設定し、すべてのフリップフロップ
回路に対して、そのフリップフロップ回路が始点又は終
点となるパスを解析して、フリップフロップ回路毎に最
悪スラック値を求める、パス解析工程と、すべてのフリ
ップフロップ回路の中で、最悪スラック値を有するパス
をワーストパスとして求め、前記ワーストパスを構成す
るワースト組合せ論理回路からの出力信号のタイミング
が、前記ワーストパスにおけるクロック信号のタイミン
グに間に合うかどうかを判断する、第１の条件判断工程
と、前記第１の条件判断で、前記ワースト組合せ論理回
路からの出力信号のタイミングが、前記ワーストパスの
クロック信号のタイミングに間に合う場合には、前記ク
ロック信号の前記サイクルタイムをさらに短く設定す
る、サイクルタイム再設定工程と、前記第１の条件判断
で、前記ワースト組合せ論理回路からの出力信号のタイ
ミングが、前記ワーストパスのクロック信号のタイミン
グに間に合わない場合には、前記ワースト組合せ論理回
路の前段のフリップフロップ回路と後段のフリップフロ
ップ回路のうちの少なくとも一方のフリップフロップ回
路におけるクロック信号の供給タイミングを調整して、
前記ワースト組合せ論理回路からの出力信号が間に合う
ようにする、クロック信号の到達時刻設定工程と、を備
えたことを特徴とする。

【００２４】さらに、前記クロック信号の到達時刻設定
工程では、フリップフロップ回路に付与された、クロッ
ク信号の到達時刻を早くすることも遅くすることもでき
る非固定と、クロック信号の到達時刻を早くすることが
できない前固定と、クロック信号の到達時刻を遅くする
ことができない後固定との、３つの属性に基づいて、前
記クロック信号の前記供給タイミングの調整をする、こ
とを特徴とする。

【００２５】また、前記クロック信号の到達時刻設定工
程の後に、前記ワースト組合せ論理回路からの出力信号
が間に合うように前記クロック信号の供給タイミングを
調整することができたか否かを判断する第２の条件判断
工程をさらに備え、前記供給タイミングの調整ができな
かった場合には、前記サイクルタイム再設定工程で、前
記クロック信号の前記サイクルタイムをさらに長く設定
する、ことを特徴とする。

【００２６】しかも、前記第２の条件判断工程で前記ク
ロック信号の前記供給タイミングの調整ができた場合に
は、前記ワースト組合せ論理回路の前後段の前記フリッ
プフロップ回路に前記非固定と前記前固定と前記後固定
とのうちの必要な属性の変更を行い、再度、前記パス解
析工程を行うことを特徴とする。

【００２７】また、前記サイクルタイム再設定工程の後
に、現在設定されているサイクルタイムと、以前設定さ
れていたサイクルタイムとを比較して、その差が、一定
値以内であれば、最良のサイクルタイムが求まったと判
断する、終了判定工程を、さらに備えることを特徴とす
る。

【００２８】

【発明の実施の形態】〔第１実施形態〕本発明の第１実
施形態は、特定のフリップフロップ回路のみに供給され
るクロック信号のタイミングを、他のフリップフロップ
回路に供給されるクロック信号のタイミングよりも遅ら
せることにより、特定のフリップフロップ回路のみのク
ロック周期を見かけ上、長くすることができるようにし
たものである。そしてこれにより、高い周波数のクロッ
ク信号で順序回路を動作させることができるようにした
ものである。より詳しくを、以下に説明する。

【００２９】図１は本実施形態に係る遅延機能付フリッ
プフロップ回路の構成を示すブロック図である。この図
１からわかるように、本実施形態に係る遅延機能付フリ
ップフロップ回路は、フリップフロップ回路１０と遅延
回路２０とを備えて構成されている。

【００３０】フリップフロップ回路１０の入力端子Ｄに
は、外部からのデータ入力信号ＤＩＳが入力されてい
る。フリップフロップ回路１０のクロック端子には、遅
延回路２０からの内部クロック信号ＩＣＬＫが入力され
ている。フリップフロップ回路１０の出力端子Ｑから
は、内部クロック信号ＩＣＬＫと同期して、外部へデー
タ出力信号ＤＯＳが出力される。

【００３１】遅延回路２０には、外部からの外部クロッ
ク信号ＥＣＬＫが入力され、前述した内部クロック信号
ＩＣＬＫが出力される。この内部クロック信号ＩＣＬＫ
は、外部クロック信号ＥＣＬＫよりも、一定の時間だけ
遅延した信号である。

【００３２】次に図２に基づいて、第１実施形態に係る
遅延機能付フリップフロップ回路の動作を説明する。こ
の図２は、第１実施形態に係る遅延機能付フリップフロ
ップ回路の動作を説明するためのタイミングチャートを
示す図である。

【００３３】この図２からわかるように、時刻ｔ１で外
部クロック信号ＥＣＬＫがローからハイに切り替わった
とする。但し、内部クロック信号ＩＣＬＫは遅延回路２
０の働きにより、時刻ｔ１の時点ではローのままであ
る。次に、時刻ｔ２で入力データ信号ＤＩＳがローから
ハイに切り替わったとする。すなわち、この遅延機能付
フリップフロップ回路の前段に設けられた組合せ論理回
路の伝搬遅延時間Ｔｐｄが大きいため、外部クロック信
号ＥＣＬＫの立ち上がり時刻ｔ１よりも、ΔＴ１だけお
くれて、データ入力信号ＤＩＳが立ち上がったとする。

【００３４】続いて、時刻ｔ３で内部クロック信号ＩＣ
ＬＫがローからハイに切り替わる。すなわち、遅延回路
２０の働きにより、外部クロック信号ＥＣＬＫよりもΔ
Ｔ２だけ遅れて内部クロック信号ＩＣＬＫが立ち上が
る。この内部クロック信号ＩＣＬＫと同期してフリップ
フロップ回路１０は、データ入力信号ＤＩＳを取り込ん
で、データ出力信号ＤＯＳとして出力する。このため、
時刻ｔ３において、データ出力信号ＤＯＳは、ローから
ハイに切り替わる。つまり、前段の組合せ論理回路の伝
搬遅延時間Ｔｐｄが大きいためにΔＴ１だけ到達が遅れ
たデータ入力信号ＤＩＳを、フリップフロップ回路１０
が取り込んで、データ出力信号ＤＯＳとして、出力する
ことができる。

【００３５】図３は、本実施形態に係る遅延機能付フリ
ップフロップ回路の具体的な回路構成の一例を示す図で
ある。

【００３６】この図３からわかるように、遅延回路２０
は直列的に接続された複数のインバータ２０ａを備えて
構成されている。本実施形態においては、この遅延回路
２０には、偶数個のインバータ２０ａが設けられてい
る。遅延回路２０の出力はインバータ３０ａに接続され
ており、このインバータ３０ａから反転内部クロック信
号／ＩＣＬＫが出力されている。また、このインバータ
３０ａの出力はインバータ３０ｂに接続されており、こ
のインバータ３０ｂから内部クロック信号ＩＣＬＫが出
力されている。

【００３７】フリップフロップ回路１０は、直列的に接
続された、クロックドインバータ１０ａとインバータ１
０ｂとトランスファーゲート１０ｃとインバータ１０ｄ
とインバータ１０ｅとを備えて構成されている。さら
に、このフリップフロップ回路１０は、インバータ１０
ｂと並列的に接続されたクロックドインバータ１０ｆ
と、インバータ１０ｄと並列的に接続されたクロックド
インバータ１０ｇとを、備えて構成されている。そし
て、クロックドインバータ１０ａにデータ入力信号ＤＩ
Ｓが入力され、インバータ１０ｅからデータ出力信号Ｄ
ＯＳが出力される。

【００３８】以上のように、本実施形態に係る遅延機能
付フリップフロップ回路によれば、外部クロック信号Ｅ
ＣＬＫが立ち上がってから、一定の遅延時間ΔＴ２をお
いて内部クロック信号ＩＣＬＫが立ち上がるため、フリ
ップフロップ回路１０におけるデータ入力信号ＤＩＳの
取り込みを、遅延時間ΔＴ２分だけ遅くすることができ
る。すなわち、セットアップタイムＴｓｕを見かけ上負
の値を持つようにすることができる。このため、遅延機
能付フリップフロップ回路へのデータ入力信号ＤＩＳの
到着が遅延時間ΔＴ２分だけ遅く到着しても、フリップ
フロップ回路１０は、正しくデータ入力信号ＤＩＳを取
り込むことができる。したがって、この遅延機能付フリ
ップフロップ回路を、短い周期の外部クロック信号ＥＣ
ＬＫで動作させることができる。

【００３９】なお、第１実施形態においてはフリップフ
ロップ回路１０に本発明を適用した場合を例として説明
した。しかし、図４からわかるように、フリップフロッ
プ回路１０と同様にクロック信号を必要とするラッチ回
路１１についても本発明を適用することができる。すな
わち、フリップフロップ回路１０やラッチ回路１１のよ
うな、クロック信号に同期してデータ入力信号ＤＩＳを
保持してデータ出力信号ＤＯＳとして出力する、データ
保持出力回路であれば、本発明を適用することができ
る。

【００４０】〔第２実施形態〕本発明の第２実施形態
は、第１実施形態におけるフリップフロップ回路の代わ
りにラッチ回路とパルス信号発生回路を設けることによ
り、半導体集積回路に占める面積の削減を図ったもので
ある。

【００４１】図５は、第２実施形態に係る遅延機能付フ
リップフロップ回路の構成を示すブロック図である。

【００４２】この図５からわかるように、第２実施形態
に係る遅延機能付フリップフロップ回路は、ラッチ回路
４０とパルス発生回路４２と遅延回路２０とを備えて構
成されている。本実施形態では、ラッチ回路４０とパル
ス発生回路４２とで、フリップフロップ動作を実現して
いる。

【００４３】遅延回路２０は上述した第１実施形態と同
様に、入力された外部クロック信号ＥＣＬＫを一定の遅
延時間をおいて内部クロック信号ＩＣＬＫとして出力す
る。この内部クロック信号ＩＣＬＫは、パルス信号発生
回路４２に入力される。

【００４４】パルス信号発生回路４２では、内部クロッ
ク信号ＩＣＬＫの立ち上がりに同期して、短いパルス幅
のパルス信号ＰＳを生成する。すなわち、ハイレベルの
時間が短いパルス信号ＰＳを生成する。このパルス信号
ＰＳは、ラッチ回路４０へ入力される。

【００４５】ラッチ回路４０には、このパルス信号ＰＳ
の他に、データ入力信号ＤＩＳが入力されており、デー
タ出力信号ＤＯＳを出力する。このラッチ回路４０は、
パルス信号ＰＳがハイの間はデータ入力信号ＤＩＳの値
を取り込みデータ出力信号ＤＯＳとして出力し、パルス
信号ＰＳがローの間は、このパルス信号ＰＳの立ち下が
り時のデータ入力信号ＤＩＳの値を保持してデータ出力
信号ＤＯＳとして出力する回路である。

【００４６】次に図６に基づいて、第２実施形態に係る
遅延機能付フリップフロップ回路の動作を説明する。こ
の図６は、第２実施形態に係る遅延機能付フリップフロ
ップ回路の動作を説明するためのタイミングチャートを
示す図である。

【００４７】この図６からわかるように、時刻ｔ１で外
部クロック信号ＥＣＬＫがローからハイに切り替わった
とする。但し、内部クロック信号ＩＣＬＫは遅延回路２
０の働きにより、時刻ｔ１の時点ではローのままであ
る。このため、パルス信号ＰＳも、この時刻ｔ１の時点
ではローのままである。次に、時刻ｔ２で入力データ信
号ＤＩＳがローからハイに切り替わったとする。すなわ
ち、この遅延機能付フリップフロップ回路の前段に設け
られた組合せ論理回路の伝搬遅延時間Ｔｐｄが大きいた
め、外部クロック信号ＥＣＬＫの立ち上がり時刻ｔ１よ
りも、ΔＴ１だけおくれて、データ入力信号ＤＩＳが立
ち上がったとする。

【００４８】続いて、時刻ｔ３で内部クロック信号ＩＣ
ＬＫがローからハイに切り替わる。すなわち、遅延回路
２０の働きにより、外部クロック信号ＥＣＬＫよりもΔ
Ｔ２だけ遅れて内部クロック信号ＩＣＬＫが立ち上が
る。この内部クロック信号ＩＣＬＫと同期してパルス信
号ＰＳは、ローからハイに切り替わる。このパルス信号
ＰＳがハイになるので、ラッチ回路４０は、データ入力
信号ＤＩＳを取り込んで、データ出力信号ＤＯＳとして
出力する。このため、時刻ｔ３において、データ出力信
号ＤＯＳは、ローからハイに切り替わる。つまり、前段
の組合せ論理回路の伝搬遅延時間Ｔｐｄが大きいために
ΔＴ１だけ到達が遅れたデータ入力信号ＤＩＳを、ラッ
チ回路４０が取り込んで、データ出力信号ＤＯＳとし
て、出力することができる。続いて、時刻ｔ４でパルス
信号ＰＳがハイからローに切り替わる。すなわち、時刻
ｔ３から時刻ｔ４の間の短い時間だけ、パルス信号ＰＳ
が出力されたことになる。

【００４９】図７は、本実施形態に係る遅延機能付フリ
ップフロップ回路の具体的な回路構成の一例を示す図で
ある。

【００５０】この図７からわかるように、遅延回路２０
は、上述した第１実施形態と同様に、偶数個のインバー
タ２０ａを直列的に接続して、構成されている。この遅
延回路２０の出力である内部クロック信号ＩＣＬＫは、
パルス信号発生回路４２のインバータ４２ａとＮＡＮＤ
回路４２ｂとに入力される。インバータ４２ａは、奇数
個設けられており、直列的に接続されている。このイン
バータ４２ａの最終出力出力も、ＮＡＮＤ回路４２ｂに
接続されている。すなわち、内部クロック信号ＩＣＬＫ
と、インバータ４２ａの最終出力とが、ＮＡＮＤ回路４
２ｂに入力される。ＮＡＮＤ回路４２ｂからは、反転パ
ルス信号／ＰＳが出力される。この反転パルス信号／Ｐ
Ｓはインバータ４２ｃに入力され、このインバータ４２
ｃからパルス信号ＰＳが出力される。これらパルス信号
ＰＳと反転パルス信号／ＰＳとは、ラッチ回路４０へ入
力される。

【００５１】ラッチ回路４０は、直列的に接続されたク
ロックドインバータ４０ａとインバータ４０ｂとを備え
て構成されている。さらに、ラッチ回路４０は、インバ
ータ４０ｂと並列的に接続されたクロックドインバータ
４０ｃを備えて構成されている。クロックドインバータ
４０ａには、データ入力信号ＤＩＳが入力され、インバ
ータ４０ｂからデータ出力信号ＤＯＳが出力される。

【００５２】以上のように本実施形態に係る遅延機能付
フリップフロップ回路によれば、パルス信号発生回路４
２とラッチ回路４０とで、フリップフロップ動作をさせ
ることとしたので、半導体集積回路の占有面積を小さく
することができる。すなわち、上述した第１実施形態の
ように、遅延回路２０と通常のフリップフロップ回路１
０を組合せて、負のセットアップ時間の有する遅延機能
付フリップフロップ回路を構成した場合、同然のことな
がら通常のフリップフロップ回路１０よりも面積及び消
費電力が大きくなる。これに対して、本実施形態では、
この欠点を補うために、遅延回路２０とパルス信号発生
回路４２とラッチ回路４０とにより、負のセットアップ
時間を有する遅延機能付フリップフロップ回路を構成す
ることとしたので、面積を上述した第１実施形態のおよ
そ２／３程度にすることができる。すなわち、通常のフ
リップフロップ回路１０はマスターラッチ回路とスレー
ブラッチ回路で構成されるので、ラッチ回路４０はフリ
ップフロップ回路１０の半分程度の面積で実現すること
ができる。そして、この削減した部分に遅延回路２０お
よびパルス信号発生回路４２を置くことで、より小さな
面積で遅延機能付フリップフロップ回路を実現すること
ができる。

【００５３】〔第３実施形態〕第３実施形態は、上述し
た第１及び第２実施形態に係る遅延機能付フリップフロ
ップを用いた設計手法に関するものであり、セットアッ
プタイムが大きく異なる複数の遅延機能付フリップフロ
ップ回路をライブラリとして用意して、設計を行うとい
うものである。

【００５４】ひとつの順序回路には、複数の組合せ論理
回路が含まれている。このため、順序回路を構成する組
合せ論理回路の遅延時間には、大きいものもあれば、小
さいものもある。順序回路の設計段階においては、一般
に、これらのうち最も遅延時間の大きいものがクリティ
カルパスと呼ばれ、順序回路の動作周期を決定する。す
なわち、クリティカルパスにより最高のクロック信号周
波数が決定される。動作周期が目標値に達しない場合、
クリティカルパス部分の組合せ論理回路の変更を強いら
れる。具体的には、クリティカルパス部分の組合せ論理
回路にフリップフロップ回路を挿入して、この組合せ論
理回路を分割する必要が生じる。このような変更をした
場合、通常はＲＴＬ記述を変更するなどして対応する。

【００５５】しかしながら、上述した第１及び第２実施
形態に係る遅延機能付フリップフロップ回路を用いれ
ば、クリティカルパスの組合せ論理回路の変更なしに動
作周期を速めることができる。すなわち、クリティカル
パスの組合せ論理回路の遅延時間のうち、短くしたい未
達時間Ｔｄ分だけの遅延回路２０を有する遅延機能付フ
リップフロップ回路を、その組合せ論理回路の後段に用
いればよい。つまり、にクリティカルパスの信号が入力
されるフリップフロップを変更すればよい。

【００５６】例えば、図１５における組合せ論理回路Ｌ
Ｃ（２）の伝搬遅延時間Ｔｐｄが大きいため、クロック
信号よりもＴｄだけ遅れて、組合せ論理回路ＬＣ（２）
の出力信号がフリップフロップ回路ＦＦ（２）に到達し
たとする。すなわち、未達時間がＴｄであったとする。
この場合、この組合せ論理回路ＬＣ（２）の後段のフリ
ップフロップ回路ＦＦ（２）を未達時間Ｔｄ分だけの遅
延を有する遅延機能付フリップフロップ回路に置き換え
ることにより、フリップフロップ回路ＦＦ（２）は、正
しい組合せ論理回路の出力信号を取り込むことができ
る。

【００５７】また、実際にはクリティカルパスよりは遅
延時間が小さいものの、動作周期の目標値を満たさない
組合せ論理回路のパスが他に存在することがある。それ
らの組合せ論理回路のパスに対応するため、クリティカ
ルパスの未達時間Ｔｄよりも遅延時間の小さい遅延機能
付フリップフロップ回路を用意しておくことが望まし
い。すなわち、様々な遅延時間を有する遅延機能付フリ
ップフロップ回路を複数用意しておくことが望ましい。
このように遅延時間の異なる遅延機能付フリップフロッ
プ回路をライブラリ登録し、再び論理合成を行う。

【００５８】この設計の流れをフローチャートして示す
と、図８に示すようになる。すなわち、まず、設計され
た順序回路についてＲＴＬ記述を行う（Ｓ１）。続い
て、このＲＴＬ記述に基づいて、論理合成装置にて、論
理合成を行う（Ｓ２）。次に、この論理合成結果に基づ
いて、ゲートレベル記述を行う（Ｓ３）。そして、この
ゲートレベル記述に基づいて、クリティカルパスを検出
するクリティカルパス解析を行う（Ｓ４）。次に、この
クリティカルパスにおけるクロック信号の動作周期に対
する未達時間Ｔｄを求める（Ｓ５）。また、この際に
は、このクリティカルパス以外にもクロック信号の動作
周期よりも遅れる組合せ論理回路が存在する場合もあ
る。そのような場合には、それらの未達時間も同時に求
める。

【００５９】次に、−Ｔｄ〜０のセットアップ時間Ｔｓ
ｕを持つ遅延機能付フリップフロップ回路のライブラリ
を用いて、もう一度、論理合成を行う（Ｓ６）。すなわ
ち、クリティカルパスにおける組合せ論理回路の後段の
フリップフロップ回路を、クリティカルパスにおける未
達時間Ｔｄ分だけの遅延時間を有する遅延機能付フリッ
プフロップ回路で、置き換える。さらに、それ以外のパ
スにおける組合せ論理回路の中で未達時間を有するパス
の後段のフリップフロップ回路を、その未達時間分だけ
の遅延時間を有する遅延機能付フリップフロップ回路
で、置き換える。これにより、所望のクロック信号の動
作周期を満たすゲートレベル記述を得る（Ｓ７）。

【００６０】なお、動作周期の目標値を満たさないパス
が数多く存在する場合、置き換える遅延機能付フリップ
フロップ回路の最大の遅延時間を、クリティカルパスの
未達時間Ｔｄよりも大きくすることも考えられる。

【００６１】また、遅延機能付フリップフロップ回路は
負のセットアップタイムＴｓｕを有するかわりに大きな
正のホールドタイムを持つため、ホールド違反が起きや
すい。図９は、このホールド違反が生ずる過程を説明す
るための図である。この図９からわかるように、この例
では、組合せ論理回路ＬＣ（４）の伝搬遅延時間Ｔｐｄ
が大きいため、フリップフロップ回路ＦＦ（６）に遅延
時間ΔＴ２を有する遅延機能付フリップフロップ回路を
用いている。したがって、組合せ論理回路ＬＣ（４）の
出力信号自体は、ＡＮＤ回路５０を介しても、フリップ
フロップ回路ＦＦ（６）の取り込みに間に合うことにな
る。ところが、組合せ論理回路ＬＣ（５）の伝搬遅延時
間Ｔｐｄがあまり大きくない場合、フリップフロップ回
路ＦＦ（６）がＡＮＤ回路５０の出力信号を取り込む前
に、組合せ論理回路ＬＣ（５）の出力信号が次のタイミ
ングのクロック信号の立ち上がりに同期して、変化して
しまうことも考えられる。これがホールド違反である。
そこで、このようなホールド違反が起こらないようにす
るため、面積が小さく、遅延時間の大きい遅延時間生成
回路５２を組合せ論理回路ＬＣ（５）とＡＮＤ回路５０
の間に、挿入する必要がある。このためには、遅延時間
生成回路５２をライブラリに登録しておく必要もある。

【００６２】以上のように、本実施形態に係る順序回路
の設計手法によれば、組合せ論理回路において未達時間
が生じたとしても、ＲＴＬ記述を変更することなく対処
することができる。すなわち、未達時間が生じるフリッ
プフロップ回路を遅延機能付フリップフロップ回路に置
き換えるだけで、正しい動作を確保することができる。
このため、ＲＴＬ記述を変更する必要はなくなり、効率
的な設計業務を行うことができる。

【００６３】なお、現状でもライブラリに登録されてい
るフリップフロップ回路のセットアップ時間Ｔｓｕはそ
れぞれ異なるが、それは他の特性（例えば駆動力など）
を変化させた結果として付随的に（いわば副作用とし
て）発生したものである。これに対して本発明では、フ
リップフロップ回路のセットアップ時間Ｔｓｕ以外の特
性は保ちつつ、セットアップ時間Ｔｓｕのみを積極的に
変化させることとしており、本質的に異なる。

【００６４】その結果、セットアップ時間Ｔｓｕが負の
値を持つフリップフロップ回路を部分的に用いることに
より、クロック周期Ｔｃｋよりも大きな伝搬遅延時間Ｔ
ｐｄであっても、Ｔｐｄ＋Ｔｓｕ＜Ｔｃｋの関係式を満
たすことができるようになる。クリティカルパスを形成
するフリップフロップ回路に負のセットアップ時間Ｔｓ
ｕを持つ遅延機能付フリップフロップ回路を用いること
により、順序回路全体の動作速度を向上できるのであ
る。これはフリップフロップ回路の挿入位置を変えるこ
となく行うことができ、ＲＴＬ記述の変更も不要であ
る。また、フリップフロップ回路内部でクロック信号を
遅らせるので、クロック分配機構に修正を加える必要も
なく、正確に遅延を入れることができる。

【００６５】〔第４実施形態〕本発明の第４実施形態
は、順序回路を構成する半導体集積回路内のすべてのフ
リップフロップ回路に供給されるクロック信号のタイミ
ングを、それぞれの組合せ論理回路のパスの遅延を考慮
して制御することにより、最大動作周波数を向上さよう
とするものである。そして、このようなクロック信号の
供給タイミングを自動的に決定して、クロック信号の配
線を行うアルゴリズムを提供しようとするものである。
より詳しくを以下に説明する。

【００６６】図１０は本実施形態に係るクロック自動配
線アルゴリズムを説明するためのフローチャートを示す
図である。以下、この図１０に基づいて、このアルゴリ
ズムを説明する。

【００６７】＜前提＞まず、フローチャートの説明に入
る前に、前提となる事項を説明する。

【００６８】（１）現在のサイクルタイムをＣｌｏｃｋ
ＴｉｍｅＡとする。すなわち、現在のクロック信号の
動作周波数を用いた場合の、１クロックサイクルの時間
を、Ｃｌｏｃｋ ＴｉｍｅＡとする。

【００６９】（２）以前のサイクルタイムをＣｌｏｃｋ
ＴｉｍｅＢとする。すなわち、以前のクロック信号の
動作周波数を用いた場合の、１クロックサイクルの時間
を、Ｃｌｏｃｋ ＴｉｍｅＢとする。

【００７０】（３）新しいサイクルタイムをＣｌｏｃｋ
ＴｉｍｅＮとする。すなわち、新しいクロック信号の
動作周波数を用いた場合の、１クロックサイクルの時間
を、Ｃｌｏｃｋ ＴｉｍｅＮとする。

【００７１】（４）収束判定の最小遷移値をＤｅｌｔａ
Ｃｏｎｖｇとする。すなわち、現在のサイクルタイム
Ｃｌｏｃｋ ＴｉｍｅＡと、以前のサイクルタイムＣｌ
ｏｃｋ ＴｉｍｅＢとの差の絶対値が、Ｄｅｌｔａ Ｃ
ｏｎｖｇ以下であれば、最良のサイクルタイムが一応求
められたと判断する。

【００７２】（５）クロック到達時刻をＣｌｏｃｋ Ａ
ｒｒｉｖｅ Ｔｉｍｅとする。すなわち、クロック信号
がフリップフロップ回路に到達した時刻を、Ｃｌｏｃｋ
Ａｒｒｉｖｅ Ｔｉｍｅとする。

【００７３】（６）始終点の種類として、フリップフロ
ップ回路と、他の半導体チップからこの順序回路へ信号
を入力するための入力ポートと、他の半導体チップへこ
の順序回路から信号を出力するための出力ポートと、他
の半導体チップと信号の入出力をするための入出力ポー
トとを、考慮する。また、始終点には、前固定、後固
定、非固定の３種類の属性を使用し区別する。すなわ
ち、フリップフロップ回路等のクロック到達時刻Ｃｌｏ
ｃｋ Ａｒｒｉｖｅ Ｔｉｍｅをそれ以上前に早くする
ことができない場合に、前固定という属性を付与する。
フリップフロップ回路等のクロック到達時刻Ｃｌｏｃｋ
Ａｒｒｉｖｅ Ｔｉｍｅをそれ以上後に遅らせること
ができない場合に、後固定という属性を付与する。フリ
ップフロップ回路等のクロック到達時刻Ｃｌｏｃｋ Ａ
ｒｒｉｖｅ Ｔｉｍｅを、早めたり、遅らせたりするこ
とができる場合に、非固定という属性を付与する。これ
らのうち、前固定と後固定は、１つのフリップフロップ
回路等に重複して付与されることもある。入力ポートの
クロック到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅ
は、他の半導体チップからの入力であるので、早めるこ
とができない。したがって、入力ポートには、前固定の
属性が付与される。また、出力ポートのクロック到達時
刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅは、他の半導体
チップへの出力であるので、遅くすることができない。
したがって、出力ポートには、後固定の属性が付与され
る。入出力ポートのクロック到達時刻Ｃｌｏｃｋ Ａｒ
ｒｉｖｅＴｉｍｅは、他の半導体チップとの入出力であ
るので、早くしたり、遅くしたり、することができな
い。したがって、入出力ポートには、前固定及び後固定
の属性が付与される。フリップフロップ回路のクロック
到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅは、当初
は早くしたり、遅くしたりすることが可能であるが、こ
の処理の過程において、他のフリップフロップ回路への
クロック到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅ
の制約によって、早めることができなかったり、遅くす
ることができなかったりするようになる。したがって、
フリップフロップ回路には、前固定、後固定、非固定の
属性が付与される。これら前固定、後固定、非固定の属
性の意味を表にまとめると表１のようになる。

【００７４】

【表１】 （７）フリップフロップ回路のリスト表を用意する。こ
のリスト表を表２に示す。

【００７５】

【表２】 このフリップフロップ回路のリスト表の項目は、（ａ）
ターゲットのフリップフロップ回路名、（ｂ）ターゲッ
トのフリップフロップ回路の属性、（ｃ）ターゲットの
フリップフロップ回路へのクロック信号の到達時刻、
（ｄ）ターゲットのフリップフロップ回路を終点とした
場合の最悪のスラックとなるパスの始点名、（ｅ）その
パスのスラック値Ｓｌａｃｋ、（ｆ）ターゲットのフリ
ップフロップ回路を始点とした場合の最悪のスラックと
なるパスの終点名、（ｇ）そのパスのスラック値Ｓｌａ
ｃｋ、である。ここで、ターゲットのフリップフロップ
回路とは、あるパスにおいて着目しているフリップフロ
ップ回路のことを指している。この表２では、３つのフ
リップフロップ回路があることを想定している。

【００７６】（８）表２に示すフリップフロップ回路の
リスト表のパスの中で、スラック値Ｓｌａｃｋが最も悪
いパスをワーストパスと呼ぶこととする。すなわち、最
も小さいスラック値Ｓｌａｃｋを有するパスをワースト
パスと呼ぶことにする。また、ワーストパスを構成する
組合せ論理回路を、ワースト組合せ論理回路と呼ぶこと
とする。

【００７７】＜初期設定（Ｓ１１）＞現在のサイクルタ
イムＣｌｏｃｋ ＴｉｍｅＡの初期値と、最小遷移値Ｄ
ｅｌｔａ Ｃｏｎｖｇの初期値とを、設定する。現在の
サイクルタイムＣｌｏｃｋＴｉｍｅＡの初期値には実現
可能なサイクルタイムを設定する。順序回路を構成して
いるネットからすべてのフリップフロップ回路を抽出
し、表２に示したフリップフロップ回路のリスト表の項
目のうち（ａ）ターゲットのフリップフロップ回路名を
記入する。当初は、フリップフロップ回路のリスト表の
項目のうち、（ｂ）ターゲットのフリップフロップ回路
の属性は、すべて非固定に設定する。フリップフロップ
回路のリスト表の項目のうち、（ｃ）ターゲットのフリ
ップフロップ回路へのクロック信号の到達時刻は、すべ
て“０”に設定する。すると、表２が完成する。

【００７８】＜パス解析（Ｓ１２）＞すべてのフリップ
フロップ回路に対して、そのフリップフロップ回路が始
点又は終点となるパスを解析して、クロック到達時刻Ｃ
ｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅを考慮した最悪のス
ラック値Ｓｌａｃｋをフリップフロップ回路毎にリスト
化する。このパス解析によって、表３に示すように、フ
リップフロップ回路のリスト表における、（ｄ）ターゲ
ットのフリップフロップ回路を終点とした場合の最悪の
スラック値Ｓｌａｃｋとなるパスの始点名と、（ｅ）そ
のパスのスラック値Ｓｌａｃｋと、（ｆ）ターゲットの
フリップフロップ回路を始点とした場合の最悪のスラッ
ク値Ｓｌａｃｋとなるパスの終点名と、（ｇ）そのパス
のスラック値Ｓｌａｃｋとが、埋められる。つまり、項
目（ｄ）（ｅ）（ｆ）（ｇ）が埋められる。

【００７９】

【表３】 ＜条件判断１（Ｓ１３）＞ワーストパスのスラック値Ｓ
ｌａｃｋがプラス（Ｐｏｓｉｔｉｖｅ）ならＯＫであ
り、マイナス（Ｎｅｇａｔｉｖｅ）ならＮＧであると判
断する。すなわち、ワーストパスのスラック値Ｓｌａｃ
ｋがプラスであれば、すべてのパスでスラック値Ｓｌａ
ｃｋはプラスであり、その現在のＣｌｏｃｋ Ｔｉｍｅ
Ａでこの順序回路は正常に動作する。表３においては、
ワーストパスは、フリップフロップ回路ＲＥＧ１を終点
とし、フリップフロップ回路ＲＥＧ３を始点とした場合
であり、そのスラック値Ｓｌａｃｋは、−２．４であ
る。

【００８０】＜サイクルタイムの変更（Ｓ１４）＞条件
判断１においてスラック値Ｓｌａｃｋがプラスである場
合には、サイクルタイムの変更がなされる。この条件判
断１からこの処理ブロックにきた場合は、Ｃｌｏｃｋ
ＴｉｍｅＮ＝（Ｃｌｏｃｋ ＴｉｍｅＡ）／２に、変更
する。すなわち、現在のサイクルタイムＣｌｏｃｋ Ｔ
ｉｍｅＡの１／２を、新しいサイクルタイムＣｌｏｃｋ
ＴｉｍｅＮにする。

【００８１】一方、後述する条件判断２からこの処理ブ
ロックにきた場合は、ＣｌｏｃｋＴｉｍｅＮ＝（Ｃｌｏ
ｃｋ ＴｉｍｅＡ＋Ｃｌｏｃｋ ＴｉｍｅＢ）／２に変
更する。すなわち、この順序回路が正常に動作した以前
のサイクルタイムＣｌｏｃｋ ＴｉｍｅＢと、この順序
回路を正常に動作させることのできなかった現在のサイ
クルタイムＣｌｏｃｋ ＴｉｍｅＡとの、中間に位置す
るサイクルタイムを、新しいサイクルタイムＣｌｏｃｋ
ＴｉｍｅＮにする。

【００８２】条件判断１からこの処理ブロックにきた場
合でも、条件判断２からこの処理ブロックにきた場合で
も、Ｃｌｏｃｋ ＴｉｍｅＢ＝Ｃｌｏｃｋ ＴｉｍｅＡ
（但し、この処理は条件判断２からきた場合には実行し
ない）、Ｃｌｏｃｋ ＴｉｍｅＡ＝Ｃｌｏｃｋ Ｔｉｍ
ｅＮを順に実行し、サイクルタイムを更新する。すなわ
ち、現在のサイクルタイムＣｌｏｃｋ ＴｉｍｅＡを、
以前のサイクルタイムＣｌｏｃｋ ＴｉｍｅＢとし（但
し、この処理は条件判断２からきた場合には実行しな
い）、新しいサイクルタイムＣｌｏｃｋ ＴｉｍｅＮ
を、現在のサイクルタイムＣｌｏｃｋ ＴｉｍｅＡとす
る。また、フリップフロップ回路のリスト表をリセット
する。つまり、表２に示すフリップフロップ回路のリス
ト表を用意する。

【００８３】＜終了判定（Ｓ１５）＞この終了判定で
は、クロック信号のサイクルタイムがある程度収束した
か否かを判断する。具体的には、条件判断１（Ｓ１３）
でＯＫとなり、かつ、以前のサイクルタイムＣｌｏｃｋ
ＴｉｍｅＢと現在のサイクルタイムＣｌｏｃｋ Ｔｉ
ｍｅＡの絶対誤差が最小遷移値Ｄｅｌｔａ Ｃｏｎｖｇ
より小さい場合はＯＫとし、それ以外はＮＧとする。す
なわち、現在のサイクルタイムＣｌｏｃｋ ＴｉｍｅＡ
でこの順序回路が正常に動作し、かつ、現在のサイクル
タイムＣｌｏｃｋＴｉｍｅＡと以前のサイクルタイムＣ
ｌｏｃｋ ＴｉｍｅＢとの差が、一定の範囲内に収束し
ている場合には、もはや最良のサイクルタイムが求まっ
たと判断する。

【００８４】＜クロック信号の配線処理（Ｓ１６）＞フ
リップフロップ回路のリスト表を利用して、クロック到
達時刻ＣｌｏｃｋＡｒｒｉｖｅ Ｔｉｍｅがこのリスト
表の条件を満たすように、クロック信号の配線処理を行
う。具体的には、すべてのフリップフロップ回路の中か
ら、最小のクロック到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ
Ｔｉｍｅを有するフリップフロップ回路からクロック
信号の配線を行う。このようにクロック信号の配線を行
っていき、クロック到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ
Ｔｉｍｅを超えて配線されるフリップフロップ回路が
生じた場合は、すべてのフリップフロップ回路のクロッ
ク到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅに、そ
の超過分を加えた上で、初めから配線し直す。この処理
を繰り返すことにより、クロック到達時刻Ｃｌｏｃｋ
Ａｒｒｉｖｅ Ｔｉｍｅが相対的にリスト表と一致す
る。

【００８５】＜クロック信号の到達時刻設定（Ｓ１７）
＞上述した条件判断１でワーストパスのスラック値Ｓｌ
ａｃｋがマイナスである場合には、このクロック信号の
到達時刻設定の処理を行う。ここでは、フリップフロッ
プ回路のリスト表を利用して、ワースパスにおける始点
のフリップフロップ回路と終点のフリップフロップ回路
とのクロック信号のタイミングを変更する。変更方法は
始終点のフリップフロップ回路に付与された属性の種類
によって異なる。具体的には、変更方法には、次の３つ
の種類がある。なお、ワーストパスのスラック値をＳｌ
ａｃｋ Ａとする。

【００８６】（１）始終点のフリップフロップ回路のタ
イミング変更が可能な場合 この場合におけるフリップフロップ回路のリスト表は表
３のようになり、その様子を図に示すと図１１のように
なる。始終点のタイミングが変更可能な場合は始点のフ
リップフロップ回路のクロック到達時刻Ｃｌｏｃｋ Ａ
ｒｒｉｖｅ Ｔｉｍｅを｜Ｓｌａｃｋ Ａ／２｜だけ早
くし、終点のフリップフロップ回路のクロック到達時刻
Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅを｜Ｓｌａｃｋ
Ａ／２｜だけ遅くする。例えば、表３のようなフリップ
フロップ回路のリスト表の場合、ワーストパスはフリッ
プフロップ回路ＲＥＧ３からフリップフロップ回路ＲＥ
Ｇ１へのパスでありＳｌａｃｋ Ａは−２．４である。
また、ワーストパスの始点であるフリップフロップ回路
ＲＥＧ３も、終点であるフリップフロップ回路ＲＥＧ１
も、共に非固定である。したがって、フリップフロップ
回路ＲＥＧ１のクロック到達時刻Ｃｌｏｃｋ Ａｒｒｉ
ｖｅ Ｔｉｍｅ＝（１．２−（｜−２．４／２｜））＝
０．０とする。つまり、終点であるフリップフロップ回
路ＲＥＧ１のクロック到達時刻Ｃｌｏｃｋ Ａｒｒｉｖ
ｅ Ｔｉｍｅを１．２だけ遅くする。また、フリップフ
ロップ回路ＲＥＧ３のクロック到達時刻Ｃｌｏｃｋ Ａ
ｒｒｉｖｅ Ｔｉｍｅ＝（−０．９＋（｜−２．４／２
｜））＝０．３とする。つまり、始点であるフリップフ
ロップ回路ＲＥＧ３のクロック到達時刻Ｃｌｏｃｋ Ａ
ｒｒｉｖｅ Ｔｉｍｅを１．２だけ早くする。これによ
りフリップフロップ回路ＲＥＧ３からフリップフロップ
回路ＲＥＧ１のワーストパスのスラック値Ｓｌａｃｋを
０にすることができる。

【００８７】（２）始点のフリップフロップ回路のみが
タイミング変更可能な場合 この場合におけるフリップフロップ回路のリスト表は表
４のようになり、その様子を図に示すと図１２のように
なる。始点のフリップフロップ回路のみがタイミング変
更可能な場合は、始点のフリップフロップ回路のクロッ
ク到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅを｜Ｓ
ｌａｃｋ Ａ｜だけ早くする。例えば、表４のようなフ
リップフロップ回路のリスト表の場合、ワーストパスは
フリップフロップ回路ＲＥＧ３からフリップフロップ回
路ＲＥＧ１へのパスであり、終点であるフリップフロッ
プ回路ＲＥＧ１の属性は後固定である。このため、フリ
ップフロップ回路ＲＥＧ１のクロック到達時刻Ｃｌｏｃ
ｋ Ａｒｒｉｖｅ Ｔｉｍｅはこれ以上遅らせることは
できない。したがって、このフリップフロップ回路ＲＥ
Ｇ１は変更せずに、フリップフロップ回路ＲＥＧ３のク
ロック到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅ＝
（−０．９＋｜−２．４｜）＝１．５と変更する。つま
り、始点であるフリップフロップ回路ＲＥＧ３のクロッ
ク到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅを１．
２だけ早くする。これによりフリップフロップ回路ＲＥ
Ｇ３からフリップフロップ回路ＲＥＧ１のワーストパス
のスラック値Ｓｌａｃｋを０にすることができる。

【００８８】

【表４】 （３）終点のフリップフロップ回路のみがタイミング変
更可能な場合 この場合におけるフリップフロップ回路のリスト表は表
５のようになり、その様子を図に示すと図１３のように
なる。終点のフリップフロップ回路のみがタイミング変
更可能な場合、終点のフリップフロップ回路のクロック
到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅを｜Ｓｌ
ａｃｋ Ａ｜だけ遅くする。例えば、表５のようなフリ
ップフロップ回路のリスト表の場合、ワーストパスはフ
リップフロップ回路ＲＥＧ３からフリップフロップ回路
ＲＥＧ１へのパスであり、始点であるフリップフロップ
回路ＲＥＧ３の属性は前固定である。このため、フリッ
プフロップ回路ＲＥＧ３のクロック到達時刻Ｃｌｏｃｋ
Ａｒｒｉｖｅ Ｔｉｍｅを早めることができない。し
たがって、フリップフロップ回路ＲＥＧ３は変更せず
に、フリップフロップ回路ＲＥＧ１のクロック到達時刻
をＣｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅ＝（１．２＋｜
−２．４｜）＝３．６とする。これによりフリップフロ
ップ回路ＲＥＧ３からフリップフロップ回路ＲＥＧ１の
ワーストパスのスラック値Ｓｌａｃｋを０にすることが
できる。

【００８９】

【表５】 （４）始終点のフリップフロップ回路がともにタイミン
グ変更不可能な場合 この場合におけるフリップフロップ回路のリスト表は表
６のようになり、その様子を図に示すと図１４のように
なる。始点のフリップフロップ回路と終点のフリップフ
ロップ回路とが、ともに、タイミング変更不可能な場合
は、何もしない。すなわち、始点であるフリップフロッ
プ回路ＲＥＧ３が前固定であり、終点であるフリップフ
ロップ回路ＲＥＧ１が後固定であるので、このワースト
パスに合わせてクロック信号のタイミングを調整するこ
とは、もはやできない。換言すれば、ワーストパスのス
ラック値Ｓｌａｃｋを０にすることができない。

【００９０】

【表６】 ＜条件判断２（Ｓ１８）＞クロック信号の到達時刻設定
（Ｓ１７）の処理において、（４）始終点のフリップフ
ロップ回路がともにタイミング変更不可能な場合はＮＧ
となり、それ以外の場合はＯＫとなる。すなわち、
（４）始終点のフリップフロップ回路がともにタイミン
グ変更不可能な場合は、フリップフロップ回路へのクロ
ック信号の供給のタイミングを現在のサイクルタイムＣ
ｌｏｃｋ ＴｉｍｅＡでは、調整しきれないこととなる
ので、サイクルタイムの変更（Ｓ１４）の処理をするこ
ととなる。一方、（１）始終点のフリップフロップ回路
のタイミング変更が可能な場合、（２）始点のフリップ
フロップ回路のみがタイミング変更可能な場合、及び、
（３）終点のフリップフロップ回路のみがタイミング変
更可能な場合は、フリップフロップ回路へのクロック信
号の供給のタイミングを調整することができる可能性が
あるので、現在のサイクルタイムＣｌｏｃｋ Ｔｉｍｅ
Ａでの処理を続行する（Ｓ１９）。

【００９１】＜始終点の属性を設定（Ｓ１９）＞ここで
は、前述したクロック信号の到達時刻設定（Ｓ１７）の
処理結果をフリップフロップ回路のリスト表に反映させ
る。具体的には、（２）始点のフリップフロップ回路の
みがタイミング変更可能な場合の処理をしたときは、始
点のフリップフロップ回路に対して後固定の属性を設定
する。すなわち、図１２からわかるように、始点である
フリップフロップ回路ＲＥＧ３のクロック到達時刻Ｃｌ
ｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅを２．４だけ早めたの
で、このフリップフロップ回路ＲＥＧ３の属性を後固定
に設定する。なぜなら、このフリップフロップ回路ＲＥ
Ｇ３のクロック到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔ
ｉｍｅは、フリップフロップ回路ＲＥＧ１との関係上、
これ以上、遅らせることはできないからである。（３）
終点のフリップフロップ回路のみがタイミング変更可能
な場合の処理をしたときは、終点のフリップフロップ回
路に対して前固定の属性を設定する。すなわち、図１３
からわかるように、終点であるフリップフロップ回路Ｒ
ＥＧ１のクロック到達時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ
Ｔｉｍｅを２．４だけ遅くしたので、このフリップフロ
ップ回路ＲＥＧ１の属性を前固定に設定する。なぜな
ら、このフリップフロップ回路ＲＥＧ１のクロック到達
時刻Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅは、これ以
上、早めることはできないからである。

【００９２】なお、（１）始終点のフリップフロップ回
路のタイミング変更が可能な場合は、始点のフリップフ
ロップ回路ＲＥＧ３と終点のフリップフロップ回路ＲＥ
Ｇ１は、いずれも相対的にクロック信号のタイミングを
調整することが可能であるので、前固定にも、後固定に
もならない。

【００９３】以上のように、本実施形態によれば、組合
せ論理回路の伝搬遅延時間Ｔｐｄを考慮したクロック信
号の配線を自動的に行うようにすることができる。この
ため、配線の設計に要する時間を大幅に削減することが
できる。つまり、データパスの遅延を考慮したクロック
信号の配線を自動で行うことができるので、設計効率を
向上させることができる。

【００９４】

【発明の効果】以上のように、本実施形態に係る遅延機
能付フリップフロップ回路によれば、外部クロック信号
が立ち上がってから、一定の遅延時間をおいて内部クロ
ック信号が立ち上がるため、遅延機能付フリップフロッ
プ回路へのデータ入力信号の到着がその遅延時間分だけ
遅く到着しても、このフリップフロップ回路は、正しく
データ入力信号を取り込むことができる。したがって、
この遅延機能付フリップフロップ回路を用いた順序回路
は、短い周期の外部クロック信号で動作させることがで
きる。

【００９５】以上のように、本発明に係る半導体集積回
路におけるクロック信号配線の自動設計手法によれば、
組合せ論理回路の伝搬遅延時間を考慮したクロック信号
配線を自動的に行うようにすることができるので、クロ
ック信号配線の設計に要する時間を削減することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る遅延機能付フリッ
プフロップ回路の回路構成をブロックで示す図。

【図２】図１に示す遅延機能付フリップフロップ回路の
動作を説明するためのフローチャートを示す図。

【図３】図１に示す遅延機能付フリップフロップ回路の
具体的な回路構成を示す図。

【図４】本発明の第１実施形態の変形例を示す図。

【図５】本発明の第２実施形態に係る遅延機能付フリッ
プフロップ回路の回路構成をブロックで示す図。

【図６】図５に示す遅延機能付フリップフロップ回路の
動作を説明するためのフローチャートを示す図。

【図７】図５に示す遅延機能付フリップフロップ回路の
具体的な回路構成を示す図。

【図８】遅延機能付フリップフロップ回路をライブラリ
として用意して順序回路の設計を行う場合のフローを説
明する図。

【図９】ホールド違反が生ずる様子を説明する図。

【図１０】本発明の第４実施形態に係る半導体集積回路
におけるクロック信号配線の自動設計を行うためのアル
ゴリズムを説明するためのフローチャートを示す図。

【図１１】クロック信号の到達時刻設定処理において、
始終点のフリップフロップ回路のクロック信号供給タイ
ミングの変更が可能な場合におけるフリップフロップ回
路とそのクロック信号のタイミングチャートを示す図。

【図１２】クロック信号の到達時刻設定処理において、
始点のフリップフロップ回路のみクロック信号供給タイ
ミングの変更が可能な場合におけるフリップフロップ回
路とそのクロック信号のタイミングチャートを示す図。

【図１３】クロック信号の到達時刻設定処理において、
終点のフリップフロップ回路のみクロック信号供給タイ
ミングの変更が可能な場合におけるフリップフロップ回
路とそのクロック信号のタイミングチャートを示す図。

【図１４】クロック信号の到達時刻設定処理において、
始終点のフリップフロップ回路のクロック信号供給タイ
ミングの変更が不可能な場合におけるフリップフロップ
回路を示す図。

【図１５】組合せ論理回路とフリップフロップ回路とか
ら構成された一般的な順序回路を示す図。

【図１６】組合せ論理回路とフリップフロップ回路とか
ら構成された一般的な順序回路におけるフリップフロッ
プ回路へクロック信号を供給するタイミングを示す図。

【符号の説明】

１０ フリップフロップ回路 １１ ラッチ回路 ２０ 遅延回路 ４０ ラッチ回路 ４２ パルス信号発生回路 ＤＩＳ データ入力信号 ＤＯＳ データ出力信号 ＥＣＬＫ 外部クロック信号 ＩＣＬＫ 内部クロック信号 Ｃｌｏｃｋ ＴｉｍｅＡ 現在のサイクルタイム Ｃｌｏｃｋ ＴｉｍｅＢ 以前のサイクルタイム Ｃｌｏｃｋ ＴｉｍｅＮ 新しいサイクルタイム Ｄｅｌｔａ Ｃｏｎｖｇ 収束判定の最小遷移値 Ｃｌｏｃｋ Ａｒｒｉｖｅ Ｔｉｍｅ クロック到達時
刻 Ｓｌａｃｋ スラック値

───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒 田 忠 広 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 寺 澤 敏 弘 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5B046 AA08 BA03 BA06 JA07 KA06 (54)【発明の名称】 遅延機能付フリップフロップ回路、遅延機能付ラッチ回路、順序回路の設計方法、半導体集積回 路におけるクロック信号配線の自動設計装置、及び、半導体集積回路におけるクロック信号配線 の自動設計方法

Claims (5)

【特許請求の範囲】
1. 【請求項１】データ入力信号と内部クロック信号とが入
   力され、前記内部クロック信号に同期して前記データ出
   力信号の値を保持してデータ出力信号として出力するデ
   ータ保持出力回路と、 外部クロック信号が入力され、この入力された外部クロ
   ック信号に対して一定の遅延時間を有する内部クロック
   信号を出力する、遅延回路と、 を備えたことを特徴とする遅延機能付フリップフロップ
   回路。
2. 【請求項２】内部クロック信号がハイレベルの間にデー
   タ入力信号を取り込んで、データ出力信号として出力
   し、前記内部クロック信号がローレベルの間はハイレベ
   ルの間に取り込んだ前記データ入力信号を保持して、前
   記データ出力信号として出力する、ラッチ回路と、 外部クロック信号が入力され、この入力された外部クロ
   ック信号に対して一定の遅延時間を有する前記内部クロ
   ック信号を出力する、遅延回路と、 を備えたことを特徴とする遅延機能付ラッチ回路。
3. 【請求項３】複数の組合せ論理回路と、これら組合せ論
   理回路の間を接続する複数のフリップフロップ回路とを
   有する順序回路の設計方法であって、 通常のフリップフロップ回路のライブラリを用いて論理
   合成を行う工程と、 前記論理合成に基づいてタイミング解析を行い、所望の
   速度のクロック信号で動作させた場合に、前記組合せ論
   理回路の出力信号が前記クロック信号に対して遅れる未
   達時間を求める工程と、 論理合成時に用いるライブラリを、前記未達時間に相応
   する遅延時間を有する遅延回路を内蔵したフリップフロ
   ップ回路を加えたライブラリに置き換えて、再び論理合
   成を行う工程と、 を備えたことを特徴とする順序回路の設計方法。
4. 【請求項４】複数の組合せ論理回路と、これら組合せ論
   理回路の間に設けられた複数のフリップフロップ回路と
   を、有する、半導体集積回路におけるクロック信号配線
   の自動設計装置であって、 クロック信号を所定のサイクルタイムに設定し、すべて
   のフリップフロップ回路に対して、そのフリップフロッ
   プ回路が始点又は終点となるパスを解析して、フリップ
   フロップ回路毎に最悪スラック値を求めるための、パス
   解析手段と、 すべてのフリップフロップ回路の中で、最悪スラック値
   を有するパスをワーストパスとして求め、前記ワースト
   パスを構成するワースト組合せ論理回路からの出力信号
   のタイミングが、前記ワーストパスにおけるクロック信
   号のタイミングに間に合うかどうかを判断するための、
   第１の条件判断手段と、 前記第１の条件判断手段において、前記ワースト組合せ
   論理回路からの出力信号のタイミングが、前記ワースト
   パスのクロック信号のタイミングに間に合う場合には、
   前記クロック信号の前記サイクルタイムをさらに短く設
   定するための、サイクルタイム再設定手段と、 前記第１の条件判断手段において、前記ワースト組合せ
   論理回路からの出力信号のタイミングが、前記ワースト
   パスのクロック信号のタイミングに間に合わない場合に
   は、前記ワースト組合せ論理回路の前段のフリップフロ
   ップ回路と後段のフリップフロップ回路のうちの少なく
   とも一方のフリップフロップ回路におけるクロック信号
   の供給タイミングを調整して、前記ワースト組合せ論理
   回路からの出力信号が間に合うようにするための、クロ
   ック信号の到達時刻設定手段と、 を備えたことを特徴とする半導体集積回路におけるクロ
   ック信号配線の自動設計装置。
5. 【請求項５】複数の組合せ論理回路と、これら組合せ論
   理回路の間に設けられた複数のフリップフロップ回路と
   を、有する、半導体集積回路におけるクロック信号配線
   の自動設計方法であって、 クロック信号を所定のサイクルタイムに設定し、すべて
   のフリップフロップ回路に対して、そのフリップフロッ
   プ回路が始点又は終点となるパスを解析して、フリップ
   フロップ回路毎に最悪スラック値を求める、パス解析工
   程と、 すべてのフリップフロップ回路の中で、最悪スラック値
   を有するパスをワーストパスとして求め、前記ワースト
   パスを構成するワースト組合せ論理回路からの出力信号
   のタイミングが、前記ワーストパスにおけるクロック信
   号のタイミングに間に合うかどうかを判断する、第１の
   条件判断工程と、 前記第１の条件判断で、前記ワースト組合せ論理回路か
   らの出力信号のタイミングが、前記ワーストパスのクロ
   ック信号のタイミングに間に合う場合には、前記クロッ
   ク信号の前記サイクルタイムをさらに短く設定する、サ
   イクルタイム再設定工程と、 前記第１の条件判断で、前記ワースト組合せ論理回路か
   らの出力信号のタイミングが、前記ワーストパスのクロ
   ック信号のタイミングに間に合わない場合には、前記ワ
   ースト組合せ論理回路の前段のフリップフロップ回路と
   後段のフリップフロップ回路のうちの少なくとも一方の
   フリップフロップ回路におけるクロック信号の供給タイ
   ミングを調整して、前記ワースト組合せ論理回路からの
   出力信号が間に合うようにする、クロック信号の到達時
   刻設定工程と、 を備えたことを特徴とする半導体集積回路におけるクロ
   ック信号配線の自動設計方法。