JPH113135A - クロック遅延量制御方法 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩ間高速データ転送時の入力側ＬＳＩでの
ラッチクロックをセットアップタイム、ホールドタイム
を満足するようにデータ自体を使用し自動調整する。 【解決手段】ＬＳＩ間の転送データをラッチするデータ
入力ラッチ２１のクロックを、データ転送パス自体を用
い調整する方式であり、遅延量調整期間（ＴＵＮＥが出
ている）とデータ転送期間を設け、遅延量調整期間には
データ出力側ＬＳＩ（図示せず）から転送データをＬｏ
（Ｈｉ）からＨｉ（Ｌｏ）に変化させるように出力し、
データ入力側ＬＳＩでラッチしたデータがＬｏ（Ｈｉ）
なら遅延量を保持するＦ．Ｆ．２４１２の値を増加さ
せ、Ｈｉ（Ｌｏ）ならＦ．Ｆ．２４１２の値を減少させ
るように調整し、データ転送期間では、該調整された遅
延量のクロックを、さらに遅延回路２４１６により一定
量遅らせることを特徴とするデータラッチクロック調整
方式。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ、通
信機器、家電製品等で、装置内のＬＳＩ間で高速にデー
タを転送する場合の、データ入力側ＬＳＩのラッチクロ
ックの調整技術に関する。

【０００２】

【従来の技術】図１は、従来のクロック制御法を使用
し、ＬＳＩ間でデータ転送を行うコンピュータの内部ハ
ードウエア構造図であり、１はデータを出力するＬＳ
Ｉ、２はデータを入力するＬＳＩである。一般にコンピ
ュータ内には他にもＬＳＩがあり、これらのＬＳＩの中
には図１に示した２つのＬＳＩとデータのやりとりを行
うものも行わないものもあるが、図１では、以下の説明
に必要な２つのＬＳＩのみを記述している。

【０００３】図１の４は、ＬＳＩ間の信号伝送路であ
り、信号がＬＳＩ１からＬＳＩ２に転送される間に、こ
の伝送路を通ることにより、伝送遅延が発生する。

【０００４】図２は図１のＬＳＩ１からＬＳＩ２へのデ
ータ転送のタイムチャートである。ＬＳＩ１からＬＳＩ
２に転送されるデータは、ＬＳＩ１からクロックに同期
して出力され、ＬＳＩ２でクロックに同期してラッチさ
れる。

【０００５】ＬＳＩ間でデータ転送を行う全ＬＳＩに
は、クロック供給部３からクロックエッジがＬＳＩ間で
揃ったクロックが各ＬＳＩに供給され、各ＬＳＩ内で
は、ＬＳＩ間で同一の構成のクロック分配系１０、２０
を経由して各ＬＳＩ内のフリップフロップ（Ｆ．Ｆ．）
までクロックが供給される。図２のタイムチャートに示
すＬＳＩ１内部クロック、ＬＳＩ２内部クロックは、各
ＬＳＩ内のクロック分配系１０、２０を経由した後のク
ロックである。

【０００６】信号がＬＳＩ１からＬＳＩ２に転送される
間には、信号伝送路４による遅延、データを出力するＬ
ＳＩ１のＦ．Ｆ．１１のクロック入力からデータ出力ま
での遅延、データを出力するＬＳＩ１のデータ出力バッ
ファ１３のゲート遅延、及び、データを入力するＬＳＩ
２のデータ入力バッファ２３のゲート遅延がある。ＬＳ
Ｉ間で高速にデータ転送をする場合、これらの遅延の合
計が、データ転送サイクル時間よりも長くなる場合があ
る。この場合、データ入力側ＬＳＩ２内でデータをラッ
チするＦ．Ｆ．２１のクロック入力にＬＳＩ内のゲート
による遅延２４０を入れることにより、Ｆ．Ｆ．のデー
タセットアップタイムを満足させる方法をとる。

【０００７】従来、装置内のＬＳＩ間で高速にデータを
転送する場合の、データ入力側ＬＳＩ２のラッチクロッ
クの調整法として、図３、４に示す２つの方法があっ
た。

【０００８】図３は、固定的に遅延を入れる場合であ
り、ＬＳＩ間の伝送路４での遅延がＬＳＩ開発時に判っ
ており、また、Ｆ．Ｆ．１１、出力ゲート１３、入力ゲ
ート２３の遅延の変動を考慮しても、固定的な遅延で
Ｆ．Ｆ．２１のデータセットアップタイム、およびホー
ルドタイムを満足できる場合に使用されていた。

【０００９】図４は、遅延をＬＳＩ２外、一般的にはこ
のＬＳＩを制御する制御プロセッサ（図示せず）からの
レジスタ設定により行うものであり、このレジスタ設定
は、コンピュータの起動後に１回行うか、或いは、ＬＳ
Ｉ間でデータ転送を行わない期間を定期的に設け、定期
的に再設定するものである。定期的に再設定する場合に
は、コンピュータの起動後の温度、電源電圧の変化によ
る遅延の変化も補正することができる、というメリット
がある。この方法はＬＳＩ開発時に考え得る全ての条件
に対し、固定的な遅延ではＦ．Ｆ．２１のデータセット
アップタイム、およびホールドタイムを満足できない
が、ＬＳＩ使用時に、ＬＳＩ間の伝送路の遅延の設計
値、および／または個々のＬＳＩの遅延の特性の実測値
に従い遅延量を決めれば、Ｆ．Ｆ．２１のデータセット
アップタイム、およびホールドタイムを満足できる場合
に使用されていた。個々のＬＳＩの遅延特性の測定は、
例えばＬＳＩ内にインバーターゲートを奇数段ループ状
に繋いだリングオシレータを設け、このリングオシレー
タの発振周波数を測定することにより行っていた。

【００１０】

【発明が解決しようとする課題】上記１番目の従来例で
は、ＬＳＩ開発時点でＬＳＩ間配線長の見積もり等、装
置実装、及び、基板実装のモデルが出来、既にＬＳＩ間
データ転送遅延の見積もりができている必要があり、Ｌ
ＳＩ開発後に、ＬＳＩ間データ転送遅延の見積もり値と
実際の値の差が許容できなかった場合には、ＬＳＩ、基
板等の再設計を要するという問題があった。

【００１１】また２番目の従来例では、制御プロセッサ
により、遅延量の設定を行う必要があり、各ＬＳＩ用に
制御プログラムが必要であった。また、個々のＬＳＩの
遅延の特性を実測するためには、個々のＬＳＩに遅延特
性測定用の回路、及び、遅延特性測定の為の制御プログ
ラムが必要であった。また、定期的に遅延量の再設定を
行う場合には、遅延特性の測定、及び、遅延量の設定の
処理時間が定期的に必要になるという問題があった。ま
た、遅延を測定するパスと実際に信号が転送されるパス
は違うパスであるため、パス間の遅延のばらつきによる
遅延調整値の誤差があった。

【００１２】

【課題を解決するための手段】上記問題を解決するた
め、実際にデータを転送するパスを使用し、定期的に自
動的に各ＬＳＩの遅延特性の測定、及び再設定を行う手
段を設けるものとする。定期的に遅延量の調整を行う為
には、データ転送を行うＬＳＩ間で遅延量の調整を行う
タイミングを合わせる為の信号をデータ転送を行う全Ｌ
ＳＩに入力するようにする。実際にデータを転送するパ
スを使用し、遅延特性の測定を行う為に、各ＬＳＩで
は、このタイミング信号からデータ転送を行う期間と遅
延量調整を行う期間を作成するようにする。実際にデー
タを転送するパスの転送遅延量を測定するために、複数
クロック期間、データをＬｏ（Ｈｉ）固定した後、複数
クロック期間、データをＨｉ（Ｌｏ）固定し、データ入
力側ＬＳＩでは、Ｌｏ（Ｈｉ）からＨｉ（Ｌｏ）へ丁度
変化するタイミングにデータがラッチされるようにラッ
チクロックに入れる遅延量を調整するようにする。ま
た、データ転送を行う期間では、遅延量調整を行う期間
に設定したラッチクロックの遅延量に対し、さらに固定
量の遅延を入れたクロックでデータをラッチするように
し、データのセットアップマージンを確保するようにす
る。

【００１３】

【発明の実施の形態】以下、本発明の実施例を図面を参
照して詳細に説明する。

【００１４】図５は、本発明のクロック制御法を使用
し、ＬＳＩ間でデータ転送を行うコンピュータの内部ハ
ードウエア構造である。１はデータを出力するＬＳＩ、
２はデータを入力するＬＳＩである。図１に示した従来
例と同様、一般にコンピュータ内には他にもＬＳＩがあ
り、これらのＬＳＩの中には図５に示した２つのＬＳＩ
とデータのやりとりを行うものも行わないものもある
が、図５では、以下の説明に必要な２つのＬＳＩのみを
記述している。

【００１５】図５に示すコンピュータでは多相のクロッ
クを使用し、互いに同期している少なくとも１つの速い
クロックと、少なくとも１つの遅いクロックを使用す
る。例えば、遅いクロックには速いクロックの２倍の周
期を持たせる。これらのクロックは例えばクロック分配
系３で原発振３０を分周／多相クロック生成回路３３を
通して作成する。

【００１６】図５の４は、ＬＳＩ間の信号伝送路であ
り、信号がＬＳＩ１からＬＳＩ２に転送される間に、こ
れらの伝送路を通ることにより、伝送遅延が発生する。

【００１７】ＬＳＩ１からＬＳＩ２に転送されるデータ
は、ＬＳＩ１から速いクロックに同期して出力させ、Ｌ
ＳＩ２で速いクロックに同期してラッチさせる。

【００１８】図６に本発明の遅延量制御の動作を示すタ
イムチャートを示す。本発明では、ＬＳＩ間でデータ転
送を行うパス自体を使用し、クロック遅延量を定期的に
調整する方法をとる。図６で、９１０、９１１はＬＳＩ
間でデータを転送する期間、９０はデータを転送せずに
遅延量の調整を行う期間である。どのタイミングでデー
タ転送期間９１０、９１１と遅延量調整期間９０を切り
替えるかを指定するために、ＬＳＩ１、２にはデータ転
送期間９１０、９１１と遅延量調整期間９０の周期に同
期したステージトップ信号ＴＯＰを供給する。ステージ
トップ信号ＴＯＰのソースは、データ出力側ＬＳＩ１か
データ入力側ＬＳＩ２のどちらかであっても良いし、他
のＬＳＩであってもよいが、データ出力側ＬＳＩ１及び
データ入力側ＬＳＩ２の全てに同じタイミングで伝わる
必要がある。

【００１９】ステージトップ信号ＴＯＰは、ＬＳＩ間デ
ータ転送信号よりも遅い周期、例えば２倍の周期のクロ
ックに同期し変化させ、かつ、各ＬＳＩではこの遅い周
期のクロックでラッチさせることにより、ラッチ時に遅
延量の調整をしなくてもセットアップおよびホールドマ
ージンが確保できるようにする。

【００２０】データ出力側ＬＳＩ１及びデータ入力側Ｌ
ＳＩ２では、ステージトップ信号ＴＯＰから遅延量の調
整を行う期間を作成する。

【００２１】遅延量調整期間では、データ出力側ＬＳＩ
１は図６に示すように、速いクロックで２クロック分デ
ータをＬｏにした後、速いクロックで２クロック分Ｈｉ
にする。これにより、データ入力側ＬＳＩ２でデータ入
力側ＬＳＩ２内のデータ入力ラッチ２１のクロック入力
のディレイが正しく調整されていない状態でも必ず、遅
延量を調整する期間ではＬｏがラッチされた後Ｈｉがラ
ッチされるようになる。さらに、データの遅延のばらつ
き範囲がデータ転送周期を大きく超えるときには、遅延
量調整期間でデータをＬｏにする期間、Ｈｉにする期間
をさらに伸ばすことにより、確実にＬｏがラッチされた
後、Ｈｉがラッチされるようにする、という方法も考え
られる。

【００２２】図６に示す例では、遅延量が小さいときに
はタイミング９２でデータ入力ラッチ２１にＬｏがラッ
チされ、遅延量が大きいときにはＨｉがラッチされる。
この遅延量を、データ入力ラッチ２１にＬｏがラッチさ
れるかＨｉがラッチされるかの境界のところになるよう
に自動的に調整する方法を以下、説明する。

【００２３】図６で、ＴＵＮＥは現在遅延調整期間であ
ることを示す信号、ＵＰＥＤＡＴＥは遅延量を更新する
タイミングを示す信号である。

【００２４】図７に信号ＴＵＮＥ、ＵＰＤＡＴＥを用
い、遅延量を更新する回路の具体例を示す。図７で、Ｄ
ＥＣＲＥＡＳＥは信号ＵＰＤＡＴＥが出ているときに遅
延量を減らすことを示す信号であり、データ入力ラッチ
２１にラッチされたデータを遅延させていないクロック
でラッチし直す（２４１４）ことにより作成される。図
６に示すように、信号ＵＰＤＡＴＥが出ているタイミン
グでの信号ＤＥＣＲＥＡＳＥの値は、遅延量が小さいと
きには、Ｌｏとなり遅延量を増やすことを示し、遅延量
が大きいときにはＨｉとなり遅延量を減らすことを示
す。

【００２５】２４１３１は入力値プラス１を出力する回
路ＩＮＣ、２４１３２は入力値マイナス１を出力する回
路ＤＣＲである。２４１３０はセレクタであり、ＡＳＥ
Ｌ、ＢＳＥＬ、又は、ＣＳＥＬが排他的に出されるとい
う条件の下で、ＡＳＥＬ、ＢＳＥＬ、又は、ＣＳＥＬが
出されたときに、それぞれ、Ａ、Ｂ、Ｃを選択し、出力
する。ＡＮＤゲート２４１３５、２４１３６、及び、イ
ンバータ２４１３３、２４１３４により、ＵＰＤＡＴＥ
が出ていてＤＥＣＲＥＡＳＥが出ていないときには、セ
レクタ２４１３０の出力にはＩＮＣ２４１３１の出力値
が出力され、ＵＰＤＡＴＥが出ていてＤＥＣＲＥＡＳＥ
が出ているときにはＤＣＲ２４１３２の出力値が出力さ
れ、ＵＰＤＡＴＥが出ていないときには遅延量を保持す
るＦ．Ｆ．２４１２の値が出力される。遅延量を保持す
るＦ．Ｆ．２４１２はセレクタ２４１３０の出力値を次
ぎのクロックでラッチするので、ＵＰＤＡＴＥが出てい
てＤＥＣＲＥＡＳＥが出ていないときには、遅延量が増
加され、ＵＰＤＡＴＥが出ていてＤＥＣＲＥＡＳＥが出
ているときには減少され、ＵＰＤＡＴＥが出ていないと
きには、現在の値が保持される。

【００２６】２４１１は、遅延量を保持するＦ．Ｆ．２
４１２の値に従い、異なる遅延量のクロックの一つを選
択するセレクタであり、この例では、４つの遅延量の内
から一つを選択している。この場合、遅延量を保持する
Ｆ．Ｆ．２４１２の個数は２個必要となる。

【００２７】２４１６、２４１５は、遅延量を調整する
期間に、データ入力ラッチ２１にＬｏがラッチされるか
Ｈｉがラッチされるかの境界のところになるように自動
調整した遅延量を、データを転送する期間には、自動調
整した遅延量よりもさらに固定量だけ遅らせるための遅
延回路およびセレクタである。これは、データ入力ラッ
チ２１にＬｏがラッチされるかＨｉがラッチされるかの
境界ではデータ入力ラッチ２１のデータセットアップ時
間はゼロであり、実際にデータを転送する期間では、デ
ータ入力ラッチ２１のデータセットアップ時間を確保す
るためである。この固定的な遅延量は、時代とともにＬ
ＳＩが高速化されるにつれ、短い値に設計してゆくべき
ものであるが、現在の０．５μｍ程度のＣＭＯＳ ＬＳ
Ｉでは、２〜３ｎＳ程度が適当である。

【００２８】また、上記実施例の説明では、遅延量の測
定を行うデータパスとデータ転送を行うデータパスが１
対１に対応していたが、同種の複数のデータパスの内、
一つのパスを使用し、遅延量の調整を行い、この、調整
した遅延量を持つクロックを同種の複数のデータパス全
てのラッチクロックとして使用する方法も考えられる。
一般にコンピュータ内のＬＳＩ間のデータ転送は、同種
の複数ビットをまとめて行い、一組のデータ出力側ＬＳ
Ｉ１とデータ入力側ＬＳＩ２間で転送される複数ビット
の信号は、基板上で近接した経路で配線され、基板間で
コネクタをわたる場合も同種のコネクタを同じ回数だけ
渡り、データ出力側ＬＳＩ１内の回路構成、データ入力
側ＬＳＩ２内の回路構成も複数ビット間で同一に構成さ
れるのでＬＳＩ間転送時のデータの遅延も同一であると
して扱える場合が多い。この場合のコンピュータの内部
ハードウエア構造を図８に示す。図８に示す例では、４
つのデータパス１８０−２１０、１８１−２１１、１８
２−２１２、１８３−２１３が同種のデータパスであ
る。同種の複数のデータパス１８０−２１０、１８１−
２１１、１８２−２１２、１８３−２１３の内、１番目
のデータパス１８０−２１０にのみ遅延量調整期間にＬ
ｏ／Ｈｉパタンを入れるようにする。他のデータパス１
８１−２１１、１８２−２１２、１８３−２１３では、
遅延量調整期間にはＬｏまたはＨｉを固定的に入れるよ
うにする。２４１は、データ入力側ＬＳＩ２内のデータ
ラッチクロック遅延量調整回路であり、１番目のデータ
パス１８０−２１０のみを使用して遅延量の調整を行
い、この遅延量の調整を行ったラッチクロックを同種の
データパス１８０−２１０、１８１−２１１、１８２−
２１２、１８３−２１３全てのデータラッチクロックと
して使用する。

【００２９】

【発明の効果】実際にデータを転送するパスを使用して
遅延量の調整を行うことにより、遅延を測定するパスと
実際に信号が転送されるパスが異なることによる、遅延
調整値の誤差が無い。

【００３０】定期的に遅延量の調整を行うことにより、
温度変化、電圧変化、ＬＳＩの特性の経年変化等による
時間的な遅延特性の変化に追随し遅延量の調整を行うこ
とができる。

【００３１】定期的な遅延量の調整を自動で行うことに
より、定期的に制御プログラムで遅延特性の測定、及
び、遅延量の設定を行うことによる制御プロセッサの処
理時間の消費が無い。

【００３２】ＬＳＩ間で遅延量の調整を行うタイミング
を合わせる為の信号をデータ転送を行う全ＬＳＩに入力
し、このタイミングを合わせる為の信号をデータ転送信
号よりも周期の長いクロックで転送することにより、こ
のタイミングを合わせる為の信号をラッチする為のクロ
ックの遅延量は調整する必要が無い。

【００３３】実際にデータを転送するパスの転送遅延量
を測定するために、複数クロック期間、データをＬｏ
（Ｈｉ）固定した後、複数クロック期間、データをＨｉ
（Ｌｏ）固定することにより、データ入力側ＬＳＩで
は、データラッチクロックの遅延量が正しく調整されて
いない段階でも、確実にＬｏがラッチされた後Ｈｉがラ
ッチされるようになり、データ入力側ＬＳＩでは、Ｌｏ
（Ｈｉ）からＨｉ（Ｌｏ）へ丁度変化するタイミングを
捕らえ、このタイミングでデータがラッチされるように
ラッチクロックに入れる遅延量を調整することができ
る。

【００３４】データを転送する期間では、遅延量調整を
行う期間に設定したラッチクロックの遅延量に対し、さ
らに固定量の遅延を入れたクロックでデータをラッチす
ることにより、データのセットアップマージンを確保す
ることができる。

【００３５】同種のデータ転送パスの内、一つのパスを
用いてデータラッチクロックの遅延量の調整を行い、こ
の遅延量が調整されたラッチクロックを、同種の全ての
データのラッチクロックとして使用することにより、Ｌ
ＳＩ内の遅延量調整のための論理量を削減することがで
きる。

【図面の簡単な説明】

【図１】従来の従来のクロック制御法を使用するコンピ
ュータ内部ハードウエア構造。

【図２】従来のＬＳＩ間データ転送タイムチャート。

【図３】従来のデータ入力側ＬＳＩラッチクロック調整
法（遅延量固定の場合）。

【図４】従来のデータ入力側ＬＳＩラッチクロック調整
法（遅延量可変の場合）。

【図５】本発明のクロック制御法を使用するコンピュー
タ内部ハードウエア構造。

【図６】本発明の遅延量制御の動作を示すタイムチャー
ト。

【図７】本発明の遅延量更新回路

【図８】本発明の多ビット構成の場合のコンピュータの
内部ハードウエア構造。

【符号の説明】

１…データを出力するＬＳＩ、２…データを入力するＬ
ＳＩ、３…クロック分配系、 ４…データ伝送
路、１０…クロック分配系、１２…クロック入力バッフ
ァ、２０…クロック分配系、２２…クロック入力バッフ
ァ、１１…データを出力するフリップフロップ、１３…
データ出力バッファ、 ２１…データ入力ラッチ、２３
…データ入力バッファ、 ２４０…遅延回路、３０…ク
ロック原発振、３３…分周／多相クロック生成回路、３
１…速いクロック、３２…遅いクロック、
５３…ＴＯＰ信号生成回路、１７…遅延調整タイミ
ング生成回路、 ２７…遅延調整タイミング生成回路、
１８…セレクタ、 ２４１…遅延量調整回路、９
０…遅延量調整期間、９１０…データ転送期間、９１１
…データ転送期間、９２…ラッチクロックの遅延に依存
しラッチデータが異なるタイミング、２４１４…信号Ｄ
ＥＣＲＥＡＳＥを出力するフリップフロップ、２４１３
０…セレクタ、 ２４１３１…インクリメンタ、２４１
３２…デクリメンタ、２４１２…データラッチクロック
遅延量を保持するフリップフロップ、２４１１…セレク
タ、 ２４１６…遅延回路、 ２４１５…セレク
タ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】クロックに同期しデータを転送する手段に
   おけるデータを受ける側のクロックの遅延量、データを
   出力する手段とデータを入力する手段は共に、データを
   転送するクロックに同期しているが該クロックよりは遅
   い周期のクロックに同期した同期信号に同期し、該同期
   信号からデータを出力する手段及びデータを入力する手
   段は、データを転送する経路に、データを転送する期間
   と、データを入力する手段内のデータをラッチするクロ
   ックの遅延量を調整する期間を作成し、クロックの遅延
   量を調整する期間には該データを出力する手段はデータ
   を２クロック以上Ｌｏ（Ｈｉ）レベルにした後、Ｈｉ
   （Ｌｏ）レベルにし、該データを入力する手段はデータ
   が丁度Ｌｏ（Ｈｉ）からＨｉ（Ｌｏ）に変化する瞬間に
   データをラッチするように該データをラッチするクロッ
   クを調整し、該データを転送する期間には、該データを
   ラッチする手段は、該データが丁度Ｌｏ（Ｈｉ）からＨ
   ｉ（Ｌｏ）に変化する瞬間にデータをラッチするように
   調整したクロックをさらに一定量だけ遅らせることによ
   り、データのセットアップ時間を確保することを特徴と
   するクロックの遅延量の制御方式。
2. 【請求項２】請求項１のクロックの遅延量の制御方式で
   あり、該データを出力する手段と該データを入力する手
   段間で転送されるデータは、複数のビットを同時に別々
   の伝送路を経由して転送され、該複数のビットは、該デ
   ータを出力する手段内で同種の回路から作成され、か
   つ、該データを入力する手段内でも同種の回路から構成
   され、該データを出力する手段内では、該複数のビット
   の内、１ビットのみ、該クロックの遅延量を調整する期
   間にデータを２クロック以上Ｌｏ（Ｈｉ）レベルにした
   後、Ｈｉ（Ｌｏ）レベルにし、該データを入力する手段
   は、該１ビットのデータが丁度Ｌｏ（Ｈｉ）からＨｉ
   （Ｌｏ）に変化する瞬間にデータをラッチするように該
   データをラッチするクロックを調整し、該データを入力
   する手段は、該調整したデータをラッチするクロックを
   該複数の全ビットのデータラッチクロックとして使用す
   ることを特徴とするクロック遅延量の制御方式。
3. 【請求項３】請求項１、及び、請求項２のクロックの遅
   延量の制御方式を実現するクロックの遅延量調整回路で
   あり、該データを入力する手段内で、該遅延量調整期間
   で該データを出力する手段がＬｏ（Ｈｉ）からＨｉ(Ｌ
   ｏ）に変化させる場合に、該データを入力する手段がラ
   ッチした該データの値がＬｏ（Ｈｉ）ならば該データラ
   ッチクロックの遅延量を大きくし、ラッチした該データ
   の値がＨｉ（Ｌｏ）ならば該データラッチクロックの遅
   延量を小さくすることにより、該データが丁度Ｌｏ（Ｈ
   ｉ）からＨｉ（Ｌｏ）に変化する瞬間にデータをラッチ
   するように該データをラッチするクロックを調整するこ
   とを特徴とするクロックの遅延量調整回路。