JP2000068474A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 セルフリフレッシュ時におけるディスターブ
劣化を防止し、リフレッシュ電流の低電流化を図ること
ができる半導体記憶装置を提供する。 【解決手段】 ２５６ＭＤＲＡＭであって、負電圧ＶＢ
Ｂの通常制御および浅化制御のために、通常制御のため
の電圧と浅化制御のための電圧との２系統を持ち、セル
フリフレッシュ時にはマット選択アドレスに対応してマ
ットへの供給を制御する。リフレッシュサイクルＳ１に
おいて、マットｎは、リフレッシュ期間であり、通常制
御により−１Ｖ程度の負電圧が供給される。マットｎ＋
１は、リフレッシュ期間が近づいてきたので、通常制御
により−１Ｖ程度の負電圧が供給される。マットｎ＋２
も、リフレッシュ期間が近づいてきたので、タイミング
Ｔ１で浅化制御から通常制御に切り換えられる。マット
ｎ＋３は、リフレッシュ期間まで時間があるので、浅化
制御により−0.５Ｖ程度の負電圧が供給される。
劣化を防止し、リフレッシュ電流の低電流化を図ること
ができる半導体記憶装置を提供する。 【解決手段】 ２５６ＭＤＲＡＭであって、負電圧ＶＢ
Ｂの通常制御および浅化制御のために、通常制御のため
の電圧と浅化制御のための電圧との２系統を持ち、セル
フリフレッシュ時にはマット選択アドレスに対応してマ
ットへの供給を制御する。リフレッシュサイクルＳ１に
おいて、マットｎは、リフレッシュ期間であり、通常制
御により−１Ｖ程度の負電圧が供給される。マットｎ＋
１は、リフレッシュ期間が近づいてきたので、通常制御
により−１Ｖ程度の負電圧が供給される。マットｎ＋２
も、リフレッシュ期間が近づいてきたので、タイミング
Ｔ１で浅化制御から通常制御に切り換えられる。マット
ｎ＋３は、リフレッシュ期間まで時間があるので、浅化
制御により−0.５Ｖ程度の負電圧が供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にセルフリフレッシュ時におけるディスタ
ーブ劣化の防止、リフレッシュ電流の低電流化に好適な
ＤＲＡＭなどの半導体記憶装置に適用して有効な技術に
関する。
術に関し、特にセルフリフレッシュ時におけるディスタ
ーブ劣化の防止、リフレッシュ電流の低電流化に好適な
ＤＲＡＭなどの半導体記憶装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としてのＤＲＡＭのメモリセ
ル基板には、マイノリティキャリアからのメモリセル防
止、トランスファＭＯＳトランジスタの制御性の点から
一律に負電圧（たとえば６４ＭＤＲＡＭではＶＢＢ＝−
1.２Ｖ）を与える技術などが考えられる。
て、半導体記憶装置の一例としてのＤＲＡＭのメモリセ
ル基板には、マイノリティキャリアからのメモリセル防
止、トランスファＭＯＳトランジスタの制御性の点から
一律に負電圧（たとえば６４ＭＤＲＡＭではＶＢＢ＝−
1.２Ｖ）を与える技術などが考えられる。
【０００３】なお、このようなＤＲＡＭなどの半導体記
憶装置に関する技術としては、たとえば１９９４年１１
月５日、株式会社培風館発行の「アドバンスト エレク
トロニクスＩ−９ 超ＬＳＩメモリ」の文献に記載され
る技術などが挙げられる。
憶装置に関する技術としては、たとえば１９９４年１１
月５日、株式会社培風館発行の「アドバンスト エレク
トロニクスＩ−９ 超ＬＳＩメモリ」の文献に記載され
る技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭにおいては、低電流化のためにポーズリフレ
ッシュの実力を上げるためには負電圧の電圧レベルを浅
くする必要がある。すなわち、メモリセル蓄積ノード拡
散層と基板間の電界緩和が必要である。しかし、負電圧
を浅くとると、トランジスタのしきい電圧が基板効果分
低下するためにディスターブリフレッシュ耐性が悪くな
ることが考えられる。従って、負電圧は両者の最適値を
とる必要がある。
なＤＲＡＭにおいては、低電流化のためにポーズリフレ
ッシュの実力を上げるためには負電圧の電圧レベルを浅
くする必要がある。すなわち、メモリセル蓄積ノード拡
散層と基板間の電界緩和が必要である。しかし、負電圧
を浅くとると、トランジスタのしきい電圧が基板効果分
低下するためにディスターブリフレッシュ耐性が悪くな
ることが考えられる。従って、負電圧は両者の最適値を
とる必要がある。
【０００５】そこで、本発明の目的は、セルフリフレッ
シュ時におけるディスターブ劣化を防止し、リフレッシ
ュ電流の低電流化を図ることができるＤＲＡＭなどの半
導体記憶装置を提供するものである。
シュ時におけるディスターブ劣化を防止し、リフレッシ
ュ電流の低電流化を図ることができるＤＲＡＭなどの半
導体記憶装置を提供するものである。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明による半導体記憶装置
は、メモリセルアレイのアレイ基板をＮ型のウェル領域
／比較的深いディープウェル領域で囲み、アレイ基板が
単位マット毎に分離されたトリプルウェル構造を利用
し、ワード線立ち上がり順序が決定されているセルフリ
フレッシュモードにおいて、メモリセルアレイ内の単位
マット毎、または複数の単位マットのグループ毎にアレ
イ基板に印加する負電圧の電位を制御する手段を有する
ものである。
は、メモリセルアレイのアレイ基板をＮ型のウェル領域
／比較的深いディープウェル領域で囲み、アレイ基板が
単位マット毎に分離されたトリプルウェル構造を利用
し、ワード線立ち上がり順序が決定されているセルフリ
フレッシュモードにおいて、メモリセルアレイ内の単位
マット毎、または複数の単位マットのグループ毎にアレ
イ基板に印加する負電圧の電位を制御する手段を有する
ものである。
【０００９】この構成において、リフレッシュ後、次の
リフレッシュまでの時間が十分に長い単位マットまたは
複数の単位マットのグループに関しては負電圧レベルを
浅くとり、リフレッシュが近づいてきた単位マットまた
は複数の単位マットのグループは通常の負電圧レベルに
回復させるようにしたものである。
リフレッシュまでの時間が十分に長い単位マットまたは
複数の単位マットのグループに関しては負電圧レベルを
浅くとり、リフレッシュが近づいてきた単位マットまた
は複数の単位マットのグループは通常の負電圧レベルに
回復させるようにしたものである。
【００１０】このために、通常の負電圧とこの負電圧を
浅くした電圧との２系統を持ち、セルフリフレッシュ時
には、マット選択アドレスに対応してどちらか一方に切
り換えるようにしたものである。
浅くした電圧との２系統を持ち、セルフリフレッシュ時
には、マット選択アドレスに対応してどちらか一方に切
り換えるようにしたものである。
【００１１】よって、前記半導体記憶装置によれば、負
電圧の浅化によりポーズ時間を延ばし、かつマット選択
時に負電圧を通常レベルに戻すことでディスターブ劣化
をも防止でき、リフレッシュ時間の向上、すなわちセル
フリフレッシュ時間の増加によってリフレッシュ電流の
低電流化を図ることができる。この結果、低電力版電流
低減／低電力品歩留まり向上が可能となる。
電圧の浅化によりポーズ時間を延ばし、かつマット選択
時に負電圧を通常レベルに戻すことでディスターブ劣化
をも防止でき、リフレッシュ時間の向上、すなわちセル
フリフレッシュ時間の増加によってリフレッシュ電流の
低電流化を図ることができる。この結果、低電力版電流
低減／低電力品歩留まり向上が可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】図１は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図と部分拡大図、図２は
本実施の形態の半導体記憶装置の要部を示す断面図、図
３〜図５はセルフリフレッシュモードにおけるメモリセ
ルアレイ内の単位マット毎の負電圧制御方法を示すレイ
アウト図とタイミング図である。
記憶装置を示す概略レイアウト図と部分拡大図、図２は
本実施の形態の半導体記憶装置の要部を示す断面図、図
３〜図５はセルフリフレッシュモードにおけるメモリセ
ルアレイ内の単位マット毎の負電圧制御方法を示すレイ
アウト図とタイミング図である。
【００１４】まず、図１により本実施の形態の半導体記
憶装置の概略構成を説明する。
憶装置の概略構成を説明する。
【００１５】本実施の形態の半導体記憶装置は、たとえ
ば２５６ＭＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルアレイ領域１５、
センスアンプ領域１６、サブワードドライバ領域１７、
交差領域１８などが周知の半導体製造技術によって１個
の半導体チップ上に形成されて構成されている。
ば２５６ＭＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルアレイ領域１５、
センスアンプ領域１６、サブワードドライバ領域１７、
交差領域１８などが周知の半導体製造技術によって１個
の半導体チップ上に形成されて構成されている。
【００１６】この２５６ＭＤＲＡＭにおいて、メモリセ
ルアレイ領域１５の基本のメモリセルアレイは、たとえ
ば５１２ワード線×５１２ビット線対としている。図１
は、４分割にした４バンク構成例である。ワード線は長
辺方向、ビット線は短辺方向に延びている。階層ワード
線構成、多分割ビット線構成を用いて、全体で１６ｋワ
ード線×１６ｋビット線対で２５６Ｍビットを構成して
いる。
ルアレイ領域１５の基本のメモリセルアレイは、たとえ
ば５１２ワード線×５１２ビット線対としている。図１
は、４分割にした４バンク構成例である。ワード線は長
辺方向、ビット線は短辺方向に延びている。階層ワード
線構成、多分割ビット線構成を用いて、全体で１６ｋワ
ード線×１６ｋビット線対で２５６Ｍビットを構成して
いる。
【００１７】このメモリチップ１０において、長辺中央
のメインローデコーダ領域１１、メインワードドライバ
領域１２からサブワードドライバ領域１７のドライバを
制御するためのメインワード線、プリデコーダ線が左右
に出力される。短辺中央は周辺回路／ボンディングパッ
ド領域１４で、それとメモリセルアレイ領域１５との間
にカラムデコーダ領域１３が置かれる。カラムデコーダ
の出力であるカラム選択線はメモリセルアレイ領域１５
の上を通り抜けて多数のセンスアンプを制御する。
のメインローデコーダ領域１１、メインワードドライバ
領域１２からサブワードドライバ領域１７のドライバを
制御するためのメインワード線、プリデコーダ線が左右
に出力される。短辺中央は周辺回路／ボンディングパッ
ド領域１４で、それとメモリセルアレイ領域１５との間
にカラムデコーダ領域１３が置かれる。カラムデコーダ
の出力であるカラム選択線はメモリセルアレイ領域１５
の上を通り抜けて多数のセンスアンプを制御する。
【００１８】図１(b) の部分拡大図で示すように、メモ
リセルアレイ領域１５の左右両端には、サブワードドラ
イバ領域１７が配置され、上下両側にはセンスアンプ領
域１６が配置される。従って、メモリセルアレイ領域１
５はセンスアンプ領域１６とサブワードドライバ領域１
７に囲まれる。また、サブワードドライバ領域１７とセ
ンスアンプ領域１６が交差する領域は交差領域１８と呼
び、センスアンプドライバや入出力線スイッチ回路など
が設けられる。
リセルアレイ領域１５の左右両端には、サブワードドラ
イバ領域１７が配置され、上下両側にはセンスアンプ領
域１６が配置される。従って、メモリセルアレイ領域１
５はセンスアンプ領域１６とサブワードドライバ領域１
７に囲まれる。また、サブワードドライバ領域１７とセ
ンスアンプ領域１６が交差する領域は交差領域１８と呼
び、センスアンプドライバや入出力線スイッチ回路など
が設けられる。
【００１９】このＤＲＡＭのメモリセルアレイ領域１５
の断面は、たとえば図２に示すようなトリプルウェル構
造となっている。このトリプルウェル構造は、メモリセ
ルアレイ内のＰ型ウェル領域ＰＷＥＬをＮ型のウェル領
域ＮＷＥＬ／比較的深いディープウェル領域ＮＩＳＯで
囲み、周辺回路からメモリセルに対する雑音防止、ＭＯ
Ｓトランジスタの高性能化、静電保護強化の手段として
６４Ｍビット以降のＤＲＡＭで広く用いられている。
の断面は、たとえば図２に示すようなトリプルウェル構
造となっている。このトリプルウェル構造は、メモリセ
ルアレイ内のＰ型ウェル領域ＰＷＥＬをＮ型のウェル領
域ＮＷＥＬ／比較的深いディープウェル領域ＮＩＳＯで
囲み、周辺回路からメモリセルに対する雑音防止、ＭＯ
Ｓトランジスタの高性能化、静電保護強化の手段として
６４Ｍビット以降のＤＲＡＭで広く用いられている。
【００２０】図２のように、メモリセルアレイは、Ｐ型
ウェル領域ＰＷＥＬのアレイ基板上に形成し、その動作
用の負電圧ＶＢＢを印加する。このＰ型ウェル領域ＰＷ
ＥＬはディープウェル領域ＮＩＳＯで覆い、その電位に
は昇圧電圧ＶＰＰを印加する。センスアンプは、ディー
プウェル領域ＮＩＳＯから外し、その下部はＰ型基板Ｐ
ＳＵＢとし、このＰ型基板ＰＳＵＢには接地電圧ＶＳＳ
を印加する。センスアンプのＰＭＯＳのＮ型ウェル領域
ＮＷＥＬにはセンスアンプ動作用の昇圧電圧ＶＰＰを印
加する。このメモリセルアレイのトリプルウェル構造に
おいて、本実施の形態では、分離されたメモリセルの単
位マット毎、または複数の単位マットのグループ毎でＰ
型ウェル領域ＰＷＥＬに印加する負電圧ＶＢＢの制御を
行う。
ウェル領域ＰＷＥＬのアレイ基板上に形成し、その動作
用の負電圧ＶＢＢを印加する。このＰ型ウェル領域ＰＷ
ＥＬはディープウェル領域ＮＩＳＯで覆い、その電位に
は昇圧電圧ＶＰＰを印加する。センスアンプは、ディー
プウェル領域ＮＩＳＯから外し、その下部はＰ型基板Ｐ
ＳＵＢとし、このＰ型基板ＰＳＵＢには接地電圧ＶＳＳ
を印加する。センスアンプのＰＭＯＳのＮ型ウェル領域
ＮＷＥＬにはセンスアンプ動作用の昇圧電圧ＶＰＰを印
加する。このメモリセルアレイのトリプルウェル構造に
おいて、本実施の形態では、分離されたメモリセルの単
位マット毎、または複数の単位マットのグループ毎でＰ
型ウェル領域ＰＷＥＬに印加する負電圧ＶＢＢの制御を
行う。
【００２１】次に、図３〜図５により、セルフリフレッ
シュサイクルにおける負電圧ＶＢＢ制御方法を説明す
る。図３はメモリセルアレイ内の負電圧ＶＢＢ制御例、
図４は単位マット毎の負電圧ＶＢＢ制御例、図５は負電
圧ＶＢＢ制御タイミング例をそれぞれ示す。
シュサイクルにおける負電圧ＶＢＢ制御方法を説明す
る。図３はメモリセルアレイ内の負電圧ＶＢＢ制御例、
図４は単位マット毎の負電圧ＶＢＢ制御例、図５は負電
圧ＶＢＢ制御タイミング例をそれぞれ示す。
【００２２】このメモリセルアレイ内の単位マット毎の
負電圧ＶＢＢ制御のために、メモリセルアレイ内の単位
マット毎にアレイ基板に印加する負電圧ＶＢＢの電位を
制御する手段を有し、通常制御のための電圧と、浅化制
御のための電圧との２系統の負電圧ＶＢＢをメモリチッ
プ１０内に持ち、セルフリフレッシュ時にはマット選択
アドレスに対応してアレイ基板に印加する負電圧ＶＢＢ
の電位を制御する。
負電圧ＶＢＢ制御のために、メモリセルアレイ内の単位
マット毎にアレイ基板に印加する負電圧ＶＢＢの電位を
制御する手段を有し、通常制御のための電圧と、浅化制
御のための電圧との２系統の負電圧ＶＢＢをメモリチッ
プ１０内に持ち、セルフリフレッシュ時にはマット選択
アドレスに対応してアレイ基板に印加する負電圧ＶＢＢ
の電位を制御する。
【００２３】図３のように、セルフリフレッシュサイク
ルにおいては、図１に示す４バンク構成のうち、メイン
ローデコーダ領域１１を挟んで配置される２つのバンク
の単位マットが同時にアクセスされる。このセルフリフ
レッシュモード時、マット０〜マット１５が選択される
周期は、たとえば分散８Ｋｒｅｆ、Ｔｒｅｆ＝１２８ｍ
ｓ、５１２ＷＬ／マット構成を仮定すると、１つのマッ
トは１２８ｍｓ毎に８ｍｓの時間だけアクセスされる。
従って、１２０ｍｓの時間はアクセスがない状態とな
り、このアクセスがない状態で負電圧ＶＢＢの浅化制御
を行う。
ルにおいては、図１に示す４バンク構成のうち、メイン
ローデコーダ領域１１を挟んで配置される２つのバンク
の単位マットが同時にアクセスされる。このセルフリフ
レッシュモード時、マット０〜マット１５が選択される
周期は、たとえば分散８Ｋｒｅｆ、Ｔｒｅｆ＝１２８ｍ
ｓ、５１２ＷＬ／マット構成を仮定すると、１つのマッ
トは１２８ｍｓ毎に８ｍｓの時間だけアクセスされる。
従って、１２０ｍｓの時間はアクセスがない状態とな
り、このアクセスがない状態で負電圧ＶＢＢの浅化制御
を行う。
【００２４】たとえば、図４に示すように、セルフリフ
レッシュモード時は、ワード線ＷＬを１5.６μｓ程度の
周期で立ち上げ、これを１つのマットについて５１２回
繰り返す。従って、１マット当たり８ｍｓ程度の時間が
かかる。これが、順にマット０〜マット１５の１６マッ
トについて繰り返され、１２８ｍｓ程度のリフレッシュ
サイクルとなる。この場合に、たとえばマット７がリフ
レッシュサイクルの時は、このマット７と、リフレッシ
ュサイクルが近づいてきたマット８、マット９を含めて
負電圧ＶＢＢの通常制御を行う。このマット７〜マット
９を除く他のマット０〜マット６、マット１０〜マット
１５は、次のリフレッシュサイクルまで時間があるので
負電圧ＶＢＢの浅化制御を行う。
レッシュモード時は、ワード線ＷＬを１5.６μｓ程度の
周期で立ち上げ、これを１つのマットについて５１２回
繰り返す。従って、１マット当たり８ｍｓ程度の時間が
かかる。これが、順にマット０〜マット１５の１６マッ
トについて繰り返され、１２８ｍｓ程度のリフレッシュ
サイクルとなる。この場合に、たとえばマット７がリフ
レッシュサイクルの時は、このマット７と、リフレッシ
ュサイクルが近づいてきたマット８、マット９を含めて
負電圧ＶＢＢの通常制御を行う。このマット７〜マット
９を除く他のマット０〜マット６、マット１０〜マット
１５は、次のリフレッシュサイクルまで時間があるので
負電圧ＶＢＢの浅化制御を行う。
【００２５】この負電圧ＶＢＢの通常制御および浅化制
御は、たとえば図５に示すようなタイミングで行われ
る。この制御のために、たとえば負電圧ＶＢＢとして、
通常制御のための−１Ｖ程度の電圧と、浅化制御のため
の−0.５Ｖ程度の電圧との２系統を持ち、セルフリフレ
ッシュ時にはマット選択アドレスに対応してマット０〜
マット１５のＰ型ウェル領域ＰＷＥＬへの供給を制御す
る。
御は、たとえば図５に示すようなタイミングで行われ
る。この制御のために、たとえば負電圧ＶＢＢとして、
通常制御のための−１Ｖ程度の電圧と、浅化制御のため
の−0.５Ｖ程度の電圧との２系統を持ち、セルフリフレ
ッシュ時にはマット選択アドレスに対応してマット０〜
マット１５のＰ型ウェル領域ＰＷＥＬへの供給を制御す
る。
【００２６】(1).リフレッシュサイクルＳ１ マットｎは、リフレッシュ期間であり、負電圧ＶＢＢの
通常制御により−１Ｖ程度の負電圧ＶＢＢが供給され
る。マットｎ＋１は、リフレッシュ期間が近づいてきた
ので、通常制御により−１Ｖ程度の負電圧ＶＢＢが供給
される。マットｎ＋２も、リフレッシュ期間が近づいて
きたので、タイミングＴ１で浅化制御から通常制御に切
り換えられる。マットｎ＋３は、リフレッシュ期間まで
時間があるので、負電圧ＶＢＢの浅化制御により−0.５
Ｖ程度の負電圧ＶＢＢが供給される。
通常制御により−１Ｖ程度の負電圧ＶＢＢが供給され
る。マットｎ＋１は、リフレッシュ期間が近づいてきた
ので、通常制御により−１Ｖ程度の負電圧ＶＢＢが供給
される。マットｎ＋２も、リフレッシュ期間が近づいて
きたので、タイミングＴ１で浅化制御から通常制御に切
り換えられる。マットｎ＋３は、リフレッシュ期間まで
時間があるので、負電圧ＶＢＢの浅化制御により−0.５
Ｖ程度の負電圧ＶＢＢが供給される。
【００２７】(2).リフレッシュサイクルＳ２ マットｎは、リフレッシュ期間が終了したので、タイミ
ングＴ２で通常制御から浅化制御に切り換えられる。マ
ットｎ＋１は、リフレッシュ期間であり、通常制御によ
り−１Ｖ程度の負電圧ＶＢＢが供給される。マットｎ＋
２は、リフレッシュ期間が近づいてきたので、通常制御
により−１Ｖ程度の負電圧ＶＢＢが供給される。マット
ｎ＋３も、リフレッシュ期間が近づいてきたので、タイ
ミングＴ２で浅化制御から通常制御に切り換えられる。
ングＴ２で通常制御から浅化制御に切り換えられる。マ
ットｎ＋１は、リフレッシュ期間であり、通常制御によ
り−１Ｖ程度の負電圧ＶＢＢが供給される。マットｎ＋
２は、リフレッシュ期間が近づいてきたので、通常制御
により−１Ｖ程度の負電圧ＶＢＢが供給される。マット
ｎ＋３も、リフレッシュ期間が近づいてきたので、タイ
ミングＴ２で浅化制御から通常制御に切り換えられる。
【００２８】(3).リフレッシュサイクルＳ３ マットｎは、次のリフレッシュ期間まで時間があるの
で、浅化制御により−0.５Ｖ程度の負電圧ＶＢＢが供給
される。マットｎ＋１は、リフレッシュ期間が終了した
ので、タイミングＴ３で通常制御から浅化制御に切り換
えられる。マットｎ＋２は、リフレッシュ期間であり、
通常制御により−１Ｖ程度の負電圧ＶＢＢが供給され
る。マットｎ＋３は、リフレッシュ期間が近づいてきた
ので、通常制御により−１Ｖ程度の負電圧ＶＢＢが供給
される。
で、浅化制御により−0.５Ｖ程度の負電圧ＶＢＢが供給
される。マットｎ＋１は、リフレッシュ期間が終了した
ので、タイミングＴ３で通常制御から浅化制御に切り換
えられる。マットｎ＋２は、リフレッシュ期間であり、
通常制御により−１Ｖ程度の負電圧ＶＢＢが供給され
る。マットｎ＋３は、リフレッシュ期間が近づいてきた
ので、通常制御により−１Ｖ程度の負電圧ＶＢＢが供給
される。
【００２９】(4).リフレッシュサイクルＳ４ マットｎは、次のリフレッシュ期間まで時間があるの
で、浅化制御により−0.５Ｖ程度の負電圧ＶＢＢの供給
が継続されている。マットｎ＋１は、次のリフレッシュ
期間まで時間があるので、浅化制御により−0.５Ｖ程度
の負電圧ＶＢＢが供給される。マットｎ＋２は、リフレ
ッシュ期間が終了したので、タイミングＴ４で通常制御
から浅化制御に切り換えられる。マットｎ＋３は、リフ
レッシュ期間であり、通常制御により−１Ｖ程度の負電
圧ＶＢＢが供給される。
で、浅化制御により−0.５Ｖ程度の負電圧ＶＢＢの供給
が継続されている。マットｎ＋１は、次のリフレッシュ
期間まで時間があるので、浅化制御により−0.５Ｖ程度
の負電圧ＶＢＢが供給される。マットｎ＋２は、リフレ
ッシュ期間が終了したので、タイミングＴ４で通常制御
から浅化制御に切り換えられる。マットｎ＋３は、リフ
レッシュ期間であり、通常制御により−１Ｖ程度の負電
圧ＶＢＢが供給される。
【００３０】(5).リフレッシュサイクルＳ５ マットｎは、次のリフレッシュ期間まで時間があるの
で、浅化制御により−0.５Ｖ程度の負電圧ＶＢＢの供給
が依然継続されている。マットｎ＋１は、次のリフレッ
シュ期間まで時間があるので、浅化制御により−0.５Ｖ
程度の負電圧ＶＢＢの供給が継続されている。マットｎ
＋２は、次のリフレッシュ期間まで時間があるので、浅
化制御により−0.５Ｖ程度の負電圧ＶＢＢが供給され
る。マットｎ＋３は、リフレッシュ期間が終了したの
で、タイミングＴ５で通常制御から浅化制御に切り換え
られる。
で、浅化制御により−0.５Ｖ程度の負電圧ＶＢＢの供給
が依然継続されている。マットｎ＋１は、次のリフレッ
シュ期間まで時間があるので、浅化制御により−0.５Ｖ
程度の負電圧ＶＢＢの供給が継続されている。マットｎ
＋２は、次のリフレッシュ期間まで時間があるので、浅
化制御により−0.５Ｖ程度の負電圧ＶＢＢが供給され
る。マットｎ＋３は、リフレッシュ期間が終了したの
で、タイミングＴ５で通常制御から浅化制御に切り換え
られる。
【００３１】以上のようにして、リフレッシュ期間、ま
たはリフレッシュ期間が近づいてきたマットに対して
は、通常制御により−１Ｖ程度の負電圧ＶＢＢを供給
し、リフレッシュ期間が終了し、次のリフレッシュ期間
まで時間があるマットに対しては、浅化制御により−0.
５Ｖ程度の負電圧ＶＢＢを供給することができる。
たはリフレッシュ期間が近づいてきたマットに対して
は、通常制御により−１Ｖ程度の負電圧ＶＢＢを供給
し、リフレッシュ期間が終了し、次のリフレッシュ期間
まで時間があるマットに対しては、浅化制御により−0.
５Ｖ程度の負電圧ＶＢＢを供給することができる。
【００３２】従って、本実施の形態の半導体記憶装置に
よれば、リフレッシュ期間まで時間があるマットに関し
ては、負電圧の浅化制御を行うことによってポーズ時間
を延ばすことができる。また、リフレッシュ期間のマッ
トに関しては、負電圧の通常制御を行うことによってデ
ィスターブ劣化を防止することができる。これにより、
リフレッシュ時間の向上→セルフリフレッシュ時間の増
加→リフレッシュ電流の低電流化を図ることができる。
よれば、リフレッシュ期間まで時間があるマットに関し
ては、負電圧の浅化制御を行うことによってポーズ時間
を延ばすことができる。また、リフレッシュ期間のマッ
トに関しては、負電圧の通常制御を行うことによってデ
ィスターブ劣化を防止することができる。これにより、
リフレッシュ時間の向上→セルフリフレッシュ時間の増
加→リフレッシュ電流の低電流化を図ることができる。
【００３３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３４】たとえば、前記実施の形態においては、セ
ルフリフレッシュモードにおいて、単位マット毎に負電
圧の制御を行う場合について説明したが、これに限定さ
れるものではなく、複数の単位マットのグループ毎に負
電圧の制御を行うことも可能である。
ルフリフレッシュモードにおいて、単位マット毎に負電
圧の制御を行う場合について説明したが、これに限定さ
れるものではなく、複数の単位マットのグループ毎に負
電圧の制御を行うことも可能である。
【００３５】また、４バンク構成の２５６ＭＤＲＡＭに
ついて説明したが、８バンクなどの他のバンク構成、６
４Ｍビットなどの他の容量構成、さらにシンクロナスＤ
ＲＡＭ、ロジック混載ＤＲＡＭなどの他の半導体記憶装
置についても広く適用可能である。
ついて説明したが、８バンクなどの他のバンク構成、６
４Ｍビットなどの他の容量構成、さらにシンクロナスＤ
ＲＡＭ、ロジック混載ＤＲＡＭなどの他の半導体記憶装
置についても広く適用可能である。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３７】(1).セルフリフレッシュモードにおいて、
メモリセルアレイ内の単位マット毎、または複数の単位
マットのグループ毎にアレイ基板に印加する負電圧の電
位を制御する手段を有し、リフレッシュ後、次のリフレ
ッシュまでの時間が十分に長い単位マットまたはグルー
プに関しては負電圧レベルを浅くとることで、負電圧の
浅化によってポーズ時間を延長することが可能となる。
メモリセルアレイ内の単位マット毎、または複数の単位
マットのグループ毎にアレイ基板に印加する負電圧の電
位を制御する手段を有し、リフレッシュ後、次のリフレ
ッシュまでの時間が十分に長い単位マットまたはグルー
プに関しては負電圧レベルを浅くとることで、負電圧の
浅化によってポーズ時間を延長することが可能となる。
【００３８】(2).前記(1) において、リフレッシュが近
づいてきた単位マットまたはグループは通常の負電圧レ
ベルに回復させ、マット選択時に負電圧を通常レベルに
戻すことで、ディスターブ劣化を防止することが可能と
なる。
づいてきた単位マットまたはグループは通常の負電圧レ
ベルに回復させ、マット選択時に負電圧を通常レベルに
戻すことで、ディスターブ劣化を防止することが可能と
なる。
【００３９】(3).前記(1) および(2) により、リフレッ
シュ時間を向上させ、セルフリフレッシュ時間の増加に
よってリフレッシュ電流の低電流化を図ることができる
ので、ＤＲＡＭなどの半導体記憶装置における低電力版
電流低減／低電力品歩留まり向上が可能となる。
シュ時間を向上させ、セルフリフレッシュ時間の増加に
よってリフレッシュ電流の低電流化を図ることができる
ので、ＤＲＡＭなどの半導体記憶装置における低電力版
電流低減／低電力品歩留まり向上が可能となる。
【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図と部分拡大図である。
記憶装置を示す概略レイアウト図と部分拡大図である。
【図２】本発明の一実施の形態の半導体記憶装置の要部
を示す断面図である。
を示す断面図である。
【図３】本発明の一実施の形態の半導体記憶装置におい
て、セルフリフレッシュモードにおけるメモリセルアレ
イ内の単位マット毎の負電圧制御方法を示すレイアウト
図である。
て、セルフリフレッシュモードにおけるメモリセルアレ
イ内の単位マット毎の負電圧制御方法を示すレイアウト
図である。
【図４】本発明の一実施の形態の半導体記憶装置におい
て、セルフリフレッシュモードにおけるメモリセルアレ
イ内の単位マット毎の負電圧制御方法を示す説明図であ
る。
て、セルフリフレッシュモードにおけるメモリセルアレ
イ内の単位マット毎の負電圧制御方法を示す説明図であ
る。
【図５】本発明の一実施の形態の半導体記憶装置におい
て、セルフリフレッシュモードにおけるメモリセルアレ
イ内の単位マット毎の負電圧制御方法を示すタイミング
図である。
て、セルフリフレッシュモードにおけるメモリセルアレ
イ内の単位マット毎の負電圧制御方法を示すタイミング
図である。
１０ メモリチップ １１ メインローデコーダ領域 １２ メインワードドライバ領域 １３ カラムデコーダ領域 １４ 周辺回路／ボンディングパッド領域 １５ メモリセルアレイ領域 １６ センスアンプ領域 １７ サブワードドライバ領域 １８ 交差領域 ＰＷＥＬ Ｐ型ウェル領域 ＮＩＳＯ ディープウェル領域 ＰＳＵＢ Ｐ型基板 ＮＷＥＬ Ｎ型ウェル領域
Claims (4)
- 【請求項１】 メモリセルアレイのアレイ基板が単位マ
ット毎に分離されたトリプルウェル構造の半導体記憶装
置であって、セルフリフレッシュモードにおいて、前記
メモリセルアレイ内の単位マット毎、または複数の単位
マットのグループ毎に前記アレイ基板に印加する負電圧
の電位を制御する制御手段を有することを特徴とする半
導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、前記制御手段は、リフレッシュ相互間の前記単位マ
ットまたは前記複数の単位マットのグループに関しては
前記負電圧のレベルを浅くとり、リフレッシュが近づい
てきた前記単位マットまたは前記複数の単位マットのグ
ループに関しては前記負電圧を通常レベルに回復させる
ことを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置であっ
て、前記負電圧は、通常の負電圧とこの負電圧を浅くし
た電圧との２系統を持ち、マット選択アドレスに対応し
てどちらか一方に切り換えることを特徴とする半導体記
憶装置。 - 【請求項４】 請求項１、２または３記載の半導体記憶
装置であって、前記半導体記憶装置は、ＤＲＡＭである
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10235204A JP2000068474A (ja) | 1998-08-21 | 1998-08-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10235204A JP2000068474A (ja) | 1998-08-21 | 1998-08-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068474A true JP2000068474A (ja) | 2000-03-03 |
Family
ID=16982631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10235204A Pending JP2000068474A (ja) | 1998-08-21 | 1998-08-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261254A (ja) * | 2001-03-01 | 2002-09-13 | Hitachi Ltd | 半導体装置 |
| JP2011081890A (ja) * | 2009-09-08 | 2011-04-21 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-08-21 JP JP10235204A patent/JP2000068474A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261254A (ja) * | 2001-03-01 | 2002-09-13 | Hitachi Ltd | 半導体装置 |
| JP2011081890A (ja) * | 2009-09-08 | 2011-04-21 | Toshiba Corp | 半導体記憶装置 |
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