JP2000040368A - 差動増幅器とそのスピード調節方法 - Google Patents
差動増幅器とそのスピード調節方法Info
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Abstract
(57)【要約】
【課題】 プロセス条件に予期しない変動があった場合
でも、所定の性能を得ることを可能にし、歩留まりを向
上させた差動増幅器を提供する。 【解決手段】 差動増幅器の定電流源をトランジスタで
構成した差動増幅器１において、前記定電流用のトラン
ジスタ２、３、４を複数設けると共に、この複数のトラ
ンジスタ２、３、４を並列に接続し、前記複数のトラン
ジスタ２、３、４から所定のトランジスタを選択回路
５、５ａ、５ｂで選択するように構成したことを特徴と
する。
でも、所定の性能を得ることを可能にし、歩留まりを向
上させた差動増幅器を提供する。 【解決手段】 差動増幅器の定電流源をトランジスタで
構成した差動増幅器１において、前記定電流用のトラン
ジスタ２、３、４を複数設けると共に、この複数のトラ
ンジスタ２、３、４を並列に接続し、前記複数のトラン
ジスタ２、３、４から所定のトランジスタを選択回路
５、５ａ、５ｂで選択するように構成したことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅器とその
スピード調節方法に係わり、特に、高速に動作する回
路、例えば、ＤＲＡＭの入力回路に好適な差動増幅器と
そのスピード調節方法に関する。
スピード調節方法に係わり、特に、高速に動作する回
路、例えば、ＤＲＡＭの入力回路に好適な差動増幅器と
そのスピード調節方法に関する。
【０００２】
【従来の技術】高周波数動作のＤＲＡＭにおいて、応答
速度を重視した入力初段回路においては、設計値とのズ
レを補正するために、拡散条件を変えて入力初段回路の
Ｎ型トランジスタを形成するようにしていた。しかし、
実際にはプロセス条件がわずかに変動する場合も多々あ
り、このような場合、プロセスの変動には対処できない
という欠点があった。
速度を重視した入力初段回路においては、設計値とのズ
レを補正するために、拡散条件を変えて入力初段回路の
Ｎ型トランジスタを形成するようにしていた。しかし、
実際にはプロセス条件がわずかに変動する場合も多々あ
り、このような場合、プロセスの変動には対処できない
という欠点があった。
【０００３】なお、差動増幅器のバラツキを調整するた
めに、複数のフューズ素子を設け、適宜これらのフュー
ズ素子を破壊するものとしては、特開昭５９−１９１９
１２号公報がある。
めに、複数のフューズ素子を設け、適宜これらのフュー
ズ素子を破壊するものとしては、特開昭５９−１９１９
１２号公報がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、高速に動作する回
路、例えば、ＤＲＡＭの初段入力回路に用いて好適な新
規な差動増幅器とそのスピード調節方法を提供するもの
である。更に、本発明の他の目的は、プロセス条件に予
期しない変動があった場合でも、歩留まりを向上するこ
とを可能にした新規な差動増幅器とそのスピード調節方
法を提供するものである。
した従来技術の欠点を改良し、特に、高速に動作する回
路、例えば、ＤＲＡＭの初段入力回路に用いて好適な新
規な差動増幅器とそのスピード調節方法を提供するもの
である。更に、本発明の他の目的は、プロセス条件に予
期しない変動があった場合でも、歩留まりを向上するこ
とを可能にした新規な差動増幅器とそのスピード調節方
法を提供するものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる差
動増幅器の第１態様は、差動増幅器の定電流源をトラン
ジスタで構成した差動増幅器において、前記定電流用の
トランジスタを複数設けると共に、この複数のトランジ
スタを並列に接続し、前記複数のトランジスタから所定
のトランジスタを選択回路で選択するように構成したこ
とを特徴とするものであり、叉、第２態様は、前記複数
のトランジスタのゲート長を異なるように形成したこと
を特徴とするものであり、叉、第３態様は、前記選択回
路は、前記複数の夫々のトランジスタに設けられている
ことを特徴とするものであり、叉、第４態様は、前記選
択回路は、フューズ回路を含むことを特徴とするもので
あり、叉、第５態様は、前記選択回路は、第１の電源と
第２の電源との間に設けたフーズ回路とスイッチングト
ランジスタとの直列回路と、一方の端子に前記スイッチ
ングトランジスタのドレインを接続し他方の端子にはリ
セット信号を入力し、出力を前記スイッチングトランジ
スタのゲートに接続するＮＡＮＤゲートと、前記スイッ
チングトランジスタのドレインを前記定電流用のトラン
ジスタのゲートに導くインバータとで構成したことを特
徴とするものであり、叉、第６態様は、前記差動増幅器
は、ＤＲＡＭの入力回路に用いられることを特徴とする
ものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる差
動増幅器の第１態様は、差動増幅器の定電流源をトラン
ジスタで構成した差動増幅器において、前記定電流用の
トランジスタを複数設けると共に、この複数のトランジ
スタを並列に接続し、前記複数のトランジスタから所定
のトランジスタを選択回路で選択するように構成したこ
とを特徴とするものであり、叉、第２態様は、前記複数
のトランジスタのゲート長を異なるように形成したこと
を特徴とするものであり、叉、第３態様は、前記選択回
路は、前記複数の夫々のトランジスタに設けられている
ことを特徴とするものであり、叉、第４態様は、前記選
択回路は、フューズ回路を含むことを特徴とするもので
あり、叉、第５態様は、前記選択回路は、第１の電源と
第２の電源との間に設けたフーズ回路とスイッチングト
ランジスタとの直列回路と、一方の端子に前記スイッチ
ングトランジスタのドレインを接続し他方の端子にはリ
セット信号を入力し、出力を前記スイッチングトランジ
スタのゲートに接続するＮＡＮＤゲートと、前記スイッ
チングトランジスタのドレインを前記定電流用のトラン
ジスタのゲートに導くインバータとで構成したことを特
徴とするものであり、叉、第６態様は、前記差動増幅器
は、ＤＲＡＭの入力回路に用いられることを特徴とする
ものである。
【０００６】叉、本発明に係わる差動増幅器のスピード
調節方法の態様は、差動増幅器の定電流源をトランジス
タで構成した差動増幅器において、前記定電流用のトラ
ンジスタを複数設けると共に、この複数のトランジスタ
を並列に接続し、前記複数のトランジスタから所定のト
ランジスタを選択することで、前記差動増幅器のスピー
ドを調節することを特徴とするものである。
調節方法の態様は、差動増幅器の定電流源をトランジス
タで構成した差動増幅器において、前記定電流用のトラ
ンジスタを複数設けると共に、この複数のトランジスタ
を並列に接続し、前記複数のトランジスタから所定のト
ランジスタを選択することで、前記差動増幅器のスピー
ドを調節することを特徴とするものである。
【０００７】
【発明の実施の形態】本発明に係わる差動増幅器は、差
動増幅器の定電流源をトランジスタで構成した差動増幅
器において、前記定電流用のトランジスタを複数設ける
と共に、この複数のトランジスタを並列に接続し、前記
複数のトランジスタから所定のトランジスタを選択回路
で選択するように構成したので、プロセス条件に変動が
あっても、応答速度を調整することが可能であるから、
所定の性能を得ることができ、従って、歩留まりを向上
させることができる。
動増幅器の定電流源をトランジスタで構成した差動増幅
器において、前記定電流用のトランジスタを複数設ける
と共に、この複数のトランジスタを並列に接続し、前記
複数のトランジスタから所定のトランジスタを選択回路
で選択するように構成したので、プロセス条件に変動が
あっても、応答速度を調整することが可能であるから、
所定の性能を得ることができ、従って、歩留まりを向上
させることができる。
【０００８】
【実施例】以下に、本発明に係わる差動増幅器とそのス
ピード調節方法の具体例を図面を参照しながら詳細に説
明する。図１は、ＤＲＡＭの入力初段回路に用いられる
本発明に係わる差動増幅器の具体例の回路図であって、
図１には、差動増幅器の定電流源をトランジスタで構成
した差動増幅器１において、前記定電流用のトランジス
タ２、３、４を複数設けると共に、この複数のトランジ
スタ２、３、４を並列に接続し、前記複数のトランジス
タ２、３、４から所定のトランジスタを選択回路５、５
ａ、５ｂで選択するように構成した差動増幅器が示さ
れ、叉、前記選択回路５、５ａ、５ｂは、夫々のトラン
ジスタ２、３、４に設けられている差動増幅器が示さ
れ、更に、前記選択回路５は、第１の電源６と第２の電
源７との間に設けたフーズ回路８とスイッチングトラン
ジスタ９との直列回路と、一方の端子１１に前記スイッ
チングトランジスタ９のドレインを接続し他方の端子１
２にはリセット信号１３を入力し、出力１４を前記スイ
ッチングトランジスタ９のゲートに接続するＮＡＮＤゲ
ート１５と、前記スイッチングトランジスタ９のドレイ
ンを前記定電流用のトランジスタ２のゲートに導くイン
バータ１６とで構成した差動増幅器が示されている。
ピード調節方法の具体例を図面を参照しながら詳細に説
明する。図１は、ＤＲＡＭの入力初段回路に用いられる
本発明に係わる差動増幅器の具体例の回路図であって、
図１には、差動増幅器の定電流源をトランジスタで構成
した差動増幅器１において、前記定電流用のトランジス
タ２、３、４を複数設けると共に、この複数のトランジ
スタ２、３、４を並列に接続し、前記複数のトランジス
タ２、３、４から所定のトランジスタを選択回路５、５
ａ、５ｂで選択するように構成した差動増幅器が示さ
れ、叉、前記選択回路５、５ａ、５ｂは、夫々のトラン
ジスタ２、３、４に設けられている差動増幅器が示さ
れ、更に、前記選択回路５は、第１の電源６と第２の電
源７との間に設けたフーズ回路８とスイッチングトラン
ジスタ９との直列回路と、一方の端子１１に前記スイッ
チングトランジスタ９のドレインを接続し他方の端子１
２にはリセット信号１３を入力し、出力１４を前記スイ
ッチングトランジスタ９のゲートに接続するＮＡＮＤゲ
ート１５と、前記スイッチングトランジスタ９のドレイ
ンを前記定電流用のトランジスタ２のゲートに導くイン
バータ１６とで構成した差動増幅器が示されている。
【０００９】そして、選択回路５ａ、５ｂも選択回路５
と同様に構成され、選択回路５ａがトランジスタ３を、
叉、選択回路５ｂがトランジスタ４を制御することがで
きるように構成している。なお、図示されていないが、
前記複数のトランジスタ２、３、４のゲート長（Ｗ）が
夫々異なるように形成され、夫々のトランジスタの電流
値が異なるように設計されている。また、上記例では、
定電流用のトランジスタとして三つのトランジスタを図
示したが、更に多くのトランジスタを設けてもよい。
と同様に構成され、選択回路５ａがトランジスタ３を、
叉、選択回路５ｂがトランジスタ４を制御することがで
きるように構成している。なお、図示されていないが、
前記複数のトランジスタ２、３、４のゲート長（Ｗ）が
夫々異なるように形成され、夫々のトランジスタの電流
値が異なるように設計されている。また、上記例では、
定電流用のトランジスタとして三つのトランジスタを図
示したが、更に多くのトランジスタを設けてもよい。
【００１０】以下に、本発明を更に詳細に説明する。本
発明の差動増幅器は、トランジスタ２１、２２とで差動
対を構成し、これらのトランジスタの能動負荷としてト
ランジスタ２３、２４からなるカレントミラー回路を設
けている。そして、トランジスタ２１、２２のソースと
グランド間に複数の定電流源となるトランジスタ２、
３、４が並列に設けられている。
発明の差動増幅器は、トランジスタ２１、２２とで差動
対を構成し、これらのトランジスタの能動負荷としてト
ランジスタ２３、２４からなるカレントミラー回路を設
けている。そして、トランジスタ２１、２２のソースと
グランド間に複数の定電流源となるトランジスタ２、
３、４が並列に設けられている。
【００１１】このように構成した差動増幅器において、
初めリセット信号１３をＬレベルにしておくと、選択回
路5、５ａ、５ｂのスイッチングトランジスタ９はオン
状態となり、トランジスタ２、３、４はオフ状態になっ
ている。ここで、リセット信号１３を解除して、ＮＡＮ
Ｄゲート端子１５の端子１２をＨレベルにすると、トラ
ンジスタ２、３、４はオン状態になる。
初めリセット信号１３をＬレベルにしておくと、選択回
路5、５ａ、５ｂのスイッチングトランジスタ９はオン
状態となり、トランジスタ２、３、４はオフ状態になっ
ている。ここで、リセット信号１３を解除して、ＮＡＮ
Ｄゲート端子１５の端子１２をＨレベルにすると、トラ
ンジスタ２、３、４はオン状態になる。
【００１２】この状態で、所定の性能を得るために、例
えば、選択回路5のフューズ回路８を破壊すると、トラ
ンジスタ２はオフ状態になる。このように選択回路のフ
ューズ回路をカットすることで、この選択回路に接続す
るトランジスタのオン・オフが制御され、ＤＲＡＭの入
力回路の応答速度を調整することが可能になる。
えば、選択回路5のフューズ回路８を破壊すると、トラ
ンジスタ２はオフ状態になる。このように選択回路のフ
ューズ回路をカットすることで、この選択回路に接続す
るトランジスタのオン・オフが制御され、ＤＲＡＭの入
力回路の応答速度を調整することが可能になる。
【００１３】
【発明の効果】本発明に係わる差動増幅器とそのスピー
ド調節方法は、上述のように構成したので、プロセス条
件に予期しない変動があった場合でも、歩留まりを向上
させることが可能になった。
ド調節方法は、上述のように構成したので、プロセス条
件に予期しない変動があった場合でも、歩留まりを向上
させることが可能になった。
【図１】本発明に係わる差動増幅器の回路図である。
１ 差動増幅器 ２、３、４ 定電流用のトランジスタ ５、５ａ，５ｂ 選択回路 ６ 第１の電源 ７ 第２の電源 ８ フューズ回路 ９ スイッチングトランジスタ １３ リセット信号 １５ ＮＡＮＤゲート １６ インバータ ２１、２２、２３、２４ トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年６月２１日（１９９９．６．２
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる差
動増幅器の第１態様は、差動増幅器の定電流源をトラン
ジスタで構成した差動増幅器において、前記定電流用の
トランジスタを複数設けると共に、この複数のトランジ
スタを並列に接続し、前記複数のトランジスタから所定
のトランジスタを選択回路で選択するように構成すると
共に、前記選択回路は、リセット信号の入力により各々
の前記トランジスタの導通制御を行うように構成したこ
とを特徴とするものであり、叉、第２態様は、前記複数
のトランジスタのゲート長を異なるように形成したこと
を特徴とするものであり、叉、第３態様は、前記選択回
路は、前記複数の夫々のトランジスタに設けられている
ことを特徴とするものであり、叉、第４態様は、前記選
択回路は、フューズ回路を含むことを特徴とするもので
あり、叉、第５態様は、前記選択回路は、第１の電源と
第２の電源との間に設けたフューズ回路とスイッチング
トランジスタとの直列回路と、一方の端子に前記スイッ
チングトランジスタのドレインを接続し他方の端子には
リセット信号を入力し、出力を前記スイッチングトラン
ジスタのゲートに接続するＮＡＮＤゲートと、前記スイ
ッチングトランジスタのドレインを前記定電流用のトラ
ンジスタのゲートに導くインバータとで構成したことを
特徴とするものであり、叉、第６態様は、前記差動増幅
器は、ＤＲＡＭの入力回路に用いられることを特徴とす
るものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる差
動増幅器の第１態様は、差動増幅器の定電流源をトラン
ジスタで構成した差動増幅器において、前記定電流用の
トランジスタを複数設けると共に、この複数のトランジ
スタを並列に接続し、前記複数のトランジスタから所定
のトランジスタを選択回路で選択するように構成すると
共に、前記選択回路は、リセット信号の入力により各々
の前記トランジスタの導通制御を行うように構成したこ
とを特徴とするものであり、叉、第２態様は、前記複数
のトランジスタのゲート長を異なるように形成したこと
を特徴とするものであり、叉、第３態様は、前記選択回
路は、前記複数の夫々のトランジスタに設けられている
ことを特徴とするものであり、叉、第４態様は、前記選
択回路は、フューズ回路を含むことを特徴とするもので
あり、叉、第５態様は、前記選択回路は、第１の電源と
第２の電源との間に設けたフューズ回路とスイッチング
トランジスタとの直列回路と、一方の端子に前記スイッ
チングトランジスタのドレインを接続し他方の端子には
リセット信号を入力し、出力を前記スイッチングトラン
ジスタのゲートに接続するＮＡＮＤゲートと、前記スイ
ッチングトランジスタのドレインを前記定電流用のトラ
ンジスタのゲートに導くインバータとで構成したことを
特徴とするものであり、叉、第６態様は、前記差動増幅
器は、ＤＲＡＭの入力回路に用いられることを特徴とす
るものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】叉、本発明に係わる差動増幅器のスピード
調節方法の態様は、差動増幅器の定電流源をトランジス
タで構成した差動増幅器において、前記定電流用のトラ
ンジスタを複数設けると共に、この複数のトランジスタ
を並列に接続し、前記複数のトランジスタから所定のト
ランジスタを選択する選択回路を設け、この選択回路に
リセット信号を入力し、各々の前記トランジスタの導通
を制御した上で、前記所定のトランジスタを選択し、前
記差動増幅器のスピードを調節することを特徴とするも
のである。 ─────────────────────────────────────────────────────
調節方法の態様は、差動増幅器の定電流源をトランジス
タで構成した差動増幅器において、前記定電流用のトラ
ンジスタを複数設けると共に、この複数のトランジスタ
を並列に接続し、前記複数のトランジスタから所定のト
ランジスタを選択する選択回路を設け、この選択回路に
リセット信号を入力し、各々の前記トランジスタの導通
を制御した上で、前記所定のトランジスタを選択し、前
記差動増幅器のスピードを調節することを特徴とするも
のである。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１１月１日（１９９９．１１．
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる差
動増幅器の第１態様は、差動増幅器の定電流源をトラン
ジスタで構成した差動増幅器において、前記定電流用の
トランジスタを複数設けると共に、この複数のトランジ
スタを並列に接続した回路と、第１の電源と第２の電源
との間に設けたフューズ回路とスイッチングトランジス
タとの直列回路と、一方の端子に前記スイッチングトラ
ンジスタのドレインを接続し他方の端子にはリセット信
号を入力し、出力を前記スイッチングトランジスタのゲ
ートに接続するＮＡＮＤゲートと、前記スイッチングト
ランジスタのドレインを前記定電流用のトランジスタの
ゲートに導くインバータとで構成した複数の選択回路と
からなり、前記定電流用の複数のトランジスタから所定
のトランジスタを前記選択回路で夫々選択するように構
成したことを特徴とするものであり、叉、第２態様は、
前記定電流用の複数のトランジスタのゲート長を異なる
ように形成したことを特徴とするものであり、叉、第３
態様は、前記選択回路は、前記複数の定電流用の夫々の
トランジスタに設けられていることを特徴とするもので
あり、叉、第４態様は、前記差動増幅器は、ＤＲＡＭの
入力回路に用いられることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる差
動増幅器の第１態様は、差動増幅器の定電流源をトラン
ジスタで構成した差動増幅器において、前記定電流用の
トランジスタを複数設けると共に、この複数のトランジ
スタを並列に接続した回路と、第１の電源と第２の電源
との間に設けたフューズ回路とスイッチングトランジス
タとの直列回路と、一方の端子に前記スイッチングトラ
ンジスタのドレインを接続し他方の端子にはリセット信
号を入力し、出力を前記スイッチングトランジスタのゲ
ートに接続するＮＡＮＤゲートと、前記スイッチングト
ランジスタのドレインを前記定電流用のトランジスタの
ゲートに導くインバータとで構成した複数の選択回路と
からなり、前記定電流用の複数のトランジスタから所定
のトランジスタを前記選択回路で夫々選択するように構
成したことを特徴とするものであり、叉、第２態様は、
前記定電流用の複数のトランジスタのゲート長を異なる
ように形成したことを特徴とするものであり、叉、第３
態様は、前記選択回路は、前記複数の定電流用の夫々の
トランジスタに設けられていることを特徴とするもので
あり、叉、第４態様は、前記差動増幅器は、ＤＲＡＭの
入力回路に用いられることを特徴とするものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】叉、本発明に係わる差動増幅器のスピード
調節方法の態様は、差動増幅器の定電流源をトランジス
タで構成した差動増幅器において、前記定電流用のトラ
ンジスタを複数設けると共に、この複数のトランジスタ
を並列に接続した回路と、第１の電源と第２の電源との
間に設けたフューズ回路とスイッチングトランジスタと
の直列回路と、一方の端子に前記スイッチングトランジ
スタのドレインを接続し他方の端子にはリセット信号を
入力し、出力を前記スイッチングトランジスタのゲート
に接続するＮＡＮＤゲートと、前記スイッチングトラン
ジスタのドレインを前記定電流用のトランジスタのゲー
トに導くインバータとで構成した複数の選択回路とから
なり、前記定電流用の複数のトランジスタから所定のト
ランジスタを前記選択回路で夫々選択するように構成
し、前記選択回路に前記リセット信号を入力し、はじめ
前記定電流用のトランジスタを導通するように制御した
上で、前記所定のトランジスタを前記選択回路で選択す
ることで、前記差動増幅器のスピードを調節することを
特徴とするものである。
調節方法の態様は、差動増幅器の定電流源をトランジス
タで構成した差動増幅器において、前記定電流用のトラ
ンジスタを複数設けると共に、この複数のトランジスタ
を並列に接続した回路と、第１の電源と第２の電源との
間に設けたフューズ回路とスイッチングトランジスタと
の直列回路と、一方の端子に前記スイッチングトランジ
スタのドレインを接続し他方の端子にはリセット信号を
入力し、出力を前記スイッチングトランジスタのゲート
に接続するＮＡＮＤゲートと、前記スイッチングトラン
ジスタのドレインを前記定電流用のトランジスタのゲー
トに導くインバータとで構成した複数の選択回路とから
なり、前記定電流用の複数のトランジスタから所定のト
ランジスタを前記選択回路で夫々選択するように構成
し、前記選択回路に前記リセット信号を入力し、はじめ
前記定電流用のトランジスタを導通するように制御した
上で、前記所定のトランジスタを前記選択回路で選択す
ることで、前記差動増幅器のスピードを調節することを
特徴とするものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】以下に、本発明に係わる差動増幅器とそのス
ピード調節方法の具体例を図面を参照しながら詳細に説
明する。図１は、ＤＲＡＭの入力初段回路に用いられる
本発明に係わる差動増幅器の具体例の回路図であって、
図１には、差動増幅器の定電流源をトランジスタで構成
した差動増幅器１において、前記定電流用のトランジス
タ２、３、４を複数設けると共に、この複数のトランジ
スタ２、３、４を並列に接続し、前記複数のトランジス
タ２、３、４から所定のトランジスタを選択回路５、５
ａ、５ｂで選択するように構成した差動増幅器が示さ
れ、叉、前記選択回路５、５ａ、５ｂは、夫々のトラン
ジスタ２、３、４に設けられている差動増幅器が示さ
れ、更に、前記選択回路５は、第１の電源６と第２の電
源７との間に設けたフューズ回路８とスイッチングトラ
ンジスタ９との直列回路と、一方の端子１１に前記スイ
ッチングトランジスタ９のドレインを接続し他方の端子
１２にはリセット信号１３を入力し、出力１４を前記ス
イッチングトランジスタ９のゲートに接続するＮＡＮＤ
ゲート１５と、前記スイッチングトランジスタ９のドレ
インを前記定電流用のトランジスタ２のゲートに導くイ
ンバータ１６とで構成した差動増幅器が示されている。
ピード調節方法の具体例を図面を参照しながら詳細に説
明する。図１は、ＤＲＡＭの入力初段回路に用いられる
本発明に係わる差動増幅器の具体例の回路図であって、
図１には、差動増幅器の定電流源をトランジスタで構成
した差動増幅器１において、前記定電流用のトランジス
タ２、３、４を複数設けると共に、この複数のトランジ
スタ２、３、４を並列に接続し、前記複数のトランジス
タ２、３、４から所定のトランジスタを選択回路５、５
ａ、５ｂで選択するように構成した差動増幅器が示さ
れ、叉、前記選択回路５、５ａ、５ｂは、夫々のトラン
ジスタ２、３、４に設けられている差動増幅器が示さ
れ、更に、前記選択回路５は、第１の電源６と第２の電
源７との間に設けたフューズ回路８とスイッチングトラ
ンジスタ９との直列回路と、一方の端子１１に前記スイ
ッチングトランジスタ９のドレインを接続し他方の端子
１２にはリセット信号１３を入力し、出力１４を前記ス
イッチングトランジスタ９のゲートに接続するＮＡＮＤ
ゲート１５と、前記スイッチングトランジスタ９のドレ
インを前記定電流用のトランジスタ２のゲートに導くイ
ンバータ１６とで構成した差動増幅器が示されている。
Claims (7)
- 【請求項１】 差動増幅器の定電流源をトランジスタで
構成した差動増幅器において、 前記定電流用のトランジスタを複数設けると共に、この
複数のトランジスタを並列に接続し、前記複数のトラン
ジスタから所定のトランジスタを選択回路で選択するよ
うに構成したことを特徴とする差動増幅器。 - 【請求項２】 前記複数のトランジスタのゲート長を異
なるように形成したことを特徴とする請求項１記載の差
動増幅器。 - 【請求項３】 前記選択回路は、前記複数の夫々のトラ
ンジスタに設けられていることを特徴とする請求項１又
は２記載の差動増幅器。 - 【請求項４】 前記選択回路は、フューズ回路を含むこ
とを特徴とする請求項１乃至３の何れかに記載の差動増
幅器。 - 【請求項５】 前記選択回路は、第１の電源と第２の電
源との間に設けたフーズ回路とスイッチングトランジス
タとの直列回路と、一方の端子に前記スイッチングトラ
ンジスタのドレインを接続し他方の端子にはリセット信
号を入力し、出力を前記スイッチングトランジスタのゲ
ートに接続するＮＡＮＤゲートと、前記スイッチングト
ランジスタのドレインを前記定電流用のトランジスタの
ゲートに導くインバータとで構成したことを特徴とする
請求項１乃至４の何れかに記載の差動増幅器。 - 【請求項６】 前記差動増幅器は、ＤＲＡＭの入力回路
に用いられることを特徴とする請求項１乃至５の何れか
に記載の差動増幅器。 - 【請求項７】 差動増幅器の定電流源をトランジスタで
構成した差動増幅器において、 前記定電流用のトランジスタを複数設けると共に、この
複数のトランジスタを並列に接続し、前記複数のトラン
ジスタから所定のトランジスタを選択することで、前記
差動増幅器のスピードを調節することを特徴とする差動
増幅器のスピード調節方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10203770A JP3130873B2 (ja) | 1998-07-17 | 1998-07-17 | 差動増幅器とそのスピード調節方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10203770A JP3130873B2 (ja) | 1998-07-17 | 1998-07-17 | 差動増幅器とそのスピード調節方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040368A true JP2000040368A (ja) | 2000-02-08 |
| JP3130873B2 JP3130873B2 (ja) | 2001-01-31 |
Family
ID=16479529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10203770A Expired - Fee Related JP3130873B2 (ja) | 1998-07-17 | 1998-07-17 | 差動増幅器とそのスピード調節方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130873B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737781B2 (en) | 2007-08-13 | 2010-06-15 | Hynix Semiconductor Inc. | Differential amplifier and input circuit using the same |
| US7940121B2 (en) | 2007-12-19 | 2011-05-10 | Panasonic Corporation | Operational amplifier and pipeline AD converter |
| US8315113B2 (en) | 2009-05-20 | 2012-11-20 | SK Hynix Inc. | Non-volatile semiconductor memory circuit with improved resistance distribution |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4021583B2 (ja) | 1999-04-08 | 2007-12-12 | 富士通株式会社 | 情報検索装置、情報検索方法、及びその方法を実現するプログラムを記録した記録媒体 |
-
1998
- 1998-07-17 JP JP10203770A patent/JP3130873B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737781B2 (en) | 2007-08-13 | 2010-06-15 | Hynix Semiconductor Inc. | Differential amplifier and input circuit using the same |
| US7940121B2 (en) | 2007-12-19 | 2011-05-10 | Panasonic Corporation | Operational amplifier and pipeline AD converter |
| US8315113B2 (en) | 2009-05-20 | 2012-11-20 | SK Hynix Inc. | Non-volatile semiconductor memory circuit with improved resistance distribution |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130873B2 (ja) | 2001-01-31 |
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