[go: up one dir, main page]

ITMI990081A1 - Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili - Google Patents

Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili

Info

Publication number
ITMI990081A1
ITMI990081A1 IT1999MI000081A ITMI990081A ITMI990081A1 IT MI990081 A1 ITMI990081 A1 IT MI990081A1 IT 1999MI000081 A IT1999MI000081 A IT 1999MI000081A IT MI990081 A ITMI990081 A IT MI990081A IT MI990081 A1 ITMI990081 A1 IT MI990081A1
Authority
IT
Italy
Prior art keywords
voltage
capacitor
output
memory
voltage regulator
Prior art date
Application number
IT1999MI000081A
Other languages
English (en)
Inventor
Rino Micheloni
Osama Khouri
Ilaria Motta
Andrea Sacco
Guido Torelli
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to IT1999MI000081A priority Critical patent/IT1306964B1/it
Priority to US09/491,476 priority patent/US6259635B1/en
Publication of ITMI990081A1 publication Critical patent/ITMI990081A1/it
Application granted granted Critical
Publication of IT1306964B1 publication Critical patent/IT1306964B1/it

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Read Only Memory (AREA)

Description

DESCRIZIONE
dell'invenzione industriale dal titolo:
"Circuito a boosting capacitivo per la regolazione della tensione di lettura di riga in memorie non-volatili."
La presente invenzione si riferisce al settore delle memorie a semiconduttore, in particolare delle memorie di tipo non volatile. Più specificamente, l'invenzione concerne un circuito per la regolazione della tensione di riga in fase di lettura di una memoria non volatile, particolarmente ma non esclusivamente una memoria non volatile multilivello (ossia una memoria le cui celle sono programmabili a uno di più livelli di tensione di soglia, e che sono quindi in grado di immagazzinare più di un bit per singola cella), ad esempio una memoria non volatile multilivello integrata in un dispositivo a singola tensione di alimentazione.
Come noto, per la lettura di memorie non volatili multilivello è necessario fornire alla riga ("word line") indirizzata della matrice di celle di memoria una tensione stabile ed accurata, ai fine di assicurare condizioni ottimali per l’operazione di lettura. In memorie multilivello la differenza fra i valori della tensione di soglia della cella di memoria corrispondenti ai diversi stati logici memorizzabili nella cella stessa risulta ridotta rispetto al caso di tradizionali celle di memoria non volatile a due livelli di programmazione, in grado di memorizzare un solo bit.
Ne consegue che la tensione di lettura per le word line di volta in volta indirizzate deve essere fornita da un regolatore di tensione, come mostrato in figura 1, ove con 1 è indicato il regolatore di tensione, alimentato da una tensione Vsup generalmente diversa dalla tensione di alimentazione VDD della memoria, con 2 è indicato il circuito di decodifica di riga che provvede a decodificare indirizzi di riga Ai i cui livelli logici "0" e "1" corrispondono alla tensione di massa e alla tensione di alimentazione VQD della memoria, con 3 è indicato un circuito elevatore di tensione per innalzare il valore di tensione corrispondente allo stato logico "1" da VDD ad un valore VR più elevato, e con 4 è indicato uno stadio finale di pilotaggio di una rispettiva word line ("driver" di word line), alimentato alla tensione Vrcg fornita dal regolatore 1. CR rappresenta il carico capacitivo complessivo connesso all’uscita del regolatore 1 quando non è selezionata alcuna word line.
In memorie multilivello la tensione Vsup è tipicamente più elevata della tensione di alimentazione VDD della memoria, tensione che nei dispositivi della generazione attuale ha un valore nominale di 3 V. La tecnica più comunemente adottata per la generazione di tensioni più elevate di VDD all'interno di un circuito integrato in tecnologia MOS prevede l'impiego di circuiti di moltiplicazione di tensione a pompa di carica. Circuiti di questo tipo riescono a fornire i valori di tensione richiesti, ma hanno in genere capacità limitata di erogare corrente in uscita, e alla loro accensione (ad esempio all'accensione del circuito integrato o al rientro da una condizione di disabilitazione ("power down") o di attesa ("stand-by"), in cui il circuito è disattivato al fine di conseguire un risparmio nel consumo di potenza) necessitano di un certo tempo per portare la tensione di uscita dal valore iniziale nullo al valore desiderato, e tale tempo è tanto maggiore quanto più elevato è il valore capacitivo del carico in uscita al circuito stesso.
II circuito elevatore 3 può ad esempio essere costituito da un transistore MOS a canale P di pull-up, connesso fra l'ingresso del driver di word line 4 e la linea di alimentazione Vreg del driver 4 stesso e con l'elettrodo di gate connesso a massa. Altre tecniche possono evidentemente essere utilizzate allo scopo.
L'abilitazione di una particolare riga di celle di memoria avviene quando cambia l'indirizzo della locazione di memoria da leggere, neH'esempio mostrato i segnali di indirizzo di riga Ai, o comunque quando viene fornito un opportuno segnale che indica che occorre selezionare e attivare una (o più) determinata word line. Il decodificatore 2 genera in uscita segnali logici atti a .selezionare la word line desiderata per mezzo degli stadi finali 4. Ciascuno stadio finale 4 è fondamentalmente costituito da un invertitore CMOS.
La figura 2 illustra schematicamente un circuito che può tipicamente essere impiegato per il regolatore di tensione 1 di figura 1. Il regolatore di tensione è sostanzialmente costituito da un anello comprende un amplificatore operazionale A connesso in reazione negativa ttraverso due resistori R1, R2, che fornisce in uscita una tensione Vreg di valore nominale pari a VR. L'amplificatore operazionale A riceve sul morsetto non invertente una tensione di riferimento fissa VBG. Se il guadagno dell'amplificatore operazionale è sufficientemente elevato, ignorando non idealità quali le tensioni di offset, la tensione di uscita del regolatore 1 è pari a:
Vreg = VBG x (1 R1/R2).
In un circuito integrato il rapporto fra il valore di resistenza dei due resistori RI ed R2 può essere realizzato con una elevatissima precisione, sempre trascurando effetti non ideali, per cui l'accuratezza del valore della tensione generata Vreg dipende sostanzialmente dall'accuratezza del valore della tensione di riferimento VBG- Quest'ultima può essere ottenuta in modo noto mediante un generatore di tensione di riferimento a "band-gap", che permette di generare una tensione assai accurata e dotata di una buona stabilità anche al variare di parametri quali la tensione di alimentazione e la temperatura.
La singola word line è vista dal regolatore 1 come un carico capacitivo Cw (più precisamente, la word line costituisce un carico RC distribuito), in quanto la word line non determina un assorbimento di corrente in continua, ma presenta capacità parassite non trascurabili, sostanzialmente connesse fra la word line stessa e la massa, o tra la word line e altri nodi (per semplicità descrittiva si può comunque considerare che la capacità parassita complessiva Cw sia connessa tra la word line e massa).
Quando una determinata word line della matrice di memoria non viene indirizzata, essa risulta connessa a massa, per cui la capacità Cw ad. essa associata è scarica.
Quando la word line viene indirizzata, la tensione della stessa deve essere portata dal rispettivo driver 4 al valore richiesto per la corretta esecuzione dell'operazione di lettura, valore che verrà indicato con VR. Più precisamente, per una corretta esecuzione dell'operazione di lettura la tensione della word line deve risultare compresa in un determinato intervallo attorno al valore VR. Quando la word line viene selezionata, essa viene connessa dal driver 4 all'uscita del regolatore di tensione 1. La tensione Vreg fornita dal regolatore, che in condizioni statiche è idealmente pari a VR, subisce un decremento. Il decremento è dovuto ad un fenomeno di suddivisione della carica ("charge sharing") fra il carico capacitivo complèssivo CR connesso all'uscita del regolatore quando non è selezionata alcuna word line, e la capacità Cw della word line. Qualora per motivi di architettura della memoria venissero selezionate più word line simultaneamente, allora il carico che viene connesso all'uscita del regolatore di tensione (e che darà luogo al fenomeno di suddivisione della carica) sarà costituito dal carico capacitivo complessivo di tutte le word line simultaneamente selezionate. Nel seguito, il simbolo Cw sarà riferito al carico complessivo che viene connesso all'uscita del regolatore.
Il decremento nella tensione di uscita del regolatore di tensione è molto rapido, essendo il fenomeno di suddivisione della carica molto veloce, e può risultare eccessivo nel senso che il valore della tensione Vreg può uscire dall'intervallo richiesto per la corretta esecuzione dell'operazione di lettura. Il recupero della tensione Vreg, ossia il ripristino della tensione di uscita del regolatore all'interno dell'intervallo che consente di eseguire una lettura ottimale, deve essere sufficientemente veloce, in modo che non venga degradato il tempo di accesso della memoria e, soprattutto, non abbiano luogo letture errate.
A puro titolo di esempio, considerando il caso di memorie Flash EEPROM in tecnologia submicrometrica organizzate in settori di memoria di dimensioni opportune, i valori in gioco sono ragionevolmente i seguenti: VR - 6 V;
CR = 70 pF;
Cw <= >2,4 pF;
ΔVmax - 50 mV,
ove ΔVmax indica l'errore massimo ammesso per la tensione Vreg in fase di lettura; in altre parole, il recupero della tensione Vreg dòpo la selezione della nuova (o delle nuove) word line viene considerato ottenuto quando la tensione Vreg si è riportata a un valore entro 50 mV rispetto al valore in condizioni di regime di Vreg, cioè VR, e permane in seguito entro 50 mV attorno a tale valore.
Il carico capacitivo parassita CR connesso all'uscita del regolatore di tensione (nell'esempio citato, 70 pF) è assai rilevante. Tale carico è dovuto ai componenti fisicamente richiesti per realizzare la decodifica di riga. Il regolatore di tensione alimenta infatti gli stadi finali del circuito di decodifica di riga. Pertanto, non è possibile ridurre in modo sostanziale tale carico parassita. La presenza di un carico capacitivo parassita di valore elevato rallenta il funzionamento del regolatore di tensione. In particolare, si avrà una notevole lentezza nel recupero della tensione di uscita Vreg nel caso sopra menzionato di decremento di Vreg a causa di suddivisione della carica in seguito alla selezione di una word line precedentemente mantenuta a massa.
Considerando i valori esemplificativi sopra riportati, è possibile calcolare la richiesta in termini di corrente al regolatore di tensione all'atto della selezione di una word line. La carica richiesta dalla capacità Cw in corrispondenza alla selezione della word line è pari a:
(VR - ΔVmax) x Cw <= >14,28 pC.
Se si assume come obiettivo un tempo di recupero di 20 ns, la corrente che il regolatore deve erogare in caso di efficienza massima (nessuna perdita), e supponendo un'erogazione a corrente costante nel tempo, è pari a 715 μΑ. L'effettiva richiesta di corrente potrà nella pratica risultare più elevata a causa di effetti non ideali che diminuiscono l'efficienza complessiva del circuito.
Quando viene abilitata la lettura di una determinata word line, questa deve essere caricata al valore di tensione VR. La carica inizialmente immagazzinata nella capacità CR viene condivisa per suddivisione di carica con la capacità parassita Cw della word line selezionata. La tensione in uscita al regolatore 1 in conseguenza del fenomeno di suddivisione della carica risulta:
Vreg’ = Cw x VR/(CW <+ >CR)
per cui sull'uscita del regolatore di tensione 1 si determina una caduta di tensione pari idealmente a:
ΔVR = VR - vreg’ = VR/(1 CR/CW) ≡ VR X Cw/CR.
Con i valori esemplificativi fomiti, si ottiene ΔVR = 200 mV, che è superiore al valore massimo ammissibile ΔVmax di 50 mV. Quindi, in presenza di carichi capacitivi complessivi elevati sull'uscita del regolatore 1, il recupero della tensione Vreg può risultare eccessivamente lento, in quanto il prodotto banda-guadagno della struttura di amplificazione è ovviamente limitato.
In vista dello stato della tecnica descritto, scopo della presente invenzione è stato quello di fornire un circuito per la regolazione della tensione di lettura di word line che garantisca un recupero veloce della tensione regolata Vreg quando viene selezionata una o più nuove word line.
In accordo con la presente invenzione, tale scopo viene raggiunto mediante un circuito per la regolazione della tensione di riga in una memoria, comprendente un regolatore di tensione atto a generare in uscita una tensione regolata da fornire ad una o più righe della memoria quando detta una o più righe sono selezionate, caratterizzato dal fatto di comprendere mezzi di survoltaggio ("boosting") accoppiati all'uscita di detto regolatore di tensione ed attivabili in occasione della selezione di detta una o più righe della memoria per survoltare detta tensione regolata all'atto della selezione di detta una o più righe della memoria.
Le caratteristiche ed i vantaggi della presente invenzione saranno resi maggiormente evidenti dalla seguente descrizione dettagliata di due sue forme di realizzazione pratica, illustrate a titolo di esempi non limitativi negli uniti disegni, nei quali:
la figura 1 mostra schematicamente un circuito di selezione di word line con regolatore di tensione di word line secondo la tecnica nota;
la figura 2 mostra schematicamente il circuito regolatore di tensione di figura 1 ;
la figura 3 mostra schematicamente un circuito secondo una prima forma di realizzazione della presente invenzione;
la figura 4 mostra schematicamente il circuito di figura 3, completo di elementi di controllo;
la figura 5 mostra schematicamente un circuito in accordo ad una seconda forma di realizzazione della presente invenzione.
Con riferimento alla figura 3, vi è mostrato un circuito in accordo ad una prima forma di realizzazione pratica della presente invenzione. - Nella figura, gli stessi elementi già presenti nel circuito noto di figura 1 sono .indicati mediante i medesimi riferimenti numerici. In aggiunta al circuito noto, il circuito di figura 3 comprende un condensatore CB connesso fra l'uscita Vreg del regolatore 1 ed un nodo VBOT- Il nodo VBOT è a sua volta connesso all'uscita di un invertitore INVB alimentato da una tensione VB. L’invertitore INVB è pilotato da un segnale digitale SB, normalmente a livello logico "1" (di tensione pari a VDD se VB è pari o inferiore a VDD, come è preferibile per una più efficiente realizzazione della presente soluzione, come mostrato nel seguito; se VB fosse peraltro superiore a VDD, il valore logico "1" avrà tensione pari a VB) e che viene portato al livello logico "0" (massa) quando viene selezionata una nuova word line, in modo da determinare un effetto di survoltaggio ("boosting") capacitivo.
Il circuito è dimensionato in modo che sia soddisfatta la seguente equazione:
CB x VB = Cw x VR.
Nel funzionamento, prima che venga selezionata una nuova word line, il condensatore CB viene caricato dal regolatore di tensione 1 alla tensione VR; l'armatura inferiore del condensatore CB, ossia il nodo VBOT, è infatti mantenuta a massa, essendo il segnale SB al livello logico "1".
Quando, a seguito di un indirizzamento della memoria, occorre avviare la selezione di una nuova word line, e quindi occorre connettere alla linea Vreg la (o le) word line selezionate con la relativa capacità Cw ad essa associata, il segnale SB viene portato al livello logico "0", così che l'uscita dell'invertitore INVB porta l'armatura inferiore del condensatore CB alla tensione VB di alimentazione dell' invertitore INVB.
A transitorio esaurito, supponendo che il regolatore di tensione 1 non intervenga (come può avvenire, almeno idealmente, come mostrato nel seguito), sulla linea Vreg si avrà il seguente bilancio di carica:
ossia VFIN — VR.
Nelle precedenti relazioni, VFIN è il valore della tensione Vreg a fine transitorio, e QIN e QFIN sono i valori della carica nel sistema capacitivo (CB, Cw, CR) rispettivamente all'inizio ed alla fine del transitorio.
In sostanza, la tensione sulla linea Vreg resta la medesima prima e dopo la selezione della word line: la carica CB X VB viene trasferita dal condensatore CB alla capacità Cw della word line selezionata, e detto trasferimento di carica non coinvolge, almeno idealmente, la capacità CR, che risulta carica alla stessa tensione VR all'inizio e alla fine dell'operazione. Ciò consente un assestamento molto rapido della tensione sulla word line selezionata, idealmente senza che sia necessario un intervento da parte del regolatore di tensione 1.
La quantità di carica CB X VB deve idealmente essere uguale a Cw x VR. Per garantire che la tensione sia accurata, essa può essere generata in modo noto mediante un circuito di regolazione impiegante una tensione di riferimento di tipo "band-gap".
La tensione VB può essere inferiore alla tensione di alimentazione VDD, e quindi può ad esempio essere generata mediante un regolatore di tensione a partire dalla tensione di alimentazione VDD senza richiedere corrente al generatore della tensione Vsup. Ciò è particolarmente vantaggioso qualora la tensione Vsup sia ottenuta mediante un moltiplicatore di tensione a pompa di carica.
Il valore di capacità del condensatore di survoltaggio VB dovrà essere tanto più grande quanto minore è il valore della tensione VB. E’ quindi necessario raggiungere un compromesso fra i valori VB e CB, in modo da soddisfare la relazione CB X VB - Cw X VR.
Il segnale di pilotaggio SB dell'invertitore INVB può ad esempio essere ottenuto mediante una catena nella quale il percorso del segnale SB stesso sia in opportuna relazione con i segnali che, a partire dai segnali di indirizzo di riga Ai, generano i segnali ACT* che pilotano i driver delle word line 4. Ciò al fine di garantire un'adeguata relazione temporale fra il fronte di commutazione "1" — > "0" del segnale SB, che determina l'effetto di survoltaggio capacitivo, ed il fronte di commutazione "1" — » "0" del segnale ACT* che determina il collegamento della nuova word line selezionata alla linea Vreg. La figura 4 mostra uno schema circuitale di principio atto a conseguire la relazione temporale suddetta. In tale figura, gli elementi identici a quelli di figura 3 sono indicati mediante gli stessi riferimenti numerici. Per ottenere la desiderata relazione temporale fra il segnale SB ed il segnale ACT*, il segnale SB è generato a partire dai medesimi segnali di indirizzo di riga Ai, attraverso un circuito di decodifica "fittizio" ("dummy") 5 sostanzialmente identico al circuito di decodifica 2 vero e proprio.
Dopo che la lettura ("sensing") delle celle di memoria indirizzate è stata correttamente eseguita, quindi dopo che è stato letto il dato in esse memorizzato, il segnale SB ritorna al livello logico "1" e l'armatura inferiore del condensatore CB viene riportata a massa, cosi da permettere che il condensatore CB si ricarichi alla tensione VR. A tale scopo si potrà vantaggiosamente impiegare un segnale di "fine lettura" che potrà essere già previsto per altri scopi nella memoria, e che condizionerà il ritorno del segnale SB al livello logico "1".
Qualora il nuovo accesso alla memoria, ossia la nuova richiesta di lettura, interessi una parola di memoria appartenente alla stessa word line già attualmente indirizzata, se la word line è già selezionata e quindi la relativa capacità Cw è già caricata alla tensione VR, non sarà necessario attivare la circuiteria di survoltaggio capacitivo; in questo modo si eviterà di alterare la tensione presente sulla linea Vreg. A tale scopo sarà sufficiente inibire la commutazione "1" → "0" del segnale SB che pilota l’invertitore INVB.
La carica richiesta al regolatore di tensione 1 all’atto della selezione di una nuova word line è idealmente nulla, in quanto la carica necessaria per portare la word line, e quindi per caricare la capacità Cw, alla tensione VR viene fornita dal condensatore CB. Nella pratica vi sarà ovviamente una perdita di efficienza, dovuta ad esempio all'intervento del regolatore di tensione 1 ed alla presenza di capacità parassite. Quando occorre ricaricare il condensatore CB al valore di tensione VR, la carica necessaria viene però richiesta al regolatore di tensione 1. Il nodo VBOT viene infatti riportato a massa e la tensione sulla linea Vreg subisce un decremento che deve essere recuperato prima di poter soddisfare ad una nuova lettura della memoria. Il tempo disponibile per la carica del condensatore CB è peraltro superiore al tempo richiesto per l'assestamento della tensione sulla word line all'atto della selezione della stessa: per la ricarica del condensatore CB si può infatti dedicare, almeno idealmente, tutto il tempo intercorrente fra ristante in cui termina l'operazione di lettura delle celle di memoria correntemente indirizzate e l'istante in cui, a seguito deH'awio di una nuova lettura della memoria, occorre effettuare l'intervento di survoltaggio capacitivo attraverso il condensatore CB- La struttura si rivela pertanto vantaggiosa.
La figura 5 mostra schematicamente una seconda forma di realizzazione della presente invenzione. Anche in questa figura, gli elementi comuni con le strutture delle figure precedenti sono individuati dai medesimi riferimenti numerici. Il circuito di figura 5 non presenta l'inconveniente legato alla carica del condensatore CB da parte del regolatore di tensione 1 ed alla conseguente possibilità di alterazione della tensione Vreg durante tale fase di carica. Nel circuito di figura 5 per la carica del condensatore CB viene impiegato un regolatore di tensione 6 addizionale distinto dal regolatore di tensione 1 principale ed alimentato ad esempio dalla stessa tensione Vsup. Il regolatore di tensione 6 fornisce in uscita una tensione VRA nominalmente uguale alla tensione VR fornita dal regolatore principale 1.
Quando il condensatore CB deve essere caricato alla tensione VRA ~ VR> la sua armatura superiore viene connessa all'uscita del regolatore di tensione 6 attraverso un interruttore SWA, che viene pertanto chiuso; in questa fase, un secondo interruttore SWB è mantenuto aperto, ed il segnale SB è mantenuto a livello logico "1". Quando si verifica una richiesta di lettura della memoria, l'interruttore SWA viene aperto e l'armatura superiore del condensatore CB viene connessa alla linea Vreg attraverso rinterruttore SWB, che viene chiuso. II segnale SB viene quindi portato a livello logico "0", determinando così il desiderato effetto di survoltaggio capacitivo. Quando il trasferimento di carica verso la linea Vreg è completato, l'armatura superiore del condensatore CB viene nuovamente scollegata dalla linea Vreg aprendo l'interruttore SWB, e viene connessa attraverso l’interruttore SWA all'uscita del regolatore di tensione 6, mentre il segnale SB viene riportato al livello logico " 1 " in modo da consentire la ricarica del condensatore CB alla tensione VRA = VR.
E' opportuno che la commutazione "0" — » "1" del nodo VBOT si verifichi quando l'armatura superiore del condensatore CB è già connessa alla linea Vreg. In tal modo infatti la tensione sull'armatura superiore del condensatore CB non subisce eccessivi incrementi transitori di tensione. Ciò è utile al fine di assicurare l'interdizione dell'interruttore SWA quando questo sia realizzato ad esempio mediante un transistore MOS a canale P, il cui segnale di pilotaggio abbia come livelli logici la massa e la tensione VR. La circuiteria che genera i segnali di pilotaggio degli interruttori SWA e SWB potrà quindi essere alimentata direttamente dal regolatore di tensione 6, senza necessità di ricorrere a strutture di elevazione di tensione che complicherebbero il circuito.
Il regolatore di tensione 6 è più veloce del regolatore di tensione 1, in quanto il carico capacitivo del primo è rappresentato dal solo condensatore CB. Inoltre l'operazione di carica del condensatore CB non influenza la tensione sulla linea Vreg e quindi non altera la tensione sulla word line selezionata.
Una variante del circuito di figura 5 consiste nell’impiegare non uno, ma due o più condensatori di survoltaggio uguali ira loro e pilotati separatamente. Quando viene effettuata la selezione di una nuova word line, l’effetto di survoltaggio capacitivo descritto precedentemente viene ottenuto ad esempio tramite un primo condensatore di survoltaggio, mentre gli altri condensatori di survoltaggio sono tenuti caricati alla tensione VRA- Se si verifica una nuova richiesta di lettura della memoria entro un intervallo di tempo molto breve, ossia prima che il primo condensatore di survoltaggio possa essere stato nuovamente caricato al valore di tensione corretto VRA, l'effetto di survoltaggio viene conseguito utilizzando un secondo condensatore di survoltaggio, e così via.

Claims (7)

  1. RIVENDICAZIONI 1. Circuito per la regolazione della tensione di riga in una memoria, comprendente un regolatore di tensione (1) atto a generare in uscita una tensione regolata (Vreg) da fornire ad una o più righe della memoria quando detta una o più righe sono selezionate, caratterizzato dal fatto di comprendere mezzi di survoltaggio (CB,INVB;CB,INVB,6,SWA,SWB) accoppiati all'uscita di detto regolatore di tensione (1) ed attivabili in occasione della selezione di detta una o più righe della memoria per survoltare detta tensione regolata all'atto della selezione di detta una o più righe della memoria.
  2. 2. Circuito secondo la rivendicazione 1, caratterizzato dal fatto che detti mezzi di survoltaggio (CB,INVB;CB,INVB,6,SWA,SWB) comprendono almeno un condensatore (CB) avente una prima armatura accoppiata all'uscita di detto regolatore di tensione (1), ed una seconda armatura accoppiata ad un segnale in tensione (VBOT) variabile fra un primo potenziale ed un secondo potenziale (VB) maggiore di detto primo potenziale, detto segnale in tensione (VBOT) passando da detto primo potenziale a detto secondo potenziale all’atto della selezione di detta una o più righe della memoria.
  3. 3. Circuito secondo la rivendicazione 2, caratterizzato dal fatto che la prima armatura di detto almeno un condensatore (CB) è elettricamente connessa a detta uscita del regolatore di tensione (1).
  4. 4. Circuito secondo la rivendicazione 2, caratterizzato dal fatto di comprendere un circuito di precarica (6,SWA) di detto almeno un condensatore (CB) selettivamente accoppiabile alla prima armatura di detto almeno un condensatore (CB), e dal fatto che detta prima armatura dell'almeno un condensatore è anche selettivamente collegabile a detta uscita del regolatore di tensione (1).
  5. 5. Circuito secondo la rivendicazione 4, caratterizzato dal fatto che detto circuito di precarica (6,SWA) comprende almeno un secondo regolatore di tensione (6) avente una uscita selettivamente accoppiabile alla prima armatura di detto almeno un condensatore (CB).
  6. 6. Circuito secondo la rivendicazione 5, caratterizzato dal fatto che detta prima armatura di detto almeno un condensatore (CB) è accoppiata all'uscita di detto secondo regolatore di tensione attraverso primi mezzi interruttori, ed è collegabile a detta uscita del regolatore di tensione (1) attraverso secondi mezzi interruttori attivabili in alternativa a detti primi mezzi interruttori.
  7. 7. Memoria comprendente una pluralità di righe selettivamente selezionabili, mezzi di selezione (2,3,4) di una o più di dette righe per portare il potenziale di detta una o più righe selezionate ad un valore prestabilito (VR), caratterizzata dal fatto di comprendere uno o più circuiti di regolazione secondo una qualunque delle rivendicazioni precedenti.
IT1999MI000081A 1999-01-19 1999-01-19 Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili IT1306964B1 (it)

Priority Applications (2)

Application Number Priority Date Filing Date Title
IT1999MI000081A IT1306964B1 (it) 1999-01-19 1999-01-19 Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili
US09/491,476 US6259635B1 (en) 1999-01-19 2000-01-19 Capacitive boosting circuit for the regulation of the word line reading voltage in non-volatile memories

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT1999MI000081A IT1306964B1 (it) 1999-01-19 1999-01-19 Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili

Publications (2)

Publication Number Publication Date
ITMI990081A1 true ITMI990081A1 (it) 2000-07-19
IT1306964B1 IT1306964B1 (it) 2001-10-11

Family

ID=11381523

Family Applications (1)

Application Number Title Priority Date Filing Date
IT1999MI000081A IT1306964B1 (it) 1999-01-19 1999-01-19 Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili

Country Status (2)

Country Link
US (1) US6259635B1 (it)
IT (1) IT1306964B1 (it)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048734A (en) 1995-09-15 2000-04-11 The Regents Of The University Of Michigan Thermal microvalves in a fluid flow method
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
DK200001482A (da) 2000-10-05 2002-04-06 Forskningsct Risoe Elektrokemisk celle og fremgangsmåde til fremstilling af samme.
US6692700B2 (en) 2001-02-14 2004-02-17 Handylab, Inc. Heat-reduction methods and systems related to microfluidic devices
US7323140B2 (en) 2001-03-28 2008-01-29 Handylab, Inc. Moving microdroplets in a microfluidic device
US6852287B2 (en) 2001-09-12 2005-02-08 Handylab, Inc. Microfluidic devices having a reduced number of input and output connections
US8895311B1 (en) 2001-03-28 2014-11-25 Handylab, Inc. Methods and systems for control of general purpose microfluidic devices
US7829025B2 (en) 2001-03-28 2010-11-09 Venture Lending & Leasing Iv, Inc. Systems and methods for thermal actuation of microfluidic devices
US7010391B2 (en) 2001-03-28 2006-03-07 Handylab, Inc. Methods and systems for control of microfluidic devices
US6535424B2 (en) 2001-07-25 2003-03-18 Advanced Micro Devices, Inc. Voltage boost circuit using supply voltage detection to compensate for supply voltage variations in read mode voltage
US6798275B1 (en) 2003-04-03 2004-09-28 Advanced Micro Devices, Inc. Fast, accurate and low power supply voltage booster using A/D converter
EP3718635A1 (en) 2003-07-31 2020-10-07 Handylab, Inc. Processing particle-containing samples
ES2553097T3 (es) 2004-05-03 2015-12-04 Handylab, Inc. Procesamiento de muestras que contienen polinucleótidos
US8852862B2 (en) 2004-05-03 2014-10-07 Handylab, Inc. Method for processing polynucleotide-containing samples
US7352626B1 (en) * 2005-08-29 2008-04-01 Spansion Llc Voltage regulator with less overshoot and faster settling time
US8358543B1 (en) 2005-09-20 2013-01-22 Spansion Llc Flash memory programming with data dependent control of source lines
US7998708B2 (en) 2006-03-24 2011-08-16 Handylab, Inc. Microfluidic system for amplifying and detecting polynucleotides in parallel
JP5415253B2 (ja) 2006-03-24 2014-02-12 ハンディラブ・インコーポレーテッド 微小流体サンプルを処理するための一体化システム及びその使用方法
US8088616B2 (en) 2006-03-24 2012-01-03 Handylab, Inc. Heater unit for microfluidic diagnostic system
US10900066B2 (en) 2006-03-24 2021-01-26 Handylab, Inc. Microfluidic system for amplifying and detecting polynucleotides in parallel
US11806718B2 (en) 2006-03-24 2023-11-07 Handylab, Inc. Fluorescence detector for microfluidic diagnostic system
US7626865B2 (en) * 2006-06-13 2009-12-01 Micron Technology, Inc. Charge pump operation in a non-volatile memory device
EP2091647A2 (en) 2006-11-14 2009-08-26 Handylab, Inc. Microfluidic system for amplifying and detecting polynucleotides in parallel
WO2008060604A2 (en) 2006-11-14 2008-05-22 Handylab, Inc. Microfluidic system for amplifying and detecting polynucleotides in parallel
US7443735B2 (en) * 2006-12-22 2008-10-28 Sandisk Corporation Method of reducing wordline recovery time
US7864584B2 (en) * 2007-05-02 2011-01-04 Micron Technology, Inc. Expanded programming window for non-volatile multilevel memory cells
US8287820B2 (en) 2007-07-13 2012-10-16 Handylab, Inc. Automated pipetting apparatus having a combined liquid pump and pipette head system
US8133671B2 (en) 2007-07-13 2012-03-13 Handylab, Inc. Integrated apparatus for performing nucleic acid extraction and diagnostic testing on multiple biological samples
EP2171460B1 (en) 2007-07-13 2017-08-30 Handylab, Inc. Polynucleotide capture materials, and methods of using same
US8105783B2 (en) 2007-07-13 2012-01-31 Handylab, Inc. Microfluidic cartridge
US20090136385A1 (en) 2007-07-13 2009-05-28 Handylab, Inc. Reagent Tube
US9186677B2 (en) 2007-07-13 2015-11-17 Handylab, Inc. Integrated apparatus for performing nucleic acid extraction and diagnostic testing on multiple biological samples
USD621060S1 (en) 2008-07-14 2010-08-03 Handylab, Inc. Microfluidic cartridge
US8182763B2 (en) 2007-07-13 2012-05-22 Handylab, Inc. Rack for sample tubes and reagent holders
US9618139B2 (en) 2007-07-13 2017-04-11 Handylab, Inc. Integrated heater and magnetic separator
USD618820S1 (en) 2008-07-11 2010-06-29 Handylab, Inc. Reagent holder
USD787087S1 (en) 2008-07-14 2017-05-16 Handylab, Inc. Housing
BR112013026451B1 (pt) 2011-04-15 2021-02-09 Becton, Dickinson And Company sistema e método para realizar ensaios de diagnóstico molecular em várias amostras em paralelo e simultaneamente amplificação em tempo real em pluralidade de câmaras de reação de amplificação
USD692162S1 (en) 2011-09-30 2013-10-22 Becton, Dickinson And Company Single piece reagent holder
DK3273253T3 (da) 2011-09-30 2020-10-12 Becton Dickinson Co Forenet reagensstrimmel
WO2013067202A1 (en) 2011-11-04 2013-05-10 Handylab, Inc. Polynucleotide sample preparation device
RU2658773C2 (ru) 2012-02-03 2018-06-22 Бектон, Дикинсон Энд Компани Система и способ выполнения автоматизированных тестов над множеством биологических проб

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268871A (en) * 1991-10-03 1993-12-07 International Business Machines Corporation Power supply tracking regulator for a memory array
JP3204602B2 (ja) * 1995-07-13 2001-09-04 株式会社東芝 不揮発性半導体記憶装置
DE69531349D1 (de) * 1995-10-31 2003-08-28 St Microelectronics Srl Spannungsgenerator für nichtflüchtige elektrisch-programmierbare Speicherzellen
US5726944A (en) * 1996-02-05 1998-03-10 Motorola, Inc. Voltage regulator for regulating an output voltage from a charge pump and method therefor
US5844840A (en) * 1997-08-19 1998-12-01 Advanced Micro Devices, Inc. High voltage NMOS pass gate having supply range, area, and speed advantages
US6002630A (en) * 1997-11-21 1999-12-14 Macronix International Co., Ltd. On chip voltage generation for low power integrated circuits

Also Published As

Publication number Publication date
IT1306964B1 (it) 2001-10-11
US6259635B1 (en) 2001-07-10

Similar Documents

Publication Publication Date Title
ITMI990081A1 (it) Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili
ITMI990080A1 (it) Circuito a compensazione capacitativa per la regolazione dellatensione di lettura di riga in memorie non-volatili
EP3174200B1 (en) Sense-amplifier circuit with offset compensation for a non-volatile memory device
US6041012A (en) Semiconductor integrated circuit device having a booster circuit and a storage device
US7859322B2 (en) Internal power-supply circuit
US9001596B2 (en) Nonvolatile memory apparatus including sharing driver capable of performing both of read and write operation
US20110235457A1 (en) Semicondcutor integrated circuit device
WO2003041085A1 (en) Dual mode high voltage power supply for providing increased speed in programming during testing of low voltage non-volatile memories
KR100714897B1 (ko) 반도체 메모리 장치 및 이 장치의 어레이 내부 전원 전압발생 방법
IT201800005084A1 (it) Dispositivo di memoria non volatile, in particolare a cambiamento di fase e relativo metodo di lettura
US9423814B2 (en) Apparatus of supplying power while maintaining its output power signal and method therefor
JP2000149557A (ja) 半導体集積回路
US6137732A (en) Semiconductor memory device having voltage boosting circuit
KR100630346B1 (ko) 독출모드시 전하분배에 의한 워드라인 구동회로 및구동방법
JP4804975B2 (ja) 基準電位発生回路及びそれを備えた半導体記憶装置
KR19980015269A (ko) 반도체 메모리장치의 내부 승압 전압 발생기
US20130307504A1 (en) Voltage generation circuit
JP2002260395A (ja) メモリセル、特にマルチレベル不揮発性メモリセルの動的読取り方法および回路
US8358556B2 (en) Internal power supply circuit, semiconductor device, and manufacturing method of semiconductor device
US7619924B2 (en) Device and method for reading out memory information
ITMI20002337A1 (it) Circuito di lettura di memorie non volatili
ITTO990993A1 (it) Generatore di tensione commutabile fra primi e secondi valori di tensione fra loro alternati, in particolare per la programmazione di celle
JP3096541B2 (ja) 半導体集積回路のための内部降圧回路
US20160019972A1 (en) Self-Timer For Sense Amplifier In Memory Device
KR20150022243A (ko) 반도체 메모리 장치