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EP1008179A1 - Verfahren zur herstellung einer matrix aus dünnschichttransistoren mit speicherkapazitäten - Google Patents

Verfahren zur herstellung einer matrix aus dünnschichttransistoren mit speicherkapazitäten

Info

Publication number
EP1008179A1
EP1008179A1 EP98941232A EP98941232A EP1008179A1 EP 1008179 A1 EP1008179 A1 EP 1008179A1 EP 98941232 A EP98941232 A EP 98941232A EP 98941232 A EP98941232 A EP 98941232A EP 1008179 A1 EP1008179 A1 EP 1008179A1
Authority
EP
European Patent Office
Prior art keywords
conductive layer
electrically conductive
drain
thin
applying
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP98941232A
Other languages
English (en)
French (fr)
Inventor
Joachim Glück
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP1008179A1 publication Critical patent/EP1008179A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the invention is based on a method for producing a matrix of thin-film transistors with storage capacities, in particular for liquid crystal displays, as described, for example, in "A 14-in. -Diagonal a-Si TFT-AMLCD for PAL-TV", J. Glueck et al. , SID 94 DIGEST, pages 263-266.
  • three conductive layers are required to produce the active matrix of the liquid crystal display.
  • the row lines, the gate electrodes of the thin-film transistors and the base electrodes of the storage capacitors are formed from the first layer.
  • the column lines, the drain and source contacts of the thin-film transistors and the top electrode of the storage capacitors are structured from a second conductive layer.
  • the pixel electrodes are formed with a third conductive layer and connections are established between the drain connections of the thin-film transistors and the cover electrodes of the storage capacitors.
  • a coating step and a lithography step required for structuring.
  • inventive method with the characterizing features of independent claims 1 and 2 have the advantage over the prior art described that they can be used to produce a liquid crystal screen with an active matrix controlled by thin-film transistors with only two conductive layers.
  • a transparent, electrically conductive layer is first applied to a substrate and this layer is used as column lines and parts of the row lines of the thin-film transistor matrix lying between the columns, as gate contacts of the transistors, as base electrodes of the storage capacitances and as pixel electrodes in structured a first mask step.
  • a gate insulator for the thin-film transistors is then applied.
  • a semiconductor in particular a: Si-H, and then a p- or n-doped semiconductor are applied as drain and source contacts of the thin-film transistors.
  • a second mask step follows, in which the gate insulator, the semiconductor and the drain and source contacts are structured. This is followed by the application and structuring of a second electrically conductive layer for the supplementary parts of the row lines, the metallization of the drain and source contacts and the cover electrodes of the storage capacitors.
  • the doped semiconductor layer is then removed by an etching process using the patterned second electrically conductive layer as a mask before a transparent fit is activation is applied over the entire surface.
  • the second method according to claim 2 differs from the method described above in that the pixel electrodes are not structured from the first electrically conductive layer but only from the second conductive layer.
  • the second electrically conductive layer must consist of a transparent material.
  • the first conductive layer need not be transparent in this method.
  • the transparent, electrically conductive layer can advantageously consist of indium tin oxide (ITO) and the other electrically conductive layer can consist of a metal such as tantalum, molibdenum, chromium or aluminum or combinations of these metals.
  • the gate insulator can be made from SiN x , the semiconductor from a-Si: H and the drain and source contacts from n + -a-Si: H, the layer sequence of these three materials using a PECVD process ( plasma enhanced chemical vapor deposition) can be deposited.
  • the gate insulator, the semiconductor and the drain and source contacts are structured in a dry chemical etching process with the formation of flat edges. This ensures good edge coverage of the subsequently sputtered conductive layer, which is essential for the correct functioning of the transistors.
  • the second electrically conductive layer can expediently be structured in such a way that a conductive connection to the drain contacts, the column lines and the cover electrodes of the storage capacitors is produced. drawing
  • FIG. 1 shows a plan view of two pixels of a liquid crystal screen with a thin film transistor and a storage capacity after application and structuring of a first electrically conductive layer according to a first production method
  • FIG. 2 shows a top view of the pixels according to FIG. 1 in a second production stage
  • FIG. 3 shows a top view of the pixels according to FIG. 1 after application and structuring of the second electrically conductive layer
  • FIG. 4 shows a plan view of two pixels of a liquid crystal screen with a thin-film transistor and a storage capacity after the application of a first electrically conductive layer according to a second production method
  • FIG. 5 shows a top view of the pixels according to FIG. 4 in a second production stage
  • FIG. 6 shows a top view of the pixels according to FIG. 4 after application and structuring of a second conductive layer. description
  • FIG. 1 shows a top view of two pixels 10 and 11 after the application and etching of a transparent conductive layer, preferably made of ITO.
  • Column lines 12 and the parts 13.1 of row lines 13 lying between the column lines 12 are formed from this first layer.
  • the pixel electrodes 14 are already structured with this first layer sequence.
  • a section 15 of the row line 13 forms the gate of a thin-film transistor and a section 16 the base electrode of a storage capacitance.
  • a gate insulator, a semiconductor and a drain and source contact which are preferably made of SiN x / ia-Si: H / n + -a-Si: H exists, deposited in a PECVD process and then etched using dry chemical methods.
  • the channel regions of the thin-film transistors, the insulation regions of the storage capacitors and also bridges 17 of the column lines 12 are formed from this layer sequence.
  • These insulating bridges are necessary for the production of the second part 13.2 of the row lines 13 by applying and structuring the second electrically conductive layer, as shown in FIG. 3.
  • the second electrically conductive layer can consist, for example, of molibane and tantalum.
  • the drain and source metallizations 18 and the cover electrodes 19 of the storage capacitors are formed from it.
  • connections 20 between the drain contacts and the column lines and connections 21 between the top electrodes 19 of the storage capacitors and the pixel electrodes 14 are simultaneously established.
  • a first electrically conductive layer is used to produce any one Metal, for example made of Molibdän, initially structured only column lines 32 and parts 33.1 of the row lines 33 lying between the columns. Parts of the row lines 33 simultaneously form the gate 34 of the thin-film transistor to be produced and the base electrode 35 of a storage capacitance to be formed.
  • 5 shows the production stage after application and structuring of the layer sequence SiN x / ia-Si: H / n + -a-Si: H for the production of the gate insulator, the drain and source contacts, and the dielectric for the storage capacity 35 and shown for bridging 36 of the column lines 32.
  • a second electrically conductive layer made of a transparent material is then applied and structured, so that the image shown in FIG. 6 results.
  • the pixel electrodes 37 and the supplementary parts 33.2 of the row lines 33 as well as the drain and source metallizations 38 and the cover electrodes 39 of the storage capacitors 35 are formed from the transparent second conductive layer.
  • the drain metallization is connected by connections 40 to the column lines 32 and the cover electrode 39 of the storage capacitance by connections 41 to the pixel electrode 37.
  • Both methods that shown in FIGS. 1 to 3 and that shown in FIGS. 4 to 6, only need two electrically conductive layers and thus only three mask steps.
  • the methods differ in that in the method according to FIGS. 1 to 3 the pixel electrodes are already structured with the first electrically conductive layer, while in the method according to FIGS. 4 to 6 the pixel electrodes are only formed with the second electrically conductive layer.

Landscapes

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Abstract

Es werden zwei Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren mit Speicherkapazitäten, insbesondere für Flüssigkristallanzeigen vorgeschlagen, bei denen lediglich zwei elektrisch leitfähige Schichten aufgebracht und strukturiert werden müssen.

Description

Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren mit Speicherkapazitäten
Stand der Technik
Die Erfindung geht aus von einem Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren mit Speicherkapazitäten, insbesondere für Flüssigkristallanzeigen, wie es beispielsweise in "A 14-in. -Diagonal a-Si TFT-AMLCD for PAL-TV" , J. Glueck et al., SID 94 DIGEST, Seiten 263 - 266, beschrieben ist. Nach dem bekannten Verfahren werden zur Herstellung der aktiven Matrix der Flüssigkristallanzeige drei leitfähige Schichten benötigt. Aus der ersten Schicht werden die Zeilenleitungen, die Gate-Elektroden der Dünnschichttransistoren und die Grundelektroden der Speicherkapazitäten gebildet. Aus einer zweiten leitfähigen Schicht werden die Spaltenleitungen, die Drain- und Source-Kontakte der Dünnschichttransistoren sowie die Deckelektrode der Speicherkapazitäten strukturiert. Mit einer dritten leitfähigen Schicht werden die Bildpunktelektroden gebildet und Verbindungen zwischen den Drain-Anschlüssen der Dünnschichttransistoren und den Deckelektroden der Speicherkapazitäten hergestellt. Für jede der leitfähigen Schichten ist ein Beschichtungsschritt und ein Lithographie- schritt zur Strukturierung erforderlich. Zwar sind auch Her- stellungsprozesse für Dünnschichttransistor-Matrizen mit nur zwei leitfähigen Schichten bekannt, doch ist mit diesen Herstellungsprozessen keine Integration von Speicherkapazitäten möglich.
Vorteile der Erfindung
Die erfindungsge äßen Verfahren mit den kennzeichnenden Merkmalen der unabhängigen Ansprüche 1 und 2 haben gegenüber dem beschriebenen Stand der Technik den Vorteil, daß durch sie ein Flüssigkristallbildschirm mit einer durch Dünnschichttransistoren angesteuerten aktiven Matrix mit nur zwei leitfähigen Schichten hergestellt werden kann. Nach einer ersten Alternative des Verfahrens wird zunächst eine transparente elektrisch leitfähige Schicht auf ein Substrat aufgebracht und diese Schicht als Spaltenleitungen und zwischen den Spalten liegende Teile der Zeilenleitungen der Dünnschichttransistor-Matrix, als Gate-Kontakte der Transistoren, als Grundelektroden der Speicherkapazitäten sowie als Bildpunktelektroden in einem ersten Maskenschritt strukturiert. Anschließend wird ein Gate- Isolator für die Dünnschichttransistoren aufgebracht. Dann wird ein Halbleiter, insbesondere a:Si-H, und anschließend ein p- oder n-dotierter Halbleiter als Drain- und Source-Kontakte der Dünnschichttransistoren aufgebracht. Es folgt ein zweiter Maskenschritt, in dem der Gate-Isolator, der Halbleiter und die Drain- und Source-Kontakte strukturiert werden. Anschließend erfolgt das Aufbringen und Strukturieren einer zweiten elektrisch leitfähigen Schicht für die ergänzenden Teile der Zeilenleitungen, die Metallisierung der Drain- und Source- Kontakte und die Deckelektroden der Speicherkapazitäten. Daraufhin wird die dotierte Halbleiterschicht durch einen Ätzprozeß mit der strukturierten zweiten elektrisch leitfähigen Schicht als Maskierung entfernt, bevor eine transparente Pas- sivierung ganzflächig aufgebracht wird. Das zweite Verfahren gemäß Anspruch 2 unterscheidet sich von dem oben beschriebenen Verfahren dadurch, daß die Bildpunktelektroden nicht aus der ersten elektrisch leitfähigen Schicht sondern erst aus der zweiten leitfähigen Schicht strukturiert werden. Hierzu muß die zweite elektrisch leitfähige Schicht aus einem transparenten Material bestehen. Die erste leitfähige Schicht braucht bei diesem Verfahren hingegen nicht transparent zu sein.
Die Unteransprüche 3 bis 6 beinhalten vorteilhafte Weiterbildungen der erfindungsgemäßen Verfahren. So kann die transparent elektrisch leitfähige Schicht vorteilhafterweiεe aus Indium-Zinn-Oxid (ITO) und die andere elektrisch leitfähige Schicht aus einem Metall wie Tantal, Molibdän, Chrom, Aluminium orter aus Kombinationen dieser Metalle bestehen. Der Gate- Isolator kann aus SiNx, der Halbleiter aus a-Si:H und die Drain- und Source-Kontakte aus n+-a-Si:H bestehen, wobei die Schichtenfolge dieser drei Materialien in einem PECVD-Verfah- ren (plasma enhanced chemical vapor deposition) abgeschieden werden kann. Besonders günstige Resultate lassen sich erzielen, wenn der Gate-Isolator, der Halbleiter und die Drain- und Source-Kontakte in einem trockenchemischen Ätzverfahren unter Bildung flach verlaufender Kanten strukturiert werden. Hierdurch ist eine gute Kantenbedeckung der nachfolgend aufgesput- terten leitfähigen Schicht gewährleistet, was für eine einwandfreie Funktion der Transistoren wesentlich ist. Die zweite elektrisch leitfähige Schicht kann zweckmäßigerweise derart strukturiert werden, daß eine leitfähige Verbindung zu den Drain-Kontakten, den Spaltenleitungen und den Deckelektroden der Speicherkapazitäten entsteht. Zeichnung
Nachfolgend werden zwei bevorzugte Ausführungsbeispiele der erfindungsgemäßen Verfahren anhand der Zeichnung näher beschrieben.
Es zeigen:
Fig. 1 eine Draufsicht auf zwei Bildpunkte eines Flüssig- kristallbildschirms mit einem Dünnschichttransistor und einer Speicherkapazität nach Aufbringen und Strukturieren einer ersten elektrisch leitfähigen Schicht nach einem ersten Herstellungsverfahren;
Fig. 2 eine Draufsicht auf die Bildpunkte nach Fig. 1 in einem zweiten Herstellungsstadium;
Fig. 3 eine Draufsicht auf die Bildpunkte nach Fig. 1 nach Aufbringen und Strukturieren der zweiten elektrisch leitfähigen Schicht;
Fig. 4 eine Draufsicht auf zwei Bildpunkte eines Flüssigkristallbildschirms mit einem Dünnschichttransistor und einer Speicherkapazität nach Aufbringen einer ersten elektrisch leitfähigen Schicht nach einem zweiten Herstellungsverfahren;
Fig. 5 eine Draufsicht auf die Bildpunkte nach Fig. 4 in einem zweiten Herstellungsstadium;
Fig. 6 eine Draufsicht auf die Bildpunkte nach Fig. 4 nach Aufbringen und Strukturieren einer zweiten leitfähigen Schicht. Beschreibung
Fig. 1 zeigt in der Draufsicht zwei Bildpunkte 10 und 11 nach dem Aufbringen und Ätzen einer transparenten leitfähigen Schicht, vorzugsweise aus ITO. Aus dieser ersten Schicht werden Spaltenleitungen 12 und die zwischen den Spaltenleitungen 12 liegenden Teile 13.1 von Zeilenleitungen 13 gebildet. Außerdem werden mit dieser ersten Schichtfolge auch bereits die Bildpunktelektroden 14 strukturiert. Ein Abschnitt 15 der Zeilenleitung 13 bildet das Gate eines Dünnschichttransistors und ein Abschnitt 16 die Grundelektrode einer Speicherkapazität. In dem in Fig. 2 gezeigten Herstellungsstadium der beiden Bildpunkte aus Fig. 1 ist eine Schichtfolge aus einem Gate- Isolator, einem Halbleiter und einer Drain- und Source-Kontak- tierung, die vorzugsweise aus SiNx/i-a-Si:H/n+-a-Si:H besteht, in einem PECVD-Verfahren abgeschieden und anschließend trockenchemisch geätzt worden. Aus dieser Schichtenfolge werden die Kanalbereiche der Dünnschichttransistoren, die Isolationsbereiche der Speicherkapazitäten und außerdem Über- brückungen 17 der Spaltenleitungen 12 gebildet. Diese isolierenden Überbrückungen sind notwendig für die Herstellung des zweiten Teils 13.2 der Zeilenleitungen 13 durch Aufbringen und Strukturieren der zweiten elektrisch leitfähigen Schicht, wie sie in Fig. 3 gezeigt ist. Die zweite elektrisch leitfähige Schicht kann beispielsweise aus Molibdän und Tantal bestehen. Aus ihr werden die Drain- und Source-Metallisierungen 18 und die Deckelektroden 19 der Speicherkapazitäten gebildet. Außerdem werden gleichzeitig Verbindungen 20 zwischen den Drain- Kontakten und den Spaltenleitungen und Verbindungen 21 zwischen den Deckelektroden 19 der Speicherkapazitäten und den Bildpunktelektroden 14 hergestellt.
Bei den in den Fig. 4 bis 6 gezeigten, nach einem zweiten Verfahren hergestellten Bildpunkten 30 und 31 werden mit einer ersten elektrisch leitfähigen Schicht aus einem beliebigen Metall, beispielsweise aus Molibdän, zunächst nur Spaltenleitungen 32 und zwischen den Spalten liegende Teile 33.1 der Zeilenleitungen 33 strukturiert. Teile der Zeilenleitungen 33 bilden gleichzeitig das Gate 34 des herzustellenden Dünnschichttransistors sowie die Grundelektrode 35 einer zu bildenden Speicherkapazität. In Fig. 5 ist das Herstellungs- stadium nach Aufbringen und Strukturieren der Schichtfolge SiNx/i-a-Si:H/n+-a-Si:H zur Herstellung des Gate-Isolators, der Drain- und Source-Kontakte, des Dielektrikums für die Speicherkapazität 35 und für Überbrückungen 36 der Spaltenleitungen 32 gezeigt. Anschließend wird eine zweite elektrisch leitfähige Schicht aus einem transparenten Material aufgebracht und strukturiert, so daß sich das in Fig. 6 gezeigte Bild ergibt. Aus der transparenten zweiten leitfähigen Schicht werden die Bildpunktelektroden 37 und die ergänzenden Teile 33.2 der Zeilenleitungen 33 sowie die Drain- und Source-Metal- lisierungen 38 und die Deckelektroden 39 der Speicherkapazitäten 35 gebildet. Außerdem wird die Drain-Metallisierung durch Verbindungen 40 mit den Spaltenleitungen 32 und die Deckelektrode 39 der Speicherkapazität über Verbindungen 41 mit der Bildpunktelektrode 37 verbunden.
Beide Verfahren, das in den Fig. 1 bis 3 gezeigte und das in den Fig. 4 bis 6 gezeigte, kommen insgesamt mit lediglich zwei elektrisch leitfähigen Schichten und somit insgesamt nur drei Maskenschritten aus. Die Verfahren unterscheiden sich dadurch, daß beim Verfahren nach den Fig. 1 bis 3 bereits mit der ersten elektrisch leitfähigen Schicht die Bildpunktelektroden strukturiert werden, während beim Verfahren nach den Fig. 4 bis 6 die Bildpunktelektroden erst mit der zweiten elektrisch leitfähigen Schicht gebildet werden.

Claims

Ansprüche
1. Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren mit Speicherkapazitäten, insbesondere für Flüssigkristallanzeigen, gekennzeichnet durch die Schritte:
Aufbringen einer transparenten ersten elektrisch leitfähigen Schicht auf ein Substrat und Strukturieren dieser Schicht als Spaltenleitungen (12) und zwischen den Spaltenleitungen (12) liegende Teile (13.1) der Zeilenleitungen (13) der Dünnschichttransistor-Matrix als Gate-Kontakte (15) der Transistoren, als Elektroden (16) der Speicherkapazitäten sowie als Bildpunktelektroden (14) in einem ersten Maskenschritt;
Aufbringen eines Gate-Isolators für die Dünnschichttransistoren;
- Aufbringen eines Halbleiters, insbesondere von a:Si-H;
Aufbringen eines p- oder n-dotierten Halbleiters als Drain- und Source-Kontakte der Dünnschichttransistoren; Strukturieren des Gate-Isolators, des Halbleiters und der Drain- und Source-Kontakte in einem zweiten Maskenschritt;
Aufbringen und Strukturieren einer zweiten elektrisch leitfähigen Schicht für die ergänzenden Teile (13.2) der Zeilenleitungen (13) , die Metallisierung der Drain- und Source-Kontakte (18) und die Deckelektroden (19) der Speicherkapazitäten in einem dritten Masken- schritt;
Entfernung der dotierten Halbleiterschicht durch einen Ätzprozeß mit der strukturierten zweiten elektrisch leitfähigen Schicht als Maskierung;
Aufbringen einer transparenten Passivierung.
2. Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren mit Speicherkapazitäten, insbesondere für Flüssigkristallanzeigen, gekennzeichnet durch die Schritte:
Aufbringen einer ersten elektrisch leitfähigen Schicht auf ein Substrat und Strukturieren dieser Schicht als Spaltenleitungen (32) und zwischen den Spaltenleitungen (32) liegende Teile (33.1) der Zeilenleitungen (33) der Dünnschichttransistor-Matrix, als Gate-Kontakte (34) der Transistoren und als Elektroden (35) der Speicherkapazitäten in einem ersten Maskenschritt;
Aufbringen eines Gate-Isolators für die Dünnschichttransistoren;
Aufbringen eines Halbleiters, insbesondere von a:Si-H; Aufbringen eines p- oder n-dotierten Halbleiters als Drain- und Source-Kontakte der Dünnschichttransistoren;
Strukturieren des Gate-Isolators, des Halbleiters und der Drain- und Source-Kontakte in einem zweiten Maskenschritt;
Aufbringen und Strukturieren einer transparenten zweiten elektrisch leitfähigen Schicht für die ergänzenden Teile (33.2) der Zeilenleitungen, die Metallisierung (38) der Drain- und Source-Kontakte, die Deckelektroden (39) der Speicherkapazitäten sowie als Bildpunktelektroden (37) in einem dritten Maskenschritt;
Entfernung der dotierten Halbleiterschicht durch einen Ätzprozeß mit der strukturierten zweiten elektrisch leitfähigen Schicht als Maskierung;
Aufbringen einer transparenten Passivierung.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die transparente elektrisch leitfähige Schicht aus ITO
(Indium-Zinn-Oxid) und die andere elektrisch leitfähige
Schicht aus einem Metall wie Tantal, Molibdän, Chrom,
Aluminium oder aus Kombinationen dieser Metalle besteht.
4. Verfahren nach einem der Ansprüche 1 bis 3 , dadurch gekennzeichnet, daß der Gate-Isolator aus SiNx, der Halbleiter aus a-Si:H und die Drain- und Source-Kontakte aus n+-a-Si:H bestehen, wobei die Schichtenfolge dieser drei Materialien in einem PECVD-Verfahren abgeschieden wird. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Gate-Isolator, der Halbleiter und die Drain- und Source-Kontakte in einem Trockenätzverfahren unter Bildung flach verlaufender Kanten strukturiert werden.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite elektrisch leitfähige Schicht derart strukturiert wird, daß eine leitfähige Verbindung (20, 21; 40, 41) zwischen den Drain-Kontakten, den Spaltenleitungen (12, 32) und den Deckelektroden (19, 39) der Speicherkapazität entsteht.
EP98941232A 1997-07-19 1998-06-26 Verfahren zur herstellung einer matrix aus dünnschichttransistoren mit speicherkapazitäten Withdrawn EP1008179A1 (de)

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DE (1) DE19731090C1 (de)
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WO (1) WO1999004428A1 (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19648729A1 (de) * 1995-11-25 1997-05-28 Lg Electronics Inc Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix und Herstellverfahren dafür

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62285464A (ja) * 1986-06-03 1987-12-11 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板及びその製造方法
US4990460A (en) * 1989-01-27 1991-02-05 Nec Corporation Fabrication method for thin film field effect transistor array suitable for liquid crystal display
JP3378280B2 (ja) * 1992-11-27 2003-02-17 株式会社東芝 薄膜トランジスタおよびその製造方法
KR0139346B1 (ko) * 1994-03-03 1998-06-15 김광호 박막 트랜지스터 액정표시장치의 제조방법
JP3225772B2 (ja) * 1995-01-30 2001-11-05 株式会社日立製作所 液晶表示装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19648729A1 (de) * 1995-11-25 1997-05-28 Lg Electronics Inc Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix und Herstellverfahren dafür

Also Published As

Publication number Publication date
JP2001510943A (ja) 2001-08-07
KR20010022003A (ko) 2001-03-15
TW377519B (en) 1999-12-21
WO1999004428A1 (de) 1999-01-28
DE19731090C1 (de) 1998-11-19

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