DE69226001T2

DE69226001T2 - Hochgeschwindigkeitsprüfung einer integrierten Schaltung mit JTAG

Info

Publication number: DE69226001T2
Application number: DE69226001T
Authority: DE
Inventors: Alan Joel Greenberger; Homayoon Sam
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1991-04-26
Filing date: 1992-04-14
Publication date: 1998-11-19
Anticipated expiration: 2012-04-15
Also published as: HK1008154A1; JP3174617B2; DE69226001D1; EP0511752A1; US5355369A; JPH05164826A; EP0511752B1

Description

Die vorliegende Erfindung betrifft elektronische Systeme, die eine Mehrzahl integrierter Schaltungen (ICS) enthalten, die den JTAG-Boundary- Scan-Prüfstandard implementieren.
Die Entwicklung komplexer integrierter Schaltungen hängt zunehmend von der Möglichkeit ab, die Schaltkreise so gut zu prüfen, daß ein ordnungsgemäßer Betrieb sichergestellt wird. Dies wird mit zunehmender Anzahl der Logikgatter in einer gegebenen integrierten Schaltung schwieriger. Die Eingangs-Prüfdaten (die als "Vektoren" bezeichnet werden) müssen ebenfalls zunehmen, so daß alle möglichen Eingangszustände oder mindestens ein wesentlicher Teil davon in dem Prüfprogramm mit eingeschlossen werden. Digitale Prozessoren wurden bisher üblicherweise in der Fabrik auf einer handelsüblichen Prüfmaschine auf Funktionsfähigkeit geprüft. Entweder wird der Wafer sondiert oder das Bauteil im Gehäuse geprüft. Eine Folge von Prüfvektoren wird parallel an die Eingangskontaktstellen bzw. -pins angelegt, und an Ausgangskontaktstellen bzw. -pins werden Vergleiche mit erwarteten Ergebnissen durchgeführt. Die Fehlerabdeckung beträgt normalerweise weniger als 100% und hängt davon ab, wieviele Vektoren vorliegen, wie gut die Vektoren geschrieben wurden und wie hoch die Komplexität der zu prüfenden Schaltkreise ist.
Zu den Problemen bei diesem Prüfverfahren des Stands der Technik gehört die Tatsache, daß handelsübliche Prüfapparate Schwierigkeiten haben, mit einer für das Prüfen sehr schneller Bauteile ausreichenden Geschwindigkeit zu arbeiten. Die einzige Möglichkeit zur Prüfung der Bauelemente nach Einlötung in Leiterplatten besteht darin, ein übliches "Nagelbett" abzusetzen, das andere Chips auf der Leiterplatte deaktiviert und Vektoren an das Prüflingsbauelement anlegt. Dies wird zunehmend schwieriger, da die Industrie zu oberflächenmontierten Bauelementen auf beiden Seiten einer Leiterplatte übergeht. Es ist nicht möglich, das Bauelement am Einsatzort oder gar in der Fabrik zu prüfen, wenn die Leiterplatte in ihren Steckplatz eingesteckt wurde. Bei einer anwendungsspezifischen Verfahrensweise für integrierte Schaltungen (ASIC-Verfahrensweise) kann ein Speicherprozessor letztlich so in einem Entwurf eingebettet sein, daß die standardmäßige Vektormenge von Prüfungen nicht von den Bondkontaktstellen aus angelegt werden kann.
Viele sprechen sich dafür aus, das Prüfproblem dadurch zu bewältigen, daß einem Chip eingebaute Selbsttestschaltkreise (BIST-Schaltkreise, BIST - Built In Self Test) hinzugefügt werden. Dabei bewirkt ein an den Chip angelegtes Signal, daß die BIST-Schaltkreise eine Prüfung durchführen. Typischerweise wird durch ein Schieberegister mit Rückkopplung eine Pseudozufallsfolge erzeugt. Die Folge wird an die Prüflings schaltkreise angelegt, und die Ausgaben aus den Schaltkreisen werden komprimiert und mit einer erwarteten Signatur verglichen. BIST wurde auf vielen Chips erfolgreich eingesetzt. Zu den Problemen mit diesem Prüfverfahren gehören die folgenden: Obwohl BIST-Lösungen für reguläre Strukturen, wie zum Beispiel für Speicher, bekannt sind, kennt man keine allgemeine Methode zur Erzeugung des BIST für beliebige Randomlogik mit beliebig hoher Fehlerabdeckung. Außerdem kann bei einem Fehlerzustand, der ein mit der Signatur eines gültigen Zustands übereinstimmendes Falschsignal erzeugt, ein Problem mit BIST auftreten. Zusätzlich erfordert BIST, daß dem Chip zusätzlicher Platz und möglicherweise zusätzliche Geschwindigkeit hinzugefügt wird.
Eine neuere Entwicklung bei der Prüfung integrierter Schaltungen ist die Verwendung des sogenannten JTAG-Prüfports (JTAG - Jomt Test Action Group) für das Prüfen von auf einer Leiterplatte montierten IC-Chips. Dieser Standard wurde vom Institute of Electrical and Electronics Engineers, Inc., übernommen und ist nunmehr als IEEE Standard 1149.1, IEEE Standard Test Access Port and Boundary- Scan Architecture (IEEE-Standard-Prüfzugangsport und Boundary-Scan-Architektur) definiert, auf den hiermit ausdrücklich Bezug genommen wird. Eine Übersicht über die Entwicklung, Definition und Anwendung dieses Standards wird in The Test Access Port and Boundary- Scan Architecture, C.M. Maunder und R.E. Tulloss, veröffentlicht von Computer Society Press, Los Alamitos, Kalifornien (1990), gegeben. Bezugnehmend auf FIG. 3 wird bei dem JTAG-Verfahren jedem Chip oder jeder Gruppierung von Chips auf einer Leiterplatte ein Prüfzugangsport (TAP - Test Access Port) für vier (oder gegebenenfalls fünf) Signale hinzugefügt. Der TAP enthält drei Eingänge: einen Prüftakt- (TCK), einen Prüfmodusauswahl- (TMS) und den Prüfdateneingang (TDI). Zusätzlich liegt ein Ausgang, der Prüfdatenausgang (TDO), vor. TDI und TDO werden von Chip zu Chip verkettet, während TCK und TMS überall übermittelt werden.
Jeder JTAG-Chip enthält ein Boundary-Scan- Register (300) und ein Bypassregister (301). Durch das Boundary-Scan-Register wird das serielle Schieben eines beliebigen gewünschten Datenmusters aus dem TDI-Port in die Eingangsstufen des Chips ermöglicht. Durch das Boundary-Scan-Register wird außerdem das Empfangen der Ausgangsdaten jeder Ausgangsstufe des Chips und das serielle Herausschieben dieser Bit durch den TDO-Port hindurch ermöglicht. Eingangssignale aus den Chipanschlüssen I&sub1; ... I&sub3; und dem Systemtaktanschluß CKI werden dem Boundary-Scan-Register bereitgestellt. Diese können durch die Leitungen JI&sub1; ... JI&sub3; bzw. JCKI aus dem Boundary-Scan-Register zu den Chipschaltkreisen ausgegeben werden (andere, nicht gezeigte Leitungen werden verwendet, um Signale in der anderen Richtung von den Chip-Ausgangsschaltkreisen zu den Chip- Ausgangsanschlüssen zu senden). Jeder Chip enthält außerdem eine TAP-Steuerung (302), die eine standardmäßige Ablaufsteuereinheit implementiert, die durch das TMS-Signal gelenkt wird. In diesem Zusammenhang wählt die TAP-Steuerung neben anderen Funktionen einen von sechzehn Zuständen zum Schieben von Daten und Befehlen in die Register aus. Das Befehlsregister (303) ermöglicht die Eingabe von Prüfbefehlen in jeden Chip, und der Befehlsdecoder (304) dient dazu, die Befehle zu decodieren. Der Benutzer kann zusätzliche "Status"-Datenbit definieren, die zusätzlich zu obligatorischen Befehlsbit in dem Befehlsregister aufgenommen werden. Die Ausgabe eines gegebenen Registers wird durch die Multiplexer 307 und 308 ausgewählt und durch den Ausgangspuffer (309), der das TDO-Signal bereitstellt, aus dem Chip gesendet. Die an den JTAG-Prüfzugangsport angelegten externen Signale werden durch eine Hauptsteuerung bereitgestellt, die hier auch als "JTAG-Master" bezeichnet wird.
Der JTAG-Standard ermöglicht das serielle Einscannen beliebiger Daten in das Boundary-Scan- Register (300) eines Chips, wobei jede Bitposition einem Eingangs- oder Ausgangsanschluß des Chips entspricht. Die Daten können dann so angelegt werden, als ob sie Prüfvektoreingaben wären, die in den Chip ein- oder aus diesem ausgegeben werden. Der JTAG- Standard unterstützt außerdem Dreizustandsausgänge. Ein standardmäßiges Verfahren ermöglicht das Ausfindigmachen von Unterbrechungen und Schlüssen auf der Leiterplatte. Ein Chip kann geprüft werden, indem seine gesamte Fertigungs-Vektormenge seriell durch das Boundary-Scan-Register hindurch angelegt wird. Der JTAG-Standard ermöglicht außerdem zusätzliche optionale Register. Zum Beispiel stellt ein Hersteller- Identifikationsregister (305) einen eindeutigen Code bereit, der den Chiptyp indentifiziert. Zusätzlich kann ein Benutzer-Prüfregister (306) definiert werden, mit dem typischerweise der BIST und das Lesen der Prüfstatusergebnisse unterstützt werden. Ein Problem mit dem JTAG-Prüfverfahren, so weit es bis jetzt ntwickelt wurde, besteht jedoch darin, daß die Prüfung eines Chips durch serielles Scannen sehr langsam ist. Die Prüfung der Funktionsfähigkeit kann daher nicht mit der vollen Chipgeschwindigkeit durchgeführt werden.
FR-A-2643992 offenbart einen Mikroprozessor, der ein Laderegister enthält, das während einer "Ladebetriebsart" Steuerworte in einen Steuerspeicher lädt, die beim Betrieb normal ausgeführt werden. Das Laderegister empfängt seine Eingabe aus einem Eingang, der serielle Register vermeidet, und speichert dadurch Steuerdaten mit einer erhöhten Geschwindigkeit. Während einer "Diagnosebetriebsart" sind die seriellen Register für die Verwendung bei der Durchführung der herkömmlichen Scan-Prüfung verfügbar.
Gemäß der vorliegenden Erfindung wird ein elektronisches System nach Anspruch 1 bereitgestellt.
Bei der vorliegenden Methode zur Prüfung einer integrierten Schaltung mit einem digitalen Prozessor sind in der integrierten Schaltung Schaltkreise integriert, die die Prüfung des digitalen Prozessors mit seiner vollen Betriebsgeschwindigkeit ermöglichen. Zur Durchführung der Prüfung sind die einzigen erforderlichen Eingangs-/Ausgangssignalpins diejenigen, die die JTAG-TAP-Signale führen, und ein Systemtakt, so daß die integrierte Schaltung während der Prüfung in einer Leiterplatte montiert sein kann. Gegebenenfalls können Mittel zum blockweisen Herunterladen eines Prüfprogramms mit eingeschlossen werden.

Kurze Beschreibung der Zeichnungen

FIG. 1 zeigt eine Implementierung des vorliegenden Verfahrens.
FIG. 2 zeigt Steuersignale, die in einer beispielhaften Ausführungsform der Erfindung verwendet werden.
FIG. 3 zeigt das JTAG-Verfahren des Stands der Technik.
FIG. 4 zeigt eine TDI-zu-TDO-Verkettung zur Verwendung beim blockweisen Herunterladen.
FIG. 5 zeigt Steuerschaltkreise zur Verwendung beim blockweisen Herunterladen.

Ausführliche Beschreibung

Die folgende ausführliche Beschreibung bezieht sich auf eine integrierte Schaltung mit einem digitalen Prozessor, in der Schaltkreise integriert sind, die die Prüfung des digitalen Prozessors bei voller Geschwindigkeit ermöglichen. Der digitale Prozessor ist typischerweise ein digitaler Signalprozessor (DSP) oder ein Mikrocomputer, in dem eine Arithmetik-Logik-Einheit (ALU) auf demselben IC-Chip untergebracht ist wie der Programmspeicher. Die integrierte Schaltung kann während der Prüfung in einer Leiterplatte montiert sein, und die einzigen erforderlichen Signalpins sind diejenigen, die die JTAG-TAP-Signale führen, wobei ein Hochgeschwindigkeits-Betriebstaktsignal (d.h. der Systemtakt) optional ist. Zwei zusätzliche Register, die in der Klausel "optional" des JTAG-Standards erlaubt sind, wurden definiert und werden hier als JCON und TDR bezeichnet. Diese beiden Register können ausgewählt werden, indem die korrekte serielle Folge zu der TAP-Steuerung gesendet wird. Bezugnehmend auf FIG. 1 erscheinen sowohl JCON als auch TDR für den JTAG- Master als serielle Scan-Register (10 bzw. 11). JCON weist einen parallelen Ausgang auf dem Chip auf. Sechs seiner Bit werden für den herunterladbaren Selbsttest verwendet. Die Bit sind die folgenden:
Die Funktionen dieser Bit werden nachfolgend ausführlicher besprochen. Das TDR (Prüfdatenregister) ist ein serielles Schieberegister, das parallel durch den Kern des digitalen Prozessors lesbar und beschreibbar ist. Die Anzahl von Bitstellen im TDR ist typischerweise gleich der Breite des Programmspeichers, die in der beispielhaften Ausführungsform 16 Bit beträgt. Für ein Programm, das auf dem Kern des digitalen Prozessors abläuft, erscheint das TDR als eines der Register in seiner potentiellen Menge von vierundsechzig Registern. Es kann mit beliebigen der Datenbewegungsbefehle des Kerns des digitalen Prozessors beschrieben oder gelesen werden.
Das JTAG-Befehlsregister (IR) wird decodiert, um Operationen an den verschiedenen JTAG-Registern zu ermöglichen. Zusätzlich zu den standardmäßigen JTAG- Befehlen wurden in der beispielhaften Ausführungsform vier Befehle zum Zugreifen auf JCON und TDR hinzugefügt:
Das TDR stellt einen Halbduplexkanal zur Weiterleitung von Informationsworten zwischen dem JTAG- Master und dem Kern des digitalen Prozessors bereit. Wie bereits erwähnt sind die Worte in dem beispielhaften Fall 16 Bit breit, könnten aber jede beliebige gewünschte Länge aufweisen, die für die Verwendung mit dem gegebenen Kern des digitalen Prozessors und dessen zugeordnetem Programmspeicher geeignet ist. Zur Erleichterung der Kommunikation existieren zwei Statusflags zur Signalisierung, daß Daten geschrieben oder gelesen wurden. JINT wird gesetzt, wenn der JTAG-Master ein Wort schreibt, und wird zurückgesetzt, wenn der Kern des digitalen Prozessors ein Wort liest. PINT wird gesetzt, wenn der JTAG-Master ein Wort liest, und wird zurückgesetzt, wenn der Kern des digitalen Prozessors ein Wort schreibt. JINT ist mit einem Interrupteingang und außerdem mit einem Flag-Zustandseingang des Kerns des digitalen Prozessors verbunden. PINT ist mit einem Flag-Zustandseingang des Kerns des digitalen Prozessors verbunden. JINT und PINT sind außerdem, wie in FIG. 1 gezeigt, mit Eingängen in dem JTAG-Befehlsregisterblock verbunden. Daher können der JTAG-Master und der Kern des digitalen Prozessors beide erkennen, wenn Worte geschrieben oder gelesen wurden. Man beachte, daß als Alternative dazu die Flags JINT und PINT gegebenenfalls mit zusätzlichen Bit im JCON-Register implementiert werden könnten.
Außerdem ist in der beispielhaften Ausführungsform eine digitale Prozessorarchitektur zum Herunterladen mit enthalten (siehe FIG. 2). Der beispielhafte digitale Prozessor verwendet die "Harvard"-Architektur, die separate Adreß- und Datenbusse für "Befehl/Koeffizient" und "Daten" aufweist. Diese Busse kommunizieren mit der ALU (21), der Arithmetischen Adreßeinheit AAU (23) und der Steuerung (24). Außerdem weist die Struktur RAM (22) mit Doppelzugriff auf, der mit beiden Busmengen kommuniziert. Ein Programm kann zu dem Chip heruntergeladen werden, indem man den Kern des digitalen Prozessors über einen seiner vielen Dateneingabemechanismen einen Befehl als "Daten" lesen läßt und den Befehl als "Daten" in den RAM mit Doppelzugriff schreibt. Der Befehl kann dann aus Abrufungen über die "Befehl/Koeffizient"-Busse aus dem RAM mit Doppelzugriff ausgeführt werden. Das in dem beispielhaften Prozessor verwendete Verfahren verwendet einen Speicher mit Doppelzugriff, der dem Kern des digitalen Prozessors zugeordnet ist und eine Größe von typischerweise mindestens 256 Wort aufweist. Man beachte, daß im Gegensatz zum BIST-Prüfverfahren die Speichererfordernisse des erfindungsgemäßen Prüfverfahrens die Chipfläche nicht notwendigerweise vergrößern, weil der Speicher nach der Prüfung für Anwendungsprogramme des digitalen Prozessors und Daten wiederverwendet werden kann. Ein Speicher mit Doppelzugriff ist für die Implementierung der vorliegenden Erfindung zwar zweckmäßig, aber nicht unbedingt notwendig. Zum Beispiel ermöglicht eine Von- Neumann-Architektur die Verwendung eines Speichers mit Einzelzugriff. Man beachte, daß der Multiplexer 25 unter der Steuerung der Signale CKTCK und SELCKI einen Takt aus einem beliebigen von TCK (dem JTAG-Prüftakt), CKI (dem bei normalem Chipbetrieb verwendeten Systemtakt) oder JCKI (dem gescannten Systemtakt) bereitstellt.
Ein Nur-Lese-Speicher "JROM" (20) befindet sich im Kern des digitalen Prozessors, um das Herunterladen von Prüfprogrammen in den RAM mit Doppelzugriff zu steuern. Dieser Speicher weist in dem beispielhaften Fall sechs Worte auf, und das Assembler-Programm im JROM ist wie folgt:
Der JTAG-Master steuert die Abfolge des Herunterladens und der Ausführung unter Verwendung der oben erwähnten Steuerbit in dem JCON-Register. Der JTAG-Master setzt das JLOAD-Signal. Dies bewirkt, daß der JROM in den Programmraum des Kerns des digitalen Prozessors abgebildet wird, d.h. der JROM wird aktiviert, so daß er anstelle des Programmspeichers auf Speicheradressen reagiert, um das Herunterladen des Prüfprogramms in den Programmspeicher zu steuern. Dann wird JRESET hoch und niedrig gepulst. Dadurch wird der Kern des digitalen Prozessors rückgesetzt, und die Programmausführung beginnt an der Stelle 0 des JROM. Der Kern des digitalen Prozessors setzt dann einen "Daten"-Zeiger auf den Anfang des RAM mit Doppelzugriff und tritt in eine Schleife mit zwei Befehlen an den Stellen 5 und 6 des JROM ein. Der JTAG-Master wählt das TDR aus und schiebt einen Sechzehn-Bit-Befehl für den digitalen Prozessor hinein. Das JINT-Signal geht auf hoch, um das Programm zu unterbrechen, und führt mit einem Vektor zur Stelle 2. Der Befehl im TDR wird in die Stelle des Speichers mit Doppelzugriff geschrieben, auf die gezeigt wird, der Zeiger wird erhöht und das JINT-Signal zurückgesetzt. Der JTAG-Master kann dann entweder das Befehlsregister so wählen, daß es zyklisch abfragt, ob JINT gelöscht wurde, oder er kann diesen Schritt überspringen, wenn er aus Betrachtungen des Timings weiß, daß der Kern des digitalen Prozessors genug Zeit zum Lesen des TDR hatte. Das Programm des digitalen Prozessors kehrt aus dem Interrupt zu seiner Schleife mit zwei Befehlen zurück, und der Vorgang wiederholt sich, bis das gesamte Prüfprogramm heruntergeladen wurde.
Wie somit beschrieben wurde, wird das Prüfprogramm über den Kern des digitalen Prozessors aus dem TDR in den Programmspeicher übertragen. Dies ermöglicht es dem Kern des digitalen Prozessors, bei der Steuerung der Übertragung zu helfen, und ist in vielen Fällen eine effektive Verwendung von Hardware. Die vorliegende Erfindung hängt jedoch nicht von dem genauen Verfahren der Durchführung dieser Übertragung ab. Zum Beispiel könnte der JROM weggelassen werden, und das TDR könnte sich direkt mit dem Programmspeicher verbinden und unter der Steuerung einer Steuerung für Direktspeicherzugriff (DMA-Steuerung, DMA - Direct Memory Access) wirken. Das JLOAD-Signal könnte dann bewirken, daß die (nicht gezeigte) DMA-Steuerung das Programm Wort für Wort aus dem TDR in den Programmspeicher überträgt.
Zur Ausführung des heruntergeladenen Programms setzt der JTAG-Master das JLOAD-Signal in JCON zurück. Dadurch wird der JROM aus dem Befehlsraum entfernt und der Befehlsport des RAM mit Doppelzugriff wieder hinein abgebildet. Der JTAG-Master setzt das JPRLOW-Bit, um einen Speicherplan des Programmraums zu wählen, bei dem der RAM mit Doppelzugriff an der Stelle 0 beginnt. Er pulst das JRESET-Signal in JCON, um den Kern des digitalen Prozessors zurückzusetzen, wodurch das heruntergeladene Prüfprogramm beginnt. Jedes Prüfprogramm erzeugt Ergebnisse, die zum JTAG-Master zurückgesendet werden. Das Prüfprogramm des digitalen Prozessors schreibt ein Ergebnis in das TDR. Dadurch wird das PINT-Signal gelöscht. Der JTAG-Master wählt das Befehlsregister und fragt das PINT-Signal zyklisch ab, bis er sieht, daß ein Ergebnis eingeschrieben wurde. Das Programm des digitalen Prozessors führt eine bedingte Verzweigung bezüglich des mit PINT verbundenen Flags durch, und bleibt in einer Schleife, bis es einen Übergang von PINT zu hoch sieht. Wenn der JTAG-Master das Ergebnis herausschiebt, dann geht PINT auf hoch und das Programm des digitalen Prozessors kann das nächste Ergebnis einschreiben. Vor dem Herunterladen einer Prüfung scannt der JTAG-Master eine gewünschte Bedingung in das Boundary-Scan-Register. Durch Verwendung der JTAG-Befehlscodes in der obigen Tabelle werden die Ausgangs- und bidirektionalen Pins des Chips während der Prüfung in dem Zustand des Boundary-Scan- Registers gehalten.
Das JCON-Register enthält optional zwei zusätzliche Signale zur Bereitstellung von Flexibilität beim Takten des Prüfprogramms des digitalen Prozessors, während dieser sich in einer Leiterplattenumgebung befindet. Die Leiterplatte, die den digitalen Prozessor enthält, stellt normalerweise dem CKI-Anschluß einen Systemtakt bereit. Wenn dieser Takt verfügbar ist und auf der Leiterplatte frei abläuft, wenn die Prüfung ablaufen soll, dann kann der JTAG-Master diesen Takt als die Quelle des Chip-Taktens wählen, indem er das SELCKI-Signal in JCON wählt, was ermöglicht, die Prüfung im eingebauten Zustand mit voller Geschwindigkeit ablaufen zu lassen. Wenn der Takt auf der Leiterplatte nicht abläuft, dann ist es immer noch möglich, den Chip durch zwei andere Verfahren zu takten. Der Vorgabewert ist das JTAG-Verfahren, wobei der CKI in das Boundary-Scan-Register eingescannt werden kann. Dieses Verfahren ist extrem langsam. Die andere Möglichkeit besteht darin, daß der JTAG-Master das CKTCK-Signal in JCON setzt. Dies bewirkt, daß der digitale Prozessor durch den JTAG-Prüftakt TCK getaktet wird, der durch den JTAG-Master zugeführt wird. Die Geschwindigkeit dieses Takts hängt von der Systemimplementierung ab.
Zum Herunterladen des Prüfprogramms in der standardmäßigen JTAG-Betriebsart ist es erforderlich, daß der JTAG-Master das TDR wählt und dann eine Folge von Datenworten einscannt. In der standardmäßigen JTAG-Betriebsart werden jedoch vor jedem n-Bit-Datenwort zusätzliche Taktzyklen benötigt, weil jeder JTAG-Chip in der dem Zielchip vorausgehenden Verkettung auf Bypass eingestellt ist. Jedes der Bypassregister in diesen vorausgehenden Chips fügt ein zusätzliches Bit hinzu. Dies liegt daran, daß die JTAG-TAP-Steuerung jeden Scanzyklus durch einen übergang zu dem Zustand "Update-DR" beendet, der Daten aus dem Scan-Weg in den JTAG-Ausgangspuffer überträgt. Deshalb ist für jeden Chip in der vor dem gemäß der vorliegenden Erfindung zu prüfenden Chip liegenden JTAG-TDI-zu-TDO-Verkettung eine Verzögerung von einem zusätzlichen Taktzyklus erforderlich. Zum Beispiel ist bezugnehmend auf FIG. 4 ein Minimum von zwei zusätzlichen Taktzyklen (je ein Taktzyklus für die Chips 401 und 403) erforderlich, um ein Wort in das TDR (406) des Zielchips (405) zu schieben. Deshalb ist in dem beispielhaften Fall ein Minimum von 18 Bit (d.h. 18 Taktzyklen) erforderlich, um jedes 16-Bit-Datenwort einzuschieben. Darüber hinaus erfordert die TAP- Steuerung ein Minimum von 5 zusätzlichen Zustandsübergängen pro Daten-Scanoperation. Dies alles führt zu einem höheren zusätzlichen Taktzyklusaufwand pro Wort für das Herunterladen des Prüfprogramms.
In einer bevorzugten Ausführungsform wird der oben erwähnte Zusatzaufwand jedoch vermieden, indem ein "blockweises Herunterladen" durchgeführt wird. In dieser Betriebsart scannt der JTAG-Master mit einem neuen Wort alle sechzehn Bit (die Wortlänge) in den seriellen Bitstrom einen "Block" von Prüfbefehlen ein. Bezugnehmend auf FIG. 5 wird jedesmal, wenn ein neues Wort in das TDR-Schieberegister (50) eingeschoben wurde, dieses Wort zu der TDR-Ausgangsstufe (51) übertragen und gelatcht, und JINT wird durch den 4-Bit- Zähler (52) gesetzt. Danach wird das Wort über den Datenbus 54 zum Kern des digitalen Prozessors heruntergeladen, während mit dem Einschieben des nächsten Sechzehn-Bit-Worts begonnen wird. Dieses Verfahren vermeidet die zusätzlichen Bit, die mit den vorangehenden Chips in der TDI-zu-TDO-Kette verbunden sind, und auch die zusätzlichen Zustandsübergänge der TAP-Steuerung zwischen Datenwortübertragungen. Das blockweise Herunterladen verringert also den Taktzykluszusatzaufwand und beschleunigt das Herunterladen eines Selbsttests. Das blockweise Herunterladen wird in der beispielhaften Ausführungsform gewählt, wenn der JTAG-Master das Signal BLOCKDL von JCON setzt. BLOCKDL wird an den Multiplexer 53 angelegt, um anstelle des TAP- Steuerungssignals Update-DR den Ausgang des Zählers zu wählen. Es sind jedoch auch andere Mittel zur Aktivierung des blockweisen Herunterladens möglich.
Wenn das blockweise Herunterladen eingeleitet wird, dann liegen immer noch zusätzliche Bit vor (je eines für die Chips 401 und 403), die vor dem ersten Datenwort in dem Block in den Zielchip (405) eingeschoben werden müssen. Die Anzahl der zusätzlichen Bit hängt von der Anzahl der dem Zielchip vorausgehenden Chips ab. Diese anfänglichen Bit sollten wünschenswerterweise derart berücksichtigt werden, daß sich der digitale Zielprozessor in einer beliebigen Position in der Verkettung befinden kann. In einer beispielhaften Ausführungsform wird dies erzielt, indem das blockweise Herunterladen folgendermaßen eingeleitet wird:
1) Der JTAG-Master führt einen Befehls- Scanzyklus durch, der das TDR im Zielchip wählt und das Bypassregister in jedem anderen Chip in der TDI-zu-TDO- Verkettung wählt.
2) Der JTAG-Master sendet eine Initialisierungsbitfolge mit einer Folge von (n-1) "0en", gefolgt von einem Leer-"1"-Startbit als letztem Bit der Folge vor dem Senden des Prüfprogramms. Darüber hinaus wird durch jeden vorausgehenden Chip im Bypass vor dem Zielchip eine zusätzliche anfängliche "0" hinzugefügt, da gemäß dem JTAG-Standard jedes Bypassregister (z.B. 402, 404) im Zustand Capture-DR eine "0" in die Bypass-Schieberegisterstufe lädt. Deshalb ist für den beispielhaften Fall von 16-Bit- Worten und zwei vorangehenden Chips die anfängliche Folge aus der Sicht des Zielchips 100000000000000000, was in zeitlicher Reihenfolge 17 Nullen gefolgt von einer Eins ist.
Deshalb warten die Schaltkreise auf dem Zielchip, wenn die Blockübertragung eingeleitet wird, bis die nach der Folge von "0en" erste "1" empfangen wird, und übertragen dann die Programmworte. Somit kann sich der Zielchip ohne Berücksichtigung der ihm vorangehenden Chips in einer beliebigen Position befinden. Es sind jedoch auch andere Initialisierungsfolgen möglich. Zum Beispiel kann zwar für den Fall zweier vorangehender Chips eine Folge "10" ohne die anfänglichen n "0en" verwendet werden, aber die Steuersoftware wird komplizierter. Als Alternative könnte der JTAG-Master die Anzahl von Registerstufen (Bypass oder sonstige), die vor dem Zielchip liegen, in einen durch JTAG zugänglichen Zähler laden. Bei Einleitung der Blockübertragung würde der Zähler TCK- Taktzyklen zählen, bis der angegebene Zählwert empfangen wurde, und dann mit der Blockübertragung beginnen.
Bei Beendigung der Verarbeitung des heruntergeladenen Prüfprogramms durch den digitalen Prozessor werden die Ergebnisse dann aus dem Datenbus 54 zum TDR (50) heraufgeladen. Dies kann durch direktes Schreiben des Ergebnisses in das TDR durch den digitalen Prozessor erreicht werden (eine parallele Bitübertragung), da das TDR direkt von diesem aus adressierbar ist. Das Ergebnis kann dann gemäß dem standardmäßigen JTAG-Verfahren über den JTAG- Ausgangsport TDO seriell herausgescannt werden. In der beispielhaften Anordnung von FIG. 4 durchläuft die Ausgabe die Bypassregister (408, 410, 412) der Chips (407, 409, 411), die dem Zielchip folgen. Man beachte, daß das Ergebnis der Prüfung typischerweise mehrere Wort lang ist, was mehrere solche Übertragungen erfordert. Als Alternative ist es jedoch möglich, die resultierenden Worte zur Übertragung durch den TDO-Port zu weniger Worten oder sogar zu nur einem Wort zu komprimieren. Obwohl eine integrierte Schaltung, die die vorliegende Erfindung implementiert, auch alle standardmäßigen JTAG-Funktionen implementieren kann, ist dies nicht in allen Fällen notwendig. Zum Beispiel kann das Boundary-Scan-Register weggelassen werden, wobei dann die vorliegende Prüfung immer noch vorteilhaft unter Verwendung der TAP-Steuerung, des Befehlsdecoders und der TDI-, TDO-, TMS- und TCK-Pins auf der integrierten Schaltung implementiert wird. Die Verwendung von Benutzer-Prüfregistern (306) zur Implementierung des BIST im Stand der Technik kann in ICs, die die vorliegende Erfindung implementieren, ebenfalls enthalten sein. Darüber hinaus sind andere Variationen möglich und hier mit eingeschlossen.

Claims

1. Elektronisches System, das eine Mehrzahl integrierter Schaltungen enthält, die den JTAG-Boundary- Scan-Prüfstandard implementieren, wobei eine gegebene integrierte Schaltung einen programmierbaren digitalen Prozessor (21, 23, 24) und einen Programmspeicher (22) enthält;

dadurch gekennzeichnet, daß die besagte gegebene integrierte Schaltung weiterhin folgendes enthält:

ein n-Bit-Prüfdatenregister (11), das durch eine JTAG-TAP-Steuerung (302) und einen JTAG-Befehlsdecoder (304) gesteuert wird und einen seriellen Eingang, der direkt mit einem seriellen Prüfeingangsport (TDI) verbunden ist, um seriell durch den seriellen Prüfeingangsport (TDI) ein Prüfprogramm zu empfangen, und Mittel zur in parallelen n-Bit-Worten erfolgenden Übertragung des besagten Prüfprogramms in den besagten Programmspeicher aufweist;

und ein durch die besagte TAP-Steuerung (302) und den besagten Befehlsdecoder (304) gesteuertes Prüfsteuerregister (10) zum Einleiten des Herunterladens des besagten Prüfprogramms unter der Steuerung eines JTAG-Prüftaktes (TCK) und zum Ausführen des besagten Prüfprogramms unter der Steuerung eines Systemtakts (CKI) bei voller Betriebsgeschwindigkeit; und

wobei der besagte digitale Prozessor die Ergebnisse des besagten Prüfprogramms zur seriellen Übertragung durch einen seriellen Prüfausgangsport (TDO) in das besagte Prüfdatenregister (11) hinauflädt.

2. System nach Anspruch 1, bei dem die Prüfergebnisse des besagten Prüfprogramms über den besagten digitalen Prozessor zur seriellen Übertragung durch den seriellen Prüfausgangsport (TDO) in das besagte Prüfdatenregister (11) übertragen werden.

3. System nach Anspruch 1, bei dem der besagte Programmspeicher ein Speicher (22) mit zwei Ports ist, bei dem ein Datenbus auf den ersten Port zugreift und ein Programmbefehlsbus auf den zweiten Port zugreift.

4. System nach Anspruch 1, bei dem das besagte Prüfsteuerregister ein Steuerbit zum Takten des besagten digitalen Prozessors mittels eines Signals, das aus einer der besagten integrierten Schaltung externen Quelle zugeführt wird, enthält, das anstelle eines aus den besagten Mitteln zur Durchführung der Boundary-Scan- Prüfung zugeführten Takts verwendet wird.

5. System nach Anspruch 1, bei dem das besagte Prüfsteuerregister ein Steuerbit zum Zurücksetzen des Kernspeichers des programmierbaren digitalen Prozessors auf einen bekannten Zustand enthält.

6. System nach Anspruch 1, bei dem das besagte Prüfsteuerregister ein Steuerbit zur Abbildung eines Festwertspeichers (JROM) auf den Adreßraum des besagten Programmspeichers enthält, wobei der besagte Festwertspeicher das Herunterladen des besagten Prüfprogramms in den besagten Programmspeicher steuert.

7. System nach Anspruch 1, bei dem das besagte Befehlsregister die Befehle für (1) die Auswahl des besagten Prüfsteuerregisters für eine serielle Schreiboperation; (2) die Auswahl des besagten Prüfsteuerregisters für eine serielle Leseoperation; (3) die Auswahl des besagten Prüfdatenregisters für eine serielle Schreiboperation; und (4) die Auswahl des besagten Prüfdatenregisters für eine serielle Leseoperation enthält.

8. System nach Anspruch 1, bei dem das besagte Prüfsteuerregister ein Steuerbit zur Freigabe des blockweisen Herunterladens des besagten Prüfprogramms in das besagte Prüfdatenregister enthält, wobei das besagte Prüfprogramm nach einer einleitenden Sequenz eines gegebenen Bitmusters als eine kontinuierliche Sequenz von Datenworten gesendet wird.

9. System nach Anspruch 1, bei dem es sich bei dem besagten gegebenen gesendeten Bitmuster um eine letzte "1" handelt, der (n-1) Nullen vorausgehen.