DE19943941A1

DE19943941A1 - Programmierbare JTAG-Netzwerkarchitektur zum Unterstützen eines proprietären Debug-Protokolls

Info

Publication number: DE19943941A1
Application number: DE19943941A
Authority: DE
Inventors: Olivier Garreau
Original assignee: Infineon Technologies North America Corp
Current assignee: Infineon Technologies North America Corp
Priority date: 1998-10-30
Filing date: 1999-09-14
Publication date: 2000-05-11
Also published as: GB2344430B; GB9925586D0; US6425101B1; JP2000148528A; GB2344430A

Abstract

Es wird eine Vorrichtung zum Testen einer Vielzahl von JTAG-tauglicher integrierter Schaltkreise vorgestellt, wobei zumindest einer der integrierten Schaltkreise ein Enhanced-Embedded-Debug-Modul beinhaltet. Die Vorrichtung ist in der Lage, selektiv bestimmte integrierte Schaltkreise zu testen, die an verschiedenen Orten lokalisiert sind. Auf diese Art und Weise können integrierte Schaltkreise in einem Zielbauteil getestet werden, bei dem integrierte Schaltkreise fehlerhaft oder nicht vorhanden sind. Die Vorrichtung erlaubt den Zugang zu verbesserten JTAG-Debug-Protokollen innerhalb eines gemischten (OCDS und nicht OCDS) IC-Netzwerks.

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf integrierte Schalt kreise. Insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren und ein System zum Testen und Debuggen von integrierten Schaltkreisen.

Hintergrund der Erfindung

Es wird angemerkt, daß in der ganzen folgenden Patentschrift unter Testprotokollen solche verstanden werden, die allgemein Debug-Protokolle miteinschließen.

Schaltkreise werden gewöhnlicherweise auf gedruckten Leiter karten aufgebaut (PC-Karten). Diese Schaltkreise sind in der Regel komplex und können eine große Anzahl von integrierten Schaltkreisen (IC's) beinhalten, wobei die IC's in eine große Vielzahl von Gehäusen eingebaut werden können. Die Zahl der IC's und die Vielzahl der Gehäuse auf Leiterkarten macht es schwierig, die IC's und die Verbindung zwischen den IC's zu testen.

Um komplexe PC-Kartenschaltungen zu testen, wurden Testarchi tekturen und Testbusse wie z. B. Boundary-Scan-Tests entwic kelt, wie sie aus dem Stand der Technik bekannt sind. Ein IEEE-Standard für diese Art von Testarchitekturen (definiert durch die generischen Signale TCK, TMS, TDI, TDO, TRST) wurde entwickelt und ist unter IEEE 1149.1 oder JTAG bekannt. Um ei nen Boundary-Scan-Test effektiv auf einer PC-heiterkarten un ter dem IEEE 1149.1 Standard durchzuführen, muß jeder IC auf der PC-heiterkarte, der getestet werden soll, eine zugehörige Testarchitektur beinhalten, die im nachfolgenden als Boundary- Scan bezeichnet wird, die ebenso JTAG-tauglich ist.

Die Fig. 1 veranschaulicht eine herkömmliche JTAG-taugliche Testarchitektur 100. Die Testarchitektur 100 beinhaltet einen Masterkontroller 102, der mit einem untergeordneten JTAG- Zielbaustein 104 verbunden ist durch die JTAG-tauglichen Ver bindungen 106 und 108. Der JTAG-Zielbaustein 104 beinhaltet eine serielle Registerkette 110, die durch in Reihe verknüpfte integrierte Schaltkreise IC 112 bis IC 118 hergestellt wird. Während eines Boundary-Scan-Tests scannt und testet der Ma sterkontroller 112 der Reihe nach eine vorbestimmte Reihe von Datenbits, die sowohl die Kontrollinformation als auch die Da teninformation enthält in die serielle Registerkette 110. Ty pischerweise wird die Kontroll- und Dateninformation durch ein besonderes Testprotokoll bereitgestellt, das durch den Master kontroller 112 ausgeführt wird speziell für den durchzuführen den Boundary-Scan-Test. Die Kontrollinformation kontrolliert einen Zustand, der in jedem der IC's 112 bis 118 vorliegt. Der Zustand benützt dabei Register und die bereitgestellte Daten information, um die Kartenverknüpfungen 120 bis 124 und die dazugehörigen IC's zu testen. Jedes der Register auf einem einzelnen IC ist ein Boundary-Scan-Register, das alle Input-, Output- und Input/Output-Ports auf dem IC beinhaltet.

In einigen Situationen ist es nicht wünschenswert, einen oder mehreren der integrierten Schaltkreise, die sich in dem unter geordneten Zielbauelement 102 befinden, zu testen. In so einem Fall wird ein Software "BYPASS" ausgeführt, indem der JTAG- Befehl "BYPASS" vor dem Start des Boundary-Scan-Test ausge führt wird, um diese integrierten Schaltkreise zu umgehen. Um einen einzelnen integrierten Schaltkreis zu umgehen, wird ein "BYPASS"-JTAG-Befehl speziell an den integrierten Schaltkreis oder dem integrierten Schaltkreise ausgeführt, die umgangen werden sollen. Der Zustand der sich im integrierten Schalt kreis befindet, antwortet auf den Umgehungsbefehl, indem jede eingehenden Daten und Kontrollinformationen um die interne Schaltung umgeleitet wird auf dem integrierten Schaltkreis. Dies führt dazu, data der einzelne IC vom Boundary-Scan-Test, der ausgeführt wird, ausgeschlossen wird.

In einigen Fällen führen Fehler in den integrierten Schaltun gen dazu, daß ein Software-BYPASS nicht ausgeführt werden kann. In so einem Fall würde es unmöglich sein einen genauen Boundary-Scan-Test innerhalb der Testarchitektur 100 auszufüh ren, da es unmöglich wäre, die fehlerhafte integrierte Schal tung zu umgehen. Demzufolge müßte die fehlerhafte integrierte Schaltung ausgewechselt werden, um die übrigen integrierten Schaltkreise sauber testen zu können. In komplexen Leiterkar ten, wäre die Entfernung und Ersetzung eines einzelnen inte grierten Schaltkreises zu zeitaufwendig und zu teuer um prak tisch ausgeführt zu werden.

Durch das Einführen von Debug-Schaltungen innerhalb integrier ter Schaltkreise, haben die Designer nun die Fähigkeit bekom men, in großem Maßstab die Möglichkeit zu erweitern, inte grierte Schaltkreise zu debuggen und dabei die Kosten im De sign und der Implementierung zu reduzieren. Die Testarchitek tur 100 ist nicht in der Lage, eingebettete und proprietäre Debug-Protokolle, die z. B. von Siemens Microelectronics Incor poration, San Jose, Kalifornien entwickelt wurden, zu unter stützen, da die JTAG-Verbinder 106 und 208 nicht dazu benutzt werden können, die erforderliche Debug-Information zu dem JTAG-Zielbaustein 104 zu tragen.

Demzufolge ist es wünschenswert, eine verbesserte und program mierbare JTAG-Netzwerkarchitektur bereitzustellen, die einge bettete Debug-Protokolle unterstützt.

Zusammenfassung der Erfindung

Eine Vorrichtung zum Testen einer Vielzahl von integrierten Schaltkreisen, bei dem jeder einzelne Schaltkreis ein zugehö riges Testprotokoll hat und zumindest einer der Schaltkreise ein zugehöriges On-Chip-Debug-Protokoll aufweist, wird im fol genden offenbart. Insbesondere beinhaltet die Vorrichtung ei nen Masterkontroller, der in der Lage ist, das zugehörige Testprotokoll mit jedem einzelnen der integrierten Schaltkrei se inklusive dem On-Chip-Debug-Protokoll auszuführen. Die Vor richtung beinhaltet einen programmierbaren Schalter zum selek tiven Ausführen von Testschleifen zwischen dem Masterkontrol ler und ausgewählten einzelnen integrierten Schaltkreisen, wie sie vom Masterkontroller nach den Konfigurationsdaten ange sprochen werden. Die Testschleifen erleichtern die Ausführung von ausgewählten einzelnen Testprotokollen. Die Vorrichtung beinhaltet einen Datenbus zum Verbinden des Masterkontrollers mit jedem einzelnen der integrierten Schaltkreise. Der Daten bus ist konfiguriert, um die Daten- und Kontrollsignale zwi schen dem Masterkontroller und den integrierten Schaltkreisen hinüber zu schicken und zur erleichterten Ausführung des On- Chip-Protokolls.

In einer bevorzugten Ausführung beinhaltet der Masterkontrol ler einen JTAG-Kontroller, der mit dem Datenbus verbunden ist und so konfiguriert ist, um das JTAG-Testprotokoll auszufüh ren, und einen On-Chip-Debug-Unterstützungskontroller (OCDS), der mit dem Datenbus verbunden ist und so konfiguriert ist, um das OCDS-Testprotokoll auszuführen. Der Masterkontroller bein haltet ferner einen programmierbaren Schalterkontroller, der mit dem programmierbaren Schalter verbunden ist und so konfi guriert ist, daß er ein Schalterkontrollsignal an den program mierbaren Schalterkontroller liefert. Der programmierbare Schalterkontroller antwortet durch Verbinden des JTAG- Kontrollers nach Bedarf mit dem zu testenden integrierten Schaltkreis.

Ein Testsystem zum Testen von JTAG-tauglichen integrierten Schaltkreisen mit integrierten On-Chip-Debug-Support Schalt kreisen (OCDS) wird des weiteren offenbart. In einer bevorzug ten Ausführung stellt ein Gascomputer, der mit einem Master kontroller verbunden ist, ausgewählte Testprotokolle an den Masterkontroller bereit.

Ein anderer Aspekt der Erfindung beinhaltet eine gedruckte Leiterkarte. Die gedruckte Leiterkarte beinhaltet eine Viel zahl von integrierten Schaltkreisen. Jeder der integrierten Schaltkreise weist ein zugehöriges Testprotokoll auf und zu mindest einer der integrierten Schaltkreise beinhaltet eine eingebettete Debug-Schaltung. Die eingebettete Debug-Schaltung wiederum hat ein zugehöriges On-Chip-Debug-Protokoll. Die ge druckte Leiterkarte beinhaltet des weiteren eine Vielzahl von Leitern zum Ausbilden von Testschleifen zwischen den einzelnen integrierten Schaltkreisen und einer externen Testschaltung.

Die Testschleifen erleichtern die Ausführung von ausgewählten einzelnen Testprotokollen. Die gedruckte Leiterkarte beinhal tet ferner einen Datenbus, der mit jedem der einzelnen inte grierten Schaltkreise verbunden ist. Der Datenbus ist konfigu riert, um Daten- und Kontrollsignale zwischen den integrierten Schaltungen und der externen Testschaltung zu übermitteln. Der Datenbus erleichtert ferner die Ausführung des On-Chip-Debug- Protokolls.

Des weiteren wird ein Verfahren zum Testen einer Vielzahl von integrierten Schaltungen vorgestellt, das einen Masterkontrol ler und einen programmierbaren Schalter benutzt, wobei der programmierbare Schalter selektiv den Masterkontroller mit einzelnen ausgewählten integrierten Schaltkreisen verbindet. Jeder integrierte Schaltkreis hat ein zugehöriges Testproto koll und zumindest einer der integrierten Schaltkreise bein haltet eine eingebettete Debug-Schaltung, der ein zugehöriges On-Chip-Debug-Protokoll aufweist. Das Verfahren beinhaltet die folgenden Verfahrensschritte:

- Bereitstellen der Testprotokolle an den Masterkontroller;
- Auswählen eines ersten Testprotokolls;
- Übermitteln erster Schalterkonfigurationsdaten mit zugehöri gem ersten Testprotokoll an den programmierbaren Schalter;
- Konfigurieren des programmierbaren Schalters gemäß der er sten Schalterkonfigurationsdaten, um den Masterkontroller mit zumindest einem der integrierten Schaltkreise zu verbin den;
- Ausführen des ersten Testprotokolls;
- Zurücksetzen des programmierbaren Schalters und dadurch Un terbrechen der Verbindung des Masterkontrollers von dem zu mindest einen integrierten Schaltkreis;
- Zurücksetzen des Maschinenzustands, der zu dem zumindest ei nen integrierten Schaltkreis gehört.

Ferner wird ein Computerprogrammerzeugnis zur Erleichterung des Testens einer Vielzahl von integrierten Schaltungen vorge stellt, das einen Masterkontroller und einen programmierbaren Schalter benutzt, wobei der programmierbare Schalter selektiv den Masterkontroller mit ausgewählten einzelnen integrierten Schaltkreisen verbindet. In einem Aspekt weist jede einzelne integrierte Schaltung ein zugehöriges Testprotokoll auf und zumindest eine der integrierten Schaltungen beinhaltet eine eingebettete Debug-Schaltung mit einem zugehörigen On-Chip- Debug-Protokoll. Das Computerprogrammerzeugnis beinhaltet zu mindest ein computerlesbares Medium und einen Computerpro gramm-Mechanismus und ist in zumindest einem computerlesbaren Medium eingebettet. Der Computerprogramm-Mechanismus bringt einen Computer dazu, die folgenden Operationen auszuführen:

- Bereitstellen der Testprotokolle an den Masterkontroller;
- Auswählen eines ersten Testprotokolls;
- Übermitteln erster Konfigurationsdaten, die zum ersten Test protokoll gehören, an den programmierbaren Schalter und da durch Konfigurieren des programmierbaren Schalters gemäß der ersten Konfigurationsdaten, um den Masterkontroller mit zu mindest einem der integrierten Schaltkreise zu verbinden;
- Anweisen des Masterkontrollers, um das erste Testprotokoll auszuführen;
- Anweisen des Masterkontrollers, um den programmierbaren Schalter zurückzusetzen, um dabei die Verbindung des Master kontrollers von dem zumindest einem integrierten Schaltkreis zu unterbrechen;
- Anweisen des Masterkontrollers um den zugehörigen Maschinen zustand zurückzusetzen, der zu dem zumindest einen inte grierten Schaltkreis gehört.

Die beschriebenen Anordnungen haben zahlreiche Vorteile und eliminieren die Notwendigkeit einer physischen Entfernung von fehlerhaften oder nicht eingeschalteten integrierten Schalt kreisen, um gewisse Boardlevel-Tests auszuführen. Des weiteren ermöglicht die Erfindung die volle Nutzung von leistungsstar ken durch Einbetten verstärkten On-Chip-Support-Merkmalen in Ergänzung zu herkömmlichen JTAG-Test-Schaltungen. Die Erfin dung ermöglicht es auch jegliche Zahl von verschiedenen inte grierten Schaltkreisen zu testen, die auf beliebiger Zahl von untergeordneten Zielbauteilen angeordnet sind, wozu auch ge druckte Leiterkarten gehören, sowohl lokal als auch zurückge setzt, wie in Multiprozessorcomputersystemen. Die beschriebene Erfindung funktioniert mit jeglicher integrierten Schaltung, die einen Funktionstest erfordert, wobei Mikroprozessoren und derartiges gemeint sind. Die Erfindung ist nicht auf Mikropro zessoren und derartige Bausteine beschränkt.

Kurze Beschreibung der Zeichnungen

Die vorliegende Erfindung wird durch Ausführungsbeispiele ver anschaulicht, aber nicht beschränkt. In den Figuren der beige fügten Zeichnungen werden die gleichen Bezugszeichen für ähn liche Elemente verwendet. Die Figuren zeigen:

Fig. 1 ist ein herkömmliches JTAG-Testnetzwerk;

Fig. 2 ist ein Testnetzwerk gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 3 ist eine Darstellung eines untergeordneten Zielbau teils nach einer Ausführungsform der vorliegenden Erfindung;

Fig. 4 ist eine Darstellung eines programmierbaren Schal ters gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 5 zeigt einen Testschaltkreis, der konfiguriert ist, um eine Boundary-Scan-Test an ausgewählten inte grierten Schaltkreisen nach einer Ausführungsform der vorliegenden Erfindung auszuführen;

Fig. 6 ist die Darstellung eines Testnetzwerks, die sowohl OCDS-taugliche integrierte Schaltungen als auch nur JTAG-taugliche integrierte Schaltungen gemäß einer Ausführungsform der vorliegenden Erfindung aufweist;

Fig. 7 ist ein Testsystem nach einer Ausführungsform der vorliegenden Erfindung;

Fig. 8 ist eine Darstellung eines Testsystems mit einer Vielzahl von untergeordneten Zielbauteilen;

Fig. 9 ist ein Flußdiagramm, das die Prozeßschritte beim Benutzen des Testnetzwerkes aufzeigt, um integrierte Schaltkreise nach einer Ausführungsform der vorlie genden Erfindung zu testen und

Fig. 10 zeigt ein typisches Computersystem nach einer Aus führungsform der vorliegenden Erfindung.

Detaillierte Beschreibung der bevorzugten Ausführungsbeispiele

In der folgenden ausführlichen Beschreibung der vorliegenden Erfindung werden zahlreiche spezifische Ausführungsformen ge zeigt, um ein eingehendes Verständnis der vorliegenden Erfin dung zu ermöglichen. Es ist jedoch für einen Fachmann selbst verständlich, die vorliegende Erfindung ohne diese spezifi schen Details auszuführen oder andere Elemente oder Verfah rensschritte einzuführen. Des weiteren werden wohl bekannte Verfahren, Prozeduren, Bauelemente und Schaltkreise nicht im Detail beschrieben, um die Aspekte der vorliegenden Erfindung nicht unnötigerweise zu verdunkeln.

Beginnend mit der Fig. 2 wird ein Testnetzwerk 200 nach einer Ausführungsform der vorliegenden Erfindung gezeigt. Das Test netzwerk 200 beinhaltet einen Masterkontroller 202, der mit einem programmierbaren Schalter 204 verbunden ist. Der pro grammierbare Schalter 204 wiederum ist mit einem untergeordne ten Zielbauteil 106 verbunden, der wiederum JTAG-taugliche in tegrierte Schaltkreise IC1 bis IC4 beinhaltet. In einer bevor zugten Ausführungsform der vorliegenden Erfindung ist zumin dest einer der integrierten Schaltkreise IC1 bis IC4 ein On- Chip-Debug-Support (OCDS) integrierter Schaltkreis mit einer On-Chip-Debug-Schaltung. Daher wird zur Erleichterung der Er örterung im folgenden angenommen, daß der IC1 ein OCDS-artiger integrierter Schaltkreis mit einer OCDS-Schaltung 208 ist, wo hingegen IC2 bis IC4, die auch JTAG-tauglich sind, lediglich eine JTAG-Testschaltung beinhalten (nicht gezeigt). Es wird angemerkt, daß in der Praxis ein beliebiger oder alle oder eben keiner der integrierten Schaltkreise IC1 bis IC4 ein OCDS-artiger integrierter Schaltkreis sein kann.

In einer bevorzugten Ausführungsform der vorliegenden Erfin dung beinhaltet der Masterkontroller 202 einen JTAG-Kontroller 210, der mit dem programmierbaren Schalter 204 über I/O- Leitungen 211-1 und 211-2 verbunden ist. Der JTAG-Kontroller 210 stellt JTAG-Testprotokolle bereit, die von den JTAG- Testschaltungen benutzt werden, die in den JTAG-tauglichen in tegrierten Schaltkreisen vorliegenden. Wie aus dem Stand der Technik bekannt ist, weisen die Testprotokolle typischerweise Befehle auf, so z. B. Testvektoren, die von den zugehörigen Testschaltungen benutzt werden, um festzustellen, ob die inte grierte Schaltung, die getestet wird, sauber funktioniert.

Der Masterkontroller 202 beinhaltet des weiteren einen OCDS- Kontroller 212, der durch einen Datenbus 214 mit dem unterge ordneten Zielbauteil 206 verbunden ist. Das untergeordnete Zielbauteil 206 weist leitfähige Pfade, typischerweise in der Form von gedruckten Leitungen, auf, die den Datenbus 214 mit jedem einzelnen integrierten Schaltkreis IC1 bis IC4 verbin den. Ein TMS-Signalgenerator 216, der im Masterkontroller 202 vorliegt, ist mit dem Datenbus 214 und dem JTAG-Kontroller 210 verbunden und stellt ein JTAG-taugliches Maschinenzustandskon trollsignal (TMS), an jeden der integrierten Schaltkreise IC1 bis IC4 bereit, wie es vom JTAG-Kontroller 210 vorgegeben ist.

Der Masterkontroller 202 beinhaltet des weiteren einen Schal terkontroller 218, der mit dem programmierbaren Schalter 204 verbunden ist. Wie weiter unten im Detail beschrieben ist, stellt der Schalterkontroller 218 ein Schalterkontrollsignal bereit, das vom programmierbaren Schalter 204 dazu benutzt wird, um selektiv einen der integrierten Schaltkreise IC1 bis IC4 zu verbinden, die durch den JTAG-Kontroller 210 getestet werden über die I/O-Zuführungen 211. In einer bevorzugten Aus führung ist die Verbindung zwischen JTAG-Kontroller 210 und den integrierten Schaltkreisen in der Form einer Feedback- Schleife. Die Feedback-Schleife beinhaltet einen Zuführungs pfad, den der JTAG-Kontroller 210 dazu benutzt, um Testbefehle an der JTAG-Testschaltung, die während des Tests in der inte grierten Schaltung beinhaltet ist, bereitzustellen. Die JTAG- Testschaltung rückantwortet an den JTAG-Kontroller 210 mit korrespondierenden Testergebnissen und benutzt dabei einen zu gehörigen Rückführungspfad (Feedback Phase). Beispielsweise weist der Schalterkontroller 218 den programmierbaren Schalter 204 an, eine I/O-Zuführung 211-1 an eine Vorwärtszuführung 220 anzuschließen und eine Rückwärtszuführung 222 an eine I/O- Zuführung 211-2 anzuschließen, sobald der integrierte Schalt kreis IC1 die einzige integrierte Schaltung ist, die unter Be nutzung eines zugehörigen JTAG-Testprotokolls auf ihre Funk tionalität vom JTAG-Kontroller 210 getestet wird. Auf diese Weise kann der JTAG-Kontroller 210 nur den integrierten Schaltkreis IC1 testen ohne eine andere integrierte Schaltung im untergeordneten Zielbauteil 206 zu testen.

Es wird angemerkt, daß jede Stelle des untergeordneten Ziel bauteils 206, die eine integrierte Schaltung unterbringen kann, mit einer zugehörigen Bestimmungsadresse (DA) ausgestat tet ist. Auf diese Weise kann der Ort einer einzelnen inte grierten Schaltung, die sich auf dem untergeordneten Zielbau teil 206 befindet, einfach und zuverlässig identifiziert wer den. Ist die Stelle einmal identifiziert, kann auch die Art der integrierten Schaltung, d. h. also ob es sich um eine JTAG- oder eine OCDS-Schaltung handelt, auf der jeweiligen Stelle des untergeordneten Zielbauteils 206 ermittelt werden. Die Fig. 3 veranschaulicht beispielsweise ein untergeordnetes Ziel bauteil 300 gemäß einer Ausführungsform der vorliegenden Er findung. Wie gezeigt, weist jeder Ort auf dem untergeordneten Zielbauteil 300, das durch eine integrierte Schaltung, wie z. B. IC1 bis IC4, besetzt sein kann, eine Bestimmadresse auf. In diesem einzelnen Fall ist IC1 an einer Stelle des unterge ordneten Zielbauteils 300 angeordnet, zu dem die Bestimmadres se D₁ gehört, wohingegen IC2 an einer Stelle angeordnet ist, zu der die Bestimmadresse D₂ gehört etc. In Übereinstimmung mit JTAG korrespondiert zu einer Bestimmadresse ein Bitort in einem globalen Bitrahmen.

Durch das sichere Bestimmen jeder Stelle auf dem untergeordne ten Zielbauteil können Konfigurationsdaten, die zu einer ein zelnen Testkonfiguration gehören, dazu benutzt werden, um eine weite Vielzahl von Testsituationen zu ermöglichen oder aufzu setzen. Die Tabelle 1 gibt die möglichen Konfigurationsdaten wieder, die die integrierten Schaltungen, die auf dem unterge ordneten Zielbauteil 300 vorliegen, die getestet werden sollen nach ihren jeweiligen Arten, d. h. ob es sich um JTAG-artige oder OCDS-artige Schaltungen handelt, dabei wird das Beispiel von oben verwendet, wobei die integrierte Schaltung IC1 die einzige von den integrierten Schaltungen IC1 bis IC4 ist, die eine OCDS-Schaltung 208 beinhaltet.

Tabelle 1

Konfigurationsdaten

Die Konfigurationsdaten, die in der Tabelle 1 gezeigt werden, geben dem Masterkontroller 202 die Orte der integrierten Schaltkreise an, die getestet werden sollen, und die dazugehö rigen Typen.

Um eine Testumgebung zu generieren mittels der Konfigurations daten, die in der Tabelle 1 gezeigt werden, übergibt der Ma sterkontroller 202 an den programmierbaren Schalter 204 ein geeignetes Schaltkontrollsignal, das auf den Bestimmadressen, die in den Konfigurationsdaten beinhaltet sind, basiert.

Die Testprioritätsdaten, d. h. die Testreihenfolge, kann eben falls beinhaltet sein. Z. B. gibt der Masterkontroller 202 ein Schaltkontrollsignal SC_IC1 ab, das den programmierbaren Schal ter 204 anweist, eine Feedback-Schleife zwischen dem Master kontroller 202 und dem integrierten Schaltkreis IC1 aufzubau en, wenn der integrierte Schaltkreis IC1 der erste integrierte Schaltkreis sein soll, der getestet werden soll, wie oben be schrieben. Sobald die Feedback-Schleife aufgebaut ist, führt der Masterkontroller 202 die geeigneten Testinstruktionen aus, um die Funktionalität des integrierten Schaltkreises IC1 aus zuwerten. Sobald das Testen des IC1 vervollständigt ist, wird das Verfahren bei allen anderen integrierten Schaltkreisen, die getestet werden sollen wiederholt basierend auf dem Test protokoll, das vom Masterkontroller 202 ausgeführt wird.

Der Gebrauch von Bestimmadressen, um Orte auf den benutzten untergeordneten Zielbauteilen zu identifizieren, um integrier te Schaltkreise zu erfassen, gestattet eine sehr große Flexi bilität im Schaffen eines weiten Feldes von Testumgebungen. Im Fall eines fehlerhaften Schaltkreises kann ein Boundary-Scan- Test beispielsweise ausgeführt werden, bei dem nur die funk tionierenden integrierten Schaltkreise benutzt werden, indem einfach die Bestimmadressen des fehlerhaften integrierten Schaltkreises identifiziert werden. Das Testprotokoll kann dann einfach den fehlerhaften integrierten Schaltkreis umge hen, ohne ein teures und zeitaufwendiges Neuverdrahten oder Ersetzen auszuführen, wie das typisch für herkömmliche Test netzwerke ist.

Zusätzlich kann in den Fällen, wo einzelne integrierte Schalt kreise, die getestet werden müssen, nicht verfügbar sind, bei spielsweise wenn sie noch nicht designed oder zu teuer sind, können die verfügbaren integrierten Schaltkreise dennoch gete stet werden, indem die Plazierung umgangen wird ohne einen in tegrierten Schaltkreis.

Die Fig. 4 zeigt einen programmierbaren Schalter 400 gemäß einer Ausführungsform der vorliegenden Erfindung. Es wird an gemerkt, daß der programmierbare Schalter 400 eine mögliche Ausführungsform des programmierbaren Schalters 204 aus der Fig. 2 zeigt. Der programmierbare Schalter 400 beinhaltet ver tikale Datenleitungen 402, die programmierbar verknüpft zu ho rizontalen Datenleitungen 404 sind, so daß ein Gegenstand ge bildet wird, der als "Crossbar"-Schalter bezeichnet wird. Die vertikalen Datenleitungen 402 und horizontalen Datenleitungen 404 können wahlweise elektrisch verknüpft miteinander sein, wobei programmierbare Verbindungen benutzt werden, um einen Signalpfad bereitzustellen, der zum Passieren von Kontrollsi gnalen und Datensignalen geeignet ist. Es wird der Klarheit halber angemerkt, daß nur wenige der verfügbaren programmier baren Verbindungen gezeigt sind und daß in der Praxis eine programmierbare Verbindung an jeder horizontalen und vertika len Datenleitungsüberschneidung sitzt. Die vertikalen Daten leitungen 402 sind mit einem vertikalen Datenleitungskontrol ler 406 verknüpft, der mit dem Schalterkontroller 218 ver knüpft ist, wohingegen die horizontalen Datenleitungen 404 mit dem horizontalen Datenleitungskontroller 408 verknüpft sind, der ebenfalls mit dem Schalterkontroller 218 verknüpft ist. Jede der horizontalen Datenleitungen 404 ist mit einem der programmierbaren Schaltungs-I/O-Leitungen 410 verknüpft. Jeder der programmierbaren Schaltungs-I/O-Leitungen 410 sind wieder um paarweise mit den integrierten IC1 bis IC4 verbunden, die sich auf dem Hardware-Zielbauteil 206 befinden. Der Einfach heit halber ist eine horizontale Datenleitung 404-1 mit einer programmierbaren Schaltungs-I/O-Leitung 410-11 verbunden, wo hingegen eine horizontale Datenleitung 404-2 mit einer pro grammierbaren Schaltungs-I/O-Leitung 410-2 verbunden ist. Die I/O-Leitungen 410-1 und 410-2 sind wiederum mit der Zufüh rungsleitung 220 und der Rückführungsleitung 222 verbunden.

Um den IC1 selektiv mit dem JTAG-Kontroller 210 zu verbinden, benutzt der horizontale Datenleitungskontroller 408 program mierbare Verbindungen 412-1 und 412-2, um die horizontale Da tenleitung 404-1 mit der vertikalen Datenleitung 402-1 und die horizontale Datenleitung 404-2 mit der vertikalen Datenleitung 402-2 zu verbinden. Der vertikale Datenleitungskontroller 406 benutzt die programmierbare Verbindung 412-3, um die vertikale Datenleitung 402-1 mit dem JTAG-Kontroller 210 über die I/O- Leitung 211-1 zu verbinden. Der vertikale Datenleitungskon troller 406 benutzt dann die programmierbare Verbindung 412-4, um die vertikale Datenleitung 402-2 über die I/O-Leitung 211-2 mit dem JTAG-Kontroller 210 zu verbinden. Auf diese Weise wird eine Testrückführungsschleife zwischen dem JTAG-Kontroller 210 und dem integrierten Schaltkreis IC1 ausgebildet. An diesem Punkt kann der Masterkontroller 202 direkt den JTAG-Kontroller 210 anweisen, die geeigneten JTAG-Testprotokolle, die zu dem integrierten Schaltkreis IC1 gehören, auszuführen. Gegebenen falls können aüch OCDS-Transaktionen ausgeführt werden.

In manchen Situationen kann es wünschenswert sein, zwei oder mehrere integrierte Schaltkreise in Reihe oder in Kette zu schalten. So eine Situation tritt auf, sobald ein JTAG- Kettenpfad wie oben beschrieben ausgeführt werden soll. Die Fig. 5 zeigt eine Schaltung, die konfiguriert ist, um einen Boundary-Scan-Test an ausgewählten integrierten Schaltkreisen IC2 und IC3 gemäß einer Ausführungsform der vorliegenden Er findung auszuführen. Der programmierbare Schalter 400 benutzt andere der programmierbaren Verbindungen, um den geeigneten Testschaltkreis auszubilden, wie im folgenden beschrieben wird. Der Schalterkontroller 218 vermittelt das geeignete Schalterkontrollsignal von dem horizontalen Datenleitungskon troller 408 an den vertikalen Datenleitungskontroller 406. In diesem Fall benutzt der horizontale Datenleitungskontroller 408 die programmierbare Verbindung 412-5, um die vertikale Da tenleitung 402-3 mit der horizontalen Datenleitung 404-3 zu verbinden, und er benutzt die programmierbare Verbindung 412- 6, um die horizontale Datenleitung 404-4 mit der vertikalen Datenleitung 402-4 zu verbinden. Die programmierbare Verbin dung 412-7 wird benutzt, um die vertikale Datenleitung 402-4 mit der horizontalen Datenleitung 404-5 zu verbinden, während die programmierbare Verbindung 412-8 dazu benutzt wird, die horizontale Datenleitung 404-6 mit der vertikalen Datenleitung 404-5 zu verbinden. Der vertikale Datenleitungskontroller 406 benutzt dann die programmierbare Verbindung 412-9, um die ver tikale Datenleitung 402-4 mit dem JTAG-Kontroller 210 über die I/O-Leitung 211-1 zu verbinden. Der vertikale Datenleitungs kontroller 406 benutzt die programmierbare Verbindung 412-10, um die vertikale Datenleitung 402-3 mit dem JTAG-Kontroller 210 über die I/O-Leitung 211-2 zu verbinden. Auf diese Weise können die integrierten Schaltkreise IC3 und IC2 getestet wer den, ohne daß andere der integrierten Schaltkreise getestet werden, die sich auf dem untergeordneten Zielbauteil 206 be finden und kettenverknüpft in dem JTAG-Pfad liegen.

Die Fig. 6 zeigt ein exemplarisches Testnetzwerk 600 nach ei ner Ausführungsform der vorliegenden Erfindung. Das Testnetz werk 600 beinhaltet einen Masterkontroller 602, der an einen programmierbaren Schalter 604 gekoppelt ist. Der programmier bare Schalter 604 ist verknüpft mit dem untergeordneten Ziel bauteil 606, welches einen Mikroprozessor-IC 608 aufweist, der beispielweise aus der Produktfamilie Tricore stammt, die von der Siemens Microelectronics Incorporation in San Jose, Kali fornien, USA hergestellt wird. Das untergeordnete Zielbauteil 606 beinhaltet ferner zugehörige Kontrollerchips. Solche Kon trollerchips beinhalten einen I/O-Kontroller-IC 610 und einen Adresskontroller-IC 612, die beispielsweise aus der Produktfa milie Vantis von CPLD-Produkten stammen kann, die von der Ad vanced Micro Devices Incorporation aus Sunnyvale, Kalifornien, USA stammen. Demzufolge beinhaltet der Mikroprozessor IC 608 eine OCDS-Schaltung 609 mit zugehörigen OCDS-Debug- Protokollen, die vom Masterkontroller 602 ausgeführt werden, wohingegen der I/O-Kontroller IC 610 und der Adresskontroller IC 612 nur JTAG-tauglich sind und lediglich mit ihren eigenen JTAG-Testprotokollen verbunden sind, die ebenfalls vom Master kontroller 602 ausgeführt werden. Demzufolge ist der Master kontroller 602 so konfiguriert, daß er so viele Testprotokolle wie erforderlich ausführen kann.

Der Masterkontroller 602 beinhaltet einen JTAG-Kontroller 614. Der JTAG-Kontroller 614 beinhaltet "Vantis"-JTAG-Register 616, die so angeordnet sind, um die JTAG-Testprotkolldaten zu spei chern, je nachdem welche integrierten Schaltkreise mit den zu gehörigen Vantis-Testprotokollen getestet werden. Der JTAG- Kontroller 614 beinhaltet des weiteren "Tricore"-JTAG-Register 618, die so angeordnet sind, um JTAG-Testprotokolldaten zu speichern, die spezifisch für den Mikroprozessor IC 608 sind und konsistent mit Tricore-Debug-Protokollen sind. Auf diese Art ist der Masterkontroller 602 in der Lage sowohl Vantis- Testprotokolle als auch Tricore-Debug-Protokolle je nach Be darf bereitzustellen. Ein Rücksetz(disable)Register 620 wird benutzt, um ein TMF-Rücksetzsignal (Disable-Signal) bereitzu stellen. Der Masterkontroller 602 beinhaltet des weiteren ei nen OCDS-Kontroller 622, der programmierbar mit der OCDS- Schaltung 609 verbunden ist über den programmierbaren Schalter 604. Ein Taktschaltkreis TCK stellt ein Taktsignal an jeden einzelnen integrierten Schaltkreis IC 608, IC 610 und IC 612 bereit.

Der programmierbare Schalter 604 beinhaltet einen ersten Mul tiplexer 624 zum Auswählen eines TDI-Signales, das zur jewei ligen IC-Art, die getestet werden soll, gehört. Falls der Ma sterkontroller 602 beispielsweise den Mikroprozessor IC 608 testet, dann wählt der erste Multiplexer 624 das TDI-Signal aus, das zum Tricore-JTAG-Testprotokoll gehört. Falls der Ma sterkontroller 602 hingegen entweder einen oder beide der Van tis integrierten Schaltkreise IC 610 und IC 612 testet, dann wählt der erste Multiplexer 624 das TDI-Signal aus, das zum Vantis-Testprotokoll gehört. Ein zweiter Multiplexer 626 und ein dritter Multiplexer 628 stehen zur Auswahl von TRS- und TMS-Signalen bereit, je nachdem welche Testprotokolle benutzt werden. Ein Tricore-Ergebnisregister 630 empfängt die Tester gebnisse von dem Mikroprozessor IC 608, wohingegen ein Vantis- Ergebnisregister 632 die Testergebnisse von dem Vantis inte grierten Schaltkreisen IC 610 und IC 612 empfängt. In der Si tuation, wo ein mehrfacher IC-Test erfolgen soll, richtet ein Selektor 634, der Teil einer virtuellen Schaltung sein kann, den Ausgang des IC 608 an den Eingang des IC 610. Auf diese Weise wird eine serielle Kette ausgebildet.

Die Fig. 7 zeigt ein Testsystem 700 nach einer Ausführungs form der vorliegenden Erfindung. Das Testsystem 700 weist ei nen Gastcomputer 702 auf, der so konfiguriert ist, daß er aus führbare Befehle an das Testnetzwerk 703 abgibt. Das Testnetz werk 703 beinhaltet einen Masterkontroller 704, der mit dem programmierbaren Schalter 706 verbunden ist. Der programmier bare Schalter 706 ist wiederum mit dem untergeordneten Ziel bauteil 707 verbunden, das integrierte Schaltungen 708 bis 714 aufweist, die damit verbunden sind.

Während der Arbeit stellt der Gastcomputer 702 ein Benutzerin terface bereit, um auszuwählen, welcher der integrierten Schaltkreise 708 bis 714 getestet werden soll. Auf diese Weise stellt das Testsystem 700 einen flexiblen Ansatz dar, um die integrierten Schaltkreise, die beispielsweise auf einer Lei terkarte montiert sind, zu testen. Wenn ein Benutzer es wünscht, nur einen einzelnen integrierten Schaltkreis, bei spielsweise den IC 708, zu testen, stellt der Gastcomputer die notwendigen Konfigurationsdaten an den Masterkontroller 704 bereit, welcher wiederum den programmierbaren Schalter 706 an weist, selektiv den IC 708 an den Masterkontroller 704 zu ver binden. In dem Fall, wo z. B. ein Boundary-Scan-Test an den IC 710 und IC 712 durchgeführt werden soll, stellt der Gastcompu ter 702 die entsprechenden Konfigurationsdaten an den Master kontroller 704 bereit. Der Masterkontroller 704 weist dann den programmierbaren Schalter 706 an, nur die IC 710 und IC 712 der Reihe nach an den Masterkontroller 704 zu verbinden.

In einigen Situationen sind einer oder mehrere der integrier ten Schaltkreise, die sich auf dem untergeordneten Zielbauteil 707 befinden, defekt. In dieser Situation stellt der Gastcom puter 702 Instruktionen an den Masterkontroller 704 bereit, welcher dieser dazu benutzt, den programmierbaren Schalter 706 anzuweisen, die fehlerhaften integrierten Schaltkreise zu um gehen, ohne daß die fehlerhaften integrierten Schaltkreise an sich benutzt werden müssen, um die Umgehung herzustellen. Auf diese Art und Weise stellt das Testsystem 700 einen flexiblen Ansatz dar, um Systemarchitekturen zu testen, bei dem gänzlich der Zwang zum Ersetzen fehlerhafter integrierter Schaltkreise wegfällt, um einen Funktionstest auf einer Leiterkarte auszu führen. Das Testsystem 700 kann auch zum Testen von Systemen benutzt werden, wo gewisse integrierte Schaltkreise nicht vor handen sind, z. B. aufgrund späterer Design-Stufen oder be grenzter Verfügbarkeit. Dann gewährleistet das Testsystem 700 bessere Design-Zykluszeiten, da die Leiterkarte ausgetestet werden kann, ohne mit den Problemen konfrontiert zu sein, die an individuellen integrierten Schaltkreise liegen.

Das Testsystem 700 kann auch integrierte Schaltkreise testen, die verbesserte eingebettete Chip-Debug-Schaltungen aufweisen, da der Masterkontroller 704 in der Lage ist jegliche Zahl von gewünschten JTAG-Protokollen bereitzustellen, die mit Bounda ry-Scan, OCDS oder andere Arten zusammenhängen.

Die Fig. 8 zeigt ein Testsystem 800 mit einer Vielzahl von untergeordneten Zielbauteilen. Das Testsystem 800 besteht aus einem Gastcomputer 802, der mit einem Masterkontroller 804 verbunden ist. Der Masterkontroller 804 wiederum ist mit einem programmierbaren Schalter 806 verbunden, der dazu dient be stimmte integrierte Schaltkreise (nicht gezeigt) auszuwählen, die sich in der Zahl der untergeordneten Zielbauteile TD₁ bis TDn befinden. Es wird angemerkt, daß eine beliebige Zahl von untergeordneten Zielbauteilen, sowohl zurückgesetzt (Remote) oder lokal (Local), programmierbar mit dem programmierbaren Schalter 806 verbunden werden können, je nach Bedarf. Auf die se Art und Weise kann jede Zahl von untergeordneten Zielbau teilen entfernt voneinander oder entfernt vom Masterkontroller 804 genauso wie vom Gastcomputer 802 angeordnet werden. Dies gewährleistet die Möglichkeit, die integrierten Schaltkreise, die auf vielen verschiedenen untergeordneten Zielbauteilen sitzen, zu testen, beispielsweise die integrierten Schaltkrei se eines Multi-Prozessor-Computersystems. In der Praxis weist ein Multi-Prozessor-Computersystem eine Zahl von verschiedenen untergeordneten Zielbauteilen in der Form von Leiterkarten. auf, (manchmal wird das auch eine Plattform genannt), die ty pischerweise die Form eines "Motherboard" und mehrfacherer "Add-On-Boards" aufweisen und an verschiedenen Orten innerhalb des Systems angeordnet sind.

Fig. 9 zeigt einen möglichen Verfahrensablauf 900 zum Testen integrierter Schaltkreise nach einer Ausführungsform der vor liegenden Erfindung. Es wird angemerkt, daß das Verfahren, das in der folgenden Diskussion erörtert wird, mit dem Testsystem 700 aus Fig. 7 in Einklang gebracht werden kann. Wie gezeigt, beginnt das Testverfahren mit dem Laden (902) der ausgewählten Testprotokolle in den Masterkontroller. Die Testprotokolle können in einem Gastcomputer gespeichert werden, der mit dem Masterkontroller verbunden ist, oder die Testprotokolle können in einem Speicherbauelement gespeichert werden, das mit dem Speicherkontroller verbunden ist. In beiden Fällen geben die Testprotokolle die ausführbaren Instruktionen für den Master kontroller, um die integrierten Schaltkreise sauber zu testen. Sobald die sauberen Testprotokolle in den Masterkontroller ge laden sind, initialisiert der Masterkontroller (904) alle Re gister, I/O-Übergangsstellen usw. Sobald der Masterkontroller initialisiert worden ist, wird ein Testprotokoll ausgewählt (906), das auf dem zu testenden integrierten Schaltkreis ba siert. Sobald das Testprotokoll ausgewählt worden ist, werden die zugehörigen Konfigurationsdaten mit dem aufgestellten Testprotokoll an den programmierbaren Schalter übermittelt (908). Sobald die Daten und das Protokoll empfangen worden sind, benutzt der programmierbare Schalter die Konfigurations daten, um die dazugehörigen integrierten Schaltkreise oder den zugehörigen integrierten Schaltkreis mit dem Masterkontroller zu verbinden (910). Der Masterkontroller führt dann das ausge wählte Testprotokoll (912) aus und danach werden alle Verbin dungen abgeschlossen (close) (914).

Sobald die Verbindungen abgeschlossen sind, wird der Maschi nenzustand für alle getesteten integrierten Schaltungen zu rückgesetzt (916). Es wird dann eine Abfrage gemacht, ob ein anderes Testprotokoll ausgewählt werden soll (918). Wenn nicht, hält das Testverfahren an. Sollte jedoch ein anderes Testprotokoll ausgewählt werden, so wird ein neues Testproto koll ausgewählt und das Verfahren läuft weiter.

Die Fig. 10 veranschaulicht ein typisches Computersystem nach einer Ausführungsform der vorliegenden Erfindung. Das Compu tersystem 1000 beinhaltet eine Zahl von Prozessoren 1002, die im folgenden auch als zentrale Prozeßeinheiten oder kurz CPU genannt werden; die mit Speicherbauelementen gekoppelt sind, wobei die Speicherbauelemente einen Primärspeicher 1006, der typischerweise ein Random-Access-Memory oder RAM ist, und ei nen Primärspeicher 1004, der typischerweise ein Read-Only- Memory oder ROM, ist beinhalten. Wie hinlänglich aus dem Stand der Technik bekannt ist, dient der Primärspeicher 1004 dazu, Daten und Instruktionen unidirektional an die CPU zu übermit teln, und der Primärspeicher 1006 wird typischerweise dazu be nutzt, Daten und Instruktionen bidirektional zu übermitteln. Beide Arten von Primärspeichern können auch ein geeignetes computerlesbares Medium wie oben beschrieben, beinhalten. Ein Massenspeicher 1008 ist ebenso bidirektional an die CPU 1002 gekoppelt und stellt zusätzliche Datenspeicherkapazität bereit und kann irgendeine der computerlesbaren Medien wie oben be schrieben beinhalten. Der Massenspeicher 1008 kann dazu die nen, Programme, Daten und ähnliches zu speichern und ist typi scherweise ein sekundäres Speichermedium, wie z. B. eine Fest platte, die langsamer ist als ein primärer Speicher. Typi scherweise kann die Information, die im Massenspeicher 1008 vorliegt, in geeigneten Fällen auf bekannte Weise als Teil des primären Speichers 1006 als ein virtuelles Gedächtnis inkorpo riert werden. Ein spezieller Massenspeicher wie ein CDROM 1014 kann ebenso Daten unidirektional an die CPU 1002 weitergeben.

Die CPU 1002 ist ferner an ein Interface 1010 gekoppelt, das ein oder mehrere Input/Output-Bauelemente aufweist, wie z. B. einen Videomonitor, Trackballs, Computermäuse, Tastaturen, Mi krofone, berührungssensitive Displays, Transducerkartenleser, Magnetband- oder Papierbandleser, Tabletts, Stifte, Sprach- oder Handschrifterkenner, oder andere gut bekannte Datenquel len wie natürlich auch weitere Computer. Letztendlich kann die CPU 1002 optional an einen Computer oder ein Telekommunikati onsnetzwerke gekoppelt werden, wobei eine Netzwerkverbindung benutzt wird, wie sie unter dem Bezugszeichen 1012 allgemein gezeigt ist. Mit so einer Netzwerkverbindung kann die CPU 1002 auch mit Informationen aus dem Netzwerk versorgt werden oder kann Informationen an das Netzwerk abgeben, wie das mit dem oben beschriebenen Verfahren möglich ist. Die oben beschriebe nen Bauelemente und Materialien sind Fachleuten der Computer hardware und Software hinlänglich bekannt.

Die beschriebenen Ausführungsformen haben zahlreiche Vorteile und erlauben das Testen von integrierten Schaltkreisen, die verbesserte eingebettete (enhanced embedded) Debug-Schaltungen aufweisen. Darüber hinaus kann ein optionaler Testmodus die Möglichkeit von schnellen Testen von integrierten Schaltkrei sen mit extern generierten Testvektoren merklich steigern. Das beschriebene Testnetzwerk und die Verfahren arbeiten gut mit einem weiten Spektrum von integrierten Schaltungen so z. B. Mi kroprozessoren und dergleichen, die mit einem großen Spektrum vom Prozeßtechnologien hergestellt werden können.

Obwohl nur wenige Ausführungsformen der vorliegenden Erfindung im Detail beschrieben worden sind, versteht es sich von selbst, daß die vorliegende Erfindung in vielen anderen spezi fischen Formen ausgeführt werden kann, ohne daß der Geist oder der Bereich der vorliegenden Erfindung verlassen wird. Insbe sondere sind die Vorteile, die eine flexible Antwort auf ein weites Spektrum von Testsituationen beinhaltet, gleichermaßen anwendbar an jeder beliebig montierten integrierten Schaltung, obwohl die Erfindung hauptsächlich im Kontext von gedruckten Leiterkarten erörtert worden ist.

Ferner können die Testcharakteristiken im Einklang mit dem Be darf eines jeweiligen Systems variiert werden. Beispielsweise kann ein einzelnes Testprotokoll eines Herstellers an ver schiedenen spezifischen Bauelementen benutzt werden, ohne Um programmieren oder Neuentwickeln neuer Testverfahren. Dies spart merklich Ingenieurszeitaufwand. Demzufolge müssen die vorliegenden Beispiele als erläuternd und nicht beschränkend aufgefaßt werden. Die Erfindung ist demnach nicht auf die De tails beschränkt, die in der Beschreibung offenbart wurden, sondern können innerhalb des Schutzbereichs der beigefügten Patentansprüche modifiziert werden.

Claims

1. Ein Vorrichtung zum Testen einer Vielzahl von JTAG- tauglicher integrierter Schaltkreise, wobei die integrierten Schaltkreise ein zugehöriges Testprotokoll aufweisen und zu mindest einer der JTAG-tauglichen integrierten Schaltkreise ein On-Chip-Debug-Support (OCDS-integrierter Schaltkreis mit einer eingebetteten Debug-Schaltung ist, mit folgenden Be standteilen:

1. Ein Masterkontroller, der in der Lage ist, das Testproto koll, das zu jedem einzelnen der integrierten Schaltkreise gehört, und das On-Chip-Debug-Protokoll, auszuführen;
2. ein programmierbarer Schalter zum selektiven Ausbilden von Testschleifen zwischen dem Masterkontroller und ausgewählten einzelnen integrierten Schaltkreisen, wie durch den Master kontroller nach Konfigurationsdaten vorgegeben wird, wobei die Testschleifen zur leichteren Ausführung ausgewählter einzelner Testprotokolle dienen; und
3. ein Datenbus für die Verbindung des Masterkontrollers mit jedem einzelnen der integrierten Schaltkreise, wobei der Da tenbus so konfiguriert wird, um Daten und Kontrollsignale zwischen dem Masterkontroller und den integrierten Schalt kreisen zu übermitteln, und der Datenbus auch zur leichteren Ausführung des On-Chip-Debug-Protokolls dient.

2. Vorrichtung nach Anspruch 1, wobei die Testprotokolle be inhalten:

1. Ein ausgewähltes JTAG-Testprotokoll, das zum Testen einer korrespondierenden JTAG-Funktion eines JIAG-tauglichen inte grierten Schaltkreises dient; und
2. ein ausgewähltes OCDS-Testprotokoll, das dazu dient, eine korrespondierende OCDS-Funktion eines OCDS-integrierten Schaltkreises zu testen.

3. Vorrichtung nach Anspruch 1 oder 2, wobei der Masterkontroller beinhaltet:

1. Einen JTAG-Kontroller, der mit dem Datenbus verbunden ist und so konfiguriert ist, um das JTAG-Testprotokoll auszufüh ren, das zu dem ausgewählten JTAG-tauglichen integrierten Schaltkreis, der getestet werden soll, gehört;
2. einen OCDS-Kontroller, der mit dem Datenbus verbunden ist und so konfiguriert ist, um das OCDS-Testprotokoll auszufüh ren, wenn der integrierte Schaltkreis, der getestet werden soll, ein OCDS-integrierter Schaltkreis ist; und
3. einen programmierbaren Schalterkontroller, der mit dem pro grammierbaren Schalter verbunden ist und so eingerichtet ist, um die Konfigurationsdaten zu nutzen, um ein Schaltkon trollsignal bereitzustellen, daß den programmierbaren Schal ter anweist, nach Bedarf die ausgewählten jeweiligen JTAG- tauglichen integrierten Schaltkreise, die getestet werden sollen, mit dem JTAG-Kontroller zu verbinden.

4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ferner ein untergeordnetes Zielbauteil vorhanden ist, das mit dem pro grammierbaren Schalter verbunden ist und zumindest einen der ausgewählten integrierten Schaltkreise aufweist.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, wobei das untergeordnete Zielbauteil eine gedruckte Leiterkar te ist.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Ma sterkontroller ein Multi-Masterkontroller ist, der die Funkti on hat, nahezu gleichzeitig eine Vielzahl von JTAG- Testprotokollen OCDS-Testprotokollen auszuführen sowie eine Vielzahl von Schalterkontrollsignalen an den programmierbaren Schalter bereitzustellen, um die ausgewählten integrierten Schaltkreise parallel zu testen.

7. Ein Testsystem zum Testen einer Vielzahl von integrierten Schaltkreisen, die jeweils mit einem zugehörigen Testprotokoll ausgestattet sind, wobei zumindest einer der integrierten Schaltkreise mit einer eingebetteten Debug-Schaltung versehen ist, zu der ein On-Chip-Debug-Protokoll gehört, wobei das Testsystem einen Gastcomputer umfaßt, der mit einer Vorrich tung nach einem der Ansprüche 1 bis 7 verbunden ist und der dazu dient, ausgewählte Testprotokolle nach Bedarf an den Ma sterkontroller bereitzustellen.

8. Testsystem nach Anspruch 7, wobei das untergeordnete Zielbauteil in einem Multi- Prozessorcomputersystem vorliegt.