DE69612728T2

DE69612728T2 - Struktur und verfahren zur steuerung von internen arbeitsgängen eines dram speicher

Info

Publication number: DE69612728T2
Application number: DE69612728T
Authority: DE
Inventors: Wingyu Leung
Original assignee: Monolithic System Technology Inc
Current assignee: Adeia Semiconductor Technologies LLC
Priority date: 1995-08-31
Filing date: 1996-08-29
Publication date: 2001-10-25
Anticipated expiration: 2016-08-30
Also published as: EP0789917B1; DE69612728D1; US5615169A; JPH10508413A; JP4117708B2; EP0789917A1; WO1997008705A1; AU6899396A

Description

Die vorliegende Erfindung betrifft den Betrieb eines dynamischen Direktzugriffsspeicherfeldes [dynamic random access memory (DRAM-Array)]. Die vorliegende Erfindung betrifft auch einen Steuerungsschaltkreis zum Steuern eines dynamischen Direktzugriffspeicherfeldes mit einer Vielzahl von Bitleitungsabgleichschaltkreisen, einer Vielzahl von Leseverstärkern und einer Vielzahl von Leseverstärkerabgleichschaltkreisen.
Konventionelle DRAM-Felder können im Allgemeinen als asynchron oder synchron eingestuft werden. Asynchrone DRAM-Felder setzen kein Systemtaktsignal ein, um den Datenfluss zu und von dem Feld zu steuern. Synchrone DRAM-(SDRAM) Felder, wie etwa das Feld, das beschrieben ist in Samsung's-Datenblatt für 4M · 4 synchrone dynamische Direktzugriffsspeicher, setzen ein Systemtaktsignal ein, um den Datenfluss zu steuern. Sowohl asynchrone als auch synchrone DRAM-Felder setzen einen zweistufigen externen Vorgang ein, um auf das DRAM-Feld zuzugreifen. Jeder zweistufige externe Vorgang weist eine Zeilenzugriffsoperation und eine Spaltenzugriffsoperation auf. Die Zeilenzugriffsoperation wird initiiert, wenn auf ein Zeilenzugriffssignal (RAS#) asynchron geprüft [asynchronously asserted] wird (in einem asynchronen DRAM-Feld), oder wenn ein Zeilenzugriff oder Aktivierungsbefehl ausgeführt wird (in einem SDRAM-Feld). Nachdem die Zeilenzugriffsoperation initiiert wurde, wird eine Zeilenadresse in dem DRAM-Feld zwischengespeichert [latched] und die Datenwerte in der ausgewählten Zeile werden in eine Leseverstärkerbank geladen. Die Spaltenzugriffsoperation wird initiiert, wenn auf ein Zeilenzugriffssignal (CAS#) geprüft wird (in einem asynchronen DRAM-Feld), oder wenn ein Spaltenzugriffsbefehl ausgeführt wird (in einem SDRAM-Feld). Nachdem die Spaltenzugriffsoperation initiiert wurde, wird in dem DRAM-Feld eine Spaltenadresse zwischengespeichert und auf den Datenwert in der ausgewählten Spalte (Leseverstärker) wird zugegriffen.
Fig. 1 ist eine schematische Darstellung eines Abschnitts eines konventionellen DRAM-Feldes 100. Das DRAM-Feld 100 weist Bitleitungen 1 und 2 auf, Wortleitungen 11 und 12, Speicherzellentransistoren 21-22, Speicherzellenkondensatoren 23-24, eine Abgleichleitung 15, einen Abgleichtransistor 16, Leseverstärkersteuerungsleitungen 31-34, eine Spaltenumschaltleitung 35, Datenleitungen 36-37, Leseverstärkertransistoren 40-45, Spaltenauswahltransistoren 46-47, und einen Leseverstärkerabgleichtransistor 51. Der Transistor 21 und der Kondensator 23 bilden die Speicherzelle 51 und der Transistor 22 und der Kondensator 24 bilden die Speicherzelle 62 wie dargestellt. Die Transistoren 41-44 sind verbunden, um regenerative Signalspeicher (Latches) zu bilden, die als Leseverstärker 50 eingesetzt werden. Der Leseverstärker 50 ist an die Spannungsversorgungen Vcc gekoppelt und über die Transistoren 40 bzw. 45 geerdet.
Eine konventionelle Zeilenzugriffsoperation, die auf die Speicherzelle 61 gerichtet ist, wird initiiert durch das Überprüfen auf ein RAS#-Signal. Nachdem das RAS-Signal festgestellt wird, gibt es eine Sequenz von Ereignissen, die in dem DRAM-Feld 100 auftreten müssen, um den Datenwert, der in der Speicherzelle 61 und der Referenzzelle 62 gespeichert ist, erfolgreich in den Leseverstärker 50 zu laden. Zuerst muss die Zeilenaddresse dekodiert werden. Als zweites muss der Bitleitungsabgleichtransistor 16 (der normalerweise angeschaltet ist) ausgeschaltet werden. Als drittes muss die ausgewählte Wortleitung 11 oder 12 eingeschaltet werden. Als viertes muss der Leseverstärker 50 eingeschaltet werden. Im DRAM- Feld 100 (ob synchron oder asynchron) wird die Zeilenzugriffsoperation als ein einzelnes Ereignis in Reaktion auf das RAS#-Signal initiiert und ausgeführt. Als ein Resultat muss jedes der vier kritischen oben beschriebenen Ereignisse in einer selbstgetakteten [self-timed] Weise ausgeführt werden. Folglich setzt eine Verzögerungskette jedes der vier kritischen Ereignisse beim Empfang des RAS#-Signals sequentiell ohne eine externe Referenztaktung in Gang. Die vier kritischen Ereignisse werden im Folgenden detaillierter beschrieben.
Der Zeilenadressendekodierschritt wird von einem konventionellen Zeilendekodierschaltkreis (nicht gezeigt) ausgeführt in Reaktion auf das RAS#-Signal und eine von dem DRAM-Feld 100 empfangende Zeilenadresse.
Wenn auf das DRAM-Feld 100 nicht zugegriffen wird, werden die Bitleitungen 1 und 2 auf eine Spannung abgeglichen, die die Hälfte der Versorgungsspannung VCC des DRAM-Feldes 100 beträgt. Dieser Abgleich wird ausgeführt durch Überprüfen auf ein Abgleichsignal EQ in einer Abgleichleitung 15. Das festgestellte Abgleichsignal EQ bringt den Abgleichtransistor 16 dazu anzuschalten, wodurch die Bitleitung 1 und 2 verbunden werden und diese Bitleitungen 1 und 2 werden zwangsweise an dieselbe Spannung gelegt. Bevor der Abgleichtransistor 16 angestellt wird, liegt eine der Bitleitungen 1 und 2 bei VCC und die andere der Bitleitungen 1 und 2 ist geerdet. Da die Kapazität der Bitleitungen 1 und 2 ungefähr dieselbe ist, werden die Bitleitung 1 und 2 auf eine Spannung abgeglichen, die die Hälfte der Versorgungsspannung Vcc beträgt, wenn die Transistoren 40 und 45 abgeschaltet werden und der Abgleichtransistor 16 wird angeschaltet. Nachdem das RAS#-Signal empfangen wird, wird der Abgleichtransistor 16 abgeschaltet, indem in einer selbsttaktenden Weise nicht auf das Abgleichsignal EQ geprüft wird [by de-asserting the signal EQ in a self-timed manner].
Nachdem der Abgleichtransistor 16 abgeschaltet ist, wird eine der Wortleitungen 11 oder 12 angeschaltet, indem auf das entsprechende Wortleitungssignal WL0 oder WL1 geprüft wird. Um beispielsweise auf die Speicherzelle 61 zuzugreifen, wird das Wortleitungssignal WL0 angeschaltet, während das Wortleitungssignal WL1 abgeschaltet bleibt. Auf das Wortleitungssignall WL0 wird überprüft [asserted] in einer selbsttaktenden Weise bezüglich des RAS#-Signals. Um die Ladung, die in den Zellen 61 gespeichert ist, genau der Bitleitung 1 zu liefern, muss der Abgleichtransistor 16 abgeschaltet werden, bevor die Wortleitung 11 angeschaltet wird. Wenn das Wortleitungssignal WL0 festgestellt wird, wird der Zellentransistor 21 eingeschaltet, wodurch die Ladung, die in dem Kondensator 23 gespeichert ist, zu der Bitleitung 1 übertragen wird. Falls die Speicherzelle 61 in einem geladenen Zustand ist, bringt der Ladungstransfer das Bitleitungssignal BL der Bitleitung 1 dazu, eine etwas höhere Spannung zu haben als dass Bitleitungssignal BL# der Bitleitung 2. Je größer die Spannungsdifferenz zwischen den Bitleitungen 1 und 2 ist bevor der Leseverstärker 50 aktiviert wird, desto größer ist die Chance, dass der Leseverstärker 50 in der Lage sein wird, den Datenwert korrekt innerhalb einer kürzeren Zeitperiode zu lesen. Daher ist es wichtig, dass die Differenzspannung zwischen den Bitleitungen 1 und 2 voll entwickelt ist bevor der Leseverstärker 50 aktiviert wird.
Nachdem die Wortleitung 11 eingeschaltet ist, wird der Leseverstärker 50 eingeschaltet, indem auf ein logisches "low"-Leseverstärkereinschaltsignal SA# in der Leseverstärkersteuerungsleitung 31 geprüft wird und auf ein logisches "high"- Leseverstärkereinschaltsignal SA auf der Leseverstä rkersteuerungsleitung 32. Der Leseverstärker 50 wird eingeschaltet in einer selbsttaktenden Weise bezüglich des RAS#-Signals. Die Leseverstärkereinschaltsignale SA und SA# schalten die Transistoren 45 bzw. 40 ein, wodurch dem Leseverstärker 50 Versorgungsspannungen VCC und Erde zugeführt werden. Wenn auf das DRAM-Feld 100 nicht zugegriffen wird, wird der Leseverstärkerabgleichtransistor 51 eingeschaltet, wodurch die Leseverstärkersteuerungsleitungen 33 und 34 verbunden werden und gesichert ist, dass der Leseverstärker 50 vor einem Speicherzugriff rückgesetzt wird. Wenn auf den Leseverstärker 50 zugegriffen wird, wird der Leseverstärkerabgleichtransistor 51 abgeschaltet, wodurch die Steuerungsleitungen 33 und 34 getrennt werden und der Leseverstärker 50 eingeschaltet wird.
Methoden des Standes der Technik setzen Verzögerungselemente ein, die es ermöglichen, die vorher beschriebenen Signale in den erwünschten Intervallen zu erzeugen, nachdem das RAS#-Signal empfangen wird. Diese Verzögerungselemente liefern dadurch das Selbsttakten, das notwendig ist, um die vier kritischen Ereignisse in Gang zu setzen. Wenn das DRAM-Feld 100 in einem System mit einem Systemtaktsignal eingesetzt wird, ist die Datenzugriffszeit des DRAM- Speichers 100 folglich unabhängig von der Frequenz dieses Systemtaktsignals. Dieses Verhalten ist vorteilhaft für Systeme, die eine relativ konstante Speicherzugriffszeit erfordern, wenn sie bei verschiedenen Taktfrequenzen eingesetzt werden. Der Hauptnachteil der vorab beschriebenen selbstgetakteten Betriebsart ist es jedoch, dass die Verzögerungselemente, die eingesetzt werden, Prozess-, Temperatur- und Stromversorgungsschwankungen unterliegen. Um daher einen verlässlichen Betrieb über eine große Bandbreite von Betriebsbedingungen zu garantieren, müssen die vier kritischen Ereignisse durch Sicherheitstaktgrenzen getrennt werden, was zu einer insgesamt längeren Verzögerung und langsameren Betriebsgeschwindigkeit des DRAM-Felds 100 führt.
Es wäre daher wünschenswert, eine Struktur und ein Verfahren zu haben zum Ausführen von Zeilenzugriffsoperationen in einem DRAM-Feld in einer Weise, die schneller ist als konventionelle, selbstgetaktete Zeilenzugriffsoperationen. Es ist ebenso wünschenswert, wenn solch eine Struktur und solch ein Verfahren Prozess-, Temperatur- und Versorgungsspannungsschwankunge nicht unterliegen würden. Es ist weiter wünschenswert, wenn solch ein DRAM-Feld fähig wäre, zu Testzwecken in einer asynchronen Weise bei niedrigen Frequenzen zu arbeiten.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Betreiben eines dynamischen Direktzugriffspeicherfeld (DRAM-Feld) geliefert, das folgende Schritte umfasst: Vorsehen eines Taktsignals (CLOCK), das einen ersten Zustand und einen zweiten Zustand hat; Vorsehen eines Zugriffsteuersignals (RAS#), wobei auf das Zugriffssteuersignal geprüft wird, um einen Zugriff auf das DRAM-Feld zu initiieren; die Initiierung einer Zeilenadressdekodieroperation, Deaktivierung eines Bitleitungsabgleichschaltkreises des DRAM-Feldes und Deaktivierung eines Leseverstärkerabgleichschaltkreises des DRAM-Feldes als Reaktion darauf, dass das Taktsignal einen ersten Übergang vornimmt von dem ersten Zustand zu dem zweiten Zustand, während auf das Zugriffssteuersignal geprüft wird; Initiierung einer Leseverstärkereinschaltoperation (SA) als Reaktion darauf, dass das Taktsignal einen ersten Übergang von dem zweiten Zustand zu dem ersten Zustand vornimmt, während auf das Zugriffsteuersignal geprüft wird; und Initiierung einer Spaltenadressdekodieroperation als Reaktion darauf, dass das Taktsignal einen zweiten Übergang vornimmt vom ersten Zustand zum zweiten Zustand, während auf das Zugriffsteuersignal geprüft wird.
In einer bevorzugten Ausführungsform enthält der Schritt des Deaktivierens des Bitleitungsabgleichschaltkreises die Schritte des Übermittelns eines Abgleichsignals an das Gatter eines ersten Abgleichtransistors, der sich über zwei Bitleitungen des DRAM-Feldes erstreckt; und Abschalten des ersten Abgleichtransistors als Reaktion auf das Abgleichsignal, wodurch die zwei Bitleitungen abgetrennt werden.
Vorzugsweise weist der Schritt des Deaktivierens des Leseverstärkerabgleichschaltkreises die Schritte auf des Übertragens des Abgleichsignals an das Gatter eines zweiten Abgleichtransistors, der sich über zwei Anschlüsse eines Leseverstärkers des DRAM-Feldes erstreckt; und Abschalten des zweiten Abgleichtransistors als Reaktion auf das Abgleichsignal, wodurch der Anschluss des Leseverstärkers getrennt werden.
In einer bevorzugten Ausführungsform weist die Zeilenadressdekodieroperation die Schritte auf des Empfangens einer Vielzahl von Zeilenadresssignalen, die eine Zeilenadresse des DRAM-Feldes darstellen; des Dekodierens der Zeilenadresssignale, um die Zeilenadresse zu bestimmen; und des Einschaltens einer Wortleitung des DRAM-Feldes, die der Zeilenadresse entspricht.
In einer bevorzugten Ausführungsform weist die Leseverstärkereinschaltoperation die Schritte auf: Ankoppeln eines ersten Eingangskontaktes eines Leseverstärkers an eine erste Spannungsversorgung; und Ankoppeln eines zweiten Eingangskontaktes des Leseverstärkers an eine zweite Spannungsversorgung. Vorzugsweise weist der Schritt des Koppelns eines ersten Eingangskontaktes des Leseverstärkers an eine erste Spannungsversorgung den Schritt des sequentiellen Einschaltens einer Vielzahl von Transistoren, die parallel zwischen dem ersten Eingangskontakt des Leseverstärkers und der ersten Spannungsversorgung geschaltet sind. In einer bevorzugten Ausführungsform wird die Leseverstärkereinschaltoperation vervollständigt, bevor das Taktsignal den zweiten Übergang vollzieht vom ersten Zustand zum zweiten Zustand.
Vorzugsweise wird das Taktsignal erzeugt durch eine PLL-Schaltung (= phase locked loop curcuit) als Reaktion auf ein Systemtaktsignal. In einer bevorzugten Ausführungsform haben das Systemtaktsignal und das Taktsignal jeweils ansteigende und fallende Flanken, wobei die Flanken des Taktsignals eine vorbestimmte Phasenbeziehung hat im Hinblick auf die Flanken des Systemtaktsignals.
In einer bevorzugten Ausführungsform enthält das Verfahren weiter die Schritte: Vorsehen eines Testsignals, das einen ersten Zustand und einen zweiten Zustand hat; Durchführung der Schritte, die in Anspruch 1 angegeben sind, wobei das Testsignal im ersten Zustand ist; und Initiierung der Zeilenadressdekodieroperation, Deaktivierung des Bitleitungsabgleichschaltkreises, Deaktivierung des Leseverstärkerabgleichschaltkreises, Einschalten des Leseverstärkers und Einschalten der Spaltenadressdekodieroperation in einer selbsttaktenden Weise unabhängig vom Taktsignal, wenn das Testsignal im zweiten Zustand ist.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist ein Steuerschaltkreis zum Steuern eines Direktzugriffspeicherfeldes [(dynamic random access (DRAM)- Array] vorgesehen, das eine Vielzahl von Bitleitungsabgleichschaltkreisen hat, eine Vielzahl von Leseverstärkern und eine Vielzahl von Leseverstärkerabgleichschaltkreisen, gekennzeichnet durch einen Takteingangskontakt zum Empfangen eines Taktsignals mit einem ersten Zustand und einem zweiten Zustand; einen Zugriffssteuersignalkontakt zum Empfangen eines Zugriffsteuersignals; einen ersten Signalerzeugungsschaltkreis, der ein Abgleichsignal erzeugt, wenn auf das Zugriffsteuersignal festgestellt wird und das Taktsignal nimmt einen Übergang vom ersten Zustand zum zweiten Zustand vor, wobei das Abgleichsignal die Bitleitungsabschaltkreise und die Leseverstärkerabschallkreise ausschaltet; und einen zweiten Signalerzeugungsschaltkreis, der ein Leseverstärkersteuersignal erzeugt, wenn auf das Zugriffssteuersignal geprüft wird und das Taktsignal nimmt einen Übergang vor vom zweiten Zustand zum ersten Zustand, wobei das Leseverstärkersteuersignal den Leseverstärker einschaltet.
In einer bevorzugten Ausführungsform weist der Steuerschaltkreis weiter einen Testeingabekontakt auf zum Empfangen eines Testsignals; und einen Testschaltkreis, der mit dem Testeingangskontakt gekoppelt ist, wobei der Testschaltkreis eingeschaltet wird, wenn auf das Testsignal geprüft wird, und wobei der eingeschaltete Testschaltkreis das Taktsignal vom ersten und zweiten Signalerzeugungsschaltkreis entkoppelt, wodurch dem ersten und dem zweiten Signalerzeugungsschaltkreis ermöglicht wird, asynchron zu arbeiten als Reaktion auf das Zugriffssteuersignal.
Die Erfindung wird nun nur beispielhaft beschrieben anhand der begleitenden Zeichnungen:
Fig. 1 ist ein schematisches Diagramm eines Abschnitts eines konventionellen DRAM-Feldes;
Fig. 2 ist ein Taktungsdiagramm, das die Steuerung des DRAM-Feldes von Fig. 1 gemäß einer Ausführungsform der Erfindung darstellt; und
Fig. 3 ist ein schematisches Diagramm eines Steuerkreises, der eingesetzt wird, um das DRAM-Feld von Fig. 1 gemäß einer Ausführungsform der Erfindung zu steuern.
Fig. 2 ist ein Taktungsdiagramm, das die Steuersignale darstellt, die eingesetzt werden, um das DRAM-Feld 100 zu steuern (Fig. 1) gemäß einer Ausführungsform der Erfindung. In dieser Ausführungsform wird ein Systemtaktsignal eingesetzt, um die Taktung der inneren Operationen des DRAM-Feldes 100 zu steuern. Speziell werden die Flanken des Systemtaktsignals eingesetzt, um kritische interne Operationen zu starten. In einer anderen Variation wird eine PLL-Schaltung eingesetzt, um das Systemtaktsignal zu puffern, wodurch ein hochqualitatives Taktsignal geliefert wird, das einen guten Arbeitszyklus hat (das heißt, sowohl hohe als auch niedrige Halbzyklen). Die PLL-Schaltung kann auch ein Signal liefern mit Flanken mit vorbestimmten Phasenbeziehungen zum Starten verschiedener innerer Ereignisse zu anderen Zeiten als während der ansteigenden und fallenden Flanken des Systemtaktsignals.
In der vorliegenden Ausführungsform ist das DRAM-Feld 100 in einem Hochgeschwindigkeitssystem implementiert, in dem das System Taktsignale mit einer Frequenz von 66 bis 100 MHz aufweist. In einer derartigen Ausführungsform wird eine Zeilenzugriffsoperation in zwei Zyklen des Systemtaktsignals ausgeführt. Wie unten detaillierter beschrieben, initiiert eine ansteigende Flanke des Systemtaktsignals die Schritte des Zeilenadressdekodierens, des Abschaltens des Bitleitungsabgleichtransistors 16, des Anschaltens des Leseverstärkerabgleichtransistors 51, und des Anschaltens der Wortleitungen 11 oder 12. Die nachfolgende fallende Flanke des Systemtaktsignals initiiert das Anschalten des Leseverstärkers 50 (indem die Transistoren 40 und 45 angeschaltet werden). Die nachfolgende ansteigende Flanke des Systemtaktsignals initiiert das Spaltenadressdekodieren. Die Daten werden in die Speicherzelle 61 oder 62 geschrieben oder Datenleitungen 36 und 37 vor der nächsten ansteigenden Taktflanke zugeführt.
In diesem Verfahren ist das meiste des Takt-Budgets des DRAM-Speicherzugriffs (das heißt, zwei Perioden des Systemtaktsignals) auf zwei Zeitintervalle ausgedehnt. Das erste Zeitintervall ist die Zeit, die zwischen dem Anschalten der Wortleitung 11 oder 12 und dem Anschalten des Leseverstärkers 50 vergeht. Das zweite Zeitintervall ist die Zeit, die zwischen dem Anschalten des Leseverstärkers 50 und der Spaltenzugriffsoperation vergeht (das heißt, dem Verbinden des Leseverstärkers 50 mit den Datenleitungen 36 und 37). Diese ersten und zweiten Zeitintervalle sind zwei kritische Taktparameter beim Betrieb des DRAM-Feldes 100.
Fig. 2 zeigt das relative Takten der Steuersignale im DRAM-Feld 100 während einer Leseoperation der Speicherzelle 61. Das RAS#-Signal ist ein Steuersignal, das gegenüber dem DRAM-Feld 100 extern erzeugt wird. Auf das RAS#-Signal wird geprüft (bei einer logischen "low"-Spannungsstufe), um die Ankunft eines neuen Speicherzugriffs zu signalisieren. Auf das RAS#-Signal wird nicht geprüft (bei einer logischen "high"-Spannungsstufe), um das Ende des momentanen Speicherzugriffs zu signalisieren. Intern benutzt das DRAM-Feld 100 die ansteigende Flanke des Systemtaktsignals, um das RAS#-Signah abzufragen. Wenn das DRAM- Feld 100 detektiert, dass das RAS#-Signal auf "low" geprüft wurde (während einer ansteigenden Flanke des Systemtaktsignals), wird das normalerweise "high"- Abgleichsignal der Abgleichleitung 15 auf eine logische "low"-Spannungsstufe gebracht, wodurch der Bitleitungsabgleichtransistor 16 und der Leseverstärkerabgleichtransistor 51 abgeschaltet wird.
Die Operation des Abschaltens der Abgleichtransistoren 16 und 51 wird parallel mit dem Zwischenspeichern und Dekodieren der Zeilenadresse durchgeführt. Bei Komplettierung der Zeilenadressdekodierung wird das Wortleitungssignal WL0 auf "high" geprüft, wodurch die Wortleitung 11 eingeschaltet wird. Das Ausschalten der Abgleichtransistoren 16 und 51 wird komplettiert bevor die Wortleitung 11 eingeschaltet wird. Nachdem die Wortleitung 11 eingeschaltet ist, verursacht die Ladung, die in dem Kondensator 23 der Speicherzelle 61 gespeichert ist, eine Spannung, die auf der Bitleitung 1 entwickelt wird und erzeugt eine Spannungsdifferenz zwischen den Bitleitungen 1 und 2.
Die Zeilenadressdekodieroperation, das Abschalten der Abgleichtransistoren 16 und 51, und das Anschalten der Wortleitung 11 werden jeweils vor dem nachfolgenden fallenden Ende des Systemtaktsignals vervollständigt. Die Leseverstärkereinschaltsignale SA und SA# werden aktiviert (das heißt, SA wird auf "high" geprüft und SA# wird auf "low" geprüft), wenn das DRAM-Feld 100 die nachfolgende fallende Flanke des Systemtaktsignals detektiert. In einer Ausführungsform wird das Verstärker-Einschaltsignal SA# ungefähr zwei Nanosekunden aktiviert, nachdem das Leseverstärkersignal SA aktiviert wurde, um die Strommenge zu reduzieren, die direkt zwischen der VCC-Spannung und der Erde schließt. In einer anderen Ausführungsform können die Leseverstärkereinschaltsignale SA und SA# gleichzeitig aktiviert werden. Das Aktivieren des Leseverstärkers 50 verursacht, dass der Datenwert der Bitleitung 1 und 2 in dem Leseverstärker 50 gesperrt wird.
Die Spaltenadressdekodieroperation wird initiiert durch die nächste steigende Flanke des Systemtaktsignals. Wenn die Spaltenadressdekodieroperation vervollständigt ist, wird ein Spaltenumschaltsignal CSW auf "high" geprüft in der Leitung 35, wodurch die Transistoren 46 und 47 eingeschaltet werden. Daraus resultiert, dass der Leseverstärker 50 mit den Datenleitungen 36 und 37 verbunden wird, wodurch die adressierten Daten zu dem I/O-Treiber (nicht gezeigt) des DRAM-Feldes 100 transportiert werden.
Mit Komplettierung des Datenzugriffs wird das RAS#-Signal nicht auf "high" geprüft. Bei nächsten fallenden Flanke des Systemtaktsignals, wird das,6high" RAS#- Signal detektiert. Jede der folgenden Operationen uvird initiiert, wenn dieses "high"-RAS#-Signal detektiert wird. Als erstes wird das Wortleitungssignal WL0 auf "low" geprüft, wodurch die Wortleitung 11 abgeschaltet wird. Als nächstes wird der Leseverstärker 50 abgeschaltet, indem nicht auf die Leseverstärkersteuerungssignale SA (low) und SA# ("high") geprüft wird, die zu den entsprechenden Leseverstärkersteuerungsleitungen 32 und 31 geliefert wurden. Nachdem der Leseverstärker 50 abgeschaltet ist, geht das Abgleichsignal 15 in einen "high"-Zustand über, wodurch der Bitleitungsabgleichtransistor 16 und der Leseverstärkerabgleichtransistor 51 eingeschaltet wird.
Die vorher beschriebenen internen Operationen des DRAM-Feldes 100 können gesteuert werden, indem das Systemtaktsignal eingesetzt wird aufgrund der Stabilität des Systemtaktsignals. In den meisten modernen Mikroprozessorsystemen wird das Systemtaktsignal von einem Kristalloszillator abgeleitet, der ein stabiles Signal über eine große Bandbreite von Versorgungsspannungen und Betriebstemperaturen liefert. Wenn das Systemtaktsignal eine hohe Frequenz hat (beispielsweise größer als 60 MHz für einen 0,6 um DRAM-Prozess), erlaubt das vorab beschriebene Verfahren dem DRAM-Feld 100 schneller zu arbeiten als wenn Verzögerungsketten des Standes der Technik eingesetzt würden, um die interne Operation des DRAM-Feldes 100 zu initiieren. Dies liegt daran, dass die Verzögerungsketten eine Extraverzögerung liefern müssen, um Temperatur- und Prozessschwankungen zu kompensieren, die Ungenauigkeiten der von der Verzögerungskette eingeführten Verzögerung verursachen könnten.
Ein anderer Vorteil der vorliegenden Erfindung gegenüber DRAM-Vorrichtungen des Standes der Technik ist, dass die Vorrichtung einen größeren Betriebsbereich aufweist, wenn sie bei geringeren Frequenzen eingesetzt wird, da das kritische interne Takten durch einen externen Systemtaktgeber gesteuert wird. Jede weiche Speicherzelle, die normalerweise zu einer langsameren Lesezeit führen würde, und daher in einer traditionellen selbstgetakteten Lesekonfiguration versagen könnte, kann erfolgreich arbeiten, wenn sie als Reaktion auf ein Systemtaktsignal mit einer geringeren Frequenz betrieben wird.
Fig. 3 ist ein schematisches Diagramm eines Steuerschaltkreises 300, der eingesetzt ist, um die inneren Operationen des DRAM-Feldes 100 gemäß einer Ausführungsform der Erfindung zu steuern. Der Steuerschaltkreis 300 weist Wechselrichter 301-321 auf, NOR-Gatter 331-332, NAND-Gatter 335-337, Transistoren 340-356 und einen Kondensator 360. Der Steuerschaltkreis 300 empfängt das RAS#-Signal und das Systemtaktsignal und deaktiviert als Reaktion das Abgleichsignal EQ und aktiviert die Leseverstärkersteuersignale SA und SA#. Das Leseverstärkersteuersignal SA wird erzeugt als eine Serie von drei Leseverstärkersteuersignale SA1, SA2 und SA3. Die Leseverstärkersteuersignale SA1, SA2 und SA3 werden den Transistoren 346, 349 bzw. 350 zugeführt, die zusammen dem Transistor 45 des DRAM-Feldes äquivalent sind (Fig. 1). Wenn folglich die Transistoren 346, 349 und 350 angeschaltet sind, ist der Leseverstärker 50 über diese Transistoren geerdet. Das SA#-Signal wird dem Transistor 354 zugeführt, der in einer Art, die dem Transistor 40 des DRAM-Feldes 100 (Fig. 1) äquivalent ist, arbeitet. Wenn daher der Transistor 354 angeschaltet ist, ist der Leseverstärker 50 über den Transistor 354 an die VCC-Versorgungsspannung angekoppelt. Der Steuerschaltkreis 300 arbeitet wie folgt.
Während Normalbetriebs hat das TEST-Signal einen logischen "low"-Wert. Das TEST-Signal wird unten in Verbindung mit einer "low"-Frequenztestalternative detaillierter beschrieben. Folglich wird während des Normalbetriebs das Systemtaktsignal durch das NOR-Gatter 331 und den Wechselrichter 321 geleitet und den Gattern des N-Kanal-Passage Transistors 340 und des P-Kanal-Passage- Transistors 341 zugeführt. Das Inverse des Systemtaktsignals wird durch das NOR-Gatter 331 durchgeleitet und den Gattern des P-Kanal-Passage-Transistors 340 und N-Kanal-Passage-Transistors 342 zugeführt. Das RAS#-Signal wird durch den Invertierer 301 invertiert und das resultierende Signal wird den Passage- Transistoren 340 und 341 zugeführt.
Wenn das Systemtaktsignal einen logischen "high"-Wert hat (beginnend mit der ansteigenden Flanke des Systemtaktsignals) wird das Inverse des RAS#-Signals dem Speicher zugeführt, der durch die Invertierer 31)3 und 302 gebildet ist. Falls das RAS#-Signal einen logischen "low"-Wert hat, wird in diesem Speicher ein logischer "high"-Wert gespeichert. Da das Systemtaktsignal einen logischen "high"- Wert hat, werden die Passage-Transistoren 342 und 343 abgeschaltet, wodurch der Schaltkreis, der die Leseverstärkersteuersignale SA1, SA2, SA3 und SA# erzeugt, im Wesentlichen abgekoppelt wird.
Der Speicher, der durch die Invertierer 302 und 303 gebildet ist, liefert ein logisches "high"-Signal an einen Eingabekontakt des NOR-Gatters 332 und an das Gatter des N-Kanal-Transistors 345. Als ein Resultat erzeugt das NOR-Gatter 332 ein logisches "low"-Signal, das dem Invertierer 314 zugeführt wird. Der Invertierer 314 liefert andererseits ein logisches "high"-Signal an das Gatter des P-Kanal- Transistors 344. Der Transistor 344 wird dadurch abgeschaltet und der Transistor 345 wird dadurch angeschaltet. Der Erdkontakt, der an den Transistor 345 gekoppelt ist, verursacht ein logisches "low"-Signal, das dem Speicher zugeführt wird, das durch die Invertierer 315 und 316 gebildet ist. Das logische "high"- Ausgabesignal wird von diesem Speicher über den Invertierer 317 geroutet und verursacht ein logisches "low"-Abgleichsignal EQ, das der Abgleichleitung 15 zugeführt wird. Folglich wird das Abgleichsignal EQ nicht auf "low" geprüft in Reaktion auf die Kombination eines logischen "low"-RAS#-Signals und einer ansteigenden Flanke des Systemtaktsignals. Wie vorab beschrieben, schaltet das logische "low"-Abgleichsignal EQ den Abgleichtransistor 16 (Fig. 1) ab.
Das Abgleichsignal EQ wird auch den Gattern der N-Kanal-Transistoren 351-353 zugeführt. Wenn das Abgleichsignal EQ "low" wird, werden diese Transistoren 351- 353 abgeschaltet. Dies trennt die Verstärkersteuerungsleitungen 33 und 34 wirksam in Vorbereitung des Betriebs des Leseverstärkers 50 (Fig. 1). Die Transistoren 351-353 korrespondieren zu dem Leseverstärkerabgleichtransistor 51 (Fig. 1).
Das Zeilenadressdekodieren wird im Wesentlichen parallel mit der Erzeugung des Abgleichsignals EQ fortgesetzt. Das Zeilenadressdekodieren wird mit einem konventionellen Zeilenadressdekodierschaltkreis (nicht gezeigt) ausgeführt, der als Reaktion auf das RAS#-Signal arbeitet.
Wenn das Systemtaktsignal zu einem logischen "low"-Wert übergeht nach einem halben Taktzyklus, wird das Übertragungsgatter, das durch die Transistoren 340 und 341 gebildet ist, ausgeschaltet und das Übertragungsgatter, das durch die Transistoren 342 und 343 gebildet ist, wird angeschaltet. Der Speicher, der durch die Invertierer 302 und 303 gebildet ist, liefert ein logisches "low"-Signal an den Speicher, der durch die lnvertierer 304 und 305 gebildet ist. Der Speicher, der durch die Invertierer 304 und 305 gebildet ist, liefert andererseits ein logisches nhigh"-Leseverstärkersteuerungssignal SA1 an das Gatter des N-Kanal-Transistors 346. In Reaktion darauf wird der Transistor 346 angeschaltet, wodurch die Leseverstärkersteuerungsleitung 34 an die Erdversorgungsspannung gekoppelt wird.
Das Leseverstärkersteuerungssignal SA1 wird auch an einen Eingabekontakt des NAND-Gatters 335 geliefert und zu einer Verzögerungskette, die von Invertierern 306-307 gebildet ist und einem MOS-Kondensator 347, (der gebildet ist durch Verbinden des Drains und der Senke eines MOS-Transistors an die Erdspannungsversorgung). Das Ausgabesignal dieser Verzögerungskette ist ein logischer "high"- Wert, der dem anderen Eingabekontakt des NAND-Gatters 335 zugeführt wird. Das NAND-Gatter 335 liefert ein logisches "low"-Ausgabesignal, das durch den Invertierer 308 geleitet wird, um ein logisches "high"-Leseverstärkersteuerungssignal SA2 zu erzeugen. Das Leseverstärkersteuerungssignal SA2 wird dem Gatter des N-Kanal-Transistors 349 aufgegeben, wodurch dieser Transistor 349 angeschaltet wird. Als ein Resultat daraus wird die Leseverstärkersteuerungsleitung 34 über den Transistor 349 an die Erdversorgungsspannung angekoppelt.
Das Leseverstärkersteuerungssignal SA2 wird auch einer Verzögerungskette geliefert, die aus Invertierern 309-310 und dem MOS-Kondensator 348 gebildet ist. Der Ausgabekontakt dieser Verzögerungskette ist ein logisches nhigh"-Signal, das einem Eingabekontakt des NAND-Gatters 336 geliefert wird. Der andere Eingabekontakt des NAND-Gatters 336 ist das logische "high"-Leseverstärkersteuerungssignal SA1. Als Reaktion auf diese Eingabesignale liefert das NAND-Gatter 336 ein logisches "low"-Ausgabesignal. Dieses Ausgabesignal wird durch den Invertierer 311 geführt als ein logisches "high"-Leseverstärkersteuerungssignal SA3. Das Leseverstärkersteuerungssignal SA3 wird dem Gatter des N-Kanals-Transistors 350 geliefert, wodurch dieser Transistor 350 angeschaltet wird. Als ein Resultat daraus wird die Leseverstärkersteuerungsleitung 34 über den Transistor 350 an die Erdversorgungsspannung angekoppelt.
Wie vorab diskutiert, besteht das in Verbindung mit Fig. 1 beschriebene Leseverstärkersteuerungssignal SA aus drei Leseverstärkersteuerungssignalen SA1, SA2 und SA3. Diese Steuerungssignale SA1, SA2 und SA3 werden sequentiell eingeschaltet, um sequentiell die Transistoren 346, 349 bzw. 350 anzuschalten. Indem die Transistoren 346, 349 und 350 sequentiell angeschaltet werden, wird das Umschaltübergangsrauschen zu der Erdspannungsversorgung minimiert.
Das NAND-Gatter 337 empfängt die logischen "high"-Leseverstärkersteuerungssignale SA1 und SA3 und liefert als Reaktion ein loglisches "low"-Ausgabesignal an in Serie verbundene Invertierer 312 und 313. Invertierer 313 liefert ein logisches "low"-Signal an den P-Kanal-Transistor 354, wodurch dieser Transistor 354 angeschaltet wird und wodurch die VCC-Versorgungsspannung der Leseverstärkersteuerungsleitung 33 geliefert wird. Da das NAND-Gatter 337 als Reaktion auf das Leseverstärkersteuerungssignal SA3 betrieben wird, wird die Leseverstärkersteuerungsleitung 33 mit der VCC-Spannungsversorgung eine kurze Zeit verbunden (beispielsweise ca. 2 Nanosekunden) nachdem die Leseverstärkersteuerungsleitung 34 mit der Erde verbunden wurde. Dieses reduziert die Strommenge, die direkt zwischen dem VCC und den Erdspannungsversorgungen fließen kann.
Die vorab beschriebene Betriebsweise für den Steuerungsschaltkreis 300 ist abhängig von der Frequenz des Systemtaktsignals. Diese Betriebsart ist wünschenswert während Normalbetriebs des Speicherfelds 100, wenn das Systemtaktsignal eine relativ hohe Frequenz hat (beispielsweise 66 bis 100 MHz). Das Waver- Testen wird typischerweise bei einer relativ geringen Frequenz durchgeführt, beispielsweise weniger als 10 MHz. Einige der schwächeren Speicherzellen können geeignet reagieren, wenn sie bei einer derartigen geringen Frequenz getestet werden, aber versagen, wenn sie bei einer hohen Frequenz betrieben werden, wodurch ungünstigerweise die Wirksamkeit des Waver-Testens und des Defekt- Reparierens verschlechtert wird. Konsequenterweise weist der Steuerschaltkreis 300 einen Testschaltkreis auf, der es erlaubt, das DRAM-Feld 100 asynchron zu betreiben, wenn ein Systemtaktsignal geringer Frequenz während des Waver- Testens angewandt wird. Ein Testkissen 380 wird zur Anwendung eines TEST- Signals vorgesehen. Wie vorab diskutiert, ist dieses TEST-Signal ein logischer "low"-Wert während des Normalbetriebs des Steuerschaltkreises 300. Ein logisches "high"-TEST-Signal wird festgestellt, um diesen TEST-Schaltkreis einzuschalten.
Das logische "high"-TEST-Signal schaltet den N-Kanal-Transistor 355 an und zwingt das Ausgabesignal des NOR-Gatters 331 auf eine logische "low"-Stufe. Das logische "low"-Ausgabesignal des NOR-Gatters 331 schaltet die Passage- Transistoren 340 und 341 an, wodurch ermöglicht wird, dass das RAS#-Signal über die Transistoren 340 und 341 unabhängig von dem Systemtaktsignal übertragen wird. Das logische "low"-Ausgabesignal des NOR-Gatters 331 schaltet die Passage-Transistoren 342 und 343 aus. Als ein Resultat wird die Erzeugung der Leseverstärkersteuerungssignale SA1, SA2, SA3 und SA# initiiert an der fallenden Flanke des RAS#-Signals. Wenn auf ein logisches "low"-RAS#-Signal geprüft wird und über den Invertierer 301 und die Passage-Transistoren 340 und 341 geroutet wird, wird ein logisches "high"-Signal auf die Verzögerungskette aufgebracht, die von den Invertierern 318-320 und dem Kondensator 360 gebildet wird. Das Ausgabesignal dieser Verzögerungskette ist ein logisches "low"-Signal, das über den Transistor 355 zu dem Speicher geleitet wird, der von den Invertierern 304 und 305 gebildet wird. In Reaktion auf dieses logische "low"-Signal werden die Lesevestärkersteuerungssignale SA1, SA2, SA3 und SA# in der vorab beschriebenen Weise erzeugt. Die Spaltendekodieroperation wird in derselben Weise für den Testmodus und den Normalbetrieb ausgeführt. Der Schaltkreis 300 arbeitet daher in einer asynchronen Weise, wenn der Testmodus eingeschaltet wird. Dies erlaubt vorteilhafterweise, dass das DRAM-Feld bei einer geringeren Frequenz getestet wird als der normalen Betriebsfrequenz.
Obwohl diese Erfindung in Verbindung mit zahlreichen Ausführungsformen beschrieben wurde, ist diese Erfindung nicht auf diese offenbarten Ausführungsformen begrenzt, sondern kann verschiedenen Modifikationen unterliegen, die den Fachleuten des Standes der Technik offensichtlich sind. Folglich wird die Erfindung nur durch die folgenden Ansprüche begrenzt.

Claims

1. Verfahren zum Betrieb eines dynamischen Direktzugriffspeicherfeldes [Dynamic Random Access Memory (DRAM)-Array] (100) enthaltend die Schritte:

Vorsehen eines Taktsignals (CLOCK), das einen ersten Zustand und einen zweiten Zustand hat;

Vorsehen eines Zugriffsteuersignals (RAS#), wobei auf das Zugriffsteuersignal geprüft wird, um einen Zugriff auf das DRAM-Feld zu initiieren;

Initiierung einer Zeilenaddressdekodieroperation, Deaktivierung eines Bitleitungsabgleichschaltkreises (15, 16) des DRAM-Feldes und Deaktivierung eines Leseverstärkerabgleichschaltkreises (51) des DRAM-Feldes als Reaktion darauf, dass das Taktsignal einen ersten Übergang vornimmt von dem ersten Zustand zu dem zweiten Zustand, während auf das Zugriffsteuersignal geprüft wird;

Initiierung einer Leseverstärkereinschaltoperation (SA) in Erwiderung darauf, dass das Taktsignal einen ersten Übergang von dem zweiten Zustand zu dem ersten Zustand vornimmt, während auf das Zugriffsteuersignal geprüft wird; und

Initiierung einer Spaltenadressdekodieroperation als Reaktion darauf, dass das Taktsignal einen zweiten Übergang vornimmt vom ersten Zustand zum zweiten Zustand, während auf das Zugriffsteuersignal geprüft wird.

2. Verfahren gemäß Anspruch 1, wobei der Schritt der Deaktivierung des Bitleitungsabgleichschaltkreises die Schritte enthält:

Übermittlung eines Abgleichsignals (EQ) an das GaVer eines ersten Abgleichtransistors (16), das sich über zwei Bitleitungen (1, 2) des DRAM-Feldes erstreckt; und

Abschalten des ersten Abgleichtransistors als Reaktion auf das Abgleichsignal, wodurch die zwei Bitleitungen abgetrennt werden.

3. Verfahren gemäß Anspruch 2,

wobei der Schritt der Deaktivierung des Leseverstärkerabgleichschaltkreises die Schritte enthält:

Übertragung des Abgleichsignals an das Gatter eines zweiten Abgleichtransistors (51), der sich über zwei Anschlüsse eines Leseverstärkers (50) des DRAM-Feldes erstreckt; und

Abschalten des zweiten Abgleichtransistors als Reaktion auf das Abgleichsignal, wodurch die Anschlüsse des Leseverstärkers abgekoppelt werden.

4. Verfahren gemäß Anspruch 1,

wobei die Zeilenadressdekodieroperation die Schritte enthält:

Empfangen einer Vielzahl von Zeilenadresssignalen (ADDRESS), die eine Zeilenadresse des DRAM-Feldes darstellen;

Dekodierung des Zeilenadresssignale, um die Zeilenadresse festzustellen; und Einschalten einer Wortleitung (12) des DRAM-Feldes, die der Zeilenadresse entspricht.

5. Verfahren gemäß Anspruch 1, bei dem die Deaktierung des Bitleitungsabgleichschaltkreises beendet ist, bevor die Zeilenadressdekodierungsoperation beendet ist.

6. Verfahren gemäß Anspruch 5, bei dem die Deaktivierung des Bitleitungsabgleichschaltkreises und die Zeilenadressdekodieroperation beendet sind, bevor das Taktsignal den ersten Übergang vollzieht von dem zweiten Status zum ersten Status.

7. Verfahren gemäß Anspruch 1, wobei die Leseverstärkereinschaltoperation die Schritte enthält:

Ankoppeln eines ersten Eingangkontakte (33) eines Leseverstärkers an eine erste Spannungsversorgung (Vcc); und

Ankoppeln eines zweiten Eingangskontaktes (34) des Leseverstärkers an eine zweite Spannungsversorung (GND).

8. Verfahren gemäß Anspruch 7, wobei der Schritt des Ankoppelns eines ersten Eingangkontaktes des Leseverstärkers an eine erste Spannungsversorgung die Schritte enthält, eine Vielzahl von Transistoren (346, 349, 350), die parallel zwischen dem ersten Eingangskontakt des Leseverstärkers und der ersten Spannungsversorgung geschaltet sind, sequentiell einzuschalten.

9. Verfahren gemäß Anspruch 1, wobei die Leseverstärkereinschaltoperation beendet ist, bevor das Taktsignal den zweiten Übergang vollzieht vom ersten Zustand zum zweiten Zustand.

10. Verfahren gemäß Anspruch 1, wobei der erste Zustand ein logischer "high"-Zustand ist und der zweite Zustand ein logischer "low"-Zustand ist.

11. Verfahren gemäß Anspruch 1, wobei der erste Zustand ein logischer "low"-Zustand ist und der zweite Zustand ein logischer "high"-Zustand ist.

12. Verfahren gemäß Anspruch 1, wobei das Steuersignal erzeugt wird durch eine PLL-Schaltung ( = phase locked loop circuit) in Erwiderung auf ein Systemtaktsignal.

13. Verfahren gemäß Anspruch 12, wobei das Systemtaktsignal und das Taktsignal jeweils ansteigende und fallende Flanken haben, wobei die Flanke des Taktsignals eine vorbestimmte Phasenbeziehung hat im Hinblick auf die Flanken des Systemtaktsignals.

14. Verfahren gemäß Anspruch 1, weiterhin enthaltend die Schritte,

Vorsehen eines Testsignals (TEST), das einen ersten Zustand und einen zweiten Zustand hat;

Durchführung der Schritte, die in Anspruch 1 angegeben sind, wenn das Testsignal im ersten Zustand ist; und Initiierung der Zeilenadressdekodieroperation, Deaktivierung des Bitleitungsabgleichschaltkreises, Deaktivierung des Leseverstärkerabgleichschaltkreises, Einschalten des Leseverstärkers und Einschalten der Spaltenadressdekodieroperation in einer zeitlich selbst festlegenden Weise unabhängig vom Taktsignal, wenn das Testsignal im zweiten Zustand ist.

15. Steuerschaltkreis (300) zum Steuern eines Direktzugriffspeicherfeldes [(Dynamic Random Access (DRAM)-Array)] (100), das eine Vielzahl von Bitleitungsabgleichschaltkreisen (16) hat, eine Vielzahl von Leseverstärkern (50) und eine Vielzahl von Leseverstärkerabgleichschaltkreisen (51),

einen Takteingangskontakt zum Aufnehmen eines Taktsignals (CLOCK), das einen ersten Zustand und einen zweiten Zustand hat;

einen Zugriffsteuersignalkontakt zum Empfangen eines Zugriffsteuersignals (RAS#);

gekennzeichnet durch

einen ersten Signalerzeugungsschaltkreis (332, 314, 344, 345, 316, 315, 317), der ein Abgleichsignal erzeugt, wenn auf das erste Zugriffsteuersignal geprüft wird und das Taktsignal einen Übergang vornimmt vom ersten Zustand zum zweiten Zustand, wobei das Abgleichsignal die Bitleitungsabgleichschaltkreise und die Leseverstärkerabgleichschaltkreise ausschaltet; und

einen zweiten Signalerzeugungsschaltkreis (302, 303, 304, 305, 318, 319, 320, 355), der ein Leseverstärkersteuersignal (SA) erzeugt, wenn das Zugriffsteuersignal festgestellt ist und das Taktsignal einen Übergang vornimmt vom zweiten Zustand zum ersten Zustand, wobei das Leseverstärkersteuersignal den Leseverstärker einschaltet.

16. Steuerschaltkreis gemäß Anspruch 15, weiterhin umfassend:

einen Testeingabekontakt (380) zum Aufnehmen eines Testsignals (TEST); und

einen Testschaltkreis (355, 331, 340, 341, 342, 343), der mit dem Testeingangskontakt gekoppelt ist, wobei der Testschaltkreis eingeschaltet wird, wenn das Testsignal festgestellt wird, und wobei der eingeschaltete Testschaltkreis das Taktsignal vom ersten und zweiten Signalerzeugungsschaltkreis entkoppelt, wodurch dem ersten und dem zweiten Signalerzeugungsschaltkreis ermöglicht wird, asynchron auf das Zugriffsteuersignal zu reagieren.

17. Verfahren gemäß Anspruch 1, enthaltend die Schritte:

Vorsehen eines Testsignals, das einen ersten Zustand und einen zweiten Zustand hat;

Durchführung der Schritte von Anspruch 1, wenn das Testsignal im ersten Zustand ist; und

Initiierung der Zeilenadressdekodieroperation, Deaktivierung des Bitleitungsabgleichschaltkreises, Deaktivierung des Leseverstärkerabgleichschaltkreises;

Einschalten des Leseverstärkers und Bewirken der Spaltenadressdekodierungsoperation in einer zeitlich selbst festlegenden Weise unabhängig vom Taktsignal, wenn das Testsignal im zweiten Zustand ist.

18. Steuerschaltkreis gemäß Anspruch 15, weiterhin umfassend:

einen Testeingangskontakt (380) zum Aufnehmen eines Testsignals; und

einen Testschaltkreis (355, 331, 340, 341, 342, 343), der mit dem Testeingangskontakt verbunden ist, wodurch der Testschaltkreis eingeschaltet wird, wenn das Testsignal festgestellt wird, und wobei der eingeschaltete Testschaltkreis das Taktsignal von dem ersten und dem zweiten Signalerzeugungsschaltkreis entkoppelt, wodurch ermöglicht wird, den ersten und den zweiten Signalerzeugungsschaltkreis asynchron zu betreiben in Erwiderung auf das Zugangssteuersignal.