DE69426733T2

DE69426733T2 - Halbleiterspeichergerät mit Register zum Halten eines Prüfergebnissignals

Info

Publication number: DE69426733T2
Application number: DE69426733T
Authority: DE
Inventors: Akira Tsujimoto
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1993-04-09
Filing date: 1994-04-07
Publication date: 2001-08-02
Anticipated expiration: 2014-04-08
Also published as: US5673270A; EP0620556A2; EP0620556A3; DE69426733D1; KR0134751B1; EP0620556B1; JPH06295599A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und, genauer ausgedrückt, eine Halbleiterspeichervorrichtung, die Datenschreib- und Lesetestbetrieb an einer Anzahl von Bits parallel zueinander ausführen kann.

Beschreibung des Standes der Technik

In den letzten Jahren erregt die Zunahme von Testzeit einer Speichervorrichtung in Übereinstimmung mit einer Zunahme der Anzahl von Bits oder Speicherzellen (im folgenden als "Bitanzahl" bezeichnet) Besorgnis. Dies liegt darin begründet, daß in jede Speicherzelle Testdaten geschrieben und die Testdaten dann aus derselben ausgelesen werden müssen, so daß die Testzeit proportional zu der Zunahme der Bitanzahl der Speicher zunimmt. Insbesondere ist die Speicherkapazität alle 3 oder 4 Jahre vervierfacht worden, so daß die Zunahme der Testzeit zu einem Problem geworden ist, daß man nicht ignorieren kann.
Zur Bewältigung eines solchen Problems wurde eine mit einer Testschaltung ausgerüstete Halbleiterspeichervorrichtung vorgeschlagen, die während eines Testmodus zum Schreiben und Lesen von Testdaten in eine Anzahl von Speicherzellen hinein und aus denselben heraus aktiviert wird, wie sie in ISSCC 85 Digest of Technical Papers, Seiten 240-241, unter dem Titel "A 90 ns 1 Mb DRAM with Multi-Bit Test Mode" (Ein 90 ns 1 MB DRAM mit Testmodus für mehrere Bits) offenbart ist. Dementsprechend wird während des Testmodus das Testdatum mit der Logik "1" oder "0" gleichzeitig in vier Speicherzellen geschrieben, und die so geschriebenen Testdaten werden dann gleichzeitig aus denselben zum Erfassen ausgelesen, ob die vier Testdaten miteinander übereinstimmen oder nicht. Wenn eines von ihnen nicht mit den restlichen Daten übereinstimmt, wird ein Nichtübereinstimmungserfassungssignal als ein Erfassungssignal für fehlerhafte Bits zum Informieren über die Fehlerhaftigkeit der Speicherzelle oder Zellen ausgegeben. Durch das Vorsehen einer solchen Schaltung wird eine Verringerung der Testzeit bewirkt.
Bei dieser Testschaltung ist das Nichtübereinstimmungserfassungssignal jedoch nur während eines Testzugriffsvorgangs für vier Speicherzellen gültig. Aus diesem Grund muß das Erfassungssignal für fehlerhafte Bits bei jedem Testzugriffsvorgang, d. h. alle vier Speicherzellen, kontrolliert werden. Als Ergebnis wird, während die Testzeit für eine Speichervorrichtung verkürzt wird, die Gesamttestzeit für eine eine Anzahl von Speichervorrichtungen umfassende Testplatte nicht wie erwartet verkürzt. Dies soll näher im folgenden unter Bezugnahme auf Fig. 1 beschrieben werden.
Genau ausgedrückt, ist es üblich, Tests für eine große Anzahl von Speichervorrichtungen parallel durchzuführen durch Laden von Speichervorrichtungen auf eine Einbrenntest-Kontrollplatte 101 in einer Matrixform von m · k, wie in Fig. 1 gezeigt ist. Zum Ausführen des Tests für alle Speicher gleichzeitig in einer Partie werden jedoch Signalleitungen für m · k Erfassungssignale für fehlerhafte Bits und Vergleichseinrichtungen zum Kontrollieren der Erfassungssignale für fehlerhafte Bits benötigt. Aus den Gründen, daß eine große Anzahl von Signalleitungen benötigt wird und die Vergleichseinrichtung teuer ist, wird jedoch in der Praxis eine Konfiguration angenommen, bei der eine Eingangs- und Ausgangssignalleitung DI/O und eine Vergleichseinrichtung C von m Speichern in der Spaltenrichtung (zum Beispiel von MICI1 bis MICm1) gemeinsam genutzt wird. Da es erforderlich ist, das Erfassungssignal für fehlerhafte Bits zur Zeit des Tests wie oben erwähnt zu kontrollieren, kann der Test zur gleichen Zeit nur an k Speichern (zum Beispiel von MICI1 bis MICIk) in einer Zeilenrichtung ausgeführt werden. Dementsprechend ist es zum Testen aller Speicher erforderlich, den Test für jede Zeile zu wiederholen, mit anderen Worten, den Test m Mal für k Speicher (zum Beispiel m = 15 und k = 16) durchzuführen.
Bei dem 4-Bit-Paralleltest ist, wenn die Gesamtzahl von 4- Bit-Sätzen der Speicher als M bezeichnet wird und eine Zykluszeit (lesen und schreiben) Tc ist, und wenn angenommen wird, daß der sogenannte "9N Marschtest (marching test)" (wobei N die Bitanzahl des Speichers ist) als eines der Testverfahren angenommen wird, ist die Testzeit gegeben durch m · 9N · M · Tc, was zu einem Problem führt, daß die Testzeit zu lang ist. Da der Test entscheidet, ob die Lesedaten mehrerer Bits übereinstimmen oder nicht, wird außerdem entschieden, daß die Lesedaten selbst dann übereinstimmen, wenn alle der Lesedaten auf den gleiche Pegel geändert werden, die anders als die Schreibdaten sind. Mit anderen Worten birgt das Verfahren das Problem, daß der Fehler, bei dem alle Bits invertiert werden, nicht erfaßt werden kann.
Es ist deshalb eine Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die eine Verringerung der Testzeit ermöglicht, wenn sie auf die konventionelle Speichertestvorrichtung geladen wird.
Es ist eine andere Aufgabe der Erfindung, eine Halbleiter- Vorrichtung zu schaffen, die den Inversionsfehler aller Bits der Speicher ermitteln kann.
Die Halbleiterspeichervorrichtung gemäß dieser Erfindung ist in Anspruch 1 definiert; die abhängigen Ansprüche beziehen sich auf weitere Entwicklungen der Erfindung.
Patent abstracts of Japan (PatentZusammenfassungen von Japan), Bd. 12, Nr. 233 (P-724), 5. Juli 1988 & JP-A-63025749 offenbaren ein Halbleiterspeicherelement mit Mitteln für einen Diagnosemodus, wobei bei jedem Lesezyklus nur ein Datum aus einer Speicherzellen ausgelesen wird.
Patent abstracts of Japan, Bd. 16, Nr. 197 (P-1350), 12. Mai 1992 & JP-A-04028100 offenbaren eine ROM-Testschaltung zum Erfassen, ob in einem ROM geschrieben ist oder nicht. Diese Schaltung umfaßt ein Vergleichsmittel, das ein Flip-Flop entsprechend dem Testergebnis einstellt oder zurückstellt.
Die oben genannten und andere Aufgaben, Merkmale und Vorteile dieser Erfindung werden unter Bezugnahme auf die folgende ausführliche Beschreibung der Erfindung in Verbindung mit den beigefügten Zeichnungen deutlicher werden, bei denen:
Fig. 1 ein Diagramm ist, das eine momentan allgemein verwendete Speichertestvorrichtung zum gleichzeitigen Durchführen verschiedener Testarten für eine Anzahl von Halbleiterspeichervorrichtungen darstellt;
Fig. 2 ein Blockdiagramm für eine Halbleiterspeichervorrichtung ist, das eine erste Ausführungsform der Erfindung zeigt;
Fig. 3 ein Signalformdiagramm ist, das den Testmoduseinstellzyklus und den Testmodusrückstellzyklus der in Fig. 2 gezeigten Halbleiterspeichervorrichtung zeigt;
Fig. 4 ein Signalformdiagramm ist, das den Registerrückstellzyklus der in Fig. 2 gezeigten Halbleiterspeichervorrichtung zeigt;
Fig. 5 ein Signalformdiagramm ist, das den Schreibzyklus der in Fig. 2 gezeigten Halbleiterspeichervorrichtung zeigt;
Fig. 6 ein Signalformdiagramm ist, das den Entscheidungszyklus der in Fig. 2 gezeigten Halbleiterspeichervorrichtung zeigt;
Fig. 7 ein Signalformdiagramm ist, das den. Entscheidungsresultatausgabezyklus der in Fig. 2 gezeigten Halbleitervorrichtung zeigt; und
Fig. 8 ein Blockdiagramm für eine Halbleitervorrichtung ist, das eine zweite Ausführungsform der Erfindung zeigt.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Bezugnehmend auf Fig. 2, die die erste Ausführungsform der Erfindung zeigt, weist diese Ausführungsform eine Speicherzellengruppe von dynamischen Frei-Zugriffs-Speichern (DRAM) auf, und die Erfindung soll durch Betrachtung einer Halbleitervorrichtung beschrieben werden, die gleichzeitig Schreiben/Lesen von 4 Bits während der Testzeit durchführt. Eine Speicherzellengruppe 2 ist eine DRAM-Speicherzellengruppe, bei der Speicherzellen MC in einer Gruppe an den Schnittpunkten einer Anzahl von Wortleitungen WL und Bitleitungen BL angeordnet sind. Jede Speicherzelle ist vom sogenannten Ein-Transistor/Ein-Kondensator-Typ. Über einen Adreßpuffer 1 gelieferte Adreßsignale A0 bis An werden einem Spaltendecoder 20 und einem Zeilendecoder 21 geliefert, und den Adreßsignalen entsprechende Speicherzellen werden ausgewählt. Datenbusse DB0 bis DB3 werden operativ an vier Speicherzellen der durch die Adresse ausgewählten Speicherzellengruppe 2 gekoppelt. Eine Auswähleinrichtung 4 ist eine Schaltung, die einen der Datenbusse DB0 bis DB3 gemäß zwei vorbestimmten Bits der Adreßsignale A0 bis An auswählt, wenn ein Testmodussignal TST auf einem inaktiven Pegel ist, und alle der Datenbusse DB0 bis DB3 auswählt, wenn das Testmodussignal TST auf dem aktiven Pegel ist. Ein Vergleichsdatenregister 10 ist ein Register, das Daten DC für Vergleich entsprechend einem Haltesignal LDC speichert. Eine Entscheidungsschaltung 5 entscheidet, ob Lesedaten von 4 Bits von den Datenbussen DB0 bis DB3 geliefert werden und in dem Vergleichsdatenregister 10 gespeicherte Daten miteinander übereinstimmen, und gibt ein Entscheidungssignal JD mit Übereinstimmungs- oder Nichtübereinstimmungspegel aus. Eine Torschaltung 6 gibt ein Entscheidungssignal JD aus, wenn ein Torsignal GT auf dem aktiven Pegel ist. Die Torschaltung 6 ist vorgesehen, um Fehlfunktion eines Entscheidungsresultatregisters 7 aufgrund eines Spike-Rauschens, verursacht durch Schrägfehlanpassung des Eingangssignals an die Entscheidungsschaltung, zu verhindern. Das Entscheidungsresultatregister 7 wird durch ein Registerrückstellsignal RST zurückgestellt und auf einen Einstellpegel in Abhängigkeit von dem Nichtübereinstimmungspegel des von der Torschaltung übertragenen Entscheidungssignals gesetzt und hält den Einstellpegel bis zur nächsten Erzeugung des Registerrückstellsignals RST. Eine Auswähleinrichtung 8 gibt selektiv eine von der Auswähleinrichtung 4 ausgegebene 1-Bit-Lesedatenausgabe aus, wenn das Testmodussignal TST auf dem inaktiven Pegel ist, und gibt selektiv ein Entscheidungsresultatsignal RSLT des Entscheidungsresultatregisters aus, wenn das Testmodussignal TST auf dem aktiven Pegel ist. Eine Daten-Eingangs-Pufferschaltung 3 ruft ein einem Eingangs- und Ausgangsanschluß DI/O geliefertes 1- Bitdatum in Abhängigkeit von dem Pegel eines Dateneingangssignals IN ab und gibt dasselbe aus. Eine Daten-Ausgangs- Pufferschaltung 9 gibt durch die Auswähleinrichtung 8 ausgewählte Daten an den Eingangs- und Ausgangsanschluß DI/O in Abhängigkeit von dem Pegel eines Datenausgangssignals OUT aus. Eine Steuersignale erzeugende Schaltung 11 erzeugt das Testmodussignal TST, Torsignal GT, Registerrückstellsignal RST, Latchsignal LDC, Ausgangssignal OUT und Dateneingangssignal IN in Abhängigkeit vom dem gegenseitigen Pegelverhältnis eines Zeilenadreß-Abtast-Signals RASb, Spaltenadreß-Abtast-Signals CASb, Schreibfreigabesignals WEb und Ausgabefreigabesignals OEb.
Als nächstes soll unter zusätzlicher Bezugnahme auf die Fig. 3 bis 7 der Betrieb dieser Ausführungsform beschrieben werden. Wenn das Testmodussignal TST auf dem inaktiven Pegel ist (niedriger Pegel), wird normales Schreiben und Lesen (normaler Modus) durchgeführt, und wenn das Testmodussignal TST auf dem aktiven Pegel (hoher Pegel) ist, werden Lesen und Schreiben von Testdaten, Übereinstimmungsentscheidung von ausgelesenen Daten und Lesen des Entscheidungsresultats (Testmodus) durchgeführt.
Wie in Fig. 3 gezeigt, wird, wenn ein Zyklus Schreibe CAS Vor RAS (WCBR) ausgeführt wird, der Testmodus eingestellt und die Steuersignale erzeugende Schaltung 11 ändert das Testsignal TST auf den aktiven Pegel. Wenn andererseits der Zyklus Nur RAS oder CAS Vor RAS ausgeführt wird, wird der Testmodus zurückgestellt und die Steuersignale erzeugende Schaltung 11 schickt das Testsignal TST auf den inaktiven Pegel.
Zuerst soll kurz der Betrieb dieser Ausführungsform während des normalen Modus beschrieben werden. Da das Testmodussignal TST während des normalen Modus auf dem inaktiven Pegel (niedrigen Pegel) ist, wählt die Auswähleinrichtung 4 eine Leitung von den Datenbussen DB0 bis DB3 in Abhängigkeit von 2 vorbestimmten Bits aus zu der Adreßpufferschaltung 1 abgerufenen Spaltenadreßsignalen aus (siehe Fig. 2).
Während des Schreibzyklus geht das Dateneingangssignal IN der Steuersignale erzeugenden Schaltung 11 synchron mit der Aktivierung (niedriger Pegel) des Schreibfreigabesignals WEb auf den aktiven Pegel. Dementsprechend liefert die Daten-Eingangs-Pufferschaltung 3 ein 1-Bit-Schreibdatum an die Auswähleinrichtung 4. Die Schreibdaten werden der Speicherzellengruppe 2 über eine Leitung aus den von der Auswähleinrichtung 4 ausgewählten Datenbussen DB0 bis DB3 geliefert. Speicherzellen werden durch den Spaltendecoder 20 und Zeilendecoder 21 entsprechend den Eingangsadressen A0 bis An ausgewählt, und die Schreibdaten werden gespeichert.
Während des Lesezyklus wird 1-Bitdatum aus den ausgelesenen 4-Bitdaten in Abhängigkeit von den Eingangsadressen A0 bis An durch die Auswähleinrichtung 4 ausgewählt und der Auswähleinrichtung 8 geliefert. Die Auswähleinrichtung 8 liefert das ausgelesene, durch die Auswähleinrichtung 4 in Abhängigkeit von dem inaktiven Pegel des Testmodussignals TST gelieferte 1-Bitdatum an die Daten-Ausgangs-Pufferschaltung 9. Da die Steuersignale erzeugende Schaltung 11 die Datenausgabe OUT in Abhängigkeit von der Aktivierung (niedriger Pegel) des Ausgabefreigabesignals OEb auf den aktiven Pegel schickt, gibt die Daten-Ausgangs-Pufferschaltung 9 die ausgelesenen Daten an den Eingangs- und Ausgangsanschluß DI/O aus.
Als nächstes soll der Testmodusbetrieb dieser Ausführungsform beschrieben werden. Nach Ausführung des in Fig. 3 gezeigten Testmoduseinstellzyklus gibt die Steuersignale erzeugende Schaltung 11, wenn das Ausgabefreigabesignal OEb zum Zeitpunkt des Übergangs des Zeilenadreß-Strobe-Signals RASb auf den aktiven Pegel (niedrigen Pegel) wie in Fig. 4 gezeigt auf dem aktiven Pegel (niedrigen Pegel) ist, ein Registerrückstellsignal RST mit einer vorbestimmten Breite aus. Das Entscheidungsresultatregister 7 wird in Abhängigkeit von dem Registerrückstellsignal RST zurückgestellt. Der oben genannte Vorgang stellt den Registerrückstellzyklus dar, der nur einmal unmittelbar nach Eintritt des Systems in den Testmodus ausgeführt wird.
Als nächstes werden ein in Fig. 5 gezeigter Schreibzyklus und ein in Fig. 6 gezeigter Entscheidungszyklus wiederholt gemäß einem vorbestimmten Testmuster (zum Beispiel dem 9N Marschsystem) ausgeführt.
Während des Schreibzyklus geht in der Steuersignale erzeugenden Schaltung 11 das Dateneingangssignal IN auf den aktiven Pegel synchron mit der Aktivierung (niedriger Pegel) des Schreibfreigabesignals WEb. Dementsprechend liefert die Daten-Eingangs-Pufferschaltung 3 ein 1-Bitschreibdatum an die Auswähleinrichtung 4. Da das Testmodussignal TST während des Testmodus auf dem aktiven Pegel (hoher Pegel) ist, liefert die Auswähleinrichtung 4 Daten des gleichen Pegels an alle der Datenbusse DB0 bis DB3. Als ein Ergebnis werden Daten von einem Satz von 4 Bits mit dem gleichen Pegel in Speicherzellen entsprechend den Eingangsadressen A0 bis An geschrieben.
Als nächstes wird der Entscheidungszyklus kontinuierlich ausgeführt. Wenn der Inaktivierungspegel (hoher Pegel) des Spaltenadreß-Strobe-Signals CASb und der Aktivierungspegel (niedriger Pegel) des Schreibfreigabesignals WEb während des Übergangs eines RASb-Signals auf den Aktivierungspegel erfaßt werden, erzeugt die Steuersignale erzeugende Schaltung 11 zuerst ein Latchsignal LDC mit einer vorbestimmten Pulsbreite. In Abhängigkeit von dem Latchsignal LDC werden Vergleichsdaten DC mit dem gleichen Pegel wie die in dem Schreibzyklus geschriebenen Daten von dem Eingangs- und Ausgangsanschluß DI/O geliefert und gespeichert. Parallel hierzu wird ein Satz von Daten von 4 Bits entsprechend den Eingangsadressen A0 bis An aus der Speicherzellengruppe 2 ausgelesen und der Entscheidungsschaltung 5 zugeführt. Die Entscheidungsschaltung 5 entscheidet, ob die Vergleichsdaten und alle des einen Satzes von Daten von 4 Bit übereinstimmen. Das Entscheidungssignal JD mit einem der Übereinstimmung oder Nichtübereinstimmung entsprechenden Pegel wird über die Torschaltung 6 dem Entscheidungsresultatregister 7 in Abhängigkeit von dem Torsignal GT geliefert, das durch Erfassung des Aktivierungspegels des Signals CASb und Nichtaktivierung des Signals WEb zum Zeitpunkt des Übergangs des Signals RASb auf den inaktiven Pegel erzeugt wird. Das Entscheidungsresultatregister 7 wandelt die Inhalte des Entscheidungssignals vom Rückstellpegel (Prüfung bestanden) auf den Einstellpegel (Prüfung nicht bestanden) nur, wenn es Nichtübereinstimmung anzeigt, und hält diesen Zustand danach.
Wenn das Entscheidungssignal JD immer Übereinstimmung zeigt, nämlich wenn der Auslese- und Schreibvorgang dieser Halbleitervorrichtung normal sind, wird dementsprechend ein den Rückstellpegel (Prüfung bestanden) zeigendes Entscheidungsresultatsignal aus dem Entscheidungsresultatregister 7 ausgegeben. Wenn andererseits das Entscheidungssignal JD einmal Nichtübereinstimmung zeigt, wenn einmal beim Schreiben, Lesen, Speichern oder einem ähnlichen Vorgang eine Fehlfunktion aufgetreten ist, gibt die Schaltung ein Entscheidungsresultatsignal RSLT des Einstellpegels (Prüfung nicht bestanden) aus.
Nach wiederholter Ausführung und Vervollständigung des oben genannten Lesezyklus und Entscheidungszyklus für alle Adressen eines Satzes von 4 Bit gemäß einem vorbestimmten Muster (zum Beispiel dem 9N Marschsystem), wird ein in Fig. 7 gezeigter Entscheidungsresultatausgabezyklus ausgeführt. Der Entscheidungsresultatausgabezyklus wird ausgeführt, wenn das Signal OEb auf den aktiven Pegel gebracht wird, nachdem das Signal RASb und das Signal CASb nacheinander auf den aktiven Pegel übergegangen sind. Das Entscheidungsresultatssignal RSLT wird an den Eingangs- und Ausgangsanschluß DI/O über die Auswähleinrichtung 8 und den Daten- Ausgangs-Puffer 9 ausgegeben.
Der oben genannten Beschaffenheit der Halbleitervorrichtung zufolge erfaßt die Entscheidungsschaltung 5 Überstimmung der Daten eines aus der Speicherzellengruppe 2 ausgelesenen Satzes von 4 Bits und den in dem Vergleichsdatenregister gespeicherten Daten, so daß es möglich ist, den Inversionsfehler aller Bits zu erfassen, welchen man konventionell nicht erfassen konnte.
All nächstes soll die Testzeit in dem Fall beschrieben werden, wenn eine Anzahl der vorgenannten Halbleiterspeichervorrichtungen auf die in Fig. 1 gezeigte, allgemein verwendeten BT-Kontrollplatte 101 geladen werden. Hier wird die konventionell verwendete BT-Kontrollplatte 101 ohne spezielle Abwandlungen verwendet werden.
Eine Gesamtzahl von m · k (zum Beispiel m = 15 und k = 16) Halbleiterspeichervorrichtungen dieser Ausführungsform werden auf die BT-Kontrollplatte 101 geladen. Zuerst wird ein Zyklus aus Schreibe-CAS-Vor-RAS (WCBR) ausgeführt, um alle die Halbleiterspeichervorrichtungen in den Testmodus zu setzen. Als nächstes werden nach Starten des Registerrückstellzyklus der Schreibzyklus und der Entscheidungszyklus (der Zykluszeit Tc) wiederholt gemäß einem vorbestimmten Testmuster (zum Beispiel dem 9N Marschsystem) ausgeführt. Da die oben genannten Vorgänge gleichzeitig an den m · k Halbleiterspeichervorrichtung vorgenommen werden, werden die Testergebnisse für alle die Halbleiterspeichervorrichtungen bei Abschluß des Entscheidungszyklus in dem Entscheidungsresultatregister 7 gespeichert.
Mit anderen Worten können die Testergebnisse für alle Halbleiterspeichervorrichtungen auf der Kontrollplatte durch eine Testzeit erhalten werden.
Nach Vollendung des vorbestimmten Testmusters wird das Testergebnis für k Speicher in einer Zeile (zum Beispiel von MICI1 bis MICIk) an die Eingangs- und Ausgangsleitung durch Starten des Entscheidungsresultatausgabezyklus ausgegeben. Durch Wiederholung dieses Vorgangs m Mal ist es möglich, Bestehen oder Nichtbestehen der Prüfung für alle der m · k Halbleiterspeichervorrichtungen zu entscheiden.
Die Testzeit für diesen Vorgang ist für den Fall des 9N Marschsystems 9N · M · Tc + mTc + Tc, wobei M die Gesamtanzahl von 4-Bit-Sätzen von Speichern ist und Tc die eine Zykluszeit (für Schreiben und Entscheidung) darstellt. In diesem Ausdruck stellt mTc in dem zweiten Glied den Entscheidungsresultatausgabezyklus dar und Tc in dem dritten Glied ist der Registerrückstellzyklus. Da m + 1 verglichen mit 9N · M sehr klein ist, können die letzten beiden Glieder vernachlässigt werden. Deshalb wird die Testzeit 9N · M · Tc, was 1/m der konventionellen Testzeit darstellt.
Als nächstes soll unter Bezugnahme auf Fig. 8 die zweite Ausführungsform der Erfindung beschrieben werden. Diese Ausführungsform stellt eine Halbleiterspeichervorrichtung dar, die im normalen Modus verschiedene Daten von 4 Bits an die gleiche Adresse in der Speicherzellengruppe schreibt und dann die Daten liest. Der Unterschied in der Beschaffenheit dieser Ausführungsform von derjenigen der ersten Ausführungsform besteht darin, daß jeder der Datenbusse DBO bis DB3 an den entsprechenden Daten-Eingangs-Puffer (3a bis 3d) und Daten-Ausgangs-Puffer (9a bis 9d) ohne Zwischenschaltung einer Auswähleinrichtung (siehe Fig. 2) angeschlossen ist.
Da sich der Lese- und Schreibvorgang während des normalen Modus von demjenigen der ersten Ausführungsform darin unterscheidet, daß 4-Bit-Daten durch ständige Verwendung aller Datenbusse geschrieben und gelesen werden, anstatt jeden Datenbus DB0 bis DB3 mittels der Auswähleinrichtung auszuwählen, und da andere Vorgänge grundlegend die gleichen wie diejenigen der ersten Ausführungsform sind, soll eine ausführliche Beschreibung dieser Ausführungsform weggelassen werden.
Während des Testmodus werden im Lesezyklus identische Daten den vier Daten-Eingangs-Puffern (3a bis 3d) geliefert und gleichzeitig in die Speicherzellengruppe 2 über Datenbusse DB0 bis DB3 eingeschrieben. Als nächstes werden im Entscheidungszyklus Vergleichsdaten DC mit dem gleichen Pegel wie demjenigen der in dem Schreibzyklus geschriebenen Daten von dem Daten-Eingangs-Puffer 3d in Abhängigkeit von einem Latchsignal geliefert und dann gespeichert. Parallel hierzu werden 4-Bit-Daten aus der Speicherzellengruppe 2 ausgelesen und der Entscheidungsschaltung 5 geliefert. Die Entscheidungsschaltung 5 entscheidet, ob alle der Vergleichsdaten und der 4-Bit-Daten übereinstimmen, und das Entscheidungsresultat wird in dem Entscheidungsresultatregister 7 gespeichert. Als nächstes wird in dem Entscheidungsresultatausgabezyklus ein Entscheidungsresultatsignal an den Eingangs- und Ausgangsanschluß DI/O über die Auswähleinrichtung 8 und den Daten-Ausgangs-Puffer 9d ausgegeben.
Bei den vorgenannten Vorgängen sind die Operationen der durch die Steuersignale erzeugende Schaltung 11 gelieferten verschiedenen Arten von Steuersignalen oder dergleichen die gleichen wie bei der ersten Ausführungsform.
Obwohl die beiden vorhergehend beschriebenen Ausführungsformen unter Bezugnahme auf einen DRAM beschrieben worden sind, ist diese Erfindung nicht auf diese Beispiele begrenzt und kann für Speicher angepaßt werden, die ein Lese- und Schreibtestmuster benötigen, zum Beispiel ein RAM so wie ein SRAM. Außerdem ist ein Beispiel einer 4-Bit-Eingabe und Ausgabe in diesen Ausführungsformen beschrieben worden, aber die Anzahl von Bits kann eine jegliche sein, solange es eine Mehrzahl ist.
Obwohl die Erfindung unter Bezugnahme auf spezielle Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einem begrenzenden Sinne gedeutet werden. Zahlreiche Abwandlungen der offenbarten Ausführungsformen werden den im Stand der Technik erfahrenen Personen bei Bezugnahme auf die Beschreibung der Erfindung einfallen. Es ist deshalb vorgesehen, daß die anliegenden Patentansprüche jegliche Abwandlungen oder Ausführungsformen einschließt, die in den wahren Umfang der Erfindung fallen.

Claims

1. Halbleiterspeichervorrichtung mit einem normalen Betriebsmodus und einem Testmodus mit:

einer Anzahl von Speicherzellen,

Mitteln (11) zur Fassung des Beginns des Testmodus und zum Erzeugen eines Testmodussignals (TST) mit einem ersten Pegel und einem zweiten Pegel, wobei ein Testbetrieb eine Anzahl von Malen gemäß einem vorgegebenen Testmuster wiederholt wird, wobei der Testbetrieb einen Datenschreibvorgang und einen Datenlesevorgang umfaßt,

Schreib-/Lesemitteln (4, DB, 20, 21) zum Schreiben eines Bitdatums in zumindest eine der Speicherzellen und zum Auslesen eines Ein-Bitdatums aus der zumindest einen der Speicherzellen in Abhängigkeit von dem Testmodussignal mit dem ersten Pegel und zum Schreiben von Testdaten in einer Anzahl der Speicherzellen und zum gleichzeitigen Auslesen von Daten aus der Anzahl von Speicherzellen in Abhängigkeit von dem Testmodussignal mit dem zweiten Pegel,

einem Vergleichsdatenregister (10) zum zeitweiligen Speichern der Testdaten,

einer Entscheidungsschaltung (5), die jedesmal arbeitet, wenn das Datum aus der Anzahl von Speicherzellen gelesen wird, und die aus der Anzahl von Speicherzellen ausgelesenen Daten mit den Testdaten vergleicht, die in dem Vergleichsdatenregister (10) gespeichert sind, und ein Entscheidungssignal (RSLT) mit einem ersten Pegel ausgibt, wenn die Daten und die Testdaten miteinander übereinstimmen, und mit einem zweiten Pegel, wenn die Daten und die Testdaten, die der Entscheidungsschaltung (5) zugeführt werden, nicht miteinander übereinstimmen,

einem Entscheidungsresultatsregister (7), das mit der Entscheidungsschaltung (5) verbunden ist und während einer Anfangsphase des Testmodus zurückgestellt wird, wenn das Testmodussignal auf dem zweiten Pegel ist, und das zum Halten des Entscheidungssignals eingestellt ist, wenn das Entscheidungssignal mit dem zweiten Pegel empfangen wird, und

einer Ausgabeschaltung (9) zur Erzeugung eines Ausgangssignals, das an den Eingangs-/Ausgangsanschluß (DI/O) geliefert wird und den Zustand des Entscheidungsresultatsregisters angibt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, mit weiterhin einem internen Steuermittel (11), das eine Anzahl von internen Steuersignalen erzeugt, zum Steuern jeweiliger Betriebe der Datenschreib-/Lesemittel, des Vergleichsdatenregisters, der Entscheidungsschaltung, des Entscheidungsresultatsregisters und der Ausgangsschaltung (9) in Abhängigkeit von einer Anzahl von Steuersignalen, die von außerhalb der Halbleiterspeichervorrichtung geliefert werden.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Schreib-/Lesemittel aufweisen:

einen Zeilendekoder (21) und eine Spaltendekoder (20), die mehreren der Speicherzellen in Abhängigkeit von Eingangsadressen auswählen,

eine Anzahl von Datenbussen (DB), die jeweils den mehreren der Speicherzellen entsprechen, und

eine Daten-Eingangs-Pufferschaltung (3), die die Testdaten zu der Anzahl von Datenbussen von einem Datenanschluß liefert, wobei das Ausgangssignal an den Datenanschluß von der Ausgangsschaltung (9) geliefert wird.

4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Entscheidungsschaltung (5) eine Torschaltung (6) aufweist, die während einer Auswahldauer zur Ausgabe des Entscheidungssignals aktiviert ist.