DE69615233T2

DE69615233T2 - Halbleiterspeicheranordnung mit einer Peripherieschaltung und einer Schnittstellenschaltung in einem Massivgebiet und mit Speicherzellen in einem Halbleiter-auf-Isolator-Gebiet

Info

Publication number: DE69615233T2
Application number: DE69615233T
Authority: DE
Inventors: Takaho Tanigawa
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1995-02-07
Filing date: 1996-02-07
Publication date: 2002-06-27
Anticipated expiration: 2016-02-08
Also published as: JP2806286B2; EP0726601B1; JPH08213562A; EP0726601A1; KR100210626B1; DE69615233D1; US5740099A

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine Halbleiterspeichervorrichtung, die Speicherzellen hat, welche auf einem Bereich mit einer Isolierschicht, die eine erste Halbleiterschicht gegenüber einer darunterliegenden, zweiten Halbleiterschicht isoliert, angeordnet sind, und die Logikschaltungen und eine Eingangs-/Ausgangs-Schaltung auf einem Volumenbereich angeordnet hat.

Beschreibung des Standes der Technik

In der JP-5006979 ist eine Halbleiterspeichervorrichtung offenbart. Die Speicherzellenblöcke haben eine Speicherzellensektion und eine Peripherieschaltung. Die Peripherieschaltung ist in eine Halbleiterplatte als deren untere Schicht eingebaut, während die Speicherzellensektion in einen Isolierfilm eingebaut ist, der auf der unteren Schicht als deren oberer Teil ausgebildet ist. Der Integrationsgrad ist durch die vorstehend beschriebene Laminatstruktur verbessert.
Eine SOI-(Silizium, aufgewachsen auf Isolator)-Struktur ist die Struktur, bei der eine versenkte Isolierschicht eine Siliziumschicht gegenüber einem Siliziumsubstrat elektrisch isoliert. Die SOI-Struktur besetzt nicht immer die gesamte Fläche eines Siliziumsubstrats, sondern ist manchmal auf einem Teil eines Siliziumsubstrats ausgebildet. Ein derartiges selektives SOI-Substrat ist in der ungeprüften japanischen Patentanmeldungsveröffentlichung Nr. 2-218159 offenbart, und eine integrierte Schaltung ist teilweise auf der SOI-Struktur und teilweise auf dem Siliziumsubstrat hergestellt. Die Fläche, welche der SOI-Struktur zugewiessen ist, wird im folgenden als "SOI-Bereich" bezeichnet, und die andere Fläche außerhalb der SOI-Struktur wird im folgenden als "Volumenbereich" bezeichnet.
Die Fig. 1 zeigt eine dynamische Direktzugriffsspeichervorrichtung, die auf dem selektiven SOI-Substrat 1 gemäß dem Stand der Technik vorgesehen ist, und das selektive SOI- Substrat 1 ist in den SOI-Bereich 1a und den Volumenbereich 1b unterteilt. Der SOI-Bereich 1a ist einem Speicherzellenarray 2a und den Logikschaltungen 2b zugewiesen, und der Volumenbereich 1b ist einer Eingangs-/Ausgangs-Schaltung c zugewiesen. Im einzelnen ist die dynamische Direktzugriffsspeicherschaltung gemäß dem Stand der Technik auf einem p- Siliziumsubstrat 3 vorgesehen, und auf einem Teil des p- Siliziumsubstrats 3, der dem SOI-Bereich 1a zugewiesen ist, ist eine versenkte Oxidschicht 4 aufgewachsen. Auf der versenkten Oxidschicht 4 ist eine Siliziumschicht 5 abgeschieden, und auf der Siliziumschicht 5 ist eine dicke Feldoxidschicht 6 selektiv aufgewachsen.
In der Siliziumschicht 5 sind hochdotierte n-Bereiche 5a, 5b und 5c und andere hochdotierte n-Bereiche 5d und 5e ausgebildet. Oberhalb der Siliziumschicht 5 ist zwischen den hochdotierten n-Bereichen 5a und 5b und zwischen den hochdotierten n-Bereichen 5b und 5c eine Gate-Struktur 7a und 7b ausgebildet, und oberhalb der Siliziumschicht 5 ist zwischen den anderen hochdotierten n-Bereichen 5d und 5e eine Gate-Struktur 7c ausgebildet. Die hochdotierten n-Bereiche 5a/5b und die Gatestruktur 7a und die hochdotierten n-Bereiche 5b und 5c und die Gate-Struktur 7b bilden einen Schalttransistor vom n-Kanal-Anreicherungs-Typ, der dynamischen Direktzugriffsspeicherzellen 8a und 8b. Andererseits bilden die hochdotierten n-Bereiche 5d und 5e und die Gate- Struktur 7c in Kombination einen Feldeffekttransistor 8c vom n-Kanal-Anreicherungs-Typ und der Feldeffekttransistor 8c vom n-Kanal-Anreicherungs-Typ bildet einen Teil der Logikschaltungen.
Die Gate-Strukturen 7a bis 7c sind mit ersten und zweiten Isolier-Zwischenschichten 9a und 9b abgedeckt, und akkumulierende Elektroden 10a/10b auf der zweiten Isolierzwischenschicht 9d, ein dielektrischer Film 10c und eine Zählerelektrode 10d bilden Speicherkondensatoren vom Stapeltyp der dynamischen Direktzugriffsspeicherzellen 8a und 8b. Die akkumulierenden Elektroden 10a und 10b sind durch Kontaktlöcher, die in den ersten und zweiten Isolierzwischenschichten 9a und 9b ausgebildet sind, mit den hochdotierten n-Regionen 5a und 5c verbunden, und die hochdotierte n- Fremdatom-Region 5b ist über eine Bitleitung 11a auf der ersten Isolierzwischenschicht 9a mit der hochdotierten n- Region 5d des Feldeffekttransistors 5e vom n-Kanal-Anreicherungstyp der Logikschaltungen verbunden. Die Gegenelektrode 10b ist mit einer dritten Isolierzwischenschicht 9c abgedeckt, und auf der dritten Isolierzwischenschicht 9c erstrecken sich Verdrahtungsstreifen 11b, 11c, 11d und 11e.
Andererseits sind in dem Volumenbereich 1b ein p-Well 12a und ein n-Well 12b ausgebildet, und in dem p-Well 12a bzw. dem n-Well 12b sind hochdotierte n-Bereiche 13a/13b und hochdotierte p-Bereiche 14a/14b ausgebildet. Die Gate- Strukturen 13c und 14c sind über dem p-Well 12a zwischen den hochdotierten n-Fremdatombereichen 13a und 13b bzw. über dem n-Well zwischen den hochdotierten p-Fremdatombereichen 14a und 14b ausgebildet. Die ersten und zweiten Isolierzwischenschichten 9a und 9b und die dritte Isolierzwischenschicht 9c sind auf den Volumenbereich 1b und die Gate-Strukturen 13c und 14c laminiert und die Verbindungen 15a/15b und die Verbindungen 15c und 15d sind mit den hochdotierten n-Bereichen 13a/13b und den hochdotierten p- Bereichen 14a/14b über Kontaktlöcher in Kontakt gehalten, die in den ersten bis dritten Isolierzwischenschichten 9a bis 9c ausgebildet sind. Eine Verbindung 15e läuft durch ein Kontaktloch, das in den ersten bis dritten Isolierzwischenschichten 9a bis 9c ausgebildet ist, und ist mit dem hochdotierten n-Bereich 5e in Kontakt gehalten. Die hochdotierten n-Bereiche 13a/13b und die Gate-Struktur 13c bilden kombiniert einen n-Kanal-Feldeffekttransistor vom Anreicherungstyp, und die hochdotierten p-Bereiche 14a/14b und die Gate-Struktur 14c bilden als Ganzes einen p-Kanal-Feldeffekttransistor vom Anreicherungstyp. Die Verbindungen 15a bis 15d bilden die Eingangs-Ausgangs-Schaltung 2c aus dem n-Kanal-Feldeffekttransistor vom Anreicherungstyp, dem p- Kanal-Feldeffekttransistor vom Anreicherungstyp und anderen Feldeffekttransitoren.
Die Eingangs-/Ausgangs-Schaltung 2c verbraucht eine große Strommenge und erzeugt demgemäß eine große Wärmemenge. Der Volumenbereich 1b strahlt wirksam Wärme ab.
Andererseits wird erwartet, daß die dynamischen Direktzugriffsspeicherzellen 8a/8b und die Logik-Schaltungen 2b mit hoher Geschwindigkeit ohne Fehlfunktion arbeiten. Die versenkte Oxidschicht 4 isoliert elektrisch den SOI-Bereich 1a gegenüber dem p-Siliziumsubstrat 3, und die Feldeffekttransistoren der Speicherzellen 8a/8b und der Feldeffekttransistor 8c der Logik-Gates 2b sind perfekt voneinander mittels der versenkten Oxidschicht 4 und der dicken Feldoxidschicht 6 getrennt. Aus diesem Grund wird eine parasitäre Kapazitanz vermindert, und die elektrischen Signale werden mit hoher Geschwindigkeit weitergeleitet. Die Logik-Schaltungen und die Speicherzellen 8a/8b sind frei von einem unerwünschten Sperrphänomen und einem Ausfall infolge von α-Partikeln, und der Übergangsleckagestrom ist gesenkt. Somit ist das selektive SOI-Substrat für die dynamische Direktzugriffsspeicherhalbleitervorrichtung wünschenswert.
Die dynamische Direktzugriffsspeicherhalbleitervorrichtung gemäß dem Stand der Technik ist durch den in den Fig. 2A bis 2H gezeigten Prozeßablauf hergestellt. Der Prozeß beginnt mit der Herstellung des p-Siliziumsubstrats 3. Auf die Hauptfläche des p-Siliziumsubstrats 3 wird eine Siliziumoxidschicht 20 aufgewachsen, und ein Teil der Siliziumoxidschicht 20 oberhalb der Fläche, welche dem Volumenbereich 1b zugeordnet ist, ist durch eine Fotoresistmaske 21 abgedeckt. Die freigelegte Fläche des p-Siliziumsubstrats 3 erhält mit einer Dosis von 1 · 10¹&sup7; bis 2 · 10¹&sup8; cm&supmin;² eine Ionenimplantation von Sauerstoff unter einer Beschleunigungsenergie von 200 Kev, wie dies in der Fig. 2A gezeigt ist.
Die Fotoresistmaske 21 wird abgezogen und das p-Siliziumsubstrat 3 wird 6 Stunden auf 1300ºC erhitzt. Während das p-Siliziumsubstrat 3 erhitzt wird, reagiert der implantierte Sauerstoff mit dem Einkristall-Silizium und bildet die versenkte Oxidschicht 4. Die Dicke der Siliziumschicht 5 hängt von der Menge des implantierten Sauerstoffs ab. Wenn die Dosis 10¹&sup8; cm&supmin;² ist, ist die Siliziumschicht 5 150 nm dick.
Auf die Siliziumoxidschicht 20 wird oberhalb der Fläche, die dem n-Well 12b zugeordnet ist, eine Fotoresist-Maske 22 mit Muster versehen, aufgebracht, und Bor mit einer Dosis von 1 bis 2 · 10¹³ cm&supmin;² in das freigelegte p-Siliziumsubstrat 3 unter einer Beschleunigungsenergie von 70 Kev ionenimplantiert, wie dies in der Fig. 2B gezeigt ist.
Die Fotoresistmaske 22 wird abgezogen, und es wird auf einer Fläche, die dem SOI-Bereich 1a und dem p-Well 12a zugeordnet ist, eine Fotoresistmaske 23 ausgebildet, und in die freigelegte Fläche des p-Siliziumsubstrats 3 wird Phosphor mit einer Dosis von 1 bis 2 · 10¹³ cm² unter einer Beschleunigungsenergie von 150 Kev ionenimplantiert, wie dies in der Fig. 2C gezeigt ist.
Die Fotoresistmaske 23 wird abgezogen und das p-Siliziumsubstrat 3 wird in einem Gasgemisch von Stickstoff und Sauerstoff bei 1200ºC für eine Stunde geglüht. Das ionenimplantierte Bor und der ionenimplantierte Phosphor werden in das p-Siliziumsubstrat 3 diffundiert und bilden die Siliziumschicht 5, den p-Well 12a, der sich an die Siliziumschicht 5 anschließt, und den n-Well 12b, der neben dem p- Well 12a liegt, wie dies in der Fig. 2D gezeigt ist.
Darauffolgend wird die dicke Feldoxidschicht 6 selektiv auf die Siliziumschicht 5, den p-Well 12a und den n-Well 12b unter Verwendung des LOCOS-(lokale Oxidation von Silizium)- Verfahrens aufgewachsen. Die dicke Feldoxidschicht 6 definiert die aktiven Flächen, welche den Speicherzellen 8a/8b, dem n-Kanal-Feldeffekt-Transistor 8c vom Anreicherungstyp, den n-Kanal-Feldeffekttransistor vom Anreicherungstyp und dem p-Kanal-Feldeffekttransistor vom Anreicherungstyp zugeordnet sind. Die daraus resultierende Struktur dieses Schrittes ist in der Fig. 2E dargestellt.
Auf die Siliziumschicht 5, den p-Well 12a und den n-Well 12b wird eine Siliziumoxidschicht thermisch aufgewachsen, und auf der gesamten Oberfläche der Struktur wird eine Polysiliziumschicht abgeschieden. Auf die Polysiliziumschicht wird eine geeignete Fotoresistmaske mit einem Muster aufgebracht, und die Polysiliziumschicht wird zu Gate-Elektroden strukturiert. Die Gate-Elektroden und die darunterliegenden Gate-Oxidschichten bilden die Gate-Strukturen 7a bis 7c, 13c und 14c.
Auf dem n-Well 12b wird eine geeignete Fotoresistmaske aufgebracht, und in die Siliziumschicht 5 und den p-Well 12a wird ein Dotiermittelfremdatom vom n-Typ ionenimplantiert. Als ein Ergebnis werden die hochdotierten n-Bereiche 5a bis 5e, 13a und 13b in der Siliziumschicht 5 und dem p-Well 12a in selbstfluchtender Art und Weise zu der Gate-Struktur 7a bis 7c und 13c ausgebildet. Die Fotoresistmaske wird abgezogen, und es wird eine neue Fotoresistmaske so strukturiert, daß die Siliziumschicht 5 und der p-Well 12a abgedeckt sind. Der n-Well wird mit einem Dotiermittelfremdatom vom p-Typ ionenimplantiert und die hochdotierten p-Bereiche 14a und 14b sind in dem n-Well 12b in selbstfluchtender Art und Weise zu der Gate-Struktur 14c ausgebildet. Die resultierende Struktur dieses Schrittes ist in der Fig. 2F dargestellt.
Darauffolgend wird Siliziumoxid auf der gesamten Oberfläche der Struktur unter Verwendung einer chemischen Dampfabscheidung abgeschieden, und auf die Siliziumoxidschicht wird eine Phosphor-Silikatglasschicht oder eine Bor-Phosphor-Silikatglasschicht laminiert. Diese Schichten bilden in Kombination die erste Isolierzwischenschicht 9a.
In der ersten Isolierzwischenschicht 9a werden Kontaktlöcher ausgebildet und legen die hochdotierten n-Bereiche 5b und 5d frei. Auf der ersten Isolierzwischenschicht 9a wird eine Wolframsilizidschicht abgeschieden und durch die Kontaktlöcher mit den hochdotierten n-Bereichen 5b und 5d in Kontakt gehalten. Die Wolframsilizidschicht wird über einen lithographischen Vorgang strukturiert, und die Bitleitung 11a wird auf der ersten Isolierzwischenschicht 9a belassen.
Darauffolgend werden die Bitleitung 11a und die erste Isolierzwischenschicht 9a mit der zweiten Isolierzwischenschicht 9b abgedeckt, und es werden durch die ersten und zweiten Isolierzwischenschichten 9a und 9b Kontaktlöcher ausgebildet. Die Kontaktlöcher legen die hochdotierten n- Bereiche 5a bzw. 5c frei.
Auf der zweiten Isolierzwischenschicht 9b wird Polysilizium abgeschieden, und die Polysiliziumschicht wird über die Kontaktlöcher mit den hochdotierten n-Bereichen 5a und 5c in Kontakt gehalten. Auf der Polysiliziumschicht wird eine geeignete Fotoresistmaske vorgesehen, und die Polysiliziumschicht wird zu den akkumulierenden Elektroden 10a und 10b strukturiert. Auf der gesamten Oberfläche der Struktur wird Siliziumnitrid abgeschieden und teilweise oxidiert, um auf der Siliziumnitridschicht eine Siliziumoxidschicht zu laminieren. Auf der Siliziumoxidschicht wird Polysilizium abgeschieden, und die Polysiliziumschicht, die Siliziumoxidschicht und die Silizumnitridschicht werden zu dem dielektrischen Film 10c und der Gegenelektrode 10d strukturiert, wie dies in der Fig. 2G gezeigt ist.
Die dritte Isolierzwischenschicht 9c wird auf der gesamten Oberfläche der Struktur abgeschieden, und ist aus Siliziumoxid, Phosphor-Silikatglas oder Bor-Phosphor-Silikatglas gebildet. Durch die ersten bis dritten Isolierzwischenschichten 9a bis 9c werden Kontaktlöcher ausgebildet, und auf die erste Isolierzwischenschicht 9c wird Aluminium aufgesprüht. Die Aluminiumschicht wird zu den Verdrahtungen 11b bis 11e und den Verbindungen 15a bis 15e unter Verwendung des lithographischen Verfahrens, wie in der Fig. 2H gezeigt, strukturiert. Die Fig. 2H entspricht der Fig. 1. Die Speicherzellen 8a und 8b und die Logikschaltungen 2b liegen auf den SOI-Bereich 1a und die Eingangs-Ausgangs- Schaltung 2c ist auf dem Volumenbereich 1b ausgebildet.
Das Speicherzellenarray 2a, die Logik-Schaltungen 2b und die Eingangs-/Ausgangs-Schaltung 2c einer dynamischen Standard-Direktzugriffsspeichervorrichtung nehmen 50%, 40% und 10% der nutzbaren Fläche auf dem Halbleitersubstrat 3 ein. Die dynamische Direktzugriffsspeichervorrichtung hat fortschreitend zunehmende Speicherzellen und es werden immer noch Forschungs- und Entwicklungsanstrengungen bezüglich einer dynamischen Direktzugriffsspeicherhalbleitervorrichtung mit größerer Speicherkapazität gemacht. Daher wird die Besetzungsfläche, die dem Speicherzellenarray 2a und den zugehörigen Logikschaltungen 2b zugewiesen ist, weiterhin vergrößert; die Besetzungsfläche für die Eingangs-/Ausgangsschaltung 2c ist jedoch im wesentlichen konstant. In dieser Situation erzeugen das Speicherzellenarray 2a und die Logik-Schaltungen 2b eine große Wärmemenge, und die SOI-Struktur kann die Wärme nicht ausreichend abstrahlen. Als ein Ergebnis erhöht die Wärme, welche von dem Speicherzellenarray 2a und den Logik-Schaltungen 2b erzeugt wird, die Temperatur des Halbleitersubstrats 3 und zerstört die Datenhaltecharakteristika der Speicherzellen 8a und 8b. Dies ist das erste Problem, welches der dynamischen Direktzugriffsspeicherhalbleitervorrichtung gemäß dem Stand der Technik, wie sie in der Fig. 1 gezeigt ist, inhärent ist.
Die SOI-Struktur verbessert den Sub-Schwellwert und beschränkt den Kurz-Kanal-Effekt, und diese Vorteile werden klar, wenn die Siliziumschicht 5 auf eine Dicke von 100 nm oder weniger gesenkt wird. Wenn jedoch die hochdotierten n- Fremdatombereiche 5d und 5e in einer derartig dünnen Siliziumschicht 5 ausgebildet werden, wird eine große parasitäre Kapazitanz an die hochdotierten n-Bereiche 5d und 5e gekoppelt, und die große parasitäre Kapazitanz verzögert die Signalausbreitung von oder zu den Logik-Schaltungen 2b. Ein Auslese-/Einschreib-Datenbit wird über die Bit-Leitung 11a ausgebreitet und wird durch die große, parasitäre Kapazitanz weniger beeinflußt. Die Logik-Schaltungen 2b sollen üblicherweise die Aufgabe mit hoher Geschwindigkeit durchführen, und die große, parasitäre Kapazitanz hat auf die Funktion der Logik-Schaltungen 2b einen starken Einfluß.
Obwohl eine Titan-Silizid-Struktur oder eine angehobene Struktur, die durch ein selektives Wolframaufwachsen erzielt wird, dagegen wirksam ist, daß die große, parasitäre Kapazitanz an die hochdotierten n-Bereiche 5d und 5e gekoppelt ist, vertragen Titan und Wolfram eine Wärmebehandlung auf eine Temperatur oberhalb von 750ºC nicht. Die Speicherkondensatoren erfordern jedoch eine Wärmebehandlung auf ungefähr 800ºC, und die Titan-Silizid-Struktur und die angehobene Struktur sind für den Herstellungsvorgang für die dynamische Direktzugriffsspeicherhalbleitervorrichtung weniger zu verwenden. Darüberhinaus sind Titan und Wolfram so teuer, daß die Herstellungskosten der dynamischen Direktzugriffsspeicherhalbleitervorrichtung erhöht werden. Somit bringt die dynamische Direktzugriffsspeicherhalbleitervorrichtung das zweite Problem der großen parasitären Kapazitanz infolge der dünnen Siliziumschicht 5 in dem SOI-Bereich 1a mit sich.

Zusammenfassung der Erfindung

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die von den ersten und zweiten Problemen frei ist, welche der dynamischen Direktzugriffsspeichervorrichtung gemäß dem Stand der Technik eigen sind.
Um die Aufgabe zu lösen, schlägt die vorliegende Erfindung vor, Logikschaltungen selektiv einem SOI-Bereich und einem Volumenbereich zuzuordnen.
Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung geschaffen, wie sie im Patentanspruch 1 angegeben ist. Spezielle Ausführungsformen sind in den abhängigen Patentansprüchen offenbart.

Kurze Beschreibung der Figuren

Die Merkmale und Vorteile der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung werden aus der folgenden Beschreibung anhand der begleitenden Figuren klarer verständlich, in welchen zeigt:
Fig. 1 die Struktur der dynamischen Direktzugriffsspeicherhalbleitervorrichtung gemäß dem Stand der Technik im Schnitt;
Fig. 2A bis 2H jeweils eine Schnittansicht des Herstellungsablaufs zum Herstellen der dynamischen Direktzugriffsspeicherhalbleitervorrichtung gemäß dem Stand der Technik;
Fig. 3 das Layout der Komponentenelemente einer dynamischen Direktzugriffsspeicherhalbleitervorrichtung gemäß der vorliegenden Erfindung in der Draufsicht;
Fig. 4 die Struktur der dynamischen Direktzugriffsspeicherhalbleitervorrichtung gemäß der vorliegenden Erfindung im Schnitt;
Fig. 5A bis 5H jeweils eine Ansicht im Schnitt des Herstellungsablaufs zum Herstellen der dynamischen Direktzugriffsspeicherhalbleitervorrichtung gemäß der vorliegenden Erfindung;
Fig. 6 die Struktur einer weiteren dynamischen Direktzugriffsspeicherhalbleitervorrichtung gemäß der vorliegenden Erfindung im Schnitt; und
Fig. 7A bis 7D jeweils eine Ansicht im Schnitt eines Herstellungsablaufs zur Herstellung der dynamischen Direktzugriffsspeicherhalbleitervorrichtung.

Beschreibung der bevorzugten Ausführungsformen

Erste Ausführungsform

Bezugnehmend auf die Fig. 3 und 4 der Zeichnungen ist eine dynamische Direktzugriffsspeicherhalbleitervorrichtung auf einem Halbleitersubstrat 30 vorgesehen, und besteht großenteils aus einem Speicherzellenarray 31, einer peripheren Schaltung 32 und einer Schnittstellenschaltung 33.
Das Halbleitersubstrat 30 hat einen SOI-Bereich 30a und eine Volumenbereich 30b. In dem Halbleitersubstrat 30 ist eine versenkte Siliziumoxidschicht 30c selektiv ausgebildet und trennt eine p-Oberflächenschicht 30d von einer p- Bodenschicht 30e. Die p-Oberflächenschicht 30d oberhalb der versenkten Siliziumoxidschicht 30c dient als der SOI- Bereich 30a. Bei diesem Beispiel hat die p-Oberflächenschicht 30d eine Dicke im Bereich von 10 bis 100 nm. Aus diesem Grund verbessert die p-Oberflächenschicht 30d die Sub-Schwellwertcharakteristika und ist gegen den Kurz- Kanal-Effekt wirksam.
Der Volumenbereich 30b ist außerhalb des SOI-Bereiches 30a und in dem Volumenbereich 30b sind die p-Wells 30f und n- Wells 30g ausgebildet. In der p-Oberflächenschicht 30d, den p-Wells 30f und den n-Wells 30g ist eine dicke Feldoxidschicht 34 selektiv aufgewachsen, und definiert Aktivflächen, welche den Speicherzellen und Schaltungskomponenten der peripheren und Schnittstellenschaltungen 32/33 zugeordnet sind.
Eine Vielzahl von Speicherzellen-Sub-Arrays 31a sind in Zeilen und Spalten angeordnet und bilden das Speicherzellenarray 31. Jedes der Speicherzellen-Sub-Arrays 31a hat Speicherzellen, die in einer Matrix angeordnet sind, und jede der Speicherzellen ist durch eine Reihenschaltung aus einem n-Kanal-Schalttransistor SW vom Anreicherungstyp und einem Speicherkondensator CP vom Stapeltyp implementiert. In dem Speicherkondensator ist ein Datenbit in Form einer elektrischen Ladung gespeichert, und eine externe Vorrichtung greift auf die Dateninformation zu, die in dem Speicherzellenarray 31 gespeichert ist.
Alle Speicherzellen sind auf dem SOI-Bereich 30a hergestellt. Im einzelnen wird ein n-Dotiermittel-Fremdatom selektiv in die p-Oberflächenschicht 30d eingeleitet und bildet die hochdotierten n-Bereiche 31b, 31c und 31d in der p- Oberflächenschicht 30d. Die Gate-Elektroden 31e und 31f werden oberhalb der p-Oberflächenschicht 30d zwischen den hochdotierten n-Bereichen 31b und 31c und zwischen den hochdotierten n-Bereichen 31c und 31d ausgebildet, und bilden Teile der Wortleitungen WL. Die Gateelektroden 31e und 31f und die hochdotierten n-Bereiche 31b bis 31d bilden als Ganzes die n-Kanal-Schalttransistoren SW vom Anreicherungstyp von zwei Speicherzellen.
Die n-Kanal-Schalttransistoren vom Anreicherungstyp SW werden von einer ersten Isolierzwischenschicht 35a überlagert. Auf der ersten Isolierzwischenschicht 35a erstreckt sich eine Bitleitung WL und wird über ein Kontaktloch, das in der ersten Isolierzwischenschicht 35a ausgebildet ist, mit dem hochdotlerten n-Bereich 31c in Kontakt gehalten.
Die Bitleitung BL wird von einer zweiten Isolierzwischenschicht 35b überlagert und auf der zweiten Isolierzwischenschicht 35b sind akkumulierende Elektroden 31g und 31h ausgebildet. Die akkumulierenden Elektroden 31g und 31h sind durch Kontaktlöcher, die in den ersten und zweiten Isolierzwischenschichten 35a, 35b ausgebildet sind, mit den hochdotierten n-Bereichen 31b/31d in Kontakt gehalten und sind durch eine dielektrische Filmstruktur 31i abgedeckt. Auf der dielektrischen Filmstruktur 311 erstreckt sich eine Gegenelektrode 31j, und die akkumulierenden Elektroden 31g/31h, die dielektrische Filmstruktur 31i und die Gegenelektrode 31j bilden als Ganzes die Speicherkondensatoren CP vom Stapeltyp.
Die Gegenelektrode 31j ist mit einer dritten Isolierzwischenschicht 35c abgedeckt, und auf der dritten Isolierzwischenschicht 35c sind Verdrahtungen 36a bis 36d ausgebildet.
Obwohl in der Fig. 4 nur zwei Speicherzellen dargestellt sind, sind alle Speicherzellen auf dem SOI-Bereich 30a ausgebildet und haben die gleiche Struktur wie die in der Fig. 4 gezeigte.
Die periphere Schaltung 32 führt den selektiven Zugriff auf die Datenbits der externen Vorrichtung durch. Die periphere Schaltung 32 hat nämlich Zeilenadressdekodereinheiten 32a, die über die Wortleitungen WL an das Speicherzellenarray 31 gekoppelt sind, Spaltenadressdekoder/Wähleinheiten 32b, die über die Bitleitungen BL an das Speicherzellenarray 31 gekoppelt sind, eine Steuerung für das Zeilenadressiersystem 32c und eine Steuerung für das Spaltenadressiersystem 32d, und diese Baueinheiten 32a bis 32d wählen eine Speicherzelle oder Speicherzellen aus dem Speicherzellenarray 31 auf der Basis der externen Adressignale aus.
Die periphere Schaltung 32 hat ferner Leseverstärkereinheiten 32e, die an die Bitleitungen gekoppelt sind, und die Leseverstärkereinheiten 32e erhöhen die Potentialdifferenzen, welche für die Datenbits repräsentativ sind. Die Datenbits werden über die Leseverstärkereinheiten 32e zwischen den gewählten Speicherzellen und der Schnittstellenschaltung 33 übertragen, und aus diesem Grund überträgt die periphere Schaltung 32 selektiv das Datenbit oder die Datenbits zwischen dem Speicherzellenarray 31 und der Schnittstellenschaltung 33. Bei diesem Beispiel ist die periphere Schaltung 32 auf dem Volumenbereich 30b hergestellt.
Die Schaltkreiskomponenten der peripheren Schaltung 32 steigen zusammen mit der Anzahl der Speicherzellen und erzeugen eine große Wärmemenge. Der Volumenbereich 30b strahlt jedoch wirksam die Wärme ab und läßt nicht zu, daß die Temperatur in dem SOI-Bereich 30a steigt. Aus diesem Grund werden die Datenhaltecharakteristika des Speicherzellenarrays 31 niemals verschlechtert. Darüberhinaus erstreckt sich eine Isolierschicht nicht unterhalb der Fremdatombereiche der Komponententransistoren der peripheren Schaltung 32, und die parasitäre Kapazitanz, die an die Fremdatombereiche gekoppelt ist, ist relativ klein. Aus diesem Grund schaltet die periphere Schaltung 32 Signale mit hoher Geschwindigkeit.
Die Schnittstellenschaltung 33 hat Eingangs-/Ausgangs- Schaltungen 33a. Die Eingangs-/Ausgangs-Schaltungen 33a empfangen die externen Adressignale und leiten vordekodierte Adressignale zu den Zeilenadressdekodiereinheiten 32a und den Spaltenadressdekoder/Wähleinheiten 32b. Somit ermöglichen Eingangs-/Ausgangsschaltungen 33a, daß die Zeilenadress-Dekodereinheiten 32a und die Spaltenadressdekoder-Wähleinheiten 32b eine Speicherzelle oder Speicherzellen aus dem Speicherzellenarray 3la wählen können.
Die Eingangs-/Ausgangs-Schaltungen 33a empfangen ferner ein Eingangsdatensignal von der externen Vorrichtung und leiten ein Datenbit oder Datenbits durch die Spaltenadressdekoder/Wähleinheiten 32b und die Bitleitungen BL zu der gewählten Speicherzelle oder den Zellen. Die Eingangs-/Ausgangs-Schaltungen 33a empfangen ferner das Datenbit oder die Bits von der gewählten Speicherzelle oder den Zellen über die Bitleitungen BL und leiten ein Ausgangsdatensignal an die externe Vorrichtung. Somit übertragen die Eingangs- Ausgangs-Schaltungen 33a das Datenbit oder die Datenbits zwischen der externen Vorrichtung und der peripheren Schaltung 32.
Von den Eingangs-/Ausgangs-Schaltungen 33 wird erwartet, daß sie eine große kapazitive Last treiben und in den Eingangs-/Ausgangsschaltungen 33 sind große Transistoren eingebaut, um die große kapazitive Last zu treiben. Fig. 4 zeigt einen n-Kanal-Feldeffekttransistor Qn1 vom Anreicherungstyp und einen p-Kanal-Feldeffekttransistdr Qp1 vom Anreicherungstyp, die Teile der Eingangs-/Ausgangs-Schaltung 33a bilden. Die hochdotierten n-Bereiche 33b und 33c und eine Gate-Elektrode 33d bilden in Kombination den n-Kanal- Feldeffekttransistor Qn1 vom Anreicherungstyp, und die hochdotierten p-Bereiche 33e und 33f und eine Gate-Elektrode 33g bilden den p-Kanal-Feldeffekt-Transistor Qp1 vom Anreicherungstyp. Die ersten bis dritten Isolierzwischenschichten 35a bis 35c sind über diese Feldeffekttransistoren Qn1 und Qp1 laminiert und die Verdrahtungsstreifen 36e bis 36 h sind über Kontaktlöcher mit den n-/p-Bereichen 33b/33c und 33e/33f in Kontakt gehalten.
Obwohl die n-Kanal-/p-Kanal-Feldeffekttransistoren Qn1/Qp1 vom Anreicherungstyp eine große Wärmemenge erzeugen, strahlt der Volumenbereich 30b die Wärme ab und läßt nicht zu, daß die Temperatur in dem SOI-Bereich 30a ansteigt.
Im folgenden wird ein Herstellungsablauf zum Herstellen der dynamischen Direktzugriffsspeicherhalbleitervorrichtung unter Bezugnahme auf die Vorrichtung 5A bis 5H beschrieben. Der Herstellungablauf beginnt mit der Herstellung eines p- Halbleitersubstrats 30. Auf die Hauptfläche des p-Halbleitersubstrats 30 wird eine Siliziumoxidschicht 40 aufgewachsen, und eine Fotoresistmaske 41 deckt einen Teil der Siliziumoxidschicht 40 oberhalb des Bereiches ab, der dem Volumenbereich 30b zugeordnet ist. In die freigelegte Fläche des p-Halbleitersubstrats 30 wird Sauerstoff mit einer Dosis von 1 · 10¹&sup7; bis 2 · 10¹&sup8; cm&supmin;² unter einer Beschleunigungsenergie von 200 KeV Ionenimplantiert, wie dies in der Fig. 5A gezeigt ist.
Die Fotoresistmaske 21 wird abgezogen und das p-Halbleitersubstrat 30 wird für 6 Stunden auf 130000 erhitzt. Während das p-Halbleitersubstrat 30 erwärmt wird, reagiert der implantierte Sauerstoff mit dem Einkristallsilizium und bildet die versenkte Siliziumoxidschicht 30c. Die Dicke der versenkten Siliziumoxidschicht 30c und damit die Dicke der p-Oberflächenschicht 30d sind von der Menge des implantierten Sauerstoffes abhängig. Wenn die Dosis 10¹&sup8; Cm 2 ist, hat die p-Oberflächenschicht 30d eine Dicke von 150 nm. Die versenkte Siliziumoxidschicht 30c trennt die p-Oberflächenschicht 30d von der p-Bodenschicht 30e.
Die p-Oberflächenschicht 30d ist jedoch zu dick. Die Dicke der Siliziumoxidschicht 40 wird unter Verwendung einer thermischen Oxidation um 200 nm erhöht, und die Oxidation verbraucht 100 nm der Dicke der p-Oberflächenschicht 30d. Anders ausgedrückt, die Siliziumoxidschicht 40 vermindert die Dicke der p-Oberflächenschicht 30d auf 50 nm Dicke. Die Oxidation der p-Oberflächenschicht 30d ist steuerbar nd die Dicke der p-Oberflächenschicht 30b liegt im Bereich von 10 nm bis 100 nm. Die Siliziumoxidschicht 40 wird gleichmäßig in Flußssäurelösung um 200 nm abgeätzt, und die Siliziumoxidschicht 40 kehrt zu ihrer Originaldicke zurück.
Auf der Siliziumoxidschicht 40 wird über einer Fläche, die dem n-Well 30g zugeordnet ist, eine Fotoresistmaske 42 strukturiert, und in das freigelegte p-Halbleitersubstrat 30 wird Bor mit einer Dosis von 1 bis 2 · 10¹³ cm² unter einer Beschleunigungenergie von 70 Kev ionenimplantiert, wie es in der Fig. 5B gezeigt ist.
Die Fotoresistmaske 42 wird abgezogen, und auf einer Fläche, die den SOI-Bereich 30a und dem p-Well 30f zugewiesen ist, wird eine Fotoresistmaske 43 ausgebildet, und in die freigelegte Fläche des p-Halbleitersubstrats 30 wird Phosphor mit einer Dosis von 1 bis 2 · 10¹³ cm² unter einer Beschleunigungsenergie von 150 Kev ionenimplantiert, wie dies in der Fig. 5C gezeigt ist.
Die Fotoresistmaske 43 wird abgezogen und das p-Halbleitersubstrat 30 wird in einem Gasgemisch von Stickstoff und Sauerstoff für eine Stunde bei 1200ºC geglüht. Das ionenimplantierte Bor und der ionenimplantierte Phosphor diffundieren in das p-Halbleitersubstrat 30 und bilden den p-Well 30f zusammenhängend mit der p-Oberflächenschicht 30d und dem n-Well 30g benachbart zu dem p-Well 30f, wie dies in der Fig. 5D gezeigt ist.
Darauffolgend wird auf die p-Oberflächenschicht 30d, den p- Well 30f und den n-Well 30g unter Verwendung des LOCOS-Prozesses die dicke Feldoxidschicht 34 selektiv aufgewachsen.
Die dicke Feldoxidschicht 34 definiert aktive Flächen, welche den zwei Speicherzellen, dem n-Kanal-Feldeffekttransistor Qn1 vom Anreicherungstyp und dem p-Kanal-Feldeffekttransistor Qp1 vom Anreicherungstyp zugewiesen sind. Die resultierende Struktur des Schrittes ist in der Fig. 5E dargestellt.
Auf die p-Oberflächenschicht 30d, den p-Well 30f und den n- Well 30g wird eine Siliziumoxidschicht thermisch aufgewachsen, und auf der gesamten Fläche der Struktur wird eine Polysiliziumschicht abgeschieden. Auf die Polysiliziumschicht wird eine geeignete Fotoresistmaske strukturiert aufgebracht, und die Polysiliziumschicht wird in Form der Gate- Elektroden 31e, 31f, 33d und 33g auf den jeweiligen Gateoxidschichten strukturiert.
Auf dem n-Well 30g wird eine geeignete Fotoresistmaske aufgebracht, und in die p-Oberflächenschicht 30d und den p- Well 30f wird ein n-Dotiermittelfremdatom ionenimplantiert. Als ein Ergebnis werden die hochdotierten n-Bereiche 31b bis 31d und 33b und 33c in der p-Oberflächenschicht 30d und dem p-Well 30f in einer zu den Gate-Elektroden 31e, 31f und 33d ausgerichteten Art und Weise ausgebildet.
Die Fotoresistmaske wird abgezogen und es wird eine neue Fotoresistmaske so strukturiert, daß sie die p-Oberflächenschicht 30d und den p-Well 30f abdeckt. Ein p-Dotiermittelfremdatom wird in den n-Well 30g ionenimplantiert, und es werden die hochdotierten p-Bereiche 33e und 33f in dem n- Well 30g in einer zur Gate-Elektrode 33g ausgerichteten Art und Weise ausgebildet. Die resultierende Struktur dieses Schrittes ist in der Fig. 5F dargestellt.
Darauffolgend wird Siliziumoxid auf der gesamten Oberfläche der Struktur unter Verwendung einer chemischen Dampfabscheidung abgeschieden, und auf die Siliziumoxidschicht wird eine Phosphor-Silikatglasschicht oder eine Bor- Phosphor-Silikatglasschicht laminiert. Diese Schichten bilden in Kombination die erste Isolierzwischenschicht 35a.
In der ersten Isolierzwischenschicht 35a werden Kontaktlöcher ausgebildet und diese legen die hochdotierten n-Bereiche 31b und 31d frei. Auf der gesamten ersten Isolierzwischenschicht 35a wird eine Wolframsilizidschicht abgeschieden und über die Kontaktlöcher mit den hochdotierten n- Bereichen 31b und 31d in Kontakt gehalten. Die Wolframsilizidschicht wird durch einen lithographischen Prozeß strukturiert, und die Bitleitungen BL werden auf der ersten Isolierzwischenschicht 35a belassen.
Darauffolgend werden die Bitleitungen BL und die erste Isolierzwischenschicht 35a durch die zweite Isolierzwischenschicht 35b abgedeckt, und durch die ersten und zweiten Isolierzwischenschichten 35a und 35b werden Kontaktlöcher ausgebildet. Die Kontaktlöcher legen die hoc dotierten n- Bereiche 31b bzw. 31d frei.
Auf der zweiten Isolierzwischenschicht 35b wird Polysilizium abgeschieden, und die Polysiliziumschicht wird über die Kontaktlöcher mit den hochdotierten n-Bereichen 31b und 31d in Kontakt gehalten. Auf der Polysiliziumschicht wird eine geeignete Fotoresistmaske aufgebracht, und die Polysiliziumschicht wird zu den akkumulierenden Elektroden 31g und 31h strukturiert. Auf der gesamten Oberfläche der Struktur wird Siliziumnitrid abgeschieden und teilweise oxidiert, um auf die Siliziumnitridschicht eine Siliziumoxidschicht zu laminieren. Auf der Siliziumoxidschicht wird Polysilizium abgeschieden, und die Polysiliziumschicht, die Siliziumoxidschicht und die Siliziumnitridschicht werden zur dielektrischen Filmstruktur 31i und der Gegenelektrode 31j strukturiert, wie dies in der Fig. 5G gezeigt ist.
Die dritte Isolierzwischenschicht 35c wird auf der gesamten Oberfläche der Struktur abgeschieden und ist aus Siliziumoxid, Phosphor-Silikatglas oder Bor-Phosphor-Silikatglas gebildet. Durch die ersten bis dritten Isolierzwischenschichten 35a bis 35c werden Kontaktlöcher ausgebildet und auf die dritte Isolierzwischenschicht 35c wird Aluminium aufgesprüht. Die Aluminiumschicht wird zu den Verdrahtungen 36a bis 36 h unter Verwendung eines lithographischen Verfahrens strukturiert, wie dies in der Fig. 5H gezeigt ist.
Wie aus der vorstehenden Beschreibung zu ersehen ist, hat die dynamische Direktzugriffsspeicherhalbleitervorrichtung ein Speicherzellenarray 31, das auf dem SOI-Bereich 30a liegt, und die p-Oberflächenschicht 30d hat eine Dicke im Bereich zwischen 10 bis 100 nm. Als ein Ergebnis sind die n-Kanal-Schalttransistoren SW vom Anreicherungstyp bezüglich ihrer Sub-Schwellwertcharakteristika verbessert, der Kurz-Kanaleffekt ist eingeschränkt, und die Speicherkondensatoren CP vom Stapeltyp sind ohne weichen Fehler infolge von Alphapartikeln.
Andererseits liegen die periphere Schaltung 32 und die Schnittstellenschaltung 33 auf dem Volumenbereich 30b, und der Volumenbereich 30b strahlt wirksam Wärme ab, die durch diese Schaltungen 32 und 33 erzeugt worden ist. Als ein Ergebnis ist das Ansteigen der Temperatur und die Fehlfunktionen infolge einer Umgebung mit hoher Temperatur des Halbleitersubstrats 30 verhindert. Darüberhinaus sind die hochdotierten n-Bereiche 33b/33c und die hochdotierten p- Bereiche 33e/33f ohne die versenkte Siliziumoxidschicht 30c, und der Hersteller kann für diese Bereiche 33b/33c und 33e/33f tiefe p-n-Übergänge bilden. Wenn die hochdotierten n-Bereiche 33b/33c und die hochdotierten p-Bereiche 33e/33f die p-n-Übergänge ungefähr 100 bis 150 nm tief haben, ist der Widerstand auf 100 bis 300 Ohm/Quadrat gesenkt. Der geringe Widerstand beschleunigt die Signalausbreitung ohne die Silizid-Struktur und die angehobene Struktur.
Bezugnehmend auf die Fig. 6 der Zeichnungen ist eine weitere dynamische Direktzugriffsspeicherhalbleitervorrichtung, welche die vorliegende Erfindung verkörpert, auf einem p- Halbleitersubstrat 50 ausgebildet, und hat im Großen und Ganzen ein Speicherzellenarray 51, eine periphere Schaltung 52 und eine Schnittstellenschaltung 53 ähnlich wie die erste Ausführungsform. Das p-Halbleitersubstrat 50 ist in einen SOI-Bereich 50a und einen Volumenbereich 50b unterteilt. Das p-Halbleitersubstrat 50 ist ähnlich dem p- Halbleitersubstrat 30, mit Ausnahme einer p-Oberflächenschicht 50c, und die anderen Schichten und Wells sind mit den gleichen Bezugsziffern wie die entsprechenden Schichten und Wells der ersten Ausführungsform bezeichnet und erhalten keine detaillierte Beschreibung. Die p-Oberflächenschicht 50c ist auf der versenkten Siliziumoxidschicht 30c ausgebildet und hat einen dünnen Oberflächenteil 50d und einen dicken Oberflächenteil 50e. Bei diesem Beispiel hat der dünne Oberflächenteil 50d eine Dicke im Bereich von 10 bis 100 nm und der dicke Oberflächenteil 50e eine Dicke im Bereich von 100 bis 150 nm.
Das Speicherzellenarray 51 hat eine Vielzahl von Speicherzellen, und die Speicherzellen sind auf dem dünnen Oberflächenteil 50d in dem SOI-Bereich 50a hergestellt. Die Speicherzelle ist durch eine Reihenschaltung aus einem n-Kanal- Schalttransistor SW vom Anreicherungstyp und einem Speicherkondensator CP vom Stapeltyp, ähnlich wie bei der ersten Ausführungsform, implementiert, und die Bereiche und die Schichten, welche Teile der Speicherzellen bilden, sind mit den gleichen Bezugsziffern wie jene bei der ersten Ausführungsform bezeichnet, ohne daß sie detailliert beschrieben werden.
Ähnlich wie beider peripheren Schaltung 32 der ersten Ausführungsform sind in die periphere Schaltung 52 Zeilenadressdekodereinheiten, Spaltenadressdekoder/Wähleinheiten; eine Steuerung für das Zeilenadressiersystem, eine Steuerung für das Spaltenadressiersystem und Leseverstärkereinheiten 52a eingebaut. Die Leseverstärkereinheiten 52a liegen auf dem dicken Oberflächenteil 50e in dem SOI-Bereich 50a, und einer der Komponententransistoren der Leseverstärkereinheiten 52a ist in der Fig. 6 dargestellt. Der Komponententransistor ist ein n-Kanal-Feldeffekttransistor Qn2 vom Anreicherungstyp und die hochdotierten n-Bereiche 52b/52c und eine Gate-Elektrode 52d bilden zusammen den n- Kanal-Feldeffekttransistor Qn2 vom Anreicherungstyp. Eine Verdrahtung 36i wird über ein Kontaktloch, das in den ersten bis dritten Isolierzwischenschichten 35a bis 35c ausgebildet ist, mit dem hochdotierten n-Bereich 52c in Kontakt gehalten.
Die hochdotierten n-Bereiche 52b/52c sind dicker als die hochdotierten n-Bereiche 31b/31c/31d der n-Kanal-Schalttransistoren SW vom Anreicherungstyp.
Die anderen Baueinheiten der peripheren Schaltung 52 liegen auf dem Volumenbereich 50b und dienen als andere Logikschaltungen 52b.
Die Schnittstellenschaltung 53 hat Eingangs-/Ausgangs- Schaltungen, die auf dem Volumenbereich 50b liegen. Die Schichten und die Bereiche der Eingangs-/Ausgangs-Schaltung sind mit den gleichen Bezugsziffern wie jene der ersten Ausführungsform, ohne daß sie detailliert beschrieben sind, bezeichnet.
Im folgenden wird ein Herstellungsablauf zum Herstellen der dynamischen Direktzugriffsspeicherhalbleitervorrichtung, welche die zweite Ausführungsform implementiert, beschrieben. Der Herstellungsablauf beginnt mit der Herstellung des Halbleitersubstrats 50. Auf die Hauptfläche des p-Halbleitersubstrats 50 wird eine Siliziumoxidschicht 51 aufgewachsen, und ein Teil der Siliziumoxidschicht 51 oberhalb der Fläche, welche den Volumenbereich 50b zugeordnet ist, ist mit einer Fotoresistmaske 52 abgedeckt. Ln die freigelegte Fläche des p-Halbleitersubstrats 50 wird Sauerstoff mit einer Dosis von 1 · 10¹&sup7; bis 2 · 10¹&sup6; cm&supmin;² unter einer Beschleunigungsenergie von 200 Kev ionenimplantiert, wie dies in der Fig. 7A gezeigt ist.
Die Fotoresistmaske 52 wird abgezogen, und das p-Halbleitersubstrat 50 wird für 6 Stunden auf 1300ºC erhitzt. Während das p-Halbleitersubstrat 50 erhitzt wird, reagiert der implantierte Sauerstoff mit dem Einkristallsilizium und bildet die versenkte Siliziumoxidschicht 30c. Die Dicke der versenkten Siliziumoxidschicht 30c und demgemäß die Dicke der p-Oberflächenschicht 50c hängt von der Menge des implantierten Sauerstoffes ab. Wenn die Dosis 10¹&sup8; cm&supmin;² ist, hat die p-Oberflächenschicht 50c eine Dicke von 150 nm. Die versenkte Siliziumoxidschicht 30c trennt die p-Oberflächenschicht 50c von der p-Bodenschicht 30e.
Darauffolgend Werden in der p-Oberflächenschicht 50c der dünne Oberflächenteil 50d und der dicke Oberflächenteil 50e ausgebildet. Bei diesem Beispiel wird angenommen, daß der dünne Oberflächenteil 50d und der dicke Oberflächenteil 50e eine Dicke von 50 nm bzw. 120 nm haben. Die Siliziumoxidschicht 51 wird entfernt, und auf die gesamte Oberfläche des p-Halbleitersubstrats 50 wird eine Siliziumoxidschicht 53 mit einer Dicke von 60 nm thermisch aufgewachsen. Auf der Siliziumoxidschicht 53 wird eine Siliziumnitridschicht 54 mit einer Dicke von 100 nm abgeschieden, und auf der Siliziumnitridschicht 54 wird eine Fotoresistmaske 55 vorgesehen. Die Fotoresistmaske 55 legt die Siliziumnitridschicht 54 oberhalb der Fläche frei, die dem dünnen Oberflächenteil 50d zugeordnet ist, und die freigelegte Siliziumnitridschicht 54 wird wie in der Fig. 7B gezeigt, weggeätzt.
Die Fotoresistmaske 55 wird abgezogen und das p-Halbleitersubstrat 50 wird in einer oxidierenden Atmosphäre, welche Sauerstoff und Wasserstoff enthält, bei einer Temperatur von 980ºC plaziert. Die mit der Siliziumnitridschicht 54 nicht bedeckte p-Oberflächenschicht 50c wird selektiv oxidiert, und die Siliziumoxidschicht 53 erhält partiell eine Steigerung der Dicke auf 200 nm, wie dies in der Fig. 7C gezeigt ist.
Die p-Oberflächenschicht 50c wird um die Hälfte der Dicke der Siliziumoxidschicht 53 verbraucht. Die p-Oberflächenschicht 50c wird während der thermischen Oxidation in ihrer Dicke um 30 nm aufgebraucht, und die Siliziumnitridschicht 54 schützt die darunterliegende p-Oberflächenschicht 50c gegenüber Sauerstoff. Aus diesem Grund hat der dicke Oberflächenteil 50e eine Dicke von 120 nm. Die nicht mit der Siliziumnitridschicht 54 abgedeckte p-Oberflächenschicht 50c andererseits wird in der Oxidationsatmosphäre weiter oxidiert und der dünne Oberflächenteil 50d hat eine Dicke von 50 nm.
Die Siliziumnitridschicht 54 wird in Phosphorsäurelösung (HPO&sub3;) weggeätzt, und die Siliziumoxidschicht 53 wird in Flußsäurelösung (HF) entfernt. Als ein Ergebnis gibt es eine Stufe 50f, und die p-Oberflächenschicht 50c ist in den dünnen Teil 50d und den dicken Teil 50e unterteilt, wie dies in der Fig. 7d gezeigt ist.
Nach der Ausbildung der dünnen und dicken Oberflächenteile 50d/50e geht der Herstellungsablauf der zweiten Ausführungsform entsprechend der ähnlichen Schritte der ersten Ausführungsform weiter, und der Einfachheit halber erfolgt keine weitere Beschreibung derselben.
Die dynamische Direktzugriffsspeicherhalbleitervorrichtung, welche die zweite Ausführungsform implementiert, hat das Speicherzellenarray 51 auf dem SOI-Bereich 50a und die anderen Logikschaltungen und die Schnittstellenschaltung 53 auf dem Volumenbereich 50b gelegen und dieses Layout erzielt alle Vorteile der ersten Ausführungsform.
Bei der zweiten Ausführungsform sind die Leseverstärkereinheiten 52a in dem dicken Oberflächenteil 50e des SOI-Bereiches 50a ausgebildet. Der spezifische Widerstand der hochdotierten n-Bereiche 52b/52c liegt im Bereich zwischen 100 Ohm/Quadrat und 300 Ohm/Quadrat, weil der dicke Oberflächenteil 50e es den Herstellern möglich macht, den p-n- Übergang 100 bis 150 nm tief zu machen. Darüberhinaus senkt die versenkte Siliziumoxidschicht 30c die parasitäre Kapazitanz, die an die hochdotierten n-Bereiche 52b/52c gekoppelt ist, und die Signalausbreitung entlang der Bitleitungen BL wird infolge der Verringerung der parasitären Kapazitanz weiter beschleunigt. Die kleine parasitäre Kapazitanz erhöht die Größe der Potentialdifferenz, welche für ein Datenbit repräsentativ ist, das aus der Speicherzelle herausgelesen wird, und verbessert die Rauschwiderstandscharakteristika.
Obwohl besondere Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, ist für den Fachmann klar zu ersehen, daß verschiedene Änderungen und Modifikationen durchgeführt werden können, ohne daß vom Umfang der vorliegenden Erfindung, wie er in den anhängenden Patentansprüchen definiert ist, abgewichen wird. Beispielsweise ist das Layout gemäß der vorliegenden Erfindung bei einer anderen Art von Halbleiterspeichervorrichtung anwendbar, und das Substrat kann aus einem anderen Halbleitermaterial hergestellt sein. Die dynamische Direktzugriffsspeichervorrichtung kann zusammen mit anderen Funktionsblöcken einen Teil einer Ultrahöchstintegration bilden. In den ersten und zweiten Ausführungsformen werden p-Siliziumsubstrate verwendet. Es steht jedoch auch ein n-Halbleitersubstrat zur Verfügung, und die Herstellungsbedingungen begrenzen den Umfang der vorliegenden Erfindung, wie er durch die anhängenden Patentansprüche definiert ist, nicht.

Claims

1. Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat (30; 50) vorgesehen ist, mit einem Volumenbereich (30b; 50b) und einem weiteren Bereich (30a; 50a), der eine Isolierschicht (30c) hat, welche eine erste Halbleiterschicht (30d; 50c) gegenüber einer darunterliegenden zweiten Halbleiterschicht (30e) isoliert, mit:

einem Speicherzellenarray (31; 51), das auf der ersten Halbleiterschicht (30d; 50c) in dem weiteren Bereich (30a; 50a) vorgesehen ist, um Informationsdaten zu speichern; einer Schnittstellenschaltung (33; 53), die auf dem Volumenbereich (30b; 50b) liegt, um die Informationsdaten auf eine externe Vorrichtung zu transferieren; und

einer peripheren Schaltung (32, 52), die elektrisch zwischen das Speicherzellenarray (31; 51) und die Schnittstellenschaltung (31, 53) gekoppelt ist, um die Informationsdaten zwischen beiden selektiv zu transferieren, wobei die periphere Schaltung (32; 52) erste Logikschaltungen (32a/32b/32c/32d/32e; 52b) hat, die auf dem Volumenbereich (3Db; 50b) liegen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht (30d) eine Dicke im Bereich von 10 Nanometer bis 100 Nanometer hat.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Speicherzellenarray (31) durch eine Vielzahl von dynamischen Direktzugriffsspeicherzellen gebildet ist.

4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die ersten Logikschaltungen Adressdekoder (32a/32b), Selektoren (326), Steuerungen für ein Adressiersystem (32c/32d) und Leseverstärker (32e) aufweisen.

5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht (50c) einen dünnen Teil (Süd) mit einer Dicke im Bereich von 10 Nanometer bis 100 Nanometer, und einen dicken Teil (50e) mit einer Dicke im Bereich von 100 Nanometer bis 150 Nanometer aufweist, und das Speicherzellenarray (51) auf dem dünnen Teil (50d) in dem weiteren Bereich (50a) liegt.

6. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die periphere Schaltung (52) weiterhin zweite Logikschaltungen (52a) hat, die auf dem dicken Teil (50e) des weiteren Bereichs (50a) ausgebildet sind.

7. Halbleiterspeichervorrichtung nach Anspruch 6, wobei die ersten Logikschaltungen Adressdekoder, Selektoren und Steuerungen für ein Adressiersystem aufweisen, und die zweiten Logikschaltungen Leseverstärker (52a) aufweisen.

8. Halbleiterspeichervorrichtung nach Anspruch 6, wobei eine Speicherzelle, die in dem Speicherzellenarray (51) enthalten ist, einen schaltenden Feldeffekttransistor (SW) aufweist.

9. Halbleiterspeichervorrichtung nach Anspruch 8, wobei die zweiten Logikschaltungen (52a) wenigstens einen Feldeffekttransistor (Qn2) aufweisen, dessen Source- und dessen Drain-Regionen (b/52c) dicker als die Source- und Drain-Regionen (31b/31c) des schaltenden Feldeffekttransistors (SW) sind, der in der Speicherzelle enthalten ist.