DE4434040C2

DE4434040C2 - Halbleiterspeichervorrichtung mit einer SOI-Struktur und Verfahren zur Herstellung derselben

Info

Publication number: DE4434040C2
Application number: DE4434040A
Authority: DE
Inventors: Toshinori Morihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-09-27
Filing date: 1994-09-23
Publication date: 2000-06-29
Anticipated expiration: 2014-09-24
Also published as: JPH07142607A; JP3251778B2; KR950010095A; US5888854A; DE4434040A1; US5495439A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei chervorrichtung mit einer SOI-Struktur (Semiconductor On Insula tor = Halbleiter auf Isolator) nach dem Oberbegriff des Anspruchs 1 und Verfahren zur Herstel lung derselben.

Aus der EP 0 202 515 A1, EP 0 207 619 A1 bzw. aus IEEE Electron Device Letters, Vol. EDL-4, No. 1, 1983, S. 8 bis 11, ist je weils eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 1 bekannt.

Herkömmlicherweise ist ein DRAM (Dynamic Random Access Memory = Dynamischer Speicher mit wahlfreiem Zugriff) in der Technik als eine Halbleiterspeichervorrichtung wohlbekannt, die zur wahl freien Eingabe/Ausgabe von Speicherinformation in der Lage ist. Im allgemeinen weist der DRAM einen Speicherzellenfeldabschnitt, der als ein Speicherbereich zum Speichern einer großen Menge von Information dient, und einen peripheren Schaltungsabschnitt zur Steuerung eines Betriebes des Speicherzellenfeldabschnittes auf.

Fig. 17 ist eine Blockdarstellung, die eine Struktur eines ge wöhnlichen DRAM zeigt. Wie in Fig. 17 gezeigt ist, weist ein DRAM 150 ein Speicherzellenfeld 151 zum Speichern von Daten signalen einer Speicherinformation, einen Zeilen- und Spalten adreßpuffer 152, der extern ein Adreßsignal zur Auswahl einer Speicherzelle empfängt, die eine Einheitsspeicherinformation bildet, einen Zeilendekoder 153 und einen Spaltendekoder 154 zum Spezifizieren einer Speicherzelle durch Dekodieren des Adreß signals, einen Lese-Auffrisch-Verstärker 155 zum Verstärken und Lesen eines Signals, das in der spezifischen Speicherzelle gespeichert ist, einen Dateneingabepuffer 156 und einen Datenausgabepuffer 157 zur Datenein-/-ausgabe, und einen Taktgenerator 158 zum Erzeugen eines Taktsignals auf.

In dem Speicherzellenfeld 151, das eine große Fläche auf einem Halbleiterchip einnimmt, ist eine Mehrzahl von Speicherzellen zum Speichern von Einheitsspeicherinformation in einer Matrix angeord net. Im allgemeinen wird eine Speicherzelle durch einen MOS-Tran sistor (Metall-Oxid-Halbleiter) und einen Kondensator, der damit verbunden ist, gebildet. Eine solche Speicherzelle wird eine Ein- Transistor-Ein-Kondensator-Typ Speicherzelle genannt. Da dieser Typ von Speicherzelle eine einfache Struktur aufweist, kann die Integration einer Speicherzelle leicht verbessert werden. Darum wird eine solche Speicherzelle weithin in einem DRAM mit einer großen Kapazität (Speicherkapazität) verwendet.

Dabei können die Speicherzellen in dem DRAM in verschiedene Typen abhängig von der Struktur des Kondensators aufgeteilt werden. Ein Typ ist der sogenannte Stapeltyp-Kondensator. Bei dem Stapeltyp- Kondensator ist ein Hauptteil des Kondensators so weit wie eine Gateelektrode und eine Feldoxidschicht ausgedehnt, um die einander gegenüberliegenden Flächen von Elektroden des Kondensators zu erhöhen.

Demzufolge kann die Kapazität des Kondensators erhöht werden. Mit dieser Charakteristik kann der Stapeltyp-Kondensator die Kapazität des Kondensators selbst dann sicherstellen, falls Elemente ent sprechend höherer Integration einer Halbleiterspeichervorrichtung miniaturisiert werden. Als ein Ergebnis werden Stapeltyp-Kondensa toren mit der weiteren Entwicklung der Integration von Halbleiter speichervorrichtungen weithin verwendet.

Falls jedoch in der Zukunft die Elemente weiter miniaturisiert werden, ist zu erwarten, daß die Sicherstellung einer gewissen (bestimmten) Kapazität des Kondensators nicht länger möglich ist, selbst wenn der zuvor beschriebene Stapeltyp-Kondensator verwendet wird. Darum wurde zur Sicherstellung der gewissen Kapazität des Kondensators und zur Verbesserung der Eigenschaften eines Übertra gungsgattertransistors, die in dem DRAM verwendet werden, unabhän gig von der weiteren Miniaturisierung der Elemente und höheren In tegration von Speicherzellen eine Technik unter Verwendung einer SOI-Struktur (Semiconductor On Insulator = Halbleiter auf Isola tor) in dem DRAM in der Japanischen Patentoffenlegungsschrift No. 60-250665 offenbart.

Fig. 18 ist eine teilweise Schnittansicht, die einen in der Japa nischen Patentoffenlegungsschrift No. 60-250665 offenbarten DRAM zeigt. Ein. Beispiel eines DRAM mit einer SOI-Struktur wird im fol genden unter Bezugnahme auf Fig. 18 beschrieben.

Wie in Fig. 18 zu sehen ist, sind eine dünne Isolieroxidschicht 102 und eine dicke Oxidschicht 103 auf einer Hauptoberfläche eines p-Typ Siliziumsubstrates 101 ausgebildet. Eine leitende Schicht 104, die aus polykristallinem Silizium ausgebildet ist, ist auf der dünnen Isolieroxidschicht 102 ausgebildet. Ein Kondensator 120 wird durch das Siliziumsubstrat 101, die dünne Isolieroxidschicht 102 und die leitende Schicht 104 gebildet.

Eine Isolierschicht 105 mit einem Kontaktloch in einer vorbestimm ten Position ist auf der leitenden Schicht 104 ausgebildet. In dem Kontaktloch ist ein Stöpsel (Plug) 106 vorgesehen, der aus einem Metallsilizid mit hohem Schmelzpunkt oder ähnlichem ausgebildet ist. Ein MOS-Transistor 107 ist auf der Isolierschicht 105 und dem Stöpsel 106 ausgebildet. Der MOS-Transistor 107 weist Dotierungs bereiche 121 und 122, die als Source/Drain-Bereiche dienen und in einer Siliziumschicht ausgebildet sind, und eine Gateelektrode 109 auf.

Der Dotierungsbereich 121 ist elektrisch mit der leitenden Schicht 104 über den Stöpsel 106 verbunden. Außerdem ist der Dotierungsbe reich 122 elektrisch mit einer Bitleitung 108 verbunden. Isolier schichten 133 und 134 sind zum Bedecken des MOS-Transistors 107 ausgebildet. Auf der Isolierschicht 133 ist eine Wortleitung 110, die elektrisch mit der Gateelektrode 109 verbunden ist, vorgese hen.

Bei einem solchen DRAM mit einer SOI-Struktur ist der MOS-Transi stor 107 auf dem Kondensator 120 mit einer dazwischen angeordneten Isolierschicht 105 ausgebildet, wodurch eine große planare Fläche des Kondensators 120 sichergestellt werden kann. Diese führt zur Sicherung der gewissen Kapazität des Kondensators selbst bei hoher Integration der Elemente (einzelne Bestandteile der Halbleiter speichervorrichtung). Außerdem weist der MOS-Transistor 107 eine für die SOI-Struktur spezifische Charakteristik auf.

Jedoch treten selbst bei dem DRAM mit der SOI-Struktur drei Pro bleme auf, die im folgenden beschrieben werden. Es wird das erste Problem beschrieben. Bei dem DRAM mit der SOI-Struktur werden eine Siliziumschicht, in der der MOS-Transistor 107 ausgebildet ist, und eine leitende Schicht 104 in separaten Schichten ausgebildet. Darum wird die Ausbildung von z. B. dem Stöpsel 106 zum elektrischen Verbinden des Dotierungsbereiches 121 des MOS- Transistors und der leitenden Schicht 104 und der Isolierschicht 105 zum Isolieren des MOS-Transistors 107 von der leitenden Schicht 104 in einem Abschnitt, der nicht der Stöpsel 106 ist, benötigt. Genauer muß die Ausbildung der leitenden Schicht 104, der Isolierschicht 105, des Stöpsels 106, der Siliziumschicht, in der der MOS-Transistor ausgebildet ist, und ähnlichem entsprechend in getrennten Schritten vorgenommen werden. Dies resultiert in einem komplexen Prozeß bzw. Herstellungsvorgang und hohen Herstellungskosten.

Als nächstes wird das zweite Problem beschrieben. Bei dem DRAM mit der SOI-Struktur ist der MOS-Transistor auf dem Kondensator 120 mit der dazwischen angeordneten Isolierschicht 105 ausgebildet, um die Kapazität des Kondensators zu erhöhen. Dies bringt das Problem der erhöhten Höhe des DRAM mit sich.

Als nächstes wird das dritte Problem beschrieben. Wie aus Fig. 18 zu sehen ist, ist in dem DRAM der Dotierungsbereich 121 elektrisch mit der leitenden Schicht 104, die als ein Speicherknoten dient, über den Stöpsel 106 verbunden. Demzufolge sind sowohl ein Kon taktabschnitt zwischen dem Dotierungsbereich 121 und dem Stöpsel 106 als auch ein Kontaktabschnitt zwischen dem Stöpsel 106 und der leitenden Schicht 104 zwischen dem Dotierungsbereich 121 und der leitenden Schicht 104 vorgesehen bzw. ausgebildet. Daher wird der Widerstandswert zwischen dem Dotierungsbereich 121 und der leitenden Schicht 104 aufgrund dieser zwei Kontaktabschnitte er höht. Dieser Umstand resultiert in einer Reduzierung der Be triebsgeschwindigkeit des DRAM.

Es ist Aufgabe der vorliegenden Erfindung eine Halbleiterspei chervorrichtung mit einer SOI-Struktur anzugeben, die bei rela tiv geringer Höhe eine relativ hohe Kondensatorkapazität hat, ohne daß die Betriebsgeschwindigkeit beeinträchtigt wird.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich tung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 7.

Weiterbildungen der Erfindung sind in den Unteransprüchen ge kennzeichnet.

Es wird eine Halbleiterspeichervorrichtung mit geringer Höhe der Vorrichtung ermöglicht.

Falls der zweite dielektrische Abschnitt mit einer relativ kleinen relativen dielektrischen Konstante zwischen dem zweiten Do tierungsbereich und der leitenden Schicht ausgebildet wird, kann der folgende Effekt erhalten werden. Genauer, wenn eine Verbin dungsschicht wie eine Bitleitung mit dem zweiten Dotierungsbereich verbunden ist, kann die parasitäre Kapazität zwischen der Verbin dungsschicht und der leitenden Schicht auf einen Wert, der kleiner als in dem Fall der oben beschriebenen Halbleiterspeichervorrich tung ist, gedrückt werden. Derart kann die Leistung der Halblei terspeichervorrichtung weiter verbessert werden. Der Kondensator wird durch den ersten Dotierungsbereich, den ersten dielektrischen Abschnitt mit einer relativ hohen relativen dielektrischen Konstante und die leitende Schicht gebildet, wodurch eine gewisse (bestimmte) Kapazität des Kondensators leicht erhalten bzw. gesi chert werden kann.

Bei der Halbleiterspeichervorrichtung nach einer weiteren Ausführungsform ist der zweite Kondensator auf dem ersten Konden sator (bzw. über dem ersten Kondensator) ausgebildet. In anderen Worten, der zweite Kondensator wird bei der Halbleiterspeichervor richtung der oben beschriebenen Ausführungsformen neuerlich hin zugefügt. Derart kann die Kapazität des Kondensators weiter erhöht werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Schnittansicht, die einen DRAM zeigt, der keine Ausführungsform der Erfindung ist,

Fig. 2 eine Schnittansicht, die einen Speicherzellen feldabschnitt und einen peripheren Schaltungs abschnitt des DRAM aus Fig. 1 zeigt,

Fig. 3 bis 7 teilweise Schnittansichten, die erste bis fünfte Schritte zur Herstellung des DRAM aus den Fig. 1, 2 zeigen,

Fig. 8 eine teilweise Schnittansicht, die einen DRAM zeigt, der keine Ausführungsform der Erfindung ist,

Fig. 9 eine Schnittansicht, die einen kennzeichnenden Schritt der Herstellung des DRAM aus Fig. 8 zeigt,

Fig. 10 eine Schnittansicht, die einen Speicherzellen feldabschnitt und einen peripheren Schaltungs abschnitt des DRAM aus Fig. 8 zeigt,

Fig. 11 eine teilweise Schnittansicht, die einen DRAM zeigt, der keine Ausführungsform der Erfindung ist,

Fig. 12 u. 13 teilweise Schnittansichten, die kennzeichnende erste und zweite Schritte zur Herstellung des DRAM aus Fig. 11 zeigen,

Fig. 14 eine teilweise Schnittansicht, die einen DRAM zeigt, der keine Ausführungsform der Erfindung ist,

Fig. 15 eine teilweise Schnittansicht, die ein alterna tives Beispiel des DRAM aus Fig. 14 zeigt,

Fig. 16 einen Graph, der eine Beziehung zwischen dem Schichtwiderstand und der Dotierungskonzentration zeigt, wenn ein Dotierungsbereich in einkristal linem Silizium und in polykristllinem Silizium ausgebildet ist,

Fig. 17 eine Blockdarstellung, die eine gewöhnliche Struktur eines DRAM zeigt,

Fig. 18 eine teilweise Schnittansicht, die ein Beispiel eines DRAM mit einer SOI-Struktur zeigt,

Fig. 21 eine teilweise Schnittansicht, die einen DRAM entsprechend einer ersten Ausführungsform zeigt,

Fig. 22 bis Fig. 25 teilweise Schnittansichten, die kennzeichnende erste bis vierte Schritte zur Herstellung des DRAM entsprechend der ersten Ausführungsform zeigen,

Fig. 26 und Fig. 19 teilweise Schnittansichten, die kennzeichnende erste und zweite Schritte in einem alternativen Verfahren zur Herstellung des DRAM entsprechend der ersten Ausführungsform zeigen,

Fig. 20 eine teilweise Schnittansicht, die einen DRAM entsprechend einer zweiten Ausführungsform zeigt.

Fig. 1 und 2 sind teilweise Schnittansichten, die einen DRAM, der keine Ausführungsform der Erfindung zeigen, aber zur Erläu terung derselben dienen. Die Fig. 3 bis 7 sind teilweise Schnittansichten, die einen ersten bis fünften Schritt zur Her stellung des DRAM aus den Fig. 1, 2 zeigen.

Unter Bezugnahme auf die Fig. 1 und 2 wird eine Struktur des DRAM beschrieben. Wie in den Figuren zu erkennen ist, ist eine dielektrische Schicht 2 auf ei ner Hauptoberfläche des Halbleitersubstrates 1 ausgebildet, das Leitfähigkeit bzw. einen Leitungstyp aufweist. Die dielektrische Schicht 2 ist bevorzugterweise durch eine Siliziumoxidschicht aus gebildet.

Eine Siliziumschicht (oder eine andere Halbleiterschicht) 3 ist auf der dielektrischen Schicht 2 ausgebildet. Die Dicke der Sili ziumschicht 3 beträgt bevorzugterweise ungefähr 100 nm bis ungefähr 300 nm. Eine Feldoxidschicht 4 ist an einer vorbestimmten Position auf der Siliziumschicht 3 ausgebildet. MOS-Transistoren (Übertragungsgattertransistoren) 9a und 9b, die in einem Speicher zellenfeldabschnitt angeordnet sind, und ein MOS-Transistor 9c, der in einem peripheren Schaltungsabschnitt angeordnet ist, sind in Bereichen der Siliziumschicht 3 umgeben durch die Feldoxid schicht 4 ausgebildet.

Der MOS-Transistor 9a weist ein Paar von Dotierungsbereichen 8b und 8c, die zum Definieren eines Kanalbereiches in der Silizium schicht 3 ausgebildet sind, und eine Gateelektrode 6, die auf dem Kanalbereich mit einer dazwischen angeordneten Gateisolierschicht 5 ausgebildet ist, auf. Ebenso weist der MOS-Transistor 9b ein Paar von Dotierungsbereichen 8a und 8b und eine Gateelektrode 6 auf. Der MOS-Transistor 9c weist ein Paar von Dotierungsbereichen 8, 8 und eine Gateelektrode 6 auf.

Eine Isolierschicht 7 ist zum Bedecken der Gateelektrode 6 ausge bildet. Eine erste Zwischenschicht-Isolierschicht 10, die aus ei ner BPSG-Schicht oder ähnlichem ausgebildet ist, ist zum Bedecken der Isolierschicht 7 und einer Oberfläche der Siliziumschicht 3 ausgebildet. Ein Kontaktloch 11 ist in einer vorbestimmten Posi tion in der ersten Zwischenschicht-Isolierschicht 10 ausgebildet. Eine Bitleitung 12 ist in dem Kontaktloch 11 und auf der ersten Zwischenschicht-Isolierschicht 10 ausgebildet. Die Bitleitung 12 ist elektrisch mit einem Dotierungsbereich 8b der MOS-Transistoren 9a und 9b verbunden. Eine zweite Zwischenschicht-Isolierschicht 13, die aus einer BPSG-Schicht oder ähnlichem ausgebildet ist, ist auf der Bitleitung 12 ausgebildet. Eine Verbindungsschicht 14, die in eine vorbestimmte Gestalt gemustert ist, ist auf der zweiten Zwischenschicht-Isolierschicht 13 ausgebildet.

Bei dem DRAM mit der oben beschriebenen Struktur wird ein Konden sator 15 durch das Halbleitersubstrat 1, die dielektrische Schicht 2 und den Dotierungsbereich 8a oder 8c gebildet. In anderen Worten dient einer der Dotierungsbereiche 8a, 8c der MOS-Transistoren 9a, 9b als eine Elektrode (Speicherknotenelektrode) des Kondensators 15, und das Halbleitersubstrat 1 dient als die andere Elektrode (Zellplattenelektrode) des Kondensators 15.

Die dielektrische Schicht 2 dient als eine Isolierschicht der SOI- Struktur, zur selben Zeit dient sie als eine dielektrische Schicht des Kondensators 15. Mit einer solchen Struktur kann die Höhe der Vorrichtung reduziert werden.

Anders als bei dem herkömmlichen Beispiel ist es nicht notwendig, einen Dotierungsbereich 8a, 8c des MOS-Transistors 9a, 9b mit der Speicherknotenelektrode des Kondensators über den Stöpsel zu ver binden. Genauer sind keine Kontaktab schnitte zwischen dem Stöpsel und den Dotierungsbereichen 8a und 8c und zwischen dem Stöpsel und der Speicherknotenelektrode vor handen, wie sie bei dem herkömmlichen Beispiel benötigt wurden. Darum kann ein Anstieg des parasitären Widerstandes, der durch die zwei Kontaktabschnitte verursacht wird, verhindert werden. Das re sultiert in einer Verbesserung der Betriebsgeschwindigkeit des DRAM.

Unter Bezugnahme auf die Fig. 3 bis 7 wird ein Herstellungsverfah ren des DRAM, der die oben beschriebene Struktur aufweist, beschrieben. Wie aus Fig. 3 zu se hen ist, wird eine dielektrische Schicht 2 z. B. durch Implantie rung von Sauerstoffionen mit ungefähr 2 × 10¹⁸/cm² in die Hauptober fläche eines Halbleitersubstrates 1 und durch Ausführen einer Hochtemperaturverarbeitung (1300°C) ausgebildet, wodurch die Iso lierschicht der SOI-Struktur und die dielektrische Schicht des Kondensators simultan bzw. gleichzeitig ausgebildet werden. Dann wird eine Siliziumschicht 3, in die z. B. p-Typ Dotierstoff einge bracht wird, auf der dielektrischen Schicht 2 durch CVD (chemische Dampfphasenabscheidung) oder ähnliches ausgebildet.

Wie in Fig. 4 gezeigt ist, wird eine Feldoxidschicht 4 in einem Elementtrennbereich durch LOCOS (lokale Oxidation von Silizium) oder ähnliches ausgebildet.

Wie in Fig. 5 gezeigt ist, wird eine Gateisolierschicht 5 auf ei ner Oberfläche der Siliziumschicht 3 durch thermische Oxidation oder ähnliches ausgebildet. Eine polykristalline Siliziumschicht 6 wird auf der Gateisolierschicht 5 durch CVD oder ähnliches ausge bildet. Eine Isolierschicht 7a wird auf der polykristallinen Sili ziumschicht 6 durch CVD oder ähnliches ausgebildet. Dann werden die Isolierschicht 7a, die polykristalline Siliziumschicht 6 und die Gateisolierschicht 5 nacheinander zur Ausbildung einer Gate elektrode 6 geätzt. Unter Verwendung der Gateelektrode 6 und der Isolierschicht 7a als Maske wird n-Typ Dotierstoff in die Silizi umschicht 3 eingebracht, wodurch Dotierungsbereiche 8a', 8b' und 8c' entsprechend ausgebildet werden. Die polykristalline Silizium schicht 6 kann eine Polyzidstruktur aufweisen.

Wie in Fig. 6 gezeigt ist, wird eine Isolierschicht zum Bedecken der Isolierschicht 7a und der Siliziumschicht 3 durch CVD oder ähnliches ausgebildet. Die Isolierschicht wird einem anisotropen Ätzen zur Ausbildung einer Isolierschicht 7b auf einer Seitenwand der Gateelektrode 6 unterworfen. Unter Verwendung der Isolier schicht 7a und 7b und der Gateelektrode 6 als Maske wird n-Typ Do tierstoff in die Siliziumschicht 3 eingebracht.

Dementsprechend werden Dotierungsbereiche 8a, 8b und 8c, die als Source/Drain-Bereiche der MOS-Transistoren 9a und 9b dienen, ent sprechend ausgebildet. Zu dieser Zeit wird eine Isolierschicht 7, die die Gateelektrode 6 abdeckt, durch die oben beschriebene Iso lierschicht 7a und 7b gebildet. Dabei ist zu verstehen, daß eine Elektrode des Kondensators gleichzeitig in diesem Schritt ausge bildet wird, da die Dotierungsbereiche 8a, 8c außerdem entspre chend als eine Elektrode der Kondensatoren dienen. Gleichzeitig mit der Ausbildung der MOS-Transistoren 9a und 9b wird der MOS- Transitor 9c in den peripheren Schaltungsabschnitt ausgebildet.

Wie in Fig. 7 gezeigt ist, wird eine erste Zwischenschicht-Iso lierschicht 10, die aus einer BPSG-Schicht oder ähnlichem ausge bildet ist, zum Bedecken der Isolierschicht 7 und der Silizium schicht 3 durch CVD oder ähnliches ausgebildet. Die erste Zwi schenschicht-Isolierschicht 10 wird einem Aufschmelzen unterwor fen. Dann wird ein Kontaktloch 11 in einem Bereich, der über dem Dotierungsbereich 8b angeordnet ist, in der ersten Zwischen schicht-Isolierschicht 10 ausgebildet.

Dann wird eine polykristalline Siliziumschicht 12 in dem Kontakt loch 11 und auf der ersten Zwischenschicht-Isolierschicht 10 durch CVD oder ähnliches abgeschieden. Die polykristalline Silizium schicht 12 wird in eine vorbestimmte Gestalt gemustert, wodurch eine Bitleitung 12 ausgebildet wird. Die Bitleitung 12 kann eine Stapelstruktur aus polykristallinem Silizium und Wolframsilizid (WSi) aufweisen. In diesem Fall wird das Wolframsilizid durch Sputtern oder ähnliches ausgebildet.

Dann wird eine zweite Zwischenschichtisolierschicht 13, die aus einer BPSG-Schicht oder ähnlichem ausgebildet ist, auf der Bitlei tung 12 durch CVD oder ähnliches abgeschieden. Nachdem die zweite Zwischenschicht-Isolierschicht 13 einem Aufschmelzen unterworfen ist, wird eine Verbindungsschicht 14, die aus Aluminium oder ähn lichem ausgebildet ist, auf der zweiten Zwischenschicht-Isolier schicht 13 durch Sputtern oder ähnliches ausgebildet.

Durch diese Schritte wird der DRAM ausgebildet, wie er in Fig. 1 gezeigt ist. Bei diesem Verfahren dienen die Dotierungsbereiche 8a und 8c, die als Source/Drain-Bereiche der MOS-Transistoren dienen, außerdem als eine Elektrode (Speicherknotenelektrode) der Konden satoren, das Halbleitersubstrat 1 dient außerdem als die andere Elektrode (Zellplattenelektrode) der Kondensatoren und die dielektrische Schicht 2 dient sowohl als die Isolierschicht der SOI-Struktur als auch als die dielektrische Schicht der Kondensatoren. Darum wird anders als bei dem herkömmlichen Beispiel die Ausbildung der einen und der anderen Elektrode des bzw. der Kondensatoren und der dielektrischen Schicht des bzw. der Kondensatoren in getrennten Schritten nicht benötigt. Daher kann das Herstellungsverfahren einfacher als zuvor werden.

Nun wird unter Bezugnahme auf die Fig. 8 bis 10 ein DRAM, der keine Ausführungsform ist, aber zur Erläuterung der Erfindung dient, beschrieben. Die Fig. 8 und 10 sind teilweise Schnittansichten, die den DRAM zeigen. Fig. 9 ist eine teilweise Schnittansicht, die einen kennzeichnenden Schritt zur Herstellung des DRAM zeigt.

Wie in den Fig. 8 und 10 zu sehen ist, ist eine dielektrische Schicht 2a aus einem hoch-dielektrischem Material bei dieser Aus führungsform ausgebildet. Genauer ist die relative dielektrische Konstante der dielektrischen Schicht 2a größer als die einer Si liziumoxidschicht. Bevorzugterweise beträgt die relative dielektrische Konstante der dielektrischen Schicht 2a 10 oder mehr. Die dielektrische Schicht 2a ist aus einem Material wie Ta₂O₅, TiO₂, (Ba, Sr) TiO₃, SrTiO₃, PLZT, und PZT ausgebildet.

Die anderen Teile der Struktur sind dieselben wie die in den Fig. 1-7, wodurch dieselbe Wirkung wie dort erhalten werden kann. Entsprechend kann, da die dielektrische Schicht 2a aus dem oben be schriebenen hoch-dielektrischen Material ausgebildet ist, die Ka pazität des Kondensators für dieselbe plane Fläche erhöht werden. Darum können, wenn versucht wird, dieselbe Kapazität für den Kon densator wie bei dem aus den Fig. 1-7 zu sichern, die planen Flächen (ebene Flächen) der Dotierungsbereiche 8a und 8c reduziert werden. Als Folge kann der DRAM gegenüber den Fig. 1-7 weiter bzw. höher integriert werden.

Nun wird ein Herstellungsverfahren für den DRAM beschrieben. Wie in Fig. 9 gezeigt ist, wird eine dielektrische Schicht 2a auf der Hauptoberfläche des Halbleitersubstrates 1 durch Sputtern, CVD oder ähnliches ausgebildet. Dann wird die Siliziumschicht 3 auf der dielektrischen Schicht 3a durch dasselbe Verfahren wie bei der ersten Ausführungsform ausgebildet.

Nachfolgend werden dieselben Schritte wie bei den Fig. 1-7 zur Ausbildung des in den Fig. 8 und 10 gezeigten DRAM ausgeführt. Daher kann das Herstellungsverfahren wie dort einfacher gemacht werden.

Nun wird unter Bezugnahme auf die Fig. 11 bis 13 ein DRAM, der keine Ausführungsform ist, aber zur Erläuterung der Erfindung dient, beschrieben. Fig. 11 ist eine teilweise Schnittansicht, die den DRAM zeigt. Die Fig. 12 und 13 sind teilweise Schnitt ansichten, die einen kennzeichnenden ersten und zweiten Schritt zur Herstellung des DRAM zeigen.

Unter Bezugnahme auf Fig. 11 wird eine Struktur des DRAM beschrieben. Wie in Fig. 11 zu erkennen ist, ist außerdem eine dielektrische Schicht 60 auf den Dotierungsbe reihen 8a und 8c, die als Speicherknotenelektroden dienen, ausge bildet, und weiter ist eine Zellplattenelektrode 62 auf der dielektrischen Schicht 60 ausgebildet.

In anderen Worten sind hier zwei Kondensato ren in Richtung der Höhe des DRAM gestapelt. Ein Kondensator wird durch das Halbleitersubstrat 1, die dielektrische Schicht 2a und den Dotierungsbereich 8a oder 8c gebildet, während der andere Kon densator durch den Dotierungsbereich 8a oder 8c, die dielektri sche Schicht 60 und die Zellplattenelektrode 62 gebildet wird. Mit einer solchen Struktur kann die Kapazität des Kondensators pro Einheitsfläche gegenüber den Fig. 8-10 weiter erhöht werden. Als ein Ergebnis kann der DRAM gegenüber den Fig. 8-10 weiter bzw. höher integriert werden.

Es ist zu bemerken, daß die dielektrische Schicht 2 anstelle der in Fig. 11 gezeigten dielektrischen Schicht 2a verwendet werden kann. Es ist außerdem zu bemerken, daß die dielektrische Schicht 60 aus demselben Material wie das der dielektrischen Schichten 2 bzw. 2a ausgebildet sein kann. Ein Material für die Zellplatten elektrode 62 weist Pt, Au und/oder eine polykristalline Silizium schicht mit darin implantiertem Dotierstoff auf. Eines dieser Ma terialien wird abhängig von dem Material der dielektrischen Schichten 2 und 2a entsprechend ausgewählt.

Nun wird unter Bezugnahme auf die Fig. 12 und 13 ein Herstellungs verfahren des DRAM beschrieben. Wie in Fig. 12 gezeigt ist, werden zu den Fig. 8-10 ver gleichbare Schritte zur Ausbildung der Dotierungsbereiche 8a, 8b und 8c ausgeführt. Dann wird, falls ein hoch-dielektrisches Mate rial als das Material der dielektrischen Schicht 60 ausgewählt wird, die dielektrische Schicht 60 durch Sputtern, CVD oder ähn liches ausgebildet. Falls eine Siliziumoxidschicht als das Mate rial der dielektrischen Schicht 60 ausgewählt wird, wird die dielektrische Schicht 60 durch CVD oder ähnliches ausgebildet. Dann wird die Zellplattenelektrode 62 durch Sputtern, CVD oder ähnliches ausgebildet.

Wie in Fig. 13 gezeigt ist, werden eine erste Zwischenschicht-Iso lierschicht 10 und eine Bitleitung 12 durch dieselben Schritte wie bei den Fig. 1-7 ausgebildet. Nachfolgend werden die gleichen Schritte wie die der Fig. 1-7 zur Ausbil dung des in Fig. 11 gezeigten DRAM ausgeführt. Dabei werden die Schritte des Ausbildens der dielektrischen Schicht 60 und der Zellplattenelektrode 62 zu denen des Verfahrens aus den Fig. 1-7 und Fig. 8-10 hinzugefügt, wo durch die Anzahl der Herstellungsschritte erhöht wird. Jedoch kön nen verglichen mit dem herkömmlichen Beispiel die Herstellungs schritte einfacher als zuvor gemacht werden, da der Schritt der Ausbildung des Kontaktabschittes zwischen der Speicherknotenelek trode und einem Dotierungsbereich des MOS-Transistors weggelassen werden kann.

Ausführungsform 1

Unter Bezugnahme auf die Fig. 21 bis 26 und 19 wird eine erste Ausführungsform beschrieben. Fig. 21 ist eine teilweise Schnitt ansicht des DRAM entsprechend der ersten Ausführungsform. Die Fig. 22 bis 25 sind teilweise Schnittansichten, die kennzeich nende erste bis vierte Schritte des Herstellens des DRAM ent sprechend der ersten Ausführungsform zeigen. Die Fig. 26 und 19 sind Schnittansichten, die ein alternatives Beispeil zur Her stellung des DRAM entsprechend der ersten Ausführungsform zeigen.

Wie in Fig. 21 gezeigt ist, ist bei dieser Ausführungsform eine dielektrische Schicht 2a nur unter den Dotierungsbereichen 8a und 8c auf der Hauptoberfläche des Halbleitersubstrates 1 aus gebildet, in einem Bereich, der nicht diesen Bereichen ent spricht, ist eine Schicht 2 vorgesehen.

Mit einer solchen Struktur kann die Kapazität des Kondensators im gleichen Ausmaß wie bei dem bzgl. der Fig. 8-10 beschrie benen Kondensator gesichert werden, und zur gleichen Zeit wird die parasitäre Kapazität unter dem Kontaktabschnitt zwischen Bitleitung 12 und Dotierungsbereich 8b gegenüber dem dort be schriebenen Kondensator weiter reduziert. Derart kann die höhere Integration des DRAM erleichtert werden und die Betriebsge schwindigkeit des DRAM kann verbessert werden. Die anderen Teile der Struktur sind dieselben wie bei dem bzgl. der Fig. 1-7 und dem bzgl. der Fig. 8-10 beschriebenen DRAM.

Nun wird ein Herstellungsverfahren des DRAM dieser Ausführungs form beschrieben. Zuerst wird, wie in Fig. 22 gezeigt ist, eine dielektrische Schicht 2 auf der gesamten Hauptoberfläche des Halbleitersubstrates 1 durch dasselbe Verfahren, wie es bei den Fig. 1-7 beschrieben worden ist, ausgebildet, durch Mustern der dielektrischen Schicht 2 in eine vorbestimmte Gestalt wird eine Öffnung 70 zum selektiven Freilegen einer Hauptoberfläche des Halbleitersub strates 1 ausgebildet.

Wie in Fig. 23 gezeigt ist, wird eine dielektrische Schicht 2a auf der gesamten Hauptoberfläche des Halbleitersubstrates 1 durch dasselbe Verfahren wie bei den Fig. 8-10 abgeschieden. Zu dieser Zeit wird durch genaues Einstellen der Dicke der dielektrischen Schicht 2a die Öffnung 70 mit der dielektrischen Schicht 2a gefüllt.

Wie in Fig. 24 gezeigt ist, wird CMP (chemisch-mechanisches Polie ren) bei der dielektrischen Schicht 2a angewendet, wodurch die dielektrische Schicht 2a nur in der Öffnung 70 verbleibt.

Wie in Fig. 25 gezeigt ist, wird eine Siliziumschicht 3 auf den dielektrischen Schichten 2 und 2a durch dasselbe Verfahren wie bei der ersten Ausführungsform ausgebildet. Nachfolgend werden den Schritten bei den Fig. 1-7 vergleichbare Schritte zur Ausbildung des in Fig. 21 gezeigten DRAM ausgeführt.

Bei dem Herstellungsverfahren des DRAM dieser Ausführungsform ist die Anzahl der Herstellungsschritte größer als bei den bzgl. der Fig. 1-7 bzw. der Fig. 8-10 beschriebenen Verfahren. Jedoch kann, verglichen mit dem her kömmlichen Beispiel, das Herstellungsverfahren vereinfacht werden, da der Schritt der Ausbildung des Kontaktabschnittes zum elektri schen Verbinden des Speicherknotens mit dem einen Dotierungsbe reich 8a, 8c des MOS-Transistors 9a, 9b weggelassen werden kann.

Nun wird unter Bezugnahme auf die Fig. 26 und 19 ein alternatives Beispiel des Herstellungsverfahrens des DRAM entsprechend dieser Ausführungsform beschrieben. Wie in Fig. 26 gezeigt ist, wird eine dielektrische Schicht 2, die in eine vorbestimmte Gestalt gemu stert ist, auf der Hauptoberfläche des Halbleitersubstrates durch dasselbe Verfahren wie das oben beschriebene ausgebildet. Dann wird ein Siliziumsubstrat 3a vorbereitet, auf dem eine dielektrische Schicht 2a selektiv ausgebildet ist.

Wie aus Fig. 26 zu ersehen ist, werden die Hauptoberfläche des Halbleitersubstrates 1 und die Hauptoberfläche des Siliziumsub strates 3a so übereinandergelegt, daß die dielektrische Schicht 2a zwischen dielektrischen Schichten 2 in Sandwichart angeordnet ist. Dann wird das Siliziumsubstrat 3a an dem Halbleitersubstrat 1 durch eine Wärmebehandlung von ungefähr 1100°C befestigt. Zu die sem Zeitpunkt wird die Verarbeitung bei einer hohen Temperatur wie 1100°C bei der momentanen Technik zum Befestigen des Siliziumsub strates 3a an dem Halbleitersubstrat 1 benötigt. Darum ist die Verwendung dieses Verfahrens zum Erhalten der Charakteristik der dielektrischen Schicht 2a nicht bevorzugt. Falls jedoch die zum Befestigen des Siliziumsubstrates 3a an dem Halbleitersubstrat 1 benötigte Temperatur in der Zukunft reduziert wird, wird ein sol ches Verfahren wirkungsvoll sein.

Wie in Fig. 19 gezeigt ist, wird das Siliziumsubstrat 3a z. B. einem Ätzen zum Reduzieren der Dicke des Siliziumsubstrates 3a unterworfen, wodurch die Siliziumschicht 3 ausgebildet wird. Nachfolgend werden Schritte, die den bzgl. der Fig. 1-7 und den Fig. 8-10 beschriebenen Schritten vergleichbar sind, zur Ausbildung des in Fig. 21 gezeigten DRAM ausgeführt.

Ausführungsform 2

Nun wird unter Bezugnahme auf Fig. 20 eine zweite Ausführungs form beschrieben. Fig. 20 ist eine teilweise Schnittansicht, die den DRAM entssprechend der zweiten Ausführungsform zeigt.

Wie in Fig. 20 gezeigt ist, sind bei dieser Ausführungsform eine dielektrische Schicht 60 und eine Zellplattenelektrode 62 bei dem in Fig. 21 gezeigten DRAM hinzugefügt. Derart kann wie in dem bzgl. der Fig. 11-13 beschriebenen DRAM die Integration des DRAM gegenüber der ersten Ausführungsform weiter erhöht wer den.

Bei dem Herstellungsverfahren werden nach der Ausbildung der Do tierungsbereiche 8a, 8b und 8c durch die der ersten Ausführungs form vergleichbaren Schritte, die Schritte wie bei dem bzgl. der Fig. 11-13 beschriebenen Verfahren zur Ausbildung der dielek trischen Schicht 60 und der Zellplattenelektrode 62 ausgeführt. Nachfolgend werden die dem bzgl. der Fig. 1-7 beschriebenen Verfahren vergleichbaren Schritte zur Ausbildung des in Fig. 20 gezeigten DRAM ausgeführt.

Nun wird unter Bezugnahme auf die Fig. 14-16 ein DRAM be schrieben, der keine Ausführungsform der Erfindung ist, aber zur Erläuterung derselben dient. Fig. 14 ist eine teilweise Schnitt ansicht, die den DRAM zeigt. Fig. 15 ist eine teilweise Schnitt ansicht, die den DRAM in einem alternativen Beispiel zeigt. Fig. 16 ist ein Graph, der eine Beziehung zwischen dem Schichtwider stand und der Dotierungskonzentration zeigt, wenn Dotierungsbe reiche in einkristallinem Silizium und polykristallinem Silizium ausgebildet sind.

Wie in Fig. 14 gezeigt ist, wird eine vorbestimmte Menge von n- Typ Dotierstoff in das Halbleitersubstrat 1 eingebracht. Ein n- Typ Do tierungsbereich 80 mit einer hohen Konzentration ist auf der Ober fläche des Halbleitersubstrates ausgebildet, auf der eine dielektrische Schicht 2 ausgebildet ist. In anderen Worten ist der n-Typ Dotierungsbereich 80 mit einer hohen Konzentration in einer den Dotierungsbereich 8a und 8b gegenüberliegenden Position ausgebildet. Derart kann die Kapazität des Kondensators verglichen mit dem bzgl. der Fig. 1-7 beschriebenen Kondensator erhöht werden. Die anderen Teile der Struktur sind dieselben wie bei dem bzgl. der Fig. 1-7 beschriebenen Kondensator.

Die Konzentration des in dem Dotierungsbereich 80 enthaltenen n- Typ Dotierstoffes ist bevorzugterweise größer als die des in den Dotierungsbereichen 8a, 8b und 8c enthaltenen n-Typ Dotierstoffes. Genauer ist die Konzentration des in dem Dotierungsbereich 80 ent haltenen n-Typ Dotierstoffes größer als ungefähr 1 × 10²⁰ cm^-3. Der in das Halbleitersubstrat 1 und den Dotierungsbereich 80 einge brachte Dotierstoff ist von dem n-Typ, da der in den Dotierungsbe reichen 8a, 8b und 8c enthaltene Dotierstoff ein n-Typ Dotierstoff ist. Darum ist es, falls der in den Dotierungsbereichen 8a, 8b und 8c enthaltene Dotierstoff ein p-Typ Dotierstoff ist, zu bevorzu gen, p-Typ Dotierstoff in das Halbleitersubstrat 1 und den Dotie rungsbereich 80 einzubringen. Außerdem ist das Halbleitersubstrat 1 bevorzugterweise ein einkristallines Siliziumsubstrat, wodurch der Schichtwiderstand des Dotierungsbereiches 80 auf ungefähr der Hälfte des Schichtwiderstandes für den Fall, indem der Dotierungs bereich 80 in polykristallinem Silizium ausgebildet ist, gedrückt werden kann.

Unter Bezugnahme auf Fig. 15 wird ein alternatives Beispiel dieses DRAM beschrieben. Wie in Fig. 15 gezeigt ist, ist der Dotierungsbereich 80 selektiv in einem Bereich ausgebildet, der direkt unter den Dotierungsbereichen 8a und 8c in der Oberfläche des Halbleitersubstrates 1 angeordnet ist, wodurch im wesentlichen derselbe Effekt wie dem in Fig. 14 gezeigten Fall erhalten werden kann.

Bezüglich der Ausbildung des Dotierungsbereiches 80 ist zu sagen, daß er durch Einbringen eines vorbestimmten Dotierstoffes in die Hauptoberfläche des Halbleitersubstrates 1 durch z. B. Ionenim plantation von der Ausbildung der dielektrischen Schicht 2 ausge bildet werden kann. Außerdem kann der Dotierungsbereich 80 auch in den Ausführungsformen der Erfindung ausgebildet sein.

Claims

1. Halbleiterspeichervorrichtung mit einer SOI-Struktur mit
einer ersten dielektrischen Schicht (2, 2a) mit einer ersten und einer zweiten Oberfläche, die einander gegenüberliegen,
einer Halbleiterschicht (3), die auf der ersten Oberfläche der ersten dielektrischen Schicht (2, 2a) ausgebildet ist,
einer ersten leitenden Schicht (1), die auf der zweiten Oberflä che der ersten dielektrischen Schicht (2, 2a) ausgebildet ist,
einem ersten und einem zweiten Dotierungsbereich (8a, 8b), die zum Definieren eines Kanalbereiches in der Halbleiterschicht (3) ausgebildet sind, und
einer Gateelektrode (6), die auf dem Kanalbereich mit einer dazwischen angeordneten Isolierschicht (5) ausgebildet ist, wobei ein Kondensator (15) durch den ersten Dotierungsbereich (8a), die erste dielektrische Schicht (2, 2a), die dem ersten Dotierungsbereich (8a) gegenüberliegt, und die erste leitende Schicht (1) gebildet ist, dadurch gekennzeichnet,
daß die erste dielektrische Schicht (2, 2a) einen ersten dielek trischen Abschnitt (2a) mit einer ersten dielektrischen Kon stante und einen zweiten dielektrischen Abschnitt mit einer zweiten dielektrischen Konstante, die kleiner als die erste dielektrische Konstante ist, wobei der erste und der zweite dielektrische Abschnitt die selbe Dicke aufweisen, aufweist, und
daß der erste Dotierungsbereich (8a, 8c) auf dem ersten dielek trischen Abschnitt (2a) angeordnet ist und der zweite Dotie rungsbereich (8b) auf dem zweiten dielektrischen Abschnitt ange ordnet ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste dielektrische Abschnitt (2a) aus einem hoch dielektrischen Material ausgebildet ist, das eine dielektrische Konstante von 10 oder mehr aufweist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste leitende Schicht (1) ein Halbleitersubstrat (1) ist.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste leitende Schicht (1) aus einkristallinem Silizium ausgebildet ist, daß Dotierstoff eines ersten Leitungstyps mit einer ersten Konzentration in die erste leitende Schicht (1) eingebracht ist, und daß ein dritter Dotierungsbereich (80), der Dotierstoff des ersten Leitungstyps mit einer zweiten Konzentra tion, die höher als die erste Konzentration ist, enthält, in einem Bereich ausgebildet ist, der direkt unter dem ersten Dotierungsbereich (8a) in der Oberfläche der ersten leitenden Schicht (1), die die erste dielektrische Schicht (2) berührt, ausgebildet ist.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine zweite dielektrische Schicht (60), die auf der Oberflä che des ersten Dotierungsbereiches (8a) ausgebildet ist, und eine zweite leitende Schicht (62), die auf der zweiten dielek trischen Schicht (60) ausgebildet ist, ausgebildet sind, wobei ein weiterer Kondensator durch den ersten Dotierungsbe reich (8a), die zweite dielektrische Schicht (60), die dem ersten Dotierungsbereich (8a) gegenüberliegt, und die zweite leitende Schicht (62) gebildet ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die zweite dielektrische Schicht (60) sich auf dem ersten Dotierungsbereich (8a) bis zu der seitlichen Oberfläche des ersten Dotierungsbereiches erstreckt.

7. Verfahren zur Herstellung einer Halbleiterspeichervorrich tung mit einer SOI-Struktur nach einem der Ansprüche 1 bis 6, mit den Schritten:
Ausbilden der ersten dielektrischen Schicht (2, 2a) inklusive des ersten dielektrischen Abschnittes (2a) mit einer ersten dielektrischen Konstante und des zweiten dielektrischen Ab schnittes (2) mit einer zweiten dielektrischen Konstante, die kleiner als die erste dielektrische Konstante ist, auf einer Hauptoberfläche der ersten leitenden Schicht (1),
Ausbilden der Halbleiterschicht (3) auf der ersten dielektri schen Schicht (2, 2a),
Ausbilden der Gateelektrode (6) auf der Halbleiterschicht (3) mit der dazwischen angeordneten Isolierschicht (5) und
Ausbilden des ersten und des zweiten Dotierungsbereiches (8a, 8b) durch Einbringen von Dotierstoff in die Halbleiterschicht (3) unter Verwendung der Gateelektrode (6) als Maske.

8. Verfahren zur Herstellung einer Halbleiterspeichervorrich tung nach Anspruch 7, dadurch gekennzeichnet,
daß der Schritt der Ausbildung der ersten dielektrischen Schicht (2, 2a) die Schritte
des Ausbildens einer dielektrischen Schicht (2) mit der zweiten dielektrischen Konstante auf der gesamten Hauptoberfläche der ersten leitenden Schicht (1),
des selektiven Entfernens der dielektrischen Schicht (2) auf der Hauptoberfläche der ersten leitenden Schicht (1) durch Mustern der dielektrischen Schicht (2),
des Ausbildens einer weiteren dielektrischen Schicht (2a) mit der ersten dielektrischen Konstante auf der gesamten Hauptober fläche der ersten leitenden Schicht (1) derart, daß die gemu sterte dielektrische Schicht (2) bedeckt ist, und
des Ausbildens des ersten dielektrischen Abschnitts (2a) durch Ausführen von chemisch-mechanischen Polieren (CMP) der weiteren dielektrischen Schicht (2a) aufweist.