DE4004771C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Eingangsschaltkreis für einen Logikschaltkreis, auf einen differentiellen Eingangsschaltkreis für einen Logikschaltkreis, auf einen Pufferschaltkreis, der ein externes Signal empfängt, zum Ausgeben eines Signales und eines komplementären Signales und auf ein Verfahren zum Betreiben eines derartigen Pufferschaltkreises.

Fig. 15 stellt ein schematisches Blockdiagramm dar, das die Struktur eines herkömmlichen dynamischen RAM zeigt. Beim in Fig. 5 gezeigten dynamischen RAM erzeugt ein Taktgenerator 1 nach dem Empfang eines Zeilenadreß-Abtastsignales (im weiteren als bezeichnet), eines Spaltenadreß-Abtastsignales (im weiteren als bezeichnet) und eines Schreibaktivierungssignales (im weiteren als bezeichnet) verschiedene Taktsignale, um diese an einen Spaltenadreßpuffer 2, einen Zeilenadreßpuffer 3, einen Dateneingangspuffer 4 und einen Datenausgangspuffer 5 anzulegen. Andererseits werden extern zuge­ führte Adreßeingangssignale A0, A1, ... An zum Ansprechen eines Speicherzellenfeldes 6 an den Spaltenadreßpuffer 2 und den Zeilen­ adreßpuffer 3 angelegt. Genauer gesagt, werden Zeilenadreßsignale A0, A1, ..., An als Reaktion auf das Abfallen des -Signales in den Zeilenadreßpuffer 3 und anschließend Spaltenadreßsignale A0, A1, ..., An als Reaktion auf das Abfallen des -Signales in den Spaltenadreßpuffer 2 eingelesen. Eine (nicht gezeigte) Wortleitung wird dann in einem Zeilendekoder 7 in Abhängigkeit von im Zeilen­ adreßpuffer 3 gehaltenen Zeilenadreßsignalen ausgewählt und aktiviert.

Anschließend werden z.B. bei einer Leseoperation die jeweils in den mit der aktivierten Wortleitungen verbundenen Speicherzellen gespeicherten Signale auf die (nicht gezeigten) Bitleitungen ausgelesen. Die ausgelesenen Signale werden von einem Lesever­ stärker und I/O-Steuerschaltkreis 8 verstärkt und dann, ausgewählt durch einen Spaltendekoder 9 in Abhängigkeit von im Spaltenadreß­ puffer 2 gehaltenen Spaltenadreßsignalen, an den Datenausgabepuffer 5 übertragen. Die im Datenausgabepuffer 5 gehaltenen Signale werden in Abhängigkeit von den Taktsignalen des Taktgenerators 1 ausgegeben. Andererseits wird bei einer Schreiboperation ein Eingangsdaten­ signal vom Dateneingabepuffer 4 über den I/O-Steuerschaltkreis 8 in das Speicherzellenfeld 6 eingeschrieben.

Fig. 16 stellt das Schaltbild eines Beispieles eines herkömmlichen Pufferschaltkreises dar, der als Adreßpuffer-Schaltkreis in einer Speichereinrichtung, wie z.B. einem in Fig. 15 gezeigten dynami­ schen RAM und einem statischen RAM, der z.B. in der JP 59-23 133 beschrieben ist, verwendet wird.

Nun wird die Struktur eines in Fig. 16 gezeigten Pufferschaltkreises beschrieben. Beim in Fig. 16 gezeigten Pufferschaltkreis sind alle verwendeten Transistoren n-Kanal MOS-Transistoren. In Fig. 16 bilden die Transistoren Q1, Q2, Q3 und Q4 einen Flip-Flop-Schaltkreis. Die Gates der als Lasttransistoren dieses Flip-Flop-Schaltkreises wirkenden Transistoren Q1 und Q2 empfangen ein Taktsignal Φ2 von einer (nicht gezeigten) Taktsignalquelle. Ferner sind die Eingangs­ knoten N1 und N2 des Flip-Flop-Schaltkreises miteinander über einen Transistor 5 verbunden, dessen Gate ein Taktsignal von einer (nicht gezeigten) Taktsignalquelle empfängt, wobei Adreßsignale und A von den Eingangsknoten abgeleitet werden. Dieser Flip-Flop- Schaltkreis wird von einem Transistor Q6 getrieben, der ein Takt­ signal Φ1 von einer (nicht gezeigten) Taktsignalquelle empfängt. Andererseits sind die oben beschriebenen Lasttransistoren Q1 und Q2 mit einem Versorgungspotential Vcc verbunden. Die Transistoren Q7 und Q9 sind in Reihe zwischen den Knoten N1 und ein Massepotential und die Transistoren Q8 und Q10 in Reihe zwischen den Knoten N2 und das Massepotential geschaltet. Die Gates der Transistoren Q7 und Q8 empfangen das oben beschriebene Taktsignal Φ1, das Gate des Transi­ stors Q9 ein externes Adressignal Ai und das Gate des Transistors Q10 ist mit dem Knoten N1 verbunden.

Fig. 17 stellt ein Zeitdiagramm zur Verdeutlichung einer Operation des in Fig. 16 gezeigten Pufferschaltkreises dar. Unter Bezugnahme auf die Fig. 17 wird nun eine Operation des in Fig. 16 gezeigten herkömmlichen Pufferschaltkreises beschrieben.

Vor dem Zeitpunkt t0 befinden sich das Taktsignal Φ1 auf dem "L"- Pegel und die Taktsignale und Φ2 auf dem "H"-Pegel, so daß die Knoten N1 und N2 auf den "H"-Pegel vorgeladen werden. Der Transi­ stor Q5 gleicht die Potentiale an den Knoten N1 und N2 aus.

Zum Zeitpunkt t0, wenn das Taktsignal Φ1 auf den "H"-Pegel ansteigt und das Taktsignal auf den "L"-Pegel absinkt, sperrt der Tran­ sistor Q5, so daß das Ausgleichen der Potentiale an den Knoten N1 und N2 gestoppt wird. Zur selben Zeit schalten die Transistoren Q6, Q7 und Q8 durch, so daß ein ein dem externen Adreßsignal Ai, das an das Gate des Transistors Q9 angelegt ist, entsprechendes Potential an den Flip-Flop-Schaltkreis übertragen wird.

Falls sich z.B. das externe Adressignal A1 auf dem "H"-Pegel be­ findet, werden elektrische Ladungen am Knoten N1 über die Transi­ storen Q7 und Q9 auf das Massepotential entladen, so daß der Knoten N1 gleich dem "L"-Pegel wird, wodurch der Transistor Q10 sperrt. Damit werden die Ladungen am Knoten N2 nicht entladen, so daß der Knoten N2 auf dem "H"-Pegel verbleibt. Damit sperrt der Transistor Q4, dessen Gate das "L"-Pegel-Potential vom Knoten N1 empfängt, und der Transistor Q3, dessen Gate das "H"-Pegel-Potential vom Knoten N22 empfängt, schaltet durch. Damit wird das vom Knoten N2 abgegebene Adreßausgangssignal A gleich dem "H"-Pegel, während das vom Knoten N1 abgebene Adreßausgangssignal gleich dem "L"-Pegel wird.

Falls sich andererseits das externe Adreßsignal Ai auf dem "L"-Pegel befindet, werden die elektrischen Ladungen am Knoten N1 nicht ent­ laden, so daß der Knoten N1 auf dem "H"-Pegel verbleibt. Daher schaltet der Transistor Q10, dessen Gate das "H"-Pegel-Potential am Knoten N1 empfängt, durch. Damit werden Ladungen am Knoten N2 entladen, so daß der Knoten N2 gleich dem "L"-Pegel wird. Damit schaltet der Transistor Q4, dessen Gate das "H"-Pegel-Potential am Knoten N1 empfängt, durch und der Transistor Q3, dessen Gate das "L"-Pegel-Potential am Knoten N2 empfängt, sperrt. Dadurch wird das vom Knoten N2 abgegebene Adreßausgangssignal A gleich dem "L"-Pegel, während das vom Knoten N1 abgegebene Adreßausgangssignal gleich dem "H"-Pegel wird.

Währenddessen wird der Pegel des Taktsignales Φ2 um den dem Schwellenwert V_TH eines n-Kanal MOS-Transistors entsprechenden Betrag nach dem Zeitpunkt t0, wie in Fig. 17 gezeigt, durch einen allgemein bekannten Hochziehsignal-Erzeugungsschaltkreis ein wenig angehoben, um die Potentiale an den Knoten N1 und N2 schnell auf das Potential Vcc anzuheben.

Beim in Fig. 16 gezeigten herkömmlichen Pufferschaltkreis sind das an die Gates der Transistoren Q7 und Q8 angelegte Signal zum Schalten und das an den Transistor Q6 zum Treiben des Flip-Flop-Schaltkreises angelegte Signal jedoch dasselbe Taktsignal Φ1. Damit schalten die Transistoren Q6, Q7 und Q8 zum Zeitpunkt t0, wenn das Taktsignal Φ1 gleich dem "H"-Pegel wird, gleichzeitig durch. Dadurch sperren die Transistoren Q1 und Q2 nicht. Falls sich das externe Adressignal Ai auf dem "H"-Pegel befindet, werden folglich elektrische Ladungen am Knoten N1 über die Transistoren Q7 und Q9 entladen, während dieser vom Versorgungspotential Vcc über den Transistor Q1 geladen wird. Damit wird die Entladung des Knotens N1 verzögert und es fließt unvermeidbar ein Übergangsstrom über die Transistoren Q1, Q2, Q3, Q4 und Q6 vom Versorgungspotential zum Massepotential, wodurch die Leistungsaufnahme im Pufferschaltkreis vergrößert wird. Ein derar­ tiger unerwünschter Übergangsstrom wird im weiteren als Durchdrin­ gungsstrom bezeichnet. Ferner wird die Betriebsgeschwindigkeit des Pufferschaltkreises vermindert, wenn die Entladung des Knotens N1 verzögert ist.

Die Fig. 18 stellt das Schaltbild eines weiteren Beispieles eines herkömmlichen Pufferschaltkreises dar, das z.B. in der US 45 61 702 beschrieben ist. Ferner ist Fig. 19 ein Blockdiagramm, das die Quelle verschiedener Taktsignale darstellt, die im in Fig. 18 gezeigten Pufferschaltkreis verwendet werden, und Fig. 20 zeigt ein Schaltbild, das die Quelle eines Referenzpotentiales darstellt, das im in Fig. 18 gezeigten Pufferschaltkreis verwendet wird.

In Fig. 18 bilden p-Kanal Transistoren Q11 und Q12 und n-Kanal Tran­ sistoren Q13 und Q14 einen CMOS-Flip-Flop-Schaltkreis. Dieser Flip- Flop-Schaltkreis wird von n-Kanal Transistoren Q15 und Q16 zurück­ gesetzt, deren Gates ein Taktsignal empfängt. Das Taktsignal wird durch Verzögern eines -Signales durch einen Verzögerungs­ schaltkreis 10 erhalten, wie in Fig. 19 dargestellt.

Dieser Flip-Flop-Schaltkreis ist ferner über p-Kanal Transistoren Q17 und Q18, deren Gates ein Taktsignal empfangen, und einen p-Kanal Transistor Q19, dessen Gate das Taktsignal empfängt, mit einem Versorgungspotential Vcc verbunden. Das Taktsignal wird durch Verzögern des -Signales in einem Verzögerungsschaltkreis 11 erhalten, wie in Fig. 19 gezeigt.

Andererseits wird ein externes Adreßsignal Ai an das Gate des p-Kanal Transistors Q20 über einen n-Kanal Transistor Q22, dessen Gate das Taktsignal empfängt, und ein Referenzpotential Vref an das Gate des p-Kanal Transistors Q21 über einen n-Kanal Transistor Q23, dessen Gate das Taktsignal empfängt, angelegt. Eine Quelle für dieses Refernzpotential Vref umfaßt einen Widerstand mit einem großen Widerstandswert und drei Stufen von in Reihe zwischen das Versorgungspotential Vcc und einem Massepotential geschalteten PN- Dioden, wie in Fig. 20 gezeigt, die ein Referenzpotential Vref (ungefähr 1,6V) abgibt, das unabhängig von Schwankungen des Ver­ sorgungspotentiales Vcc in etwa konstant ist.

Ein Knoten N3 ist mit den Gates des in Reihe zwischen dem Versor­ gungspotential Vcc und dem Massepotential geschalteten p-Kanal Transistors Q24 und n-Kanal Transistors Q25 verbunden, wobei ein Adressausgangssignal A vom Knoten zwischen den Transistoren Q24 und Q25 abgenommen wird. Ferner ist ein Knoten N4 mit den Gates des p-Kanal Transistors Q26 und des n-Kanal Transistors Q27 ver­ bunden, die zwischen dem Versorgungspotential Vcc und dem Masse­ potential in Reihe geschaltet sind, wobei ein Adreßsignal vom Knoten zwischen den Transistoren Q26 und Q27 abgenommen wird.

Fig. 21 stellt ein Zeitdiagramm zur Verdeutlichung einer Operation des in Fig. 18 gezeigten Pufferschaltkreises dar. Unter Bezugnahme auf die Fig. 21 erfolgt nun eine Beschreibung einer Operation des in Fig. 18 gezeigten herkömmlichen Pufferschaltkreises.

Vor dem Zeitpunkt t1 befindet sich das Taktsignal auf dem "H"- Pegel, so daß die Transistoren Q22 und Q23 sperren. Damit werden das externe Adreßsignal Ai an das Gate des Transistors Q20 und das Referenzpotential Vref an das Gate des Transistors Q21 angelegt.

Falls sich das externe Adreßsignal auf einem höheren Pegel als das Referenzpotential Vref befinden, ist die Leitfähigkeit gm (Strom/ Spannung) des Transistors Q21 größer als diejenige des Transistors Q20. Falls sich das externe Adreßsignal Ai auf einem niedrigeren Potential als das Referenzpotential Vref befindet, ist andererseits die Leitfähigkeit gm des Transistors Q21 kleiner als diejenige des Transistors Q20. Bei dieser Situation schalten die Transistoren Q15 und Q16 durch, so daß Ladungen der Knoten N3 und N4 beide auf Masse entladen werden. Damit sperren der n-Kanal Transistor Q14, der das Potential des Knotens N3 empfängt, und der n-Kanal Transistor Q13, der das Potential des Knotens N4 empfängt.

Wenn zum Zeitpunkt t1 das Taktsignal gleich dem "L"-Pegel wird, sperren die Transistoren Q22 und Q23, so daß unter diesem Umstand das Potential des externen Adreßsignales Ai am Knoten N5 und das Referenzpotential Vref am Knoten N6 festgehalten werden. Zur selben Zeit sperren die Transistoren Q15 und Q16, so daß das Rücksetzen der Knoten N3 und N4 gestoppt wird. Ferner schaltet der Transistor Q19 durch, so daß das Versorgungspotential Vcc zum Treiben des Flip-Flop-Schaltkreises an den Knoten N7 angelegt wird.

Falls z.B. das Potential des externen Adreßsignales Ai größer ist als die Referenzspannung Vref, ist die Leitfähigkeit gm des Transi­ stors Q21 größer als diejenige des Transistors Q20. Damit fließt ein größerer Strom durch den Transistor Q21, so daß das Potential am Knoten N4 etwas größer ist als dasjenige am Knoten N3. Eine Potentialdifferenz zwischen den Knoten N4 und N3 wird durch den Flip-Flop-Schaltkreis verstärkt, so daß das Potential des Knotens N4 vollständig gleich dem "H"-Pegel und das Potential am Knoten N3 vollständig gleich dem "L"-Pegel wird. Damit werden das vom Knoten N4 über einen Inverter abgegebene Adreßausgangssignal gleich dem "L"-Pegel und das vom Knoten N3 über einen Inverter abgegebene Adressausgangssignal A gleich dem "H"-Pegel. Währenddessen wird nach einer konstanten Zeitspanne nach dem Zeitpunkt t1 das an die Gates der Transitoren Q17 und Q18 angelegte Taktsignal gleich dem "L"-Pegel, um das Potential des Flip-Flop-Schaltkreises zu halten.

Beim in Fig. 18 gezeigten herkömmlichen Pufferschaltkreis wird jedoch ein gemeinsames Taktsignal an die Gates der Transistoren Q15 und Q16 zum Rücksetzen der Knoten N3 und N4, die Ausgangsknoten des Flip-Flop-Schaltkreises sind, auf das Massepotential und an das Gate des Transistors Q19 zum Treiben des Flip-Flop-Schaltkreises angelegt. Falls das Taktsignal zum Zeitpunkt t1 gleich dem "L"- Pegel wird, wird folglich der Flip-Flop-Schaltkreis über den Trans­ istor Q19 durch das Versorgungspotential Vcc unabhängig davon getrieben, daß sich die beiden Knoten N3 und N4 beide auf dem Massepotential befinden und keine Potentialdifferenz zwischen den Knoten N3 und N4 besteht.

Da das externe Adressignal mit einem TTL-Pegel zugeführt wird, müssen daher im allgemeinen ein Potential von 0,8V oder weniger und ein Potential von 2,4V oder mehr jeweils als "L"- oder "H"-Pegel im Pufferschaltkreis unterschieden werden. Das Referenzpotential Vref wird im allgemeinen auf ungefähr 1,6V gesetzt, was zwischen den Potentialen liegt. Falls z.B. das externe Adressignal Ai 2,4V ist, werden die Transistoren Q20 und Q21 nicht gesperrt bzw. leitend, sondern es schalten beide durch, so daß die Leitfähigkeit gm des Transistors Q21 etwas größer ist als der diejenige des Transistors Q20. Wenn der Transistor Q19 zum Zeitpunkt t1 durchschaltet, ist daher die vom Versorgungspotential über die Transistoren Q20 und Q21 an die Eingangsknoten N3 und N4 des Flip-Flop-Schaltkreises über­ tragene Potentialdifferenz klein. Folglich ist eine lange Zeit erforderlich, bis die Potentialdifferenz zwischen den Knoten N3 und N4 vom Flip-Flop-Schaltkreis verstärkt wird, so daß die Transistoren Q11 und Q14 sperren und die Transistoren Q12 und Q13 leitend sind, wodurch die Knoten N3 und N4 gleich dem "L"- bzw. "H"-Pegel werden, nachdem zum Zeitpunkt t1 das Rücksetzen des Flip-Flop-Schaltkreises gestoppt wird. Da vom Zeitpunkt t1 bis zum Zeitpunkt, zu dem die Transistoren Q11 und Q14 sperren, ein Durchdringungsstrom vom Versorgungspotential zum Massepotential fließt, wird damit die Leistungsaufnahme im Pufferschaltkreis erhöht. Da eine lange Zeit erforderlich ist, bis die Adreßausgangssignale A und ausgegeben werden, wird zusätzlich die Betriebsgeschwindigkeit des Puffer­ schaltkreises vermindert.

Fig. 22 ist ein Schaltbild, das ein Beispiel eines herkömmlichen Pufferschaltkreises zeigt, der zur Lösung solcher Probleme vorge­ schlagen worden ist. Ferner zeigt Fig. 23 ein Blockdiagramm einer Quelle verschiedener Taktsignale, die im in Fig. 22 gezeigten Pufferschaltkreis verwendet werden.

In Fig. 22 sind alle in diesem Pufferschaltkreis verwendeten Tran­ sistoren n-Kanal MOS-Transistoren. Sperrschichttransistoren Q28 und Q29 und Anreicherungstransistoren Q30 und Q31 bilden einen ersten Flip-Flop-Schaltkreis. Dieser erste Flip-Flop-Transistor wird von einem Transistor Q32 getrieben, dessen Gate ein Taktsignal Φ6 empfängt. Das Taktsignal Φ6 wird durch Verzögern eines - Signales durch einen Verzögerungsschaltkreis 13 und Konvertieren desselben durch einen Inverter 16, wie in Fig. 23 gezeigt, erhalten.

Andererseits sind Transistoren Q33 und Q35 zwischen einem Knoten N8 und einem Massepotential und Transistoren Q34 und Q36 zwischen einem Knoten N9 und dem Massepotential in Reihe geschaltet. Ein externes Adressignal Ai wird an das Gate des Transistors Q33 und ein Referenz­ potential Vref, das im in Fig. 20 dargestellten Schaltkreis erzeugt wird, ist mit dem Gate des Transistors Q34 verbunden. Ferner empfangen die Gates der Transistoren Q35 und Q36 ein gemeinsames Taktsignal Φ5. Dieses Taktsignal Φ5 wird durch Verzögern eines - Signales durch einen Verzögerungsschaltkreis 12 und Invertieren desselben durch einen Inverter 15, wie in Fig. 23 gezeigt, erhalten.

Ferner bilden die Transistoren Q39, Q40, Q41 und Q42 einen zweiten Flip-Flop-Schaltkreis. Die Knoten N8 und N9 sind mit den Gates der Transistoren Q39 bzw. Q40 über die Transistoren Q37 und Q38 ver­ bunden. Dieser zweite Flip-Flop-Schaltkreis wird von einem Takt­ signal Φ7 getrieben. Das Taktsignal Φ7 wird durch Verzögern des -Signales durch einen Verzögerungsschaltkreis 14 und Invertieren desselben durch einen Inverter 17, wie in Fig. 23 gezeigt, erhalten. Adreßausgangssignale und A werden von den Knoten N10 bzw. N11 dieses zweiten Flip-Flop-Schaltkreises abgegeben.

Fig. 24 stellt ein Zeitdiagramm zur Verdeutlichung einer Operation des in Fig. 22 gezeigten Pufferschaltkreises dar. Unter Bezugnahme auf die Fig. 24 erfolgt nun eine Beschreibung des in Fig. 22 gezeigten herkömmlichen Pufferschaltkreises.

Vor dem Zeitpunkt t2 befinden sich die beiden Taktsignale Φ5 und Φ6 zuerst auf dem "L"-Pegel und die Knoten N8 und N9 werden jeweils auf das Versorgungspotential Vcc durch die Sperrschichttransistoren Q28 und Q29 vorgeladen. Wenn das Taktsignal Φ5 zum Zeitpunkt t2 dann gleich dem "H"-Pegel wird, wird der Pegel des externen Adreß­ signales Ai an den ersten Flip-Flop-Schaltkreis übertragen.

Genauer gesagt werden Ladungen am Knoten N8 über die Transistoren Q33 und Q35 und Ladungen am Knoten N9 über die Transistoren Q34 und Q36 entladen, wenn sich das externe Adreßsignal Ai auf dem "H"-Pegel befindet. Unter diesen Umständen fließt ein größerer Strom durch den Transistor Q33, da die Leitfähigkeit gm des n-Kanal Transistors Q33 größer ist als diejenige des n-Kanal Transistors Q34, so daß das Potential des Knotens N8 niedriger ist als dasjenige des Knotens N9. Durch die oben beschriebene Operation wird eine Potentialdifferenz zwischen den Eingangsknoten N8 und N9 des ersten Flip-Flop-Schalt­ kreises erzeugt. Anschließend wird zum Zeitpunkt t3 das Taktsignal Φ6 gleich dem "H"-Pegel, so daß der Transistor Q32 durchschaltet, wodurch die Potentialdifferenz zwischen den Knoten N8 und N9 vom ersten Flip-Flop-Schaltkreis verstärkt wird.

Ferner werden die Potentiale der Knoten N8 und N9 jeweils über die Transistoren Q37 und Q38 zu den Gates der Transistoren Q39 und Q40 des zweiten Flip-Flop-Schaltkreises übertragen. Zum Zeitpunkt t4 erreicht das Taktsignal Φ7 dann den "H"-Pegel, wodurch das "L"- Pegel-Adreßausgangssignal und das "H"-Pegel-Adreßausgangssignal A vom Knoten N10 bzw. N11 abgegeben werden.

Beim in Fig. 22 gezeigten Pufferschaltkreis, der von den oben be­ schriebenen und in den Fig. 16 und 18 gezeigten Pufferschaltkreisen verschieden ist, ist die Potentialdifferenz zwischen den Eingangs­ knoten N8 und N9 des ersten Flip-Flop-Schaltkreises bereits zu demjenigen Zeitpunkt erzeugt worden, zu dem das Taktsignal Φ6 zum Zeitpunkt t3 den "H"-Pegel erreicht hat, so daß der erste Flip- Flop-Schaltkreis getrieben wird. Damit wird der Durchdringungsstrom durch den Flip-Flop-Schaltkreis vermindert und die Zeitspanne, bis die Adreßausgangssignale ausgegeben werden, wird verkürzt. Ein derartiger Adresspufferschaltkreis, der verschiedene Taktsignale als Treibersignale für ein Flip-Flop und als Adreßsteuersignal verwendet, ist z.B. in der JP 1 47 193/1982 beschrieben.

Der in Fig. 22 gezeigte Pufferschaltkreis weist jedoch folgende Probleme auf. Fig. 25 stellt ein Diagramm dar, das einen besonderen Bereich des Zeitdiagrammes der Fig. 24 zeigt. Es erfolgt nun eine Beschreibung für denjenigen Fall, daß der in Fig. 22 gezeigte Pufferschaltkreis als Zeilenadreßpuffer eines dynamischen RAM verwendet wird.

Wie in Fig. 25 gezeigt ist, werden zwischen dem -Signal und dem externen Adreßsignal Ai zwei Bedingungen gefordert, d.h., für die Zeilenadreß-Einstellzeit (im weiteren t_ASR genannt) und die Zeilenadreß-Haltezeit (im weiteren als t_RAH bezeichnet). Genauer gesagt, muß das effektive externe Adreßsignal Ai um t_ASR vor dem Zeitpunkt des Abfallens des -Signales gesetzt sein und darf erst um t_RAH nach dem Zeitpunkt des Fallens des -Signales zurückgesetzt werden. Z.B. ist vorgesehen, daß t_ASR 0 ns und t_RAH ungefähr 10 bis 15 ns ist. Beim in Fig. 22 gezeigten Pufferschalt­ kreis wird andererseits das externe Adressignal Ai an den Puffer­ schaltkreis beginnend mit dem "H"-Pegel des Taktsignales Φ5, der durch Erfassen des "L"-Pegels des -Signales bestimmt wird, übertragen. Das bedeutet, daß falls die Zeitspanne ta vom Zeit­ punkt, wenn das -Signal gleich dem "L"-Pegel wird, bis zum Zeitpunkt, zu dem das Taktsignal Φ5 gleich dem "H"-Pegel wird, lang ist, t_ASR kurz sein kann, d.h., einen negativen Wert annehmen kann, so daß der Betriebsrahmen für die Bedingung von t_ASR (z.B. 0 ns) groß wird. Da das externe Adreßsignal Ai in den Pufferschalt­ kreis nur nachdem das Signal Φ5 den "H"-Pegel erreicht hat, geladen wird, ist es mit anderen Worten erlaubt, daß der Anstieg des Sig­ nales Ai auf den "H"-Pegel verzögert ist, falls die Zeit ta lang ist. Damit kann die geforderte Zeitspanne, um die das Signal Ai vor dem Abfallen des -Signales gesetzt werden muß, d.h. t_ASR, negativ sein. Andererseits erreicht das Taktsignal Φ5 nach Ver­ streichen der Zeitspanne tc erneut den "L"-Pegel, da dieses den "H"-Pegel erreichte, um zu verhindern, daß vom Knoten N8 ein Strom über die Transistoren Q35 und Q33 fließt und der Effekt verhindert wird, der sich durch die Änderung im externen Adreßsignal ergibt. Damit kann t_RAH umso kürzer sein, je kürzer die Zeitspanne tb von demjenigen Zeitpunkt ist, zu dem das -Signal den "L"- Pegel erreicht, bis zum Zeitpunkt, wenn das Taktsignal Φ5 erneut den "L"-Pegel erreicht, so daß der Regulierungsspielraum für t_RAH groß wird. Genauer gesagt, werden die Spielräume bezüglich der Bedingungen für t_ASR und t_RAH umso größer, je kürzer der Zeitraum tc wird, wenn sich das Taktsignal Φ5 auf dem "H"-Pegel befindet. Um derartige zufriedenstellende Spielräume sicherzustellen, muß die Pulsdauer des "H"-Pegel-Taktsignales Φ5 kurz sein, d.h., 10 ns oder weniger.

In einem LSI (Large Scale Integrated Circuit = hochintegrierter Schaltkreis), wie z.B. einem dynamischen RAM, weist eine Signal mit einer einzelnen und kurzen Pulsdauer jedoch aufgrund des internen Widerstandes des Signaltreiberschaltkreises und des Widerstandes und der Streukapazität der Signalverbindungsleitungen eine runde Wellenform auf, wie dies durch die unterbrochene Linie im Takt­ signal Φ5 der Fig. 25 dargestellt ist, so daß das Potential des "H"-Pegel-Bereiches nicht wesentlich erhöht wird. Folglich wird die Leitfähigkeit gm der Transistoren Q33 und Q34 nicht wesentlich erhöht, so daß viel Zeit erforderlich ist, um den Knoten N8 oder N9 zu entladen. Damit wird eine Operation des Flip-Flop-Schalt­ kreises möglicherweise verzögert, so daß die Ausgabe der Adreß­ ausgangssignale verzögert ist.

Falls die Pulsdauer des Taktsignales Φ5 lang ist, so daß das Potential des "H"-Pegel-Bereiches ausreichend erhöht wird, wird umgekehrt die Operation des Pufferschaltkreises verzögert.

Wie oben beschrieben worden ist, sind bei den herkömmlichen Puffer­ schaltkreisen der Fig. 16 und 18 das Signal zum Übertragen des externen Adreßsignales an den Flip-Flop-Schaltkreis und das Signal zum Treiben des Flip-Flop-Schaltkreises identisch, so daß zum Zeitpunkt des Treibens des Flip-Flop-Schaltkreises nur eine kleine Potentialdifferenz an den Eingangsknoten des Flip-Flop-Schaltkreises erzeugt wird. Damit wird die Operation des Flip-Flop-Schaltkreises verzögert, so daß ein Durchdringungsstrom durch diesen fließt und viel Zeit erforderlich ist, um Adreßausgangssignale auszugeben.

Beim in Fig. 22 gezeigten Pufferschaltkreis sind das Signal zum Übertragen des externen Adreßsignales an den Flip-Flop-Schaltkreis und das Signal zum Treiben des Flip-Flop-Schaltkreises voneinander verschieden. Falls nur ein einzelner Schalttransistor zum Steuern der Übertragung des externen Adressignales an den Flip-Flop-Schalt­ kreis gebildet ist, ist selbst in einem solchen Fall ein unab­ hängiges Taktsignal mit einer kurzen Impulsdauer erforderlich, um den Transistor zu steuern. Das dem externen Adressignal entspre­ chenden Potential wird jedoch aufgrund der runden Wellenform nicht gut übertragen. Damit wird die Operation des Flip-Flop-Schaltkreises verzögert und es ist viel Zeit erforderlich, bis Adreßausgangs­ signale ausgegeben werden.

Aus der DE 33 25 812 A1 ist ein Eingangsschaltkreis und ein dif­ ferentieller Eingangsschaltkreis für einen Logikschaltkreis mit einem Eingangsknoten, umfassend einen ersten Transistor und einer ersten Eingangseinrichtung zum Anlegen eines ersten Signales an eine Steuerelektrode des ersten Transistors, um den ersten Tran­ sistor leitend zu machen, und eine Eingangseinrichtung zum Empfan­ gen eines Eingangssignales für die Logikschaltkreis, die mit einem ersten Anschluß des ersten Transistors verbunden ist, und ein Ver­ fahren zum Betreiben eines ein externes Signal empfangenden Puffer­ schaltkreises zum Ausgeben eines Signales und eines komplementären Signales bekannt.

Es ist daher Aufgabe der Erfindung, einen Eingangsschaltkreis für einen Logikschaltkreis zu schaffen, bei dem der Durchdringungs­ strom durch den Logikschaltkreis, d. h. der verbrauchte Strom durch diesen, vermindert ist. Ferner soll ein Pufferschaltkreis mit einer schnellen Operationsgeschwindigkeit geschaffen werden, der nur wenig Zeit braucht, um ein Adreßsignal auszugeben und der fähig ist, breiten Spielraum bezüglich der Adreßeinstellzeit und der Adreßhaltezeit sicherzustellen.

Ein prinzipieller Vorteil ist daher, daß der Durch­ dringungsstrom durch den Logikschaltkreis vermindert und eine Hochgeschwindigkeitsoperation erreicht werden kann.

Da der Betriebszustand und der nicht betriebsmäßige Zustand des ersten und zweiten Eingangsschaltkreises von verschiedenen Takt­ signalen gesteuert werden, liegt ein anderer Vorteil ferner darin, daß zufriedenstellende Spielräume für die Adreßein­ stellzeit und die Adreßhaltezeit geschaffen werden können, falls dieser Pufferschaltkreis als Adreßpufferschaltkreis verwendet wird.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltbild, das einen Pufferschaltkreis in Überein­ stimmung mit einer ersten Ausführungsform darstellt;

Fig. 2 ein Blockdiagramm, das eine Quelle verschiedener Takt­ signale zeigt, die im Pufferschaltkreis der Fig. 1 verwendet werden;

Fig. 3 ein Zeitdiagramm zur Darstellung einer Operation des in Fig. 1 gezeigten Pufferschaltkreises;

Fig. 4 ein Schaltbild eines Pufferschaltkreises in Überein­ stimmung mit einer zweiten Ausführungsform,

Fig. 5 ein Schaltbild eines Pufferschaltkreises in Überein­ stimmung mit einer dritten Ausführungsform;

Fig. 6 ein Zeitdiagramm zur Darstellung einer Operation des in Fig. 5 gezeigten Pufferschaltkreises;

Fig. 7 ein Schaltbild eines Pufferschaltkreises in Überein­ stimmung mit einer vierten Ausführungsform;

Fig. 8 ein Schaltbild eines Pufferschaltkreises in Überein­ stimmung mit einer fünften Ausführungsform;

Fig. 9 ein Zeitdiagramm zur Darstellung einer Operation des in Fig. 8 gezeigten Pufferschaltkreises;

Fig. 10 ein Schaltbild eines Pufferschaltkreises in Überein­ stimmung mit einer sechsten Ausführungsform;

Fig. 11 ein Schaltbild eines Pufferschaltkreises in Überein­ stimmung mit einer siebten Ausführungsform;

Fig. 12 ein Zeitdiagramm zur Darstellung einer Operation des in Fig. 11 gezeigten Pufferschaltkreises;

Fig. 13 ein Schaltbild eines Leseverstärkers in Übereinstimmung mit einer achten Ausführungsform;

Fig. 14 ein Zeitdiagramm zur Darstellung einer Operation des in Fig. 13 gezeigten Leseverstärkers;

Fig. 15 ein schematisches Blockdiagramm der Struktur eines dyna­ mischen RAM;

Fig. 16 ein Schaltbild eines Beispieles eines herkömmlichen Pufferschaltkreises;

Fig. 17 ein Zeitdiagramm zur Darstellung einer Operation des in Fig. 16 gezeigten Pufferschaltkreises;

Fig. 18 ein Schaltbild eines anderen Beispieles eines herkömmlichen Pufferschaltkreises;

Fig. 19 ein Blockdiagramm, das eine Quelle von verschiedenen Taktsignalen, die im Pufferschaltkreis der Fig. 18 ver­ wendet werden, zeigt;

Fig. 20 ein Schaltbild einer Quelle eines Referenzpotentiales, das im Pufferschaltkreis der Fig. 18 verwendet wird;

Fig. 21 ein Zeitdiagramm zur Darstellung einer Operation des in Fig. 18 gezeigten Pufferschaltkreises;

Fig. 22 ein Schaltbild eines anderen Beispiels eines herkömmli­ chen Pufferschaltkreises;

Fig. 23 ein Blockdiagramm, das eine Quelle von verschiedenen Taktsignalen, die im Pufferschaltkreis der Fig. 22 ver­ wendet werden, zeigt;

Fig. 24 ein Zeitdiagramm zur Darstellung einer Operation des in Fig. 22 gezeigten Pufferschaltkreises; und

Fig. 25 ein Diagramm, das einen besonderen Teil des Zeitdiagrammes der Fig. 24 zeigt.

Fig. 1 ist ein Schaltbild, das einen Pufferschaltkreis in Überein­ stimmung mit einer ersten Ausführungsform darstellt, der als Adreßpufferschaltkreis in der in Fig. 15 gezeigten Speicher­ einrichtung verwendet wird.

Es erfolgt nun eine Beschreibung der Struktur des in Fig. 1 gezeig­ ten Pufferschaltkreises. In Fig. 1 bilden die p-Kanal Transistoren Q101 und Q102 und die n-Kanal Transistoren Q103 und Q104 einen Flip-Flop-Schaltkreis. Dieser Flip-Flop-Schaltkreis wird von einem Taktsignal Φ102 über einen Inverter, der einen p-Kanal Transistor Q105 und einen n-Kanal Transistor Q106 umfaßt, getrieben. Dieses Taktsignal Q102 wird durch Verzögern eines -Signales durch einen Verzögerungsschaltkreis 19 und Invertieren desselben durch einen Inverter 23 erhalten, wie in Fig. 23 gezeigt. Die Eingangsknoten N100 und N101 dieses Flip-Flop-Schaltkreises werden von p-Kanal Transistoren Q107 und Q108 vorgeladen, deren Gates ein Taktsignal Φ104 empfangen. Dieses Taktsignal Φ104 wird durch Verzögern des -Signales durch einen Verzögerungsschaltkreis 21 und Invertieren desselben durch einen Inverter 24 erhalten, wie in Fig. 2 gezeigt.

Andererseits ist ein Eingangsschaltkreis IC1 der in Reihe geschal­ tete n-Kanal Transistoren Q109, Q110 und Q111 umfaßt, zwischen den Eingangsknoten N100 des Flip-Flop-Schaltkreises und ein Massepoten­ tial geschaltet, und ein Eingangsschaltkreis IC2, der in Reihe geschaltete n-Kanal Transistoren Q112, Q113 und Q114 umfaßt, zwischen den Knoten N101 und das Massepotential geschaltet. Ein externes Adreßsignal Ai wird an das Gate des Tansistors Q109 und ein im Schaltkreis der Fig. 20 erzeugtes Referenzpotential Vref wird an das Gate des Transistors Q112 angelegt. Die Gates der Transistoren Q110 und Q113 empfangen ein Taktsignal Φ101 und die Gates der Transistoren Q111 und Q114 ein Taktsignal 103. Dieses Taktsignal Φ101 wird durch Verzögern des -Signales durch einen Verzögerungsschaltkreis 18 und Invertieren desselben in einem Inverter 22 und das Taktsignal 103 durch Verzögern des -Signales durch einen Verzögerungsschaltkreis 20 erhalten, wie in Fig. 2 gezeigt.

Ferner ist ein Inverter, der einen p-Kanal Transistor Q115 und einen n-Kanal Transistor Q116 umfaßt, mit dem Knoten N100 des oben beschriebenen Flip-Flop-Schaltkreises verbunden, wobei das Ausgangs­ signal dieses Inverters als ein Adreßausgangssignal A abgenommen wird. Andererseits ist ein Inverter, der den p-Kanal Transistor Q117 und den n-Kanal Transistor Q118 umfaßt, mit dem Knoten N101 des Flip-Flop-Schaltkreises verbunden, wobei das Ausgangssignal dieses Inverters als ein Adreßausgangssignal abgenommen wird.

Unter Bezugnahme auf die Fig. 3 erfolgt nun eine Beschreibung des Pufferschaltkreises in Übereinstimmung mit der in Fig. 1 gezeigten Ausführung der Erfindung.

Vor dem Zeitpunkt t5 befinden sich die Taktsignale Φ101, Φ102 und Φ104 zuerst auf dem "L"- und das Taktsignal 103 auf dem "H"-Pegel. Damit sperren die Transistoren Q110 und Q113 und die Transistoren Q111 und Q114 sind leitend, so daß die Eingangsknoten N100 und N101 des Flip-Flop-Schaltkreises durch die Transistoren Q107 und Q108 und ferner der Knoten N102 jeweils auf den "H"-Pegel vorgeladen werden. Wenn zum Zeitpunkt t5 die Taktsignale Φ101 und Φ104 gleich dem "H"-Pegel werden, sperren dann die Transistoren Q107 und Q108, so daß das Vorladen der Knoten N100 und N101 gestoppt wird. Ferner schalten die Transistoren Q110 und Q113 durch, so daß eine dem externen Adreßsignal Ai entsprechende Potentialdifferenz zwischen den Knoten N100 und N101 erzeugt wird. Das externe Adreßsignal wird mit einem TTL-Pegel erzeugt. Das bedeutet, daß dessen "H"-Pegel 2,4V und dessen "L"-Pegel-Potential 0,8V beträgt. Daher wird das Referenz­ potential Vref im allgemeinen auf 1,6V gesetzt, was zwischen den "H" und "L"-Pegel-Potenialen liegt. Falls sich das externe Adreß­ signal Ai auf z.B. dem "H"-Pegel befindet, ist die Leitfähigkeit gm des Transistors Q109 größer als diejenige des Transistors Q112, so daß mehr Strom durch den Transistor Q109 fließt. Folglich ist das Potential des Knotens N100 niedriger als dasjenige des Knotens N101, so daß zwischen den Knoten N100 und N101 eine Potentialdifferenz erzeugt wird.

Wenn dann das Taktsignal Φ102 zum Zeitpunkt t6 gleich dem "H"-Pegel wird, wird das Flip-Flop getrieben, so daß die Potentialdifferenz zwischen den Knoten N100 und N101 verstärkt wird. Genauer gesagt, wird der Flip-Flop-Schaltkreis getrieben, nachdem die Potential­ differenz zwischen den Eingangsknoten N100 und N101 des Flip-Flop- Schaltkreises wie oben beschrieben erzeugt worden ist, so daß der Durchdringungsstrom durch den Flip-Flop-Schaltkreis vermindert und die Verstärkungsgeschwindigkeit der Potentialdifferenz zwischen den Knoten N100 und N101 erhöht wird.

Wenn dann das Taktsignal 103 zum Zeitpunkt t7 gleich dem "L"-Pegel wird, sperren die Transistoren Q111 und Q114, so daß die Änderung des externen Adreßsignales Ai nach dem Zeitpunkt t7 nicht angenommen wird. Ferner wird die Potentialdifferenz zwischen den Knoten N100 und N101 weiter verstärkt, so daß der Knoten N101 den "H"-Pegel erreicht. Da der Transistor Q114 wie oben beschrieben gesperrt wird, fließt jedoch kein Strom vom Knoten N101 zum Massepotential.

Falls der in Fig. 1 gezeigte Pufferschaltkreis als z.B. Zeilenadreß­ puffer eines dynamischen RAM verwendet wird, wird das Taktsignal Φ101 gleich dem "H"-Pegel, so daß der Transistor Q110 leitend wird, wo­ durch der Eingangsschaltkreis IC1 in den Betriebszustand eintritt. Damit ist die Einstellzeit t_ASR des externen Adressignales Ai relativ zum -Signal auf der Basis der Zeitabstimmung, zu der das Taktsignal Φ101 gleich dem "H"-Pegel wird, festgelegt. Dieses Takt­ signal Φ101 wird durch Verzögern des -Signales durch den Verzögerungsschaltkreis 18 und anschließendes Invertieren durch den Inverter 22 erhalten, wie in Fig. 2 gezeigt. Damit kann der Zeitpunkt, zu dem das Taktsignal Φ101 auf den "H"-Pegel ansteigt, derart gesetzt werden, daß ein Spielraum für die Regulierung der Einstellzeit t_ASR durch geeignete Einstellung der Verzögerungszeit des Verzögerungsschaltkreises 18 erhalten wird.

Andererseits sperrt der Transistor Q111, wenn das Taktsignal 103 gleich dem "L"-Pegel wird, so daß der Eingangsschaltkreis IC1 in den nicht betriebsmäßigen Zustand eintritt. Selbst wenn sich das externe Adreßsignal Ai anschließend ändert, wird die Änderung daher nicht akzeptiert. Genauer gesagt, wird die Haltezeit t_RAH des externen Adreßsignales Ai relativ zum -Signal auf der Basis des Zeitpunktes festgelegt, zu dem das Taktsignal 103 gleich dem "L"-Pegel wird. Dieses Taktsignal 103 wird unabhängig vom oben beschriebenen Taktsignal Φ101 durch Verzögern des -Signales durch den Verzögerungsschaltkreis 20, wie in Fig. 2 gezeigt, erzeugt. Selbst wenn der Zeitpunkt t7, zu dem das Taktsignal 103 gleich dem "L"-Pegel wird, schnell erreicht wird, werden die Potentiale an den Knoten N103 und N104 im Gegensatz zum mit Bezugnahme auf die Fig. 25 beschriebenen herkömmlichen Beispiel einfach an die Eingangsknoten N100 und N101 des Flip-Flop-Schaltkreises übertragen. Daher kann die Haltezeit t_RAH verkürzt und der Spielraum bezüglich der Beschrän­ kungen der Haltezeit t_RAH vergrößert werden.

Wie im vorhergehenden beschrieben worden ist, werden die Potentiale der Knoten N103 und N104 beim Pufferschaltkreis in Übereinstimmung mit der in Fig. 1 gezeigten Ausführung der Erfindung gut an die Eingangsknoten N100 und N101 des Flip-Flop-Schaltkreises übertragen. Daher wird eine erhebliche Potentialdifferenz zwischen den Knoten N100 und N101 erzeugt, so daß die Betriebsgeschwindigkeit des Flip-Flop-Schaltkreises erhöht wird. Damit können die Adreßaus­ gangssignale A und schneller erhalten werden.

Obwohl beim in Fig. 1 gezeigten Pufferschaltkreis eine Beschreibung eines Falles erfolgt ist, bei dem die Taktsignale Φ101 und Φ104 gleichzeitig den "H"-Pegel erreichen, können diese auch zu ver­ schiedenen Zeitpunkten gleich dem "H"-Pegel werden, um denselben Effekt zu erreichen.

Die Struktur und der Betrieb des in Fig. 4 gezeigten Pufferschalt­ kreises sind dieselben wie diejenigen des in in Fig. 1 gezeigten Pufferschaltkreises mit folgenden Ausnahmen. Genauer gesagt, wird der Flip-Flop-Schaltkreis beim in Fig. 1 gezeigten Pufferschalt­ kreis vom Inverter, der die Transistoren Q105 und Q106 umfaßt, getrieben, während dieser beim in Fig. 4 gezeigten Pufferschalt­ kreis von einem einzelnen Transistor Q106 getrieben wird. Damit wird beim Pufferschaltkreis der Fig. 1 der Knoten N102 über den Transistor Q105 auf das Versorgungspotential Vcc vorgeladen, während beim Pufferschaltkreis der Fig. 4 der Knoten N102 auf Vcc - V_TH (wobei V_TH die Schwellenspannung des Transistors Q103 oder Q104 ist) vorgeladen. Es kann derselbe Effekt wie beim Pufferschaltkreis der Fig. 1 erzielt werden, während die Struktur des in Fig. 4 gezeigten Pufferschaltkreises vereinfacht ist.

Obwohl bei den oben beschriebenen und in den Fig. 1 und 4 gezeigten Ausführungen die Eingangsknoten N100 und N101 des Flip-Flop-Schalt­ kreises auf den "H"-Pegel vorgeladen werden und jeder der Eingangs­ schaltkreise IC1 und IC2 n-Kanal Transistoren umfaßt, können die Eingangsknoten des Flip-Flop-Schaltkreises auch auf den "L"-Pegel vorgeladen werden und jeder der Eingangsschaltkreise kann p-Kanal Transistoren umfassen, um denselben Effekt zu erzielen.

Fig. 5 zeigt ein Schaltbild eines Pufferschaltkreises in Überein­ stimmung mit einer dritten Ausführungsform, bei der jeder der Eingangsschaltkreise des Flip-Flop-Schaltkreises, wie oben beschrieben, p-Kanal Transistoren umfaßt. Genauer gesagt, ist der in Fig. 5 gezeigte Pufferschaltkreis derselbe wie der in den Fig. 1 und 4 dargestellte, mit Ausnahme, daß der Eingangsschalt­ kreis IC1a p-Kanal Transistoren Q109a, Q110a und Q111a und der Eingangsschaltkreis IC2a p-Kanal Transistoren Q112a, Q113a und Q114a umfaßt und daß die Transistoren Q107a und Q108a zum Vorladen n-Kanal Transistoren sind und der Transistor Q106a zum Treiben des Flip- Flop-Schaltkreises ein p-Kanal Transistor ist. Ferner stellt Fig. 6 ein Zeitdiagramm zur Verdeutlichung des Betriebes des in Fig. 5 gezeigten Pufferschaltkreises dar. Verglichen mit dem Zeitdiagramm der Fig. 3 ist die Polarität eines jeden Signales umgekehrt. Der grundlegende Betrieb des in Fig. 5 gezeigten Pufferschaltkreises ist jedoch der gleiche wie derjenige der in den Fig. 1 und 4 gezeigten Pufferschaltkreise.

Die Struktur und der Betrieb des in Fig. 7 gezeigten Pufferschalt­ kreises sind dieselben wie diejenigen des in in Fig. 1 gezeigten Pufferschaltkreises mit folgenden Ausnahmen. Genauer gesagt werden das externe Adreßsignal Ai und das Referenzpotentiel Vref beim Pufferschaltkreis der Fig. 1 an das Gate des Transistors Q109 bzw. Q112 angelegt, während diese beim Pufferschaltkreis der Fig. 7 an die Sources oder Drains der Transistoren Q110 und Q113 angelegt werden. Entsprechend wird beim in Fig. 7 gezeigten Pufferschaltkreis das Potential der externen Adresse Ai direkt an den Knoten N100 übertragen, während das Referenzpotential Vref direkt an den Knoten N101 angelegt wird. Wie zu bemerken ist, ist damit die Beziehung zwischen den abzunehmenden Ausgangssignalen A und gegenüber denen des in Fig. 1 gezeigten Pufferschaltkreises invertiert. Damit kann derselbe Effekt wie beim in Fig. 1 dargestellten Pufferschaltkreis erzielt werden, während die Struktur des Pufferschaltkreises ver­ einfacht wird.

Die Struktur und der Betrieb des in Fig. 8 gezeigten Pufferschalt­ kreises sind dieselben wie diejenigen des in in Fig. 1 gezeigten Pufferschaltkreises mit folgenden Ausnahmen. Genauer gesagt umfaßt jeder der Eingangsschaltkreise IC1 und IC2 des in Fig. 1 gezeigten Pufferschaltkreises drei n-Kanal Transistoren, während beim in Fig. 8 dargestellten Pufferschaltkreis jeder der Eingangsschalt­ kreise IC1c und IC2c einen p-Kanal Transistor (Q111c oder Q114c) und zwei n-Kanal Transistoren umfaßt. Für einen derartigen Fall ist jedoch zu bemerken, daß, wie in Fig. 9 gezeigt, die Polarität des an die Gates der in Fig. 8 dargestellten p-Kanal Transistoren Q111c und Q114c angelegten Signales Φ103c gegenüber dem Potential des Signales 103, das an die Gates der n-Kanal Transistoren Q111 und Q114 der Fig. 1 angelegt wird, umgekehrt ist.

Obwohl bei den oben beschriebenen und in den Fig. 1, 4, 7 und 8 dargestellten Ausführungen die Beschreibung für einen Fall erfolgte, bei dem der Pufferschaltkreis auf einen Zeilenadreßpuffer in einem dynamischen RAM angewendet wird, kann der Pufferschaltkreis auch als ein anderer Pufferschaltkreis in dem dynamischen RAM oder als Pufferschaltkreis in einer anderen Speichereinrichtung, wie z.B. einem statischen RAM verwendet werden, um denselben Effekt zu erzielen. Ferner kann der Pufferschaltkreis auch allgemein auf einen Dateneingangspuffer, der extern angelegte Daten zum Konver­ tieren der Datenpegel oder Formen des Datenwellensignales, um Signale in Phase oder außer Phase mit den Daten in das Innere des Schaltkreises abzugeben und denselben Effekt zu erzielen.

Fig. 10 stellt ein Schaltbild eines Pufferschaltkreises in Überein­ stimmung mit einer sechsten Ausführungsform dar, wobei der Pufferschaltkreis als Datenpufferschaltkreis, statt als Adreßpufferschaltkreis verwendet wird. Genauer gesagt sind die Struktur und der Betrieb des in Fig. 10 gezeigten Datenpufferschalt­ kreises im wesentlichen dieselben wie diejenigen des in Fig. 1 dargestellten Adreßpufferschaltkreises, mit Ausnahme, daß ein Dateneingangssignal Di an den Eingangsschaltkreis anstelle des externen Adressignales angelegt wird.

Fig. 11 stellt ein Schaltbild eines Pufferschaltkreises in Über­ einstimmung mit einer siebten Ausführungsform dar, wobei ein Pufferschaltkreis verwendet wird, der einen Inverter anstelle eines Flip-Flop-Schaltkreises umfaßt. Genauer gesagt werden beim in Fig. 11 gezeigten Pufferschaltkreis Signale A und vom Inverterschaltkreis Ie ausgegeben, die sich im Anfangszustand auf dem "H"- bzw. "L"-Pegel befinden. Wenn das Signal Φ101e gleich dem "H"-Pegel wird, so daß das externe Adreß­ signal Ai an den Inverter Ie übertragen wird, gibt der Inverter Ie die Signale A und in Abhängigkeit vom Pegel des Signales Ai aus.

Fig. 13 stellt ein Schaltbild in Übereinstimmung mit der achten Ausführungsform dar, wobei der Schaltkreis auf einen Lese­ verstärkerschaltkreis angewendet ist. In Fig. 13 ist eine Bitleitung über n-Kanal Transistoren Q110f und Q111f mit einem Knoten N100f verbunden, während eine Bitleitung BLi über n-Kanal Transistoren Q113f und Q114f mit einem Knoten N101f verbunden ist. Die Potentiale an den Knoten N100f und N101f werden von einem nicht gezeigten Schaltkreis während der Vorladeperiode wie in Fig. 14 gezeigt auf 1/2 · Vcc gehalten. Wenn das Signal Φ101f gleich dem "H"-Pegel wird, werden die Potentiale auf den Bitleitungen BLi und an die Knoten N100f bzw. N101f übertragen. Nun wird angenommen, daß ein Datum mit "H"-Pegel aus einer (nicht gezeigten) Speicherzelle auf die Bitlei­ tung BLi ausgelesen wird. Wenn die Signale Φ102f und Φ105f gleich dem "H"- bzw. "L"-Pegel werden, wird in einem solchen Fall der Leseverstärker aktiviert, um eine Potentialdifferenz zwischen den Bitleitungen zu verstärken, so daß die Potentiale an den Knoten N100f und N101f gleich dem "H"- bzw. "L"-Pegel werden.

Wie oben beschrieben worden ist, kann entsprechend der Erfindung der Strom durch den Flip-Flop-Schaltkreis vermindert werden und die Betriebsgeschwindigkeit des Flip-Flop-Schaltkreises wird verbessert. Ferner können breite Spielräume für die Adreßeinstellzeit und die Adreßhaltezeit geschaffen werden, wenn der Pufferschaltkreis als Adreßpufferschaltkreis in einer Speichereinrichtung verwendet wird.

Claims (29)

1. Eingangsschaltkreis für einen Logikschaltkreis mit einem Ein­ gangsknoten (N100), umfassend einen ersten Transistor (Q110) und eine erste Eingangseinrichtung (18, 22) zum Anlegen eines ersten Wellensignales (Φ101) an eine Steuerlektrode des ersten Transistors (Q110), um den ersten Transistor (Q110) leitend zu machen, einen zweiten mit dem ersten Transistor (Q110) in Reihe geschalteten Transistor (Q111) und eine zweite Eingangseinrichtung (20) zum Anlegen eines zweiten Wellensignales (103) an eine Steuerelektrode des zweiten Transistors (Q111), um den zweiten Transistor (Q111) nicht-leitend zu machen, wobei die erste Eingangseinrichtung (18, 22) das erste Wellensignal (Φ101) an den ersten Transistor (Q110) anlegt, bevor die zweite Eingangseinrichtung (20) das zweite Wellensignal (103) an den zweiten Transistor (Q111) anlegt, und eine dritte Eingangseinrichtung (Q109) zum Empfangen eines Eingangs­ signales für den Logikschaltkreis (Ai, Di), die mit einem ersten Anschluß (N103) der Reihenschaltung des ersten und zweiten Transi­ stors (Q110, Q111) verbunden ist, wobei ein zweiter Anschluß der Reihenschaltung des ersten und zweiten Transistors (Q110, Q111) mit dem Eingangsknoten (N100) des Logikschaltkreises verbunden ist und wobei das Eingangssignal (Ai, Di) für den Logikschaltkreis an den Logikschaltkreis für eine Zeitspanne (td) angelegt werden kann, die im wesentlichen gleich dem Zeitintervall zwischen dem ersten und dem zweiten Wellensignal ist.

2. Eingangsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Leitfähigkeitstypen des ersten und zweiten Transistors (Q110, Q111) gleich sind.

3. Eingangsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Leitfähigkeitstypen des ersten und zweiten Transistors (Q110, Q111) voneinander verschieden sind.

4. Eingangsschaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die dritte Eingangseinrichtung einen dritten Transistor (Q109) umfaßt, dessen Leitfähigkeitspfad zwischen den ersten Anschluß (N103) und eine vorbestimmte Spannungsquelle geschaltet ist, und dessen Steuerelektrode das Eingangssignal für den Logikschaltkreis (Ai, Di) empfängt.

5. Eingangsschaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Logikschaltkreis einen Flip-Flop-Schaltkreis umfaßt.

6. Eingangsschaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Logikschaltkreis einen Inverterschaltkreis umfaßt.

7. Eingangsschaltkreis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Logikschaltkreis ein Adreßpufferschaltkreis ist.

8. Eingangsschaltkreis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Logikschaltkreis ein Datenpufferschaltkreis ist.

9. Eingangsschaltkreis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Logikschaltkreis ein Leseverstärkerschalt­ kreis ist.

10. Differentieller Eingangsschaltkreis für einen Logikschaltkreis mit ersten und zweiten Eingangsknoten (N100, N101), umfassend ein erstes Transistorpaar (Q110, Q113) und eine erste Eingangsein­ richtung (18, 22) zum Anlegen eines ersten Wellensignales (Φ101) an eine Steuerelektrode eines jeden Transistors des ersten Transistor­ paares (Q110, Q113), um das erste Transistorpaar (Q110, Q113) leitend zu machen, ein zweites Transistorpaar (Q111, Q114), dessen Transistoren jeweils mit dem entsprechenden Transistor des ersten Transistorpaares (Q110, Q113) in Reihe geschaltet sind, und eine zweite Eingangseinrichtung (20) zum Anlegen eines zweiten Wellen­ signales (103) an eine Steuerelektrode eines jeden Transistors des zweiten Transistorpaares (Q111, Q114), um das zweite Transistorpaar (Q111, Q114) nicht-leitend zu machen, wobei die erste Eingangsein­ richtung (18, 22) das erste Wellensignal (Φ101) an das erste Transistorpaar (Q110, Q113) anlegt, bevor die zweite Eingangsein­ richtung (20) das zweite Wellensignal (103) an das zweite Transistorpaar (Q111, Q114) anlegt, eine dritte Eingangseinrichtung (Q109) zum Empfangen eines ersten Eingangssignales (Ai, Di) für den Logikschaltkreis, die mit einem ersten Anschluß (N103) einer ersten (IC1) der Reihenschaltungen der entsprechenden Transistoren in den ersten und zweiten Transistorpaaren verbunden ist, und eine vierte Eingangseinrichtung (Q112) zum Empfangen eines zweiten Eingangs­ signales (Vref) für den Logikschaltkreis, die mit einem ersten Anschluß (N104) einer zweiten (IC2) der Reihenschaltungen der ent­ sprechenden Transistoren in den ersten und zweiten Transistorpaaren verbunden ist, wobei die erste und zweite Reihenschaltung der ersten und zweiten Transistorpaare jeweils einen zweiten Anschluß aufweisen, der mit dem Eingangsknoten (N100, N101) des Logikschaltkreises verbunden ist und wobei das erste und zweite Eingangssignal (Ai, Di, Vref) für den Logikschaltkreis an den Logikschaltkreis für eine Zeitspanne angelegt werden kann, die im wesentlichen gleich dem Zeitintervall zwischen dem ersten (Φ101) und dem zweiten (103) Wellensignal ist.

11. Eingangsschaltkreis nach Anspruch 10, dadurch gekennzeichnet, daß die Leitfähigkeitstypen des ersten und zweiten Transistorpaares (Q110, Q113, Q111, Q114) gleich sind.

12. Eingangsschaltkreis nach Anspruch 10, dadurch gekennzeichnet, daß die Leitfähigkeitstypen des ersten und zweiten Transistorpaares (Q110, Q113, Q111, Q114) voneinander verschieden sind.

13. Eingangsschaltkreis nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die dritte Eingangseinrichtung einen dritten Transistor (Q109) umfaßt, dessen Leitfähigkeitspfad zwischen den ersten Anschluß (N103) der ersten Reihenschaltung und eine vorbe­ stimmte Spannungsquelle geschaltet ist, und dessen Steuerelektrode das erste Eingangssignal (Ai, Di) für den Logikschaltkreis empfängt, und die vierte Eingangseinrichtung einen vierten Transistor (Q112) umfaßt, dessen Leitfähigkeitspfad zwischen den ersten Anschluß (N104) der zweiten Reihenschaltung und die vorbestimmte Spannungsquelle geschaltet ist, und dessen Steuerelektrode das zweite Eingangssignal (Vref) für den Logikschaltkreis empfängt.

14. Eingangsschaltkreis nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß der Logikschaltkreis einen Flip-Flop-Schaltkreis umfaßt.

15. Eingangsschaltkreis nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß der Logikschaltkreis einen Inverterschaltkreis umfaßt.

16. Eingangsschaltkreis nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß der Logikschaltkreis ein Adreßpufferschaltkreis ist.

17. Eingangsschaltkreis nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß der Logikschaltkreis ein Datenpufferschaltkreis ist.

18. Eingangsschaltkreis nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß der Logikschaltkreis ein Leseverstärkerschalt­ kreis ist.

19. Pufferschaltkreis, der ein externes Signal empfängt, zum Aus­ geben von Signal (A) und komplementärem Signal (), umfassend eine Einrichtung zum Anlegen eines ersten Potentials, eine Einrichtung zum Anlegen eines zweiten Potentials, eine zwischen das erste und zweite Potential geschaltete Flip-Flop-Einrichtung mit einem ersten und einem zweiten Eingangsknoten (N100, N101), eine Einrichtung (19, 23) zum Erzeugen eines ersten Taktsignals (Φ102) zum Treiben der Flip-Flop-Einrichtung, eine Einrichtung (Q105, Q106) zum Treiben der Flip-Flop-Einrichtung nach Empfang des ersten Taktsignals (Φ102), eine erste Eingangsschaltkreiseinrichtung (IC1), die erste, zweite und dritte in Reihe zwischen dem ersten Potential und dem ersten Eingangsknoten (N100) geschaltete Einrichtungen (Q109, Q110, Q111) umfaßt, eine zweite Eingangsschaltkreiseinrichtung (IC2), die vierte, fünfte und sechste in Reihe zwischen dem ersten Potential und dem zweiten Eingangsknoten (N101) geschaltete Einrichtungen (Q112, Q113, Q114) umfaßt, eine auf der Seite des ersten Potenials geschaltete Einrichtung zum Anlegen des externen Signals (Ai, Di) an einem Steueranschluß der ersten Schalteinrichtung (IC1), eine Einrichtung zum Erzeugen eines Referenzpotentials (Vref), um dasselbe an einen Steueranschluß der vierten, auf der Seite des ersten Potentials geschalteten Schalteinrichtung (Q112) anzulegen, eine Einrichtung (18, 22) zum Erzeugen eines zweiten Taktsignals (Φ101), um die erste und zweite Eingangsschaltkreiseinrichtung (IC1, IC2) in den Betriebszustand zu bringen, um dieses an Steueran­ schlüsse der zweiten und fünften Schalteinrichtung (Q110, Q113) anzulegen, eine Einrichtung (20) zum Erzeugen eines dritten Takt­ signals (103), um die erste und zweite Eingangsschaltkreisein­ richtung (IC1, IC2) in den nicht betriebsmäßigen Zustand zu bringen, um dieses an Steueranschlüsse der dritten und sechsten Schaltein­ richtung (Q111, Q114) anzulegen, eine Einrichtung (Q115, Q116) zum Abnehmen des Signals (A) vom ersten Eingangsknoten (N100), und eine Einrichtung (Q117, Q118) zum Abnehmen des komplementären Signals () vom zweiten Eingangsknoten (N101).

20. Pufferschaltkreis nach Anspruch 19, gekennzeichnet durch eine Einrichtung, die die Zeitabstimmung des ersten Taktsignals (Φ102) langsamer als die Zeitabstimmung des zweiten Taktsignals (Φ101) und die Zeitabstimmung des dritten Taktsignals (103) langsamer als die Zeitabstimmung des ersten Taktsignals (Φ102) macht.

21. Pufferschaltkreis nach Anspruch 19 oder 20, dadurch gekenn­ zeichnet, daß die Einrichtung zum Treiben der Flip-Flop-Einrichtung eine Invertereinrichtung (Q105, Q106) zum Invertieren des ersten Taktsignals (Φ102) umfaßt, um dieses an die Flip-Flop-Einrichtung anzulegen.

22. Pufferschaltkreis nach einem der Ansprüche 19 bis 20, dadurch gekennzeichnet, daß die Einrichtung zum Treiben der Flip-Flop- Einrichtung eine siebte Schalteinrichtung (Q106) umfaßt, deren Leitfähigkeitspfad zwischen das erste Potential und die Flip-Flop- Einrichtung geschaltet ist und deren Steueranschluß das erste Taktsignal (Φ102) empfängt.

23. Pufferschaltkreis nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, daß das erste Potential ein Massepotential und das zweite Potential ein vorbestimmtes Versorgungspotential ist.

24. Pufferschaltkreis nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, daß das erste Potential ein vorbestimmtes Versor­ gungspotential und das zweite Potential ein Massepotential ist.

25. Verfahren zum Betreiben eines ein externes Signal empfangenden Pufferschaltkreises zum Ausgeben von Signal (A) und komplementärem Signal (), der eine Einrichtung zum Anlegen eines ersten Poten­ tials, eine Einrichtung zum Anlegen eines zweiten Potentials, eine zwischen das erste und zweite Potential geschaltete Flip-Flop- Einrichtung mit einem ersten und einem zweiten Eingangsknoten (N100, N101), eine erste Eingangsschaltkreiseinrichtung (IC1), die erste, zweite und dritte in Reihe zwischen dem ersten Potential und dem ersten Eingangsknoten (N100) geschaltete Einrichtungen (Q109, Q110, Q111) umfaßt, eine zweite Eingangsschaltkreiseinrichtung (IC2), die vierte, fünfte und sechste in Reihe zwischen dem ersten Potential und dem zweiten Eingangsknoten (N101) geschaltete Einrichtungen (Q112, Q113, Q114) umfaßt, eine auf der Seite des ersten Potentials geschaltete Einrichtung zum Anlegen des externen Signals (Ai, Di) an einen Steueranschluß der ersten Schalteinrichtung (Q109), eine Einrichtung zum Erzeugen eines Referenzpotentials (Vref), um dasselbe an einen Steueranschluß der vierten, auf der Seite des ersten Potentials geschalteten Schalteinrichtung (Q112) anzulegen, eine Einrichtung (Q115, Q116) zum Abnehmen des Signals (A) vom ersten Eingangsknoten (N100), und eine Einrichtung (Q117, Q118) zum Abnehmen des komplementären Signals () vom zweiten Eingangsknoten (N101) umfaßt, gekennzeichnet durch einen ersten Schritt des Steuerns der zweiten und fünften Schalteinrichtung (Q110, Q113), um die erste und zweite Eingangsschaltkreiseinrichtung (IC1, IC2) in den Betriebszustand zu bringen, einen zweiten Schritt des Treibens der Flip-Flop-Einrichtung, und einen dritten Schritt des Steuern der dritten und sechsten Schalteinrichtung (Q111, Q114), um die erste und zweite Eingangsschaltkreiseinrichtung (IC1, IC2) in den nicht betriebsmäßigen Zustand zu bringen.

26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß der erste Schritt die Schritte vorheriges leitend machen der dritten und sechsten Schalteinrichtung (Q111, Q114), und anschließendes Anlegen eines Taktsignals (Φ101) an Steueranschlüsse der zweiten und fünften Schalteinrichtung (Q110, Q113), um diese leitend zu machen, umfaßt.

27. Verfahren nach Anspruch 25 oder 26, dadurch gekennzeichnet, daß das erste Potential ein Massepotential und das zweite Potential ein vorbestimmtes Versorgungspotential ist.

28. Verfahren nach Anspruch 25 oder 26, dadurch gekennzeichnet, daß das erste Potential ein vorbestimmtes Versorgungspotential und das zweite Potential ein Massepotential ist.

29. Ein externes Adreßsignal (Ai) empfangender Adreßpufferschalt­ kreis zum Ausgeben von Signal (A) und komplementärem Signal (), umfassend eine Logikschaltkreiseinrichtung mit ersten und zweiten Eingangsknoten (N100, N101), ein erstes Transistorpaar (Q110, Q113) und eine erste Eingangseinrichtung (18, 22) zum Anlegen eines ersten Wellensignals (Φ101) an eine Steuerelektrode eines jeden Transistors des ersten Transistorpaares (Q110, Q113), um das erste Transistorpaar leitend zu machen, ein zweites Transistorpaar (Q111, Q114), dessen Transistoren jeweils mit dem entsprechenden Transistor des ersten Transistorpaares (Q110, Q113) in Reihe geschaltet sind, und eine zweite Eingangseinrichtung (20) zum Anlegen eines zweiten Wellensignals (103) an eine Steuerelektrode eines jeden Transistors des zweiten Transistorpaares (Q111, Q114), um das zweite Transistor­ paar nicht-leitend zu machen, wobei die erste Eingangseinrichtung (18, 22) das erste Wellensignal (Φ101) an das erste Transistorpaar (Q110, Q113) anlegt, bevor die zweite Eingangseinrichtung (20) das zweite Wellensignal (103) an das zweite Transistorpaar (Q111, Q114) anlegt, eine dritte Eingangseinrichtung (Q109) zum Empfangen des externen Adreßsignals (Ai), die mit einem ersten Anschluß (N103) einer ersten (Q110, Q111) der Reihenschaltungen der entsprechenden Transistoren in den ersten und zweiten Transistorpaaren verbunden ist, eine vierte Eingangseinrichtung (Q112) zum Empfangen eines Referenzpotentials (Vref), die mit einem ersten Anschluß (N104) einer zweiten (Q113, Q114) der Reihenschaltungen der entsprechenden Transistoren in den ersten und zweiten Transistorpaaren verbunden ist, wobei der zweite Anschluß der ersten Reihenschaltung (Q110, Q111) der entsprechenden Transistoren mit dem ersten Eingangsknoten (N100) des Logikschaltkreises und der zweite Anschluß der zweiten Reihenschaltung (Q113, Q114) der entsprechenden Transistoren mit dem zweiten Eingangsknoten (N101) des Logikschaltkreises verbunden ist, eine Einrichtung (Q115, Q116) zum Abnehmen des Signals (A) vom ersten Eingangsknoten (N100), und eine Einrichtung (Q117, Q118) zum Abnehmen des komplementären Signals (A) vom zweiten Eingangs­ knoten (N101), wobei das externe Adreßsignal (Ai) und das Referenz­ potential (Vref) an die Logikschaltkreiseinrichtung für eine Zeit­ spanne angelegt werden kann, die im wesentlichen gleich dem Zeit­ intervall zwischen dem ersten und dem zweiten Wellensignal ist.