DE69520333T2 - Halbleiterspeicher - Google Patents

Description

GEBIET DER ERFINDUNG
• Die vorliegende Erfindung betrifft einen Halbleiterspeicher, insbesondere einen Halbleiterspeicher des dynamischen Typs mit einem Aufbau, der eine Musterfläche verringert, indem diese Leseverstärkerfelder auf beiden Seiten eines Zellenfelds, in dem Speicherzellen des dynamischen Typs in einer Matrix angeordnet sind, angeordnet werden.
HINTERGRUND DER ERFINDUNG
• Herkömmlicherweise sind Anstrengungen zum Verringern der Musterfläche sukzessive in einem Halbleiterspeicher des dynamischen Typs (nachstehend DRAM) ausgeführt worden. Es ist bekannt, dass eine Musterfläche in einem-DRAM durch Anwenden eines Aufbaus mit einem gemeinsam verwendeten Leseverstärker beträchtlich verringert werden kann. Fig. 8 zeigt einen Überblick über eine Speicherzelleneinheit eines DRAM mit dem gemeinsam verwendeten Leseverstärkeraufbau. Zwei Leseverstärkerfelder (S/A Feld) sind an linken und rechten Enden eines Speicherzellenfelds (Zellenfeld) mit Paaren von Bitleitungen, die parallel zueinander angeordnet sind, so dass das Speicherzellenfeld (Zellenfeld) dazwischen liegt, angeordnet. Jedes zweite Paar von Bitleitungen ist mit Leseverstärkerschaltungen S/A in dem linken und rechten Leseverstärkerfeld (S/A Feld) verbunden. Da demzufolge Verstärkerschaltungen einer Anzahl, die die Hälfte einer Anzahl der Paare von Bitleitungen ist, auf dem rechten Leseverstärkerfeld angeordnet sind, sind jeweils Leseverstärkerschaltungen der gleichen Anzahl auf dem linken Leseverstärkerfeld angeordnet.
• Die Paare von Bitleitungen erstrecken sich auf die rechte Seite bzw. auf die linke Seite der Leseverstärkerschaltungen und sind mit Paaren von Bitleitungen von angrenzenden Speicherzellenfeldern, die nicht gezeigt sind, verbunden. Im Betrieb ist entweder das rechtsseitige oder das linksseitige Paar von Bitleitungen mit der Leseverstärkerschaltung über eine WählSchaltung, die später erwähnt wird, verbunden. Wenn zum Beispiel ein spezifiziertes Speicherzellenfeld (Zellenfeld) aktiviert wird, das heißt beim Lesen oder Schreiben oder einem Wiederauffrischungsbetrieb, werden die zwei Leseverstärkerfelder (S/A Feld) an den linken und rechten Enden des Speicherzellenfelds betrieben, um Speicherzellendaten zu verstärken.
• Fig. 9 zeigt Einzelheiten der Leseverstärkerschaltung S/A, die approximiert in Fig. 8 dargestellt ist. Diese Leseverstärkerschaltung S/A kann in einen linken ebenen Ausgleichungsabschnitt, einen linken ebenen Wählabschnitt, einen Spaltengatterabschnitt, einen Leseverstärkerabschnitt, einen rechten ebenen Wählabschnitt und einen rechten ebenen Ausgleichungsabschnitt aufgeteilt werden. Der linke ebene Ausgleichungsabschnitt ist durch N-Kanal MOS Transistoren Q1, Q2 und Q3 gebildet und gleicht ein linkes ebenes Paar von Bitleitungen BL1 und /BL1 auf 1/2Vcc (Vcc ist ein internes Energiequellenpotential) aus, welches von VBL unter der Steuerung eines Signals φ EQL zugeführt wird. Der linke ebene Wählabschnitt wird durch einen N-Kanal MOS Transistor 14 und 15 gebildet und verbindet den Spaltengatterabschnitt und den Leseverstärkerabschnitt mit dem linken Ebenenpaar von Bitleitungen BL1 und /BL1 unter der Steuerung eines Signals φL. Der Spaltengatterabschnitt ist durch N-Kanal MOS Transistoren Q6 und Q7 gebildet und wählt selektiv das Paar von Bitleitungen zu einem Paar von Datenleitungen DQ und /DQ unter der Steuerung einer Spaltenwählleitung CSL. Der Leseverstärkerabschnitt wird durch N-Kanal MOS Transistoren Q8 bis Q11 und P-Kanal MOS Transistoren Q12 und Q13 gebildet, bei denen eine des Paars von Bitleitungen mit einem niedrigeren Potential mit "L" zu einer Zeitgabe gezeichnet ist, wenn eine N-Kanal Leseverstärker-Steuerleitung /SAN von 1/2Vcc auf 0 V fällt. Sukzessive steigt eine P-Kanal Leseverstärker-Steuerleitung SAP von 1/2 Vcc auf Vcc an, wodurch ein P-Kanal Leseverstärker betrieben wird. Hierbei wird eine "H" Seite des Paars von Bitleitungen mit einem höheren Potential versehen und erfasst eine sehr kleine Potentialdifferenz zwischen dem Paar von Bitleitungen. Insbesondere bezüglich eines Paars einer Bitleitung an einer Spalte, die von der Spaltenwählleitung CSL gewählt wird, wird ein Verstärkungsbetrieb von dem MOS Transistor Q10 schnell ausgeführt. Der rechte ebene Wählabschnitt ist durch N-Kanal MOS Transistoren Q14 und Q15 gebildet und verbindet den Spaltengatterabschnitt und den Leseverstärkerabschnitt mit einem rechten Ebenenpaar von Bitleitungen BL1' und /BL1' unter der Steuerung eines Signals (φ)R. Der rechte ebene Ausgleichungsabschnitt ist durch N-Kanal MOS Transistoren Q16, Q17 und Q18 gebildet und gleicht das rechte ebene Paar von Bitleitungen BL11 und /BL1 auf 1/2 Vcc, das von VBL unter der Steuerung eines Signals (φ)R zugeführt wird, aus.
• Voranstehend wurde die Erläuterung bezüglich eines Kernteils eines DRAM mit einem geteilten (gemeinsam verwendeten) Leseverstärkeraufbau unter Bezugnahme auf Fig. 8 und Fig. 9 angegeben. Es ist mit diesem Aufbau möglich, die Leseverstärkerschaltung mit einem Abstand anzuordnen, der zweimal so groß wie ein Abstand (Intervall) der Bitleitungen ist, was eine Musteranordnung erleichtert und zu einer Verringerung der Chipfläche beiträgt. Gleichzeitig wird das gleiche Leseverstärkerfeld gemeinsam von den angrenzenden Speicherzellenfeldern verwendet, was den Leseverstärkerbereich im Vergleich mit einem Fall, bei dem jedes Leseverstärkerfeld exklusiv für jedes Speicherzellenfeld vorgesehen ist, halb so groß macht, was zu der Verringerung der Chipfläche beiträgt.
• Jedoch gibt es in dem herkömmlichen DRAM mit dem geteilten Leseverstärkeraufbau Probleme wie folgt. Das heißt, für den Fall, dass φ EQL, φ EQR, VBL und dergleichen, die in der Ausgleichungsschaltung verwendet werden, durch Polysiliziumverdrahtungen oder Verdrahtungen mit einer Verunreinigungsdiffusion gebildet werden, wird der Widerstand übermäßig groß, was zu einer Herabsetzung eines Betriebsspielraums beiträgt und einen fehlerhaften Betrieb verursacht. Jedoch ist es bei dem am dichtesten gepackten Aufbau, bei dem die Leseverstärker auf einer Seite an jedem anderen Paar von Bitleitungen angeordnet sind, wie voranstellend erwähnt, sehr schwierig, Umgehungsverdrahtungsschichten für φ EQL, φ EQR, VBL und dergleichen, die durch Metallverdrahtungsschichten mit einem geringen Widerstand gebildet sind, anzuordnen. Weil es schwierig ist, einen Bereich bereitzustellen, der die Metallverdrahtungsschicht und die Verdrahtungsschicht mit dem hohen Widerstand (Polysiliziumverdrahtung oder Verdrahtung aus einer Verunreinigungsdiffusion) in Kontakt miteinander für den Fall zu bringen, dass die voranstehend erwähnte am dichtesten gepackte Struktur angewendet wird.
• Wie voranstehend erläutert wurde, ist es in dem herkömmlichen DRAM mit dem geteilten Leseverstärkeraufbau schwierig, eine Ausgleichungssignalleitung etc. in Kontakt mit einer Metallverdrahtungsschicht auf einer oberen Schicht zu bringen und es ist schwierig, einen niedrigen Widerstand zu erzielen, da die Einleitungsanordnung aus der am dichtesten gepackten Struktur gebildet ist. Das heißt, es ist zur Erreichung des niedrigen Widerstands erforderlich, die Chipfläche zu opfern, indem der Abstand von Bitleitungen relativ breit gemacht wird.
• Die EP-A-0 031 659, auf die sich der Oberbegriff des Anspruchs 1 bezieht, offenbart eine Halbleiterspeichereinrichtung mit einer Matrixfläche und einer Vielzahl von Peripherieschaltungen. Die Speicherzellen sind an Überschneidungen von Zeilen- und Spaltenverdrahtungsleltungen angeordnet und die Peripherieschaltungen wie Leseverstärker sind mit einer vorgegebenen Anzahl von benachbarten Verdrahtungsleitungen verbunden. Ferner sind die Peripherieschaltungen einzeln nacheinander (in Rängen) angeordnet, wenn sie in einer Richtung parallel zu den Leitungen betrachtet werden. Insbesondere ist eine Anordnung von Leseverstärkern an äußeren Seiten der Matrixanordnung gezeigt.
• Die US-A-5,272,665 offenbart eine Halbleitereinrichtung mit einer Matrix von Speicherzellen. Die Speicherzellen werden von Wortleitungen und Bitleitungen gekreuzt. In jeder Gruppe von benachbarten Bitleitungen gibt es eine spezielle Anordnung von Leseverstärkern.
• Die EP-A-0 496 406 offenbart eine Halbleiterspeichereinrichtung mit Bitleitungen, die mit Speicherzellen verbunden sind, und Peripherieschaltungen wie Leseverstärkern. Die Leseverstärker sind an den Seiten der Matrixanordnung angeordnet, die jedoch Platz zwischen den Bitleitungen an der jeweiligen anderen Seite der Leseverstärker verbraucht.
ZUSAMMENFASSUNG DER ERFINDUNG
• Es ist eine Aufgabe der vorliegenden Erfindung, die voranstellend erwähnten Nachteile zu beseitigen und einen Halbleiterspeicher des dynamischen Typs bereitzustellen, der einen niedrigen Widerstand von Ausgleichungssignalleitungen und dergleichen erzielt, während eine Bitleitungsanordnung mit einem am dichtesten gepackten Aufbau aufrechterhalten wird.
• Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst Gemäß der Vorgehensweise der vorliegenden Erfindung ist es möglich, einen konstanten Platz zwischen den ersten und zweiten Paaren von Bitleitungen und der Leseverstärkerschaltung, die darauf gerichtet ist, bereitzustellen und deshalb ist es möglich, einen Verbindungsbereich für die Signalleitungen bereitzustellen. Ferner ist es in ähnlicher Weise möglich, einen konstanten Platz zwischen den dritten und den vierten Paaren von Bitleitungen und der Leseverstärkerschaltung, die dem gegenüber liegt, bereitzustellen. Ferner wird der am dichtesten gepackte Aufbau der Bitleitungsanordnung wie in dem herkömmlichen gemeinsam verwendeten Leseverstärkeraufbau aufrechterhalten. Infolgedessen ist es möglich, einen niedrigen Widerstand von Ausgleichungssignalleitungen und dergleichen ohne Erhöhung der Chipfläche zu erreichen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• In den Zeichnungen zeigen:
• Fig. 1 eine Aufsicht, die eine Ausführungsform der vorliegenden Erfindung zeigt;
• Fig. 2 eine Aufsicht, die Einzelheiten der Ausführungsform der vorliegenden Erfindung zeigt;
• Fig. 3 eine Aufsicht, die nähere Einzelheiten der Ausführungsform der vorliegenden Erfindung zeigt;
• Fig. 4 ein strukturelles Diagramm, welches Einzelheiten einer Leseverstärkerschaltung der vorliegenden Erfindung zeigt;
• Fig. 5 eine Aufsicht, die ein Muster um einen Freiraumabschnitt der vorliegenden Erfindung herum zeigt;
• Fig. 6 eine Aufsicht, die ein anderes Muster um eine Freiraumabschnitt der vorliegenden Erfindung zeigt;
• Fig. 7(a) und 7(b) Aufsichten, die ein modifiziertes Beispiel der vorliegenden Erfindung im Vergleich mit der Ausführungsform zeigen;
• Fig. 8 eine Aufsicht, die einen Kernteil eines Halbleiterspeichers des dynamischen Typs eines herkömmlichen Beispiels zeigt; und
• Fig. 9 ein strukturelles Diagramm, das Einzelheiten einer Leseverstärkerschaltung des herkömmlichen Beispiels zeigt.
AUSFÜHRLICHE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN
• Unter Bezugnahme auf die Zeichnungen wird eine Erläuterung von Ausführungsformen der vorliegenden Erfindung wie folgt angegeben.
• Fig. 1 zeigt ein strukturelles Übersichtsdiagramm eines DRAM der vorliegenden Erfindung. Es wird angenommen, dass die Gesamtspeicherkapazität ein 64 M bits DRAM ist. Kernblöcke CB0, CB1, CB2 und CB3, die jeweils durch 16 M bits Speicherzellen gebildet sind, und Peripherieschaltungen innerhalb eines Kernabschnitts wie Leseverstärker, Decoder und dergleichen, die die Speicherzellen begleiten, sind in einem Halbleiterchip 9 angeordnet. Vpp Erzeugungsschaltungen Vpp Pumpe (Vpp pump), die jeweils eine geboostete (erhöhte) Spannung Vpp einer Wortleitung erzeugen, sind jeweils zwischen CB0 und CB1 und CB2 und CB3 angeordnet. Datenmultiplexerschaltungen MUX und Datenpufferschaltungen DIB sind jeweils an Datenausgangseinheiten der jeweiligen Kernblöcke CB angeordnet. Sicherungsfelder CFUSE zum Halten von ersetzten Daten von Spaltenredundanzschaltungen sind in der Nähe der jeweiligen Kernblöcke angeordnet. Eine Referenzpotential-Erzeugungsschaltung VREF zum Erzeugen eines Referenzpotentials, welches ein Zwischenpotential von 1/2 VCC etc. ist, ist zwischen CB0 und CB1 angeordnet. Eine Energie- Ein-Rücksetzschaltung PWRON zum Erzeugen eines Initialisierungssignals, wenn der interne Abschnitt des Chips für den Fall initialisiert wird, dass eine Energiequelle eingeschaltet ist, ist zwischen CB2 und CB3 angeordnet. Eine Substratpotential-Erzeugungsschaltung SSB, ein Dateneingabe/Ausgabepuffer I/O Puffer (Buffer) und ein Anschlussflecken (Pad), eine 10 Datenmultiplexerschaltung X1MUX zum Wählen von Pad in Übereinstimmung mit einer Datenausgabebreite sind sukzessive zwischen CB0 und CB2 angeordnet. Eine Selbstwiederauffrischungs-Steuerschaltung Selbstwiederauffrischung (Seif-Refresh), ein Adressenpuffer Adressenpuffer (Address Buffer), eine Zeilenserien- Steuerschaltung RAS Serien (RAS Series) und eine Datensteuerschaltung DC sind sukzessive zwischen CB1 und CB3 angeordnet. Ferner sind Spaltenteildecoderschaltungen CPD, eine Adressenübergangserfassungsschaltung ATB, eine Zeilenteildecoderschaltung RPD und eine Spaltenadressenumschaltschaltung ASD jeweils an dem zentralen Abschnitt des Chips 9 angeordnet.
• Als nächstes zeigt Fig. 2 den Aufbau des 16 M Bits Kernblocks CB. 32 Sätze von Speicherzellenfeldern (Zellenfeld, Gell Array) und 32 Sätze von Leseverstärkerfeldern (Peripherieschaltungen innerhalb eines Kernabschnitts) (S/A Feld, S/A Gell Array) sind alternierend angeordnet, wobei ein Speicherzellenblock gebildet wird, und Spaltenclecoderschaltungen C/D sind an einem Ende des Kernblocks angeordnet. Eine Vielzahl von Spaltenwählleitungen CSL sind in der Zeilenrichtung angeordnet und werden selektiv von den Spaltendecoderschaltungen C/D angesteuert. Die Spaltenwählleitungen CSL führen Wählsignale an das Leseverstärkerfeld (S/A Feld, S/A Gell Array) S/A an jeder Zeile, die zu der gleichen Spalte gehört. Mit näheren Einzelheiten werden die Spaltenwählleitungen für eine Teilaktivierung der Leseverstärkerschaltungen und zum Ansteuerung der Spaltengatterschaltungen verwendet. Der Speicherzellenblock bildet den 16 M bits Kernblock CB durch Aufteilen von diesem in obere und untere Gruppen, zwischen denen jeweils Zeilendecoderschaltungen (zum selektiven Ansteuern von Wortleitungen WL durch interne Zeilenadressensignale) R/D, die jeweils jedem Speicherzellenfeld entsprechen, Schaltungen WDRV zum Zuführen von AnsteuerSignalen an die Zeilendecoderschaltungen, Schaltungen RFUSE zum Halten von ersetzten Daten von Zeilenredundanzdaten, eine Datenleitungs- Verstärkungsschaltung DQB, eine Blocksteuerschaltung BC und dergleichen angeordnet sind. Leseverstärker- Ansteuerschaltungen PSAD des P-Kanal-Typs, die jeweils jeder Peripherieschaltung innerhalb eines Kernabschnitts entsprechend, sind jeweils an Peripherieabschnitten des Kernblocks CB angeordnet.
• Fig. 3 zeigt einen Aufbau von Speicherzellenfeldern (Zellenfeld), die zwischen zwei Leseverstärkerfeldern (S/A Feld) angeordnet sind. Bei dem Speicherzellenfeld handelt es sich um den geteilten (gemeinsam verwendeten) Leseverstärkeraufbau, bei dem zwei Paare von Bitleitungen BL und /BL und BL und /BL' jeweils mit den jeweiligen Leseverstärkerschaltungen S/A verbunden sind und jeweils zwei Leseverstärker gruppiert sind und die Gruppen in einer abgestuften Anordnung, wie in Fig. 3 gezeigt, angeordnet sind, wodurch ein Speicherzellenfeld gebildet wird. Zur Erläuterung der Einzelheiten sind die Stellen der Leseverstärker gesehen von den Paaren von Bitleitungen rechts, rechts, links, links, rechts, rechts, links, links und so weiter, gemäß dieser Ausführungsform, obwohl die Stellen rechts, links, rechts, links, rechts, links und so weiter gemäß des herkömmlichen Beispiels sind. Infolgedessen werden konstante Räume 8 jeweils zwischen den zwei Paaren von Bitleitungen, zum Beispiel BL0 und /BL0 und BL1 und /BL1 und den Leseverstärkerfeldern (S/A Feld, S/A Array) gebildet. Jede Bitleitung ist mit einer Speicherzelle des dynamischen Typs verbunden, die durch einen Transistor und einen Kondensator, die nicht gezeigt sind, gebildet ist. Speicherzellen MC, die zu der gleichen Spalte gehören, werden mit dem gleichen Paar von Bitleitungen verbunden und diejenigen, die zu der gleichen Zeile gehören, werden mit der gleichen Wortleitung verbunden. Diese Wortleitungen werden durch die Zeilendecoderschaltungen R/D wie voranstehend erwähnt, selektiv angesteuert. Die Zeilendecoderschaltung umfasst wenigstens eine Wortleitungsansteuerschaltung, die die Wortleitungen durch die Transistoren des P-Kanal Typs auf einen "H" Pegel laden, die Ansteuersignal- Zuführungsschaltungen WDRV werden als ihre Ansteuerquellen verwendet und Vpp Erzeugungsschaltungen Vpp Pumpe (Vpp Pump), die ein geboostetes (erhöhtes) Potential Vpp erzeugen, werden als ihre Energiequellen verwendet.
• Als nächstes zeigt Fig. 4 Einzelheiten der Leseverstärkerschaltung S/A in Fig. 3. Viele Abschnitte in dieser Leseverstärkerschaltung sind die gleichen wie diejenigen in der Leseverstärkerschaltung, die in dem herkömmlichen Beispiel erläutert wurde. Die Leseverstärkerschaltung S/A kann in einen linken ebenen Ausgleichungsabschnitt, einen linken ebenen Wählabschnitt, einen Spaltengatterabschnitt, einen Leseverstärkerabschnitt, einen rechten ebenen Wählabschnitt und einen rechten ebenen Ausgleichungsabschnitt aufgeteilt werden. Der linke ebene Ausgleichungsabschnitt wird durch N-Kanal MOS Transistoren Q1, Q2 und Q3 gebildet und gleicht das linke ebene Paar von Bitleitungen BL1 und /BL1 auf 1/2 Vcc aus, die von SVBL unter der Steuerung eines Signals S φ EQL zugeführt wird. Die Signalleitung S φ EQL ist aus einer Polysiliziumverdrahtung gebildet, wird gewöhnlicherweise von den Gatterelektroden der MOS Transistoren Q1, Q2 und Q3 verwendet, und ist mit einem vergleichsweisen hohen Widerstand versehen, obwohl die Miniaturisierung davon möglich ist. Ferner besteht SVBL aus einer Verdrahtung, die aus einer Verunreinigungsdiffusion gebildet ist, wird gewöhnlicherweise für die Drainelektroden der MOS Transistoren Q1 und Q2 verwendet und ist ebenfalls mit einem vergleichsweisen hohen Widerstand versehen, obwohl die Miniaturisierung davon möglich ist. Um diesen hohen Widerstand zu kompensieren, sind Verdrahtungsüberbrückungsleitungen φ EQL und VBL, die aus Metallverdrahtungsschichten gebildet sind, parallel zu den Verdrahtungen von S φ EQL und SVBL angeordnet und die beiden werden in einen Kontakt miteinander an den Bereichen der Räume 8 gebracht (das heißt nebengeschlossen). Der linke ebene Wählabschnitt ist durch die N-Kanal MOS Transistoren Q4 und Q5 gebildet und verbindet den Spaltengatterabschnitt und den Leseverstärkerabschnitt mit dem linken ebenen Paar von Bitleitungen BL1 und /BL1 unter der Steuerung des Signals φ L. Der Spaltengatterabschnitt ist durch die N-Kanal MOS Transistoren Q6 und Q7 gebildet und verbindet selektiv das Paar von Bitleitungen mit dem Paar von Datenleitungen DQ und /DQ unter der Steuerung der Spaltenwählleitung CSL. Der Leseverstärkerabschnitt ist durch die N-Kanal MOS Transistoren Q8 bis Q11 und die P-Kanal MOS Transistoren Q12 und Q13 gebildet. Die N-Kanal Leseverstärker-Steuerleitung /SAN erfasst eine "L"-seitige Leitung in dem Paar von Bitleitungen auf die Richtung von 0 V zu einer Zeitgabe, wenn die N-Kanal Leseverstärker-Steuerleitung /SAN von 1/2 Vcc auf 0 V fällt. Sukzessive erfasst die P-Kanal Leseverstärker- Steuerleitung SAP eine "H" Seite des Paars von Bitleitungen auf die Richtung von Vcc zu einer Zeitgabe, wenn die P-Kanal Leseverstärker-Steuerleitung SAP von 1/2 Vcc auf Vcc ansteigt. Insbesondere bezüglich des Paars von Bitleitungen einer Spalte, die von der Spaltenwählleitung CSL gewählt wird, wird der Verstärkungsbetrieb durch den MOS Transistor Q10 schnell ausgeführt. Der rechte ebene Wählabschnitt ist durch die N-Kanal MOS Transistoren Q14, Q15 gebildet und verbindet den Spaltengatterabschnitt und den Leseverstärkerabschnitt mit dem rechten ebenen Paar von Bitleitungen BL1 und /BL11 unter der Steuerung von φ R. Der rechte ebene Ausgleichungsabschnitt ist durch die N-Kanal MOS Transistoren Q16, Q17 und Q18 gebildet und gleicht das rechte Paar von Bitleitungen BL1' und /BL1' auf 1/2 Vcc aus, die von SVBL unter der Steuerung eines Signals S φ EQR zugeführt wird. Die Signalleitung S φ EQR ist aus einer Polysiliziumverdrahtung gebildet und wird gewöhnlicherweise von den Gatterelektroden der MOS Transistoren Q16, Q17 und Q18, wie später erwähnt, verwendet und ist mit einem vergleichsweisen hohem Widerstand versehen, obwohl die Miniaturisierung davon möglich ist. Ferner ist SVBL aus einer Verdrahtung gebildet, die aus einer Verunreinigungsdiffusion gebildet ist, wie voranstehend erwähnt, wird gemeinsam von den Drainelektroden der MOS Transistoren Q17 und Q18 verwendet und ist ebenfalls mit einem vergleichsweisen hohen Widerstand versehen, obwohl die Miniaturisierung davon möglich ist. Um diese Verdrahtungen mit einem hohen Widerstand zu kompensieren, sind Überbrückungsleitungen φ EQR und VBL, die aus Metallverdrahtungsschichten gebildet sind, parallel zu den Verdrahtungen von S φ EQR und SVBL angeordnet und die beiden werden in den Bereichen der Räume 8 miteinander in Kontakt gebracht (das heißt nebengeschlossen).
• Fig. 5 zeigt ein Verdrahtungsdiagramm der Räume 8 und deren Umgebung. Ein Kontaktabschnitt 7, der die Metallverdrahtung und die Polysiliziumverdrahtung miteinander in Kontakt bringt und einen vergleichsweise großen Bereich erfordert, ist in dem Raum 8 gebildet, der ein Bereich ist, der an Endabschnitte des Paars von Bitleitungen BL2 und /BL2 und des Paars von Bitleitungen BL3 und /BL3 angrenzt, und der von den zwei Paaren von Bitleitungen BL1 und /BL1 und BL4 und /BL4 und Ausgleichungsschaltungen in dem Leseverstärkerfeld (MOS Transistoren Q1, Q2, Q3 etc.) umgeben ist. An dem Kontaktabschnitt 7 ist φ EQL, die aus einer Metall-(Aluminium oder Wolfram)-Verdrahtungsschicht mit einem niedrigen Widerstand mit einer Breite von 0,7 um gebildet ist, mit S φ EQL verbunden, die aus einer Polysiliziumverdrahtungsschicht mit einem vergleichsweisen hohen Widerstand mit einer Breite von 0,35 um gebildet ist. S φ EQL, die aus der Polysiliziumverdrahtungsschicht gebildet ist, wird gemeinsam von den Gatterelektroden der MOS Transistoren Q1, Q2 und Q3 verwendet und durchquert das Speicherzellenfeld vertikal. Ferner bezeichnet der schraffierte Abschnitt eine Verunreinigungsdiffusionsschicht. Es ist nicht erforderlich, den Kontaktbereich 7 an jedem Raum 8 vorzusehen und der Raum 8 kann an jeder anderen Gruppe von Leseverstärkern vorgesehen werden. In diesem Fall wird der vakante Freiraum 8 zum Nebenschließen von VBL verwendet, was nachstehend erwähnt wird.
• Fig. 6 zeigt ein Musterdiagramm des Raums 8, ein anderes Element und dessen Umgebung. Ein Kontaktabschnitt 6, der die Metallverdrahtung und den Verunreinigungsdiffusionsbereich in Kontakt miteinander bringt und auch einen vergleichsweise großen Bereich erfordert, ist in dem Raum 8 gebildet, der ein Bereich ist, der an Endabschnitte der Paare von Bitleitungen BL6 und /BL6 und BL7 und /BL7 angrenzt, und der von den zwei Paaren von Bitleitungen BL5 und /BL5 und BL8 und /BL8 und den Ausgleichungsschaltungen in dem Leseverstärkerfeld (MOS Transistoren Q1, Q2 und Q3 etc.) umgeben wird (natürlich ist es möglich, die Elektrode von dem Verunreinigungsdiffusionsbereich zu der Polysiliziumschicht einmal zu ziehen und die Polysiliziumschicht mit der Metallverdrahtungsschicht zu verbinden. Dieser Fall ist der gleiche wie der Fall, der durch Verwenden von Fig. 4 erläutert wurde). In dem Kontaktabschnitt 6 ist VBL, die aus einer Metallverdrahtungsschicht mit einem niedrigen Widerstand mit einer Breite von 0,7 um gebildet ist, mit SVBL verbunden, die aus einer Verdrahtung gebildet ist, die aus einer Verunreinigungsdiffusionsschicht mit einem vergleichsweise hohem Widerstand mit einer Breite von 0,35 um gebildet ist. SVBL, die aus der Verunreinigungsdiffusionsschicht gebildet ist, wird gemeinsam von den Drainelektroden der MOS Transistoren Q1 und Q2 verwendet und durchquert vertikal das Speicherzellenfeld. Ferner bezeichnet der schraffierte Abschnitt die Verunreinigungsdiffusionsschicht.
• Das Verhalten eines Nebenschlusses an dem Raum 8 ist unter Bezugnahme auf Fig. 5 und 6 wie voranstehend erwähnt, gezeigt worden. Obwohl der Aufbau natürlich als Nebenschlussabschnitte für andere Verdrahtungen verwendet werden kann, ist der voranstehend erwähnte Aufbau für den gemeinsam verwendeten Leseverstärkeraufbau sehr bevorzugt, da die Ausgleichungsschaltungen sich an beiden Enden der Leseverstärkerschaltungen S/A befinden.
• In dieser Weise ist es möglich, Verbindungsbereiche für Signalleitungen durch Verwenden der Bitleitungen/Leseverstärker-Anordnung der vorliegenden Erfindung bereitzustellen, da die Kontakträume zwischen den Paaren von Bitleitungen und den Leseverstärkern vorgesehen werden können. Wie in dem herkömmlichen gemeinsam verwendeten (geteilten) Leseverstärkeraufbau wird jedoch der am dichtesten gepackte Aufbau in der Bitleitungsanordnung aufrechterhalten (das heißt, 1 Leseverstärker kann bei jeden zwei Paaren von Bitleitungen angeordnet werden). Als Folge davon kann eine Ausbildung der Ausgleichungssignalleitungen etc. mit einem niedrigen Widerstand ohne Erhöhung der Chipfläche erzielt werden.
• Als nächstes wird ein modifiziertes Beispiel der voranstehend erwähnten Ausführungsformen unter Bezugnahme auf die Fig. 7(a) und 7(b) angeführt. Fig. 7(a) ist eine Ansicht, die ungefähr die Anordnung der Bitleitungen/Leseverstärker der voranstehend erwähnten Ausführungsformen zeigt. Fig. 7(b) zeigt ein Beispiel davon. Obwohl es sich bei dem Beispiel um einen geteilten Leseverstärkeraufbau handelt, bei dem zwei Paare von Bitleitungen jeweils mit der linken Seite und der rechten Seite jeder Leseverstärkerschaltung S/A wie in den Ausführungsformen verbunden ist, sind gemäß dieses modifizierten Beispiels jeweils vier Leseverstärker gruppiert und in einer gestaffelten Anordnung angeordnet, wodurch ein Speicherzellenfeld gebildet wird, welches sich von den voranstellend erwähnten Ausführungsformen unterscheidet. Zur Erläuterung der Einzelheiten, die Stellen der Leseverstärker gesehen von den Paaren von Bitleitungen sind rechts, rechts, links, links, rechts, rechts und so weiter in dem herkömmlichen Beispiel. Im Gegensatz dazu sind gemäß des modifizierten Beispiels die Stellen rechts, rechts, rechts, rechts, links, links, links, links, rechts, rechts, rechts, rechts und so weiter. Infolgedessen werden konstante Räume jeweils zwischen den vier Paaren von Bitleitungen und dem Leseverstärkerfeld gebildet. Eine große Fläche wird an dem Raum in dem modifizierten Beispiel im Vergleich mit demjenigen in den voranstehend erwähnten Beispielen bereitgestellt. Infolgedessen ist diese Anordnung für die Erzeugung eines 256 M bits DRAM etc. vorteilhaft, bei dem eine Miniaturisierung des Polysiliziumabstands bei der Bereitstellung eines Kontakts (eines Nebenschlusses) zwischen Signalleitungen weiterentwickelt ist. Dies kann ein Fall sein, bei dem jede 8 Paare von Bitleitungen gruppiert sind, indem die Ausführungsform in Fig. 7(b) weiterentwickelt wird.
• Verschieden Modifikationen können natürlich innerhalb eines Bereichs durchgeführt werden, der nicht von dem Grundgedanken der vorliegenden Erfindung abweicht.
• Wie voranstehend gemäß der vorliegenden Erfindung erläutert worden ist, ist es möglich, einen Halbleiterspeicher des dynamischen Typs bereitzustellen, bei dem ein niedriger Widerstand von Ausgleichungsleitungen etc. erreicht wird, während eine Bitleitungsanordnung mit einer am dichtesten gepackten Struktur aufrechterhalten wird.

Claims (8)

1. Halbleiterspeicher, umfassend:

ein Zellenfeld mit 2 N, N≥2, Bitleitungspaaren, die in Spalten angeordnet sind, wobei jedes der Bitleitungspaare mit einer Vielzahl von Speichern des dynamischen Typs verbunden sind;

ein erstes Leseverstärkerfeld mit N ersten Leiseverstärkerschaltungen, die in einer ersten Zeile auf einer Seite des Zellenfelds angeordnet sind, wobei jede der Leseverstärkerschaltungen mit N der Bitleitungspaare verbunden ist; und

ein zweites Leseverstärkerfeld mit N zweiten Leseverstärkerschaltungen, die in einer zweiten Zeile auf der anderen Seite des Zellenfelds angeordnet sind, wobei jede der Leseverstärkerschaltungen mit den anderen N der Bitleitungspaare verbunden ist;

wobei die Bitleitungspaare an die ersten und zweiten Leseverstärkerschaltungen mit jeweils M, M≥2, Bitleitungen verteilt sind;

dadurch gekennzeichnet, dass

die Bitleitungspaare an dem Ende in der Nähe der entsprechenden Leseverstärkerschaltung geradegerichtet sind, um einen Raum für Bereiche zu bilden, wo eine ersten Signalleitung und eine zweite Signalleitung überbrückt sind, und um die Leseverstärkerschaltungen in regelmäßigen Intervallen anzuordnen.

2. Halbleiterspeicher nach Anspruch 1, ferner umfassend Bereiche zwischen Enden von M der Bitleitungspaare und des ersten oder des zweiten Leseverstärkerfelds, wobei an dem Bereich eine erste Signalleitung und eine zweite Signalleitung überbrückt sind.

3. Halbleiterspeicher nach Anspruch 2, wobei jede der Leseverstärkerschaltungen eine Ausgleichungsschaltung mit ersten, zweiten und dritten MOS Transistoren umfasst, wobei die Ausgleichungsschaltungen der entsprechenden Bitleitungspaare mit einer Zwischenspannung ausgleichen, die erste Signalleitung eine Verdrahtung zum Steuern der ersten, der zweiten und der dritten MOS Transistoren und integral mit den Gates davon ist, und die zweite Signalleitung eine Überbrückungsverdrahtung zum Zuführen eines Steuersignals an die erste Signalleitung ist.

4. Halbleiterspeicher nach Anspruch 3, wobei die erste Signalleitung aus einer Polysiliziumschicht gebildet ist und die zweite Signalleitung aus einer Metallverdrahtung gebildet ist.

5. Halbleiterspeicher nach Anspruch 2, wobei jede der Leseverstärkerschaltungen eine Ausgleichungsschaltung zum Ausgleichen der entsprechenden Bitleitungspaare mit einer Zwischenspannung umfasst, die erste Signalleitung eine Verdrahtung zum Bereitstellen der Zwischenspannung an der Ausgleichungsschaltung ist, und die zweite Signalleitung eine Überbrückungs-Verdrahtung zum Zuführen der Zwischenspannung an die erste Signalleitung ist.

6. Halbleiterspeicher nach Anspruch 5, wobei die erste Signalleitung aus einer Verunreinigungsdiffusionsverdrahtung gebildet ist und die zweite Signalleitung aus einer Metallverdrahtung gebildet ist.

7. Halbleiterspeicher nach Anspruch 1, wobei M zwei ist.

8. Halbleiterspeicher nach Anspruch 1, wobei M vier ist.