DE10020554B4

DE10020554B4 - Halbleiterspeicherbauelement mit Spaltenauswahlschaltung und Aufbauverfahren hierfür

Info

Publication number: DE10020554B4
Application number: DE10020554A
Authority: DE
Inventors: Jung-Bae Suwon Lee; Woo-pyo Suwon Jeong
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-04-27
Filing date: 2000-04-27
Publication date: 2010-04-22
Anticipated expiration: 2020-04-28
Also published as: DE10020554A1; KR100351048B1; JP2006147145A; US6188631B1; KR20000067748A; JP2000331480A; TW454205B

Abstract

Halbleiterspeicherbauelement mit
– einer Mehrzahl von Bänken (RB0, RB1) in einem Speicherblock,
– mehreren Bitleitungen (BLO, /BLO ...),
– einer Dateneingabe-/Datenausgabeleitung (I0, /I0), die sich über die Bänke hinweg erstreckt, und
– wenigstens einer Spaltenauswahlschaltung (120) zum Auswählen einer der Bänke und zum Auswählen einer der Bitleitungen in der ausgewählten Bank, um Daten auf der ausgewählten Bitleitung zu der Dateneingabe-/Datenausgabeleitung zu übertragen,
– wobei die wenigstens eine Spaltenauswahlschaltung (120) folgende Elemente enthält:
– eine Mehrzahl erster Auswahlbereiche (122) zum Verbinden der Bitleitungen der ausgewählten Bank mit zugehörigen ersten Datenleitungen in Abhängigkeit von einem Bankauswahlsignal, mit dem eine Bank ausgewählt wird,
– eine Mehrzahl zweiter Auswahlbereiche (124) zum Verbinden der ersten Datenleitungen mit einer zweiten Datenleitung in Abhängigkeit von einem jeweiligen Spaltenauswahlsignal, welches die Adresse der jeweiligen Bitleitung repräsentiert, und
– einen dritten Auswahlbereich (126) zum Verbinden der zweiten Datenleitung mit der Dateneingabe-/Datenausgabeleitung...

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und auf ein Verfahren zum Aufbau eines solchen.
Im allgemeinen umfassen Maßnahmen zur Verbesserung der Leistungsfähigkeit von Rechnersystemen eine Verbesserung sowohl der Betriebsgeschwindigkeit der Zentralrechnereinheit (CPU) als auch der Leistungsfähigkeit von Speicherbauelementen, welche Daten und/oder Programme speichern, die von der CPU benötigt werden. Um die Leistungsfähigkeit von Speicherbauelementen zu steigern, sollte die Bandbreite pro Zeiteinheit erhöht werden. Die Bitleitungsdaten einer Speicherzelle werden selektiv über Dateneingabe-/Datenausgabeschaltungen abhängig von der Anzahl an Dateneingabe-/Datenausgabeleitungen zu letzteren übertragen. Normalerweise hängt die Menge an in einer gegebenen Zeitspanne aus dem Speicher zu lesenden oder in ihn zu schreibenden Daten, d. h. die Bandbreite, direkt von der Anzahl an Dateneingabe-/Datenausgabeleitungen ab.
Die auf die Dateneingabe-/Datenausgabeleitungen einer Halbleiterspeicherbauelementes geladenen Speicherzellendaten bestimmen die Betriebsgeschwindigkeit des Bauelementes. Speziell ist die Betriebsgeschwindigkeit durch die Zeitdauer zwischen dem Abtasten der in der Speicherzelle gespeicherten, zu lesenden Daten und dem Ausgeben der Daten auf die Dateneingabe-/Datenausgabeleitungen bzw. durch die Zeitdauer bestimmt, die zum Übertragen von zu schreibenden Daten von den Dateneingabe-/Datenausgabeleitungen zur Speicherzelle benötigt wird. Um eine Verringerung der Betriebsgeschwindigkeit des Halbleiterspeicherbauelementes zu verhindern, sollte daher die Belastung der Dateneingabe-/Datenausgabeleitungen möglichst reduziert werden. Die Dateneingabe-/Datenausgabeleitungen sind mit Spaltenauswahlschaltungen verbunden, die in der Lage sein sollten, die Belastung der Dateneingabe-/Datenausgabeleitungen minimal zu halten.
Die Patentschrift DE 690 24 851 T2 offenbart ein Halbleiterspeicherbauelement mit mehreren Gruppen von Speicherzellen, die mit Wortleitungen und Bitleitungen verbunden sind, wobei eine Zeilenwahleinrichtung zum gleichzeitigen Aktivieren mehrerer Wortleitungen in jeder Speicherzellengruppe vorgesehen ist. Eine den Speicherzellengruppen gemeinsame Spaltenwahleinrichtung dient zur gleichzeitigen Wahl mehrerer Bitleitungen in jeder Gruppe durch gleichzeitiges und unabhängiges Aktivieren mehrerer Spaltenwahlleitungen, um aus jeder Speicherzellengruppe mehrere Daten auszulesen. Eine Datenwahleinrichtung dient zur Auswahl von Speicherzellen aus denjenigen Speicherzellen, die durch die Zeilen- und die Spaltenwahleinrichtung ausgewählt sind. An die Datenwahleinrichtung sind einerseits ein außerhalb eines die Speicherzellengruppen enthaltenden Speicherzellenfeldgebietes verlaufender gemeinsamer Datenbus und andererseits über eine Verzögerungseinrichtung Datenleitungen angekoppelt, die in Bereichen zwischen zugehörigen benachbarten Speicherzellenblöcken verlaufen.
Die Patentschrift DE 40 36 091 C2 offenbart einen speziellen Aufbau eines dynamischen Halbleiterspeichers mit wahlfreiem Zugriff (DRAM) vom Typ mit geteilter Bitleitung und Bitleitungsvorladung, wobei unter anderem auch Bitleitungs-Abtastverstärker und Leitungstreiber hierfür sowie ein Bitleitungsentzerrer vorgesehen sind.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes mit Spaltenauswahlschaltung sowie eines Verfahrens zum Aufbau eines entsprechenden Halbleiterspeicherbauelementes zugrunde, bei dem sich die Belastung von Dateneingabe-/Datenausgabeleitungen gering halten lässt.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruches 1 sowie eines Halbleiterspeicherbauelement-Aufbauverfahrens mit den Merkmalen des Anspruchs 13.
Obwohl die Dateneingabe-/Datenausgabeleitungen von mehreren Speicherbänken gemeinsam genutzt werden, kann deren Belastung gering gehalten werden, da die Signalleitungen für Spaltenauswahlsignale, die mit zugehörigen Auswahlbereichen einer Spaltenauswahlschaltung verbunden sind, in einer zu Bitleitungen parallelen Richtung angeordnet sind. Zudem können Datenleitungsentzerrer und Abtastverstärker-Leistungstreiber in Bitleitungs-Abtastverstärkerbereichen der Spaltenauswahlschaltung angeordnet werden, so dass sich die Chipabmessung nicht erhöht.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
1 ein schematisches Blockschaltbild eines eine Spaltenauswahlschaltung enthaltenden Teils eines Halbleiterspeicherbauelementes,
2 ein detaillierteres Blockschaltbild eines oberen Teils des Halbleiterspeicherbauelementes von 1,
3 eine detaillierteres Blockschaltbild eines unteren Teils des Halbleiterspeicherbauelementes von 1,
4 ein Schaltbild eines in 2 verwendeten Abtastverstärker-Leistungstreibers,
5 ein Schaltbild eines in 2 verwendeten Datenleitungsentzerrers,
6 eine schematische Entwurfsansicht des gesamten Halbleiterspeicherbauelementes mit Spaltenauswahlschaltungen,
7 ein Blockschaltbild einer in 6 verwendeten Bankauswahlsignalerzeugungsschaltung,
8 ein Schaltbild einer in 7 verwendeten Auswahlsignalerzeugungsschaltung für eine erste Bank,
9 ein Schaltbild einer in 7 verwendeten Auswahlsignalerzeugungsschaltung für eine zweite Bank,
10 ein Schaltbild einer in 7 verwendeten Auswahlsignalerzeugungsschaltung für eine dritte Bank,
11 eine schematische Entwurfsansicht entsprechend 6, jedoch für ein modifiziertes Halbleiterspeicherbauelement,
12 eine schematische Entwurfsansicht entsprechend 11, jedoch für ein weiteres alternatives Halbleiterspeicherbauelement, und
13 ein Blockschaltbild eines zu Vergleichszwecken mit 2 gezeigten Teils eines Halbleiterspeicherbauelementes mit einer Spaltenauswahlschaltung.
Bei den gezeigten und nachfolgend beschriebenen Halbleiterspeicherbauelementen handelt es sich vorzugsweise um sogenannte Rambus-DRAM mit mehreren, in einer Zeilenrichtung angeordneten Speicherbänken RB0, RB1, ..., RB15 und mehreren, in einer Spaltenrichtung angeordneten Speicherblöcken DQ0, ... DQ15, die sich eine Gruppe globaler Datenleitungen teilen. Die Anzahl an globalen Datenleitungen I0 und I0B kann je nach der Speicherarchitektur des Rambus-DRAM variieren, wobei im folgenden beispielhaft eine Speicherarchitektur mit vier globalen Datenleitungen I0 und I0B betrachtet wird.
Die 1 bis 3 zeigen ein erstes Ausführungsbeispiel der Erfindung. Dabei zeigt 1 einen Teil eines Halbleiterspeicherbauelementes 100, der eine Spaltenauswahlschaltung enthält, wobei ein oberer und ein unterer Teil des Halbleiterspeicherbauelementes 100 genauer in den 2 bzw. 3 dargestellt sind.
Wie aus 2 ersichtlich, umfasst der obere Teil des Halbleiterspeicherbauelementes 100 eine erste Bank RB0 und eine benachbarte zweite Bank RB1 sowie eine Dateneingabe- /Datenausgabeschaltung 220 mit Abtastverstärkern 118 und 119 und einer Spaltenauswahlschaltung 120 zwischen der ersten und der zweiten Bank RB0, RB1. Die Spaltenauswahlschaltung 120 wählt eine vorgegebene Anzahl von Bitleitungspaaren aus einer Mehrzahl von Bitleitungen der ausgewählten Bank RB0 oder RB1 aus und weist die ausgewählten Bitleitungspaare einer Anzahl von globalen Datenleitungspaaren I0 und/I0 zu.
Die Anzahl an globalen Datenleitungen I0, /I0 kann variiert werden. In einer bevorzugten Realisierung wird als übersichtliches Beispiel ein Paar globaler Datenleitungen I0 und I0B betrachtet, die an 64 Bitleitungspaare angekoppelt sind. 32 ungradzahlige Bitleitungspaare BLi und /BLi, mit i = 2n + 1 und n = 0, ..., 31, die eine Hälfte der 64 Bitleitungspaare BLi und /BLi, mit i = 0, ..., 63, der ersten Bank RB0 bilden, sind mit dem unteren Teil der ersten Bank RB0 gekoppelt, während die übrigen 32 geradzahligen Bitleitungspaare BL1 und /BLi, mit i = 2n und n = 0, ..., 31, mit dem oberen Teil der ersten Bank RB0 gekoppelt sind. Im Gegensatz dazu sind 32 geradzahlige Bitleitungspaare BL1 und /BLi, mit i = 2n und n = 0, ..., 31, welche eine Hälfte der 64 Bitleitungspaare BL1 und /BLi, mit i = 0, ..., 63, der zweiten Bank RB1 bilden, mit dem unteren Teil der zweiten Bank RB1 gekoppelt, während die übrigen 32 ungeradzahligen Bitleitungspaare BLi und /BLi, mit i = 2n + 1 und n = 0, ..., 31, mit dem oberen Teil der zweiten Bank RB1 gekoppelt sind.
32 ungeradzahlige Bitleitungspaare BL1 und /BLi, i = 2n + 1 und n = 0, ..., 31, der ersten Bank RB0 und 32 ungeradzahlige Bitleitungspaare BL1 und /BLi, i = 2n + 1 und n = 0, ..., 31, der zweiten Bank RB1 sind jeweils mit NMOS-Abtastverstärkern N-S/A bzw. PMOS-Abtastverstärkern P-S/A gekoppelt und teilen sich selbige. Die Abtastverstärker 118 und 119 umfassen die NMOS-Verstärker N-S/A und PMOS-Verstärker P-S/A, tasten Bitleitungsdaten der ausgewählten Bank ab und übertragen die abgetasteten Bitleitungsdaten zur Spaltenauswahlschaltung 120.
Ein Abtastverstärker-Massesignal LAB mit einem Massespannungspegel und ein Abtastverstärker-Leistungssignal LA mit einem Leistungsspannungspegel werden den Abtastverstärkern 118 bzw. 119 zugeführt, wobei das Abtastverstärker-Massesignal LAB mit der Massespannung des NMOS-Abtastverstärkers N-S/A verbunden ist, während das Abtastverstärker-Leistungssignal LA mit der Leistungsspannung des PMOS-Verstärkers P-S/A verbunden ist.
4 zeigt eine Realisierung eines Abtastverstärker-Leistungstreibers 116, wie er in 3 verwendet ist. Wie aus 4 ersichtlich, erzeugt der Abtastverstärker-Leistungstreiber 116 ein PMOS-Abtastfreigabesignal LAPG, das die Zuführung einer Leistungsversorgungsspannung VCCA zum PMOS-Abtastverstärker P-S/A veranlasst. In gleicher Weise erzeugt der Leistungstreiber 116 auch ein NMOS-Abtastfreigabesignal LANG, das die Zuführung der Massespannung VSSA zum NMOS-Abtastverstärker N-S/A veranlasst. Diese beiden Signale werden in Abhängigkeit davon erzeugt, ob ein Bankauswahlsignal PCBSEL1 auf hohem Logikpegel liegt und ein Abtastfreigabesignal PS, das die Bitleitungsabtastung steuert, auf hohem Logikpegel liegt. Die Leistungsversorgungsspannung VCCA und die Massespannung VSSA werden der Leistungsspannung LA des PMOS-Abtastverstärkers P-S/A bzw. der Massespannung LAB des NMOS-Abtastverstärkers N-S/A in Abhängigkeit von der Aktivierung des PMOS-Abtastfreigabesignals auf niedrigen Logikpegel und des NMOS-Abtastfreigabesignals LANG auf hohen Logikpegel zugeführt. Des weiteren beaufschlagt der Abtastverstärker-Leistungstreiber 116, wenn keine Abtastverstärkung erfolgt, die Leistungsspannung LA des PMOS-Abtastverstärkers P-S/A und die Massespannung LAB des NMOS-Abtastverstärkers N-S/A über einen Entzerrer 117, der auf ein Entzerrersignal LAEQ des Abtastverstärker-Leistungstreibers 116 anspricht, mit einer Vorladungsspannung VBL, die der halben Leistungsspannung VCCA entspricht.
Die Spaltenauswahlschaltung 120 von 2 wählt aus den 64 Bitleitungspaaren der zwischen benachbarten Bänken RB0 und RB1 ausgewählten Bank ein den Abtastverstärkern 118 und 119 zugewiesenes Bitleitungspaar aus. Im gezeigten Beispiel wählt die Spaltenauswahlschaltung 120 ein Bitleitungspaar aus der zweiten Bank RB1 aus.
Wie aus 2 weiter ersichtlich, weist die Spaltenauswahlschaltung 120 erste, zweite und einen dritten Auswahlteil 122, 124 und 126 auf. Die ersten Auswahlteile 122 verbinden die 32 Bitleitundspaare des oberen Teils der zweiten Bank RB1 mit ersten Datenleitungspaaren FDL in Reaktion auf das Bankauswahlsignal PCBSEL1, das die Auswahl der zweiten Bank RB1 anzeigt. Die ersten Auswahlteile 122 beinhalten erste NMOS-Transistoren TAi, i = 0, ..., 63, von denen jeder mit einer Gate-Elektrode an das Bankauswahlsignal PCBSEL1, mit einer Source-Elektrode an eine Bitleitung BLi, i = 2n + 1 und n = 0, ..., 31, und mit einer Drain-Elektrode an eine erste Datenleitung FDL angeschlossen ist. Das Bankauswahlsignal PCBSEL1 wird hierbei von einer Bankauswahlsignalerzeugungsschaltung bereitgestellt, die weiter unten genauer beschrieben wird. Kurz gesagt wählt das Bankauswahlsignal PCBSEL1 Bitleitungen, die mit dem oberen Teil der zweiten Bank RB1 zu verbinden sind, in Abhängigkeit von einem Spaltenadressenpuffersignal und von Bankadressen aus. Signalleitungen für das Bankauswahlsignal PCBSEL1 sind in den ersten Auswahlteilen 122 und im dritten Auswahlteil 126 in einer Richtung senkrecht zu den Bitleitungen der zweiten Bank RB1 angeordnet, d. h. in der Richtung parallel zu Wortleitungen.
Die zweiten Auswahlteile bzw. -bereiche 124 verbinden von den ersten Datenleitungspaaren FDL, die von den ersten Auswahlbereichen 122 bedient werden, diejenigen ersten Datenleitungspaare, die zu den Spaltenauswahlsignalen CSLi, i = 0, ..., 31, gehören, mit zweiten Datenleitungspaaren SDL in Abhängigkeit von den Spaltenauswahlsignalen CSLi, i = 0, ..., 31, welche die Adressen der Bitleitungen der zweiten Bank RB1 angeben. Die zweiten Auswahlbereiche 124 beinhalten zweite NMOS-Transistoren TBi, i = 0, ..., 63, von denen jeder mit einer Gate-Elektrode an ein zugehöriges Spaltenauswahlsignal CSLi, i = 0, ..., 31, mit einer Source-Elektrode an eine erste Datenleitung FDL und mit einer Drain-Elektrode an eine zweite Datenleitung SDL angeschlossen ist.
Die zweiten Datenleitungspaare SDL werden hierbei als lokale Datenleitungen bezeichnet. Ein Datenleitungsentzerrer 114 ist mit den zweiten Datenleitungspaaren SDL verbunden. Der in 5 detaillierter gezeigte Datenleitungsentzerrer 114 kann identisch zu dem Entzerrer 117 des Abtastverstärker-Leistungstreibers 116 von 4 sein. Der Datenleitungsentzerrer 114 beaufschlagt das zweite Datenleitungspaar SDL mit einer Vorspannung VBL in Abhängigkeit von einem hohen Logikpegel des Entzerrersignals LAEQ oder vom PMOS-Abtastfreigabesignal LAPG des Abtastverstärker-Leistungstreibers 116 gemäß 4.
Die Steuerung des Datenleitungsentzerrers 114 durch das Entzerrersignal LAEQ oder das PMOS-Abtastfreigabesignal LAPG stimmt mit dem Betrieb der Abtastverstärker 118 und 119 gemäß 2 in Abhängigkeit vom Entzerrersignal LAEQ und vom PMOS-Abtastfreigabesignal LAPG überein. Dies bedeutet, dass beim Betrieb der Abtastverstärker 118 und 119, wenn eine Vorspannung VBL an die Leistungsspannung LA und die Massespannung LAB der Abtastverstärker 118 und 119 in Abhängigkeit vom hohen Logikpegel des Entzerrersignals LAEQ angelegt wird oder die Leistungsversorgungsspannung VCCA in Abhängigkeit vom hohen Logikpegel des PMOS-Abtastfreigabesignals LAPG nicht an die Leistungsspannung LA des Abtastverstärkers 118 angelegt wird, die zweiten Datenleitungen mit einer Vorladungsspannung in Abhängigkeit vom Entzerrersignal LAEQ oder vom PMOS-Abtastfreigabesignal LAPG vorgespannt werden, so dass der Betrieb der Abtastverstärker 118 und 119 stoppt.
Der dritte Auswahlbereich 126 verbindet das jeweils durch den zweiten Auswahlbereich 124 ausgewählte, zweite Datenleitungspaar SDL mit dem Dateneingabe-/Datenausgabeleitungspaar I0, /I0 in Abhängigkeit vom Bankauswahlsignal PCBSEL1. Der dritte Auswahlbereich 126 beinhaltet dritte NMOS-Transistoren TCi, i = 0, 1, von denen jeder mit einer Gate-Elektrode an das Bankauswahlsignal PCBSEL1, mit einer Source-Elektrode an die zweite Datenleitung SDL und mit einer Drain-Elektrode an die Dateneingabe-/Datenausgabeleitung I0, /I0 angeschlossen ist.
Somit übertragen in der Spaltenauswahlschaltung 120 die ersten NMOS-Transistoren TAi, i = 0, ..., 63, der ersten Auswahlbereiche 122 die Daten der Bitleitungen der zweiten Bank RB1 über die ersten Datenleitungspaare FDL jeweils zu den zweiten NMOS-Transistoren TBi, i = 0, ..., 63, der zweiten Auswahlbereiche 124 in Abhängigkeit von dem an die Gate-Elektroden der ersten NMOS-Transistoren TAi, i = 0, ..., 63, der ersten Auswahlbereiche 122 angelegten Bankauswahlsignal PCBSEL1. Jeder der zweiten NMOS-Transistoren TB1, i = 0, ..., 63, der zweiten Auswahlbereiche 124 wählt eines der ersten Datenleitungspaare FDL in Abhängigkeit von dem an jede Gate-Elektrode angelegten Spaltenauswahlsignal CSLi, i = 0, ..., 31, aus und überträgt die Daten des ausgewählten ersten Datenleitungspaares über die zweiten Datenleitungen SDL zu den dritten NMOS-Transistoren TCi, i = 0, 1, des dritten Auswahlbereiches 126. Die dritten NMOS-Transistoren TCi, i = 0, 1, des dritten Auswahlbereichs 126 übertragen die Daten des zweiten Datenleitungspaares SDL zum Dateneingabe-/Datenausgabeleitungspaar I0, /I0 in Abhängigkeit von dem an die Gate-Elektroden angelegten Bankauswahlsignal PCBSEL1.
In der Spaltenauswahlschaltung 120 weist die an die zweite Bank RB1 angeschlossene Dateneingabe-/Datenausgabeleitung I0 eine Übergangslast von nur zwei dritten NMOS-Transistoren auf, die mit dem oberen bzw. unteren Teil der zweiten Bank RB1 verbunden sind. Die Dateneingabe-/Datenausgabeleitungen I0 und /I0 können die Übergangsbelastung auf diese Weise selbst dann minimal halten, wenn sie von mehreren Bänken gemeinsam genutzt werden.
Des weiteren sind die zweiten Auswahlbereiche 124 der Spaltenauswahlschaltung 120 mit den Spaltenauswahlsignalen CLSi, i = 0, ..., 31, verbunden, die parallel zu den Bitleitungen angeordnet sind. Da der dritte Auswahlbereich 126 nur zwei dritte NMOS-Transistoren TC0 und TC1 aufweist, bleibt ein gewisses Gebiet in einer horizontalen Richtung des dritten Auswahlbereichs 126 übrig. In genau diesem Gebiet können der Abtastverstärker-Leistungstreiber 116 und der Datenleitungsentzerrer 114 angeordnet werden, so dass sich die Chipabmessung deutlich reduzieren lässt. Dieser Vorteil wird weiter unten unter Bezugnahme auf 13 im Detail beschrieben, die ein zum Ausführungsbeispiel von 2 korrespondierendes Vergleichsbeispiel zeigt. Eine Beschreibung des unteren Teils des Halbleiterspeicherbauelementes von 3 kann entfallen, da der Betrieb dieses unteren Teils demjenigen des oberen Teils von 2 entspricht, der oben erläutert wurde.
6 veranschaulicht einen Gesamtentwurf der Felder eines Halbleiterspeicherbauelementes mit der Spaltenauswahlschaltung gemäß 2. Wie aus 6 ersichtlich, umfasst hierbei ein Halbleiterspeicherbauelement 200 mehrere Speicherblöcke 202, 204, einen Zeilendecoder 206, eine Bankauswahlsignalerzeugungsschaltung 130, einen Spaltendecoder 208 und eine nicht gezeigte Schnittstellen-Logikeinheit, die ein Protokoll für Kommunikationsvorgänge mit einem externen Kommunikationskanal bereitstellt.
Jeder von den Speicherblöcken 202, 204 umfaßt 16 Bänke RBi, i = 0, ..., 15, die in einer Zeilenrichtung angeordnet sind, 16 DQi-Blöcke, i = 0, ..., 15, in Spaltenrichtung, die sich mit jeder Bank RBi überschneiden, und mehrere Sub-Blöcke aus den Überlappungen der 16 RBi-Bänke und DQi-Blöcke. Jeder Sub-Block SB weist 512 Wortleitungen und 256 Bitleitungen auf. Außerdem weist jeder Speicherblock 202, 204 Dateneingabe- /Datenausgabeschaltungen 220 auf, von denen jeder eine Spaltenauswahlschaltung 120 gemäß 2 enthält, welche die Bitleitungen im Sub-Block SB mit Dateneingabe-/Datenausgabeleitungen verbindet, wobei die Sub-Blöcke SB eines DQi-Blocks, i = 0, ..., 15, vier Dateneingabe-/Datenausgabeleitungen I0i n, i = 0, ..., 3 und n = 0, ..., 31, gemeinsam nutzen.
Der zwischen den Speicherblöcken 202 und 204 angeordnete Zeilendecoder 206 decodiert Zeilenadressen RA[6:2] von extern eingegebenen Zeilenadressen RA[8:0], um 128 Wortleitungsfreigabesignale NWEi zu erzeugen, und er decodiert die niedrigstwertigen Adressen RA[1:0], um vier nicht gezeigte Wortleitungstreibersignale zu generieren. Eine der 512 Wortleitungen in einem Sub-Block SB wird in einem Sub-Wortleitungstreiber SWD in Abhängigkeit von vier Wortleitungstreibersignalen ausgewählt, die mit einem der Wortleitungsfreigabesignale NWEi verbunden sind. Das partitionierende Treiberverfahren, bei dem der Zeilendecoder 206 und der Sub-Wortleitungstreiber SWD dazu verwendet werden, die nicht gezeigte Wortleitung WL zu aktivieren, kann die Verzögerung aufgrund eines unvermeidlichen Anwachsens der Belastung der Wortleitungen mit steigender Speicherkapazität minimal halten.
Des weiteren empfangen Schnittpunkte CJT, an denen sich Bereiche des Sub-Wortleitungstreibers SWD und des Bitleitungsabtastverstärkers schneiden, Steuersignale, wie z. B. ein nicht gezeigtes Entzerrersignal LAEQ, nicht gezeigte Abtastfreigabesignale LAPG und LANG und Bankauswahlsignale PCBSELi, i = 0, ..., 15, die von einer Bankauswahlsignalerzeugungsschaltung 130 erzeugt werden, welche im folgenden näher erläutert wird.
Die Bankauswahlsignalerzeugungsschaltung 130 generiert das Bankauswahl PCBSELi, i = 0, ..., 15, zu dem Zweck, die mit der Spaltenauswahlschaltung 120 gemäß 2 zu verbindenden Bänke RBi, i = 0, ..., 15, auszuwählen. Das Bankauswahlsignal PCBSE Li, i = 0, ..., 15, dient dazu, die Spaltenauswahlschaltung 120, die von benachbarten Bänken RB0 und RB1 gemeinsam genutzt wird, mit der ausgewählten Bank zu verbinden.
7 veranschaulicht eine Realisierung der Bankauswahlsignalerzeugungsschaltung 130 genauer. Wie daraus ersichtlich, empfängt die Bankauswahlsignalerzeugungsschaltung 130 eine Spaltenadresse CA0, ein Spaltenadresspuffersignal PYAL sowie eine erste bis vierte Bankadresse CBSEL<0>, CBSEL<1>, CBSEL<2> und CBSEL<3>, um ein Bankauswahlsignal PCBSELi, i = 0, ..., 15, zu generieren, um damit eine von einer Anzahl von z. B. 16 Bänken auszuwählen. Im Detail umfasst die Bankauswahlsignalerzeugungsschaltung 130 einen ersten, zweiten und dritten Bankauswahlsignalerzeugungsschaltkreis 132, 134 und 136.
Der erste Bankauswahlsignalerzeugungsschaltkreis 132 generiert ein erstes bis viertes Bankdecodiersignal BDCA01, i = 0, ..., 3, in Abhängigkeit vom Spaltenadresspuffersignal PYAL sowie der ersten und zweiten Bankadresse CBSEL<0> und CBSEL<1>. Im Detail decodiert hierbei, wie aus 8 ersichtlich, der erste Bankauswahlsignalerzeugungsschaltkreis 132 die erste und zweite Bankadresse CBSEL<0> und CBSEL<1>, um ein erstes bis viertes Vor-Bankdecodiersignal p_BDCA01, i = 0, ..., 3, zu erzeugen, von denen eines auf niedrigem Logikpegel liegt. Das erste bis vierte Vor-Bankdecodiersignal p_BDCA01, i = 0, ..., 3, werden in Abhängigkeit vom Spaltenadresspuffersignal PYAL als erstes bis viertes Bankdecodiersignal BDSA01, i = 0, ...3, übertragen. Hierbei entsprechen das erste bis vierte Bankdecodiersignal jeweils dem Inversen des ersten bis vierten Vor-Bankdecodiersignals p_BDCA01, i = 0, ..., 3.
9 zeigt detaillierter den zweiten Bankauswahlsignalerzeugungsschaltkreis 134 von 7. Wie daraus ersichtlich, entspricht er weitgehend dem ersten Bankauswahlsignalerzeugungsschaltkreis 132 von 8, mit Ausnahme der Bankadres sen. Statt der ersten und zweiten Bankadresse CBSEL<0> und CBSEL<1> von 8 decodiert der zweite Bankauswahlsignalerzeugungsschaltkreis 134 die dritte und vierte Bankadresse CBSEL<2> und CBSEL<3> in Abhängigkeit vom Spaltenadresspuffersignal PYAL, um ein fünftes bis achtes Bankdecodiersignal BDCA23, i = 0, ..., 3, zu erzeugen. Die Beschreibung des Teils des zweiten Bankauswahlsignalerzeugungsschaltkreises von 9 mit derselben Struktur wie im ersten Bankauswahlsignalerzeugungsschaltkreis von 8 braucht hier nicht nochmals wiederholt werden.
10 zeigt genauer den dritten Bankauswahlsignalerzeugungsschaltkreis 136 von 7. Dieser umfasst einen Bankdecodierteil 138 zum Verknüpfen der ersten bis achten Bankdecodiersignale BDCA01 und BDCA23, i = 0, ..., 3, der Spaltenadresse CA0 und der invertierten Spaltenadresse /CA0. Der Bankdecodierteil 138 beinhaltet 17 Bankdecoder 140, 141, ..., 156, und jeder Bankdecoder verknüpft vier von dem ersten bis achten Bankauswahlsignal BCSA01 und BDCA23, i = 0, ..., 3, und empfängt selektiv die Spaltenadresse CA0 oder die inverse Spaltenadresse /CA0, um Bankauswahlsignale PCBSELi, i = 0, ..., 16, zu erzeugen. Jeder Bankdecoder 140, 141, ..., 156 weist zwei NAND-Gatter G1 und G2 mit je drei Eingängen sowie ein NAND-Gatter G3 mit zwei Eingängen auf, welches die Ausgangssignale der beiden NAND-Gatter G1 und G2 mit den drei Eingängen empfängt. Jeder Bankdecoder führt somit eine ODER-Verknüpfung der von den NAND-Gattern G1 und G2 mit den drei Eingängen decodierten Ausgangssignale durch.
Vier von dem ersten bis achten Bankauswahlsignal BDCA01 und BDCA, i = 0, ..., 3, sind paarweise zwei benachbarten Bankdecodern 140, 141, ..., 156 zugeordnet. Die benachbarten Bankdecoder 140, 141, ..., 156 erzeugen dann Bankauswahlsignale PCBSELi, i = 0, ..., 16, auf hohem Logikpegel in Abhängigkeit von der Spaltenadresse CA0 oder der invertierten Spaltenadresse /CA0. Beispielhaft werden nachfolgend der zweite und dritte Bankdecoder 141 und 142 zur Erzeugung der Bankaus wahlsignale PCBSEL1 und PCBSEL2 erläutert, welche den oberen bzw. unteren Teil der zweiten Bank RB1 von 1 auswählen.
Um die zweite Bank RB1 von 2 auszuwählen, wird nur die zweite Bankadresse CBSEL<1> auf hohem Logikpegel dem ersten Bankauswahlsignalerzeugungsschaltkreis 132 gemäß 7 bereitgestellt, während die anderen Bankadressen CBSEL<0>, CBSEL<2> und CBSEL<3> dem ersten und zweiten Bankauswahlsignalerzeugungsschaltkreis 132 und 134 auf niedrigem Logikpegel zugeführt werden. Dementsprechend erzeugen letztere gemäß 7 ein zweites und fünftes Bankauswahlsignal BDCA01<1> bzw. BDCA23<0> auf hohem Logikpegel.
Der zweite Bankdecoder 141 des dritten Bankauswahlsignalerzeugungsschaltkreises 136 empfängt das erste Bankauswahlsignal BDCA01<0>, das fünfte Bankauswahlsignal BDCA23<0> und die Spaltenadresse CA0 über das NAND-Gatter G1 mit den drei Eingängen und empfängt das zweite Bankauswahlsignal BDCA01<1>, das fünfte Bankauswahlsignal BDCA23<0> und die Spaltenadresse CA0 über das NAND-Gatter G2 mit den drei Eingängen. Der dritte Bankdecoder 142 empfängt das zweite Bankauswahlsignal BDCA01<1>, das fünfte Bankauswahlsignal BDCA23<0> und die inverse Spaltenadresse /CA0 über das NAND-Gatter G1 mit den drei Eingängen und empfängt das dritte Bankauswahlsignal BDCA01<2>, das fünfte Bankauswahlsignal BDCA23<0> und die inverse Spaltenadresse /CA0 über das NAND-Gatter G2 mit den drei Eingängen.
Um daher die zweite Bank RB1 von 1 auszuwählen, werden dem zweiten und dem dritten Bankdecoder 141 und 142 das decodierte zweite Bankauswahlsignal BDCA01<1> auf hohem Logikpegel und das fünfte Bankauswahlsignal BDCA23<0> zugeführt. Hierbei gelangt das Gatter G2 mit den drei Eingängen des zweiten Bankdecoders 141 wegen des invertierten Spaltenauswahlsignals /CA0 zum Auswählen des oberen Teils der zweiten Bank RB1 von 1 auf niedrigen Logikpegel, so dass das Bankauswahlsignal PCBSEL1 auf hohem Logikpegel gelangt. Das Bankauswahlsignal PCBSEL1 auf hohen Logikpegel wählt den oberen Teil der zweiten Bank RB1 von 2 aus. Umgekehrt gelangt das Gatter G1 mit den drei Eingängen des dritten Bankdecoders 142 wegen des Spaltenauswahlsignals CA0 zum Auswählen des oberen Teils der zweiten Bank RB1 von 1 auf niedrigen Logikpegel, und das Bankauswahlsignal PCBSEL2 gelangt auf hohen Logikpegel. Das Bankauswahlsignal PCBSEL2 auf hohem Logikpegel wählt den unteren Teil der zweiten Bank RB1 von 3 aus.
Nochmals bezugnehmend auf 6 ist daraus ersichtlich, dass der Spaltendecoder 208 eine extern eingegebene Spaltenadresse CA[5:1] decodiert, um Spaltenauswahlsignale CSLk, k = 0, ..., 31, zu erzeugen. Das jeweilige Spaltenauswahlsignal CSLk, k = 0, ..., 31, wird der Spaltenauswahlschaltung 120 gemäß den 2 und 3 in einer Richtung parallel zu den Bitleitungen bereitgestellt, wie in 1 dargestellt. Der Betrieb der Spaltenauswahlschaltung 120 gemäß den 2 und 3 hinsichtlich des Empfangs der Spaltenauswahlsignale CSLk, k = 0, ..., 31, und der Bankauswahlsignale PCBSEL1 und PCBSEL2 auf hohem Pegel wurde bereits erläutert. Daraus ergibt sich, dass die Spaltenauswahlsignale CSLk, k = 0, ..., 31, der Spaltenauswahlschaltung 120 der 2 und 3 256 Bitleitungspaare jedes Sub-Blockes SB adressieren, in welchem zum jeweiligen Zeitpunkt von den 256 Bitleitungspaaren vier Bitleitungen ausgewählt werden. Daher sind für das Halbleiterspeicherbauelement 200 gleichzeitig Eingaben und Ausgaben über vier Bitleitungspaare zu und von einem Sub-Block SB eines DQ-Blocks DQi, i = 0, ..., 15, über die Spaltenauswahlschaltung 120 mit vier Dateneingabe-/Datenausgabeleitungspaaren I0i_n, i = 0, ..., 3 und n = 0, ..., 31, möglich. Das Halbleiterspeicherbauelement 200 kann somit jeweils vier Bitleitungsdaten zu und von jedem der DQ-Blöcke DQi, i = 0, ..., 15, der zwei Speicherblöcke 202 und 204 eingeben bzw. ausgeben und somit ein x128-Dateneingabe-/Datenausgabeverfahren durchführen.
Bei dem in 11 gezeigten Ausführungsbeispiel weist eine jeweilige Bank B0 einen von demjenigen der Bank RB0 von 6 verschiedenen Aufbau auf. Die Bank RB0 von 6 teilt sich die Dateneingabe-/Datenausgabeleitungen I0i, i = 0, ... 3, mit anderen Bänken RB1, RB2, ..., RB15 desselben DQ-Blocks DQi, i0 = , ..., 15, während sich die Bank B0 von 11 die Dateneingabe-/Datenausgabeleitungen nicht mit anderen Bänken B1, ..., Bn teilt und separate globale Dateneingabe-/Datenausgabeleitungen GIOi_n, i = 0, ..., 3 und n gleich der Anzahl von Bänken, besitzt. Die Bank RB0 von 6 ist in einer Spaltenrichtung in Sub-Blöcke SB unterteilt, von denen jeder 256 Bitleitungen aufweist. Im Gegensatz dazu umfasst die Bank B0 von 11 eine Mehrzahl von Sub-Blöcken SB, die dadurch entstehen, dass die Bank B0 sowohl in einer Zeilenrichtung als auch in einer Spaltenrichtung aufgeteilt wird. Die übrigen Bänke B1, ..., Bn besitzen dieselbe Struktur wie die Bank B0 und können in Form einer Matrix aus Zeilen und Spalten angeordnet sein.
Zwischen den Sub-Blöcken SB der Bank B0 von 11 sind in Spalten Sub-Wortleitungstreiber SWD angeordnet, während in Zeilen zwischen den Sub-Blöcken SB, in Bitleitungs-Abtastverstärkerbereichen zum Abtasten von Bitleitungsdaten, Datenleitungsentzerrer EQ zum Entzerren lokaler Datenleitungen LI0s sowie Schaltbereiche MUX zum Verbinden der lokalen Datenleitungen LI0s mit der globalen Dateneingabe-/Datenausgabeleitung GIOi_n, i = 0, ..., 3 und n gleich der Anzahl von Bänken, angeordnet sind. Die lokalen Datenleitungen LIOs entsprechen im wesentlichen den zweiten Datenleitungen SDL der Spaltenauswahlschaltung 120 von 2, und die globalen Dateneingabe-/Datenausgabeleitungen GIOi_n entsprechen im wesentlichen den Dateneingabe-/Datenausgabeleitungen I0 von 2. Außerdem sind die Datenleitungsentzerrer EQ dieselben wie der Datenleitungsentzerrer 114 von 2, und die Schaltbereiche MUX entsprechen den dritten Datenauswahlbereichen 126 von 2.
Im Halbleiterspeicherbauelement 300 mit dem Layout von 11 sind in den Leitungs-Abtastverstärkerbereichen das Entzerrersignal LAEQ und das PMOS-Abtastfreigabesignal LAPG des Abtastverstärker-Leistungstreibers 116 gemäß 4 vorgesehen. Die Datenleitungsentzerrer EQ und die Schaltbereiche MUX können daher in die Bitleitungs-Abtastverstärkerbereiche implementiert sein, ohne dass es notwendig ist, eine Steuersignalleitung hinzuzufügen.
12 zeigt ein weiteres Ausführungsbeispiel mit einem Layout, das im wesentlichen demjenigen von 11 entspricht. Jedoch sind in 12 Datenleitungsentzerrer in den zu 6 beschriebenen Schnittpunkten CJT angeordnet, während die Datenleitungsentzerrer EQ von 11 in den Bitleitungs-Abtastverstärkerbereichen angeordnet sind. Außerdem sind in den Schnittpunkten CJT nicht gezeigte Abtastverstärker-Leistungstreiber LA/LAB angeordnet. Dies bedeutet, dass das Anordnen der Schaltbereiche MUX, welche die Betriebsgeschwindigkeit des Halbleiterspeicherbauelementes beeinflussen, in den Bitleitungs-Abtastverstärkerbereichen für einen Hochgeschwindigkeitsbetrieb des Halbleiterspeicherbauelementes 300 von Vorteil ist. Hingegen können die Datenleitungsentzerrer EQ und die Abtastverstärker-Leistungstreiber LA/LAB, die nur einen geringeren Einfluß auf die Betriebsgeschwindigkeit haben, in den Schnittpunkten CJT angeordnet werden, da das Entzerrersignal LAEQ, das vom Abtastverstärker-Leistungstreiber LA/LAB 116 gemäß 4 bereitgestellt wird, als ein Steuersignal für die Datenleitungsentzerrer EQ verwendet werden kann.
13 zeigt als ein Vergleichsbeispiel zur Spaltenauswahlschaltung 120 von 2 ein Halbleiterspeicherbauelement 10 mit einer Spaltenauswahlschaltung 20. Letztere wählt, wie im Fall der Spaltenauswahlschaltung 120 von 2, von 32 Bitleitungspaaren der ausgewählten Bank ein Bitleitungspaar aus. Jedoch beinhaltet das Halbleiterspeicherbauelement 10 von 13 des weiteren trennende Bereiche 12 und 14. Außerdem weist die Spaltenauswahlschaltung 20 4:1-Spaltenauswahlbereiche 31, ..., 38 und einen 8:1-Spaltenauswahlbereich 40 auf, im Gegensatz zur Spaltenauswahlschaltung 120 von 2 mit den ersten, den zweiten und dem dritten Auswahlbereich 122, 124 und 126.
Die trennenden Bereiche 12 und 14 des Halbleiterspeicherbauelementes 10 weisen NMOS-Transistoren auf, die mit Gate-Elektroden an Bankauswahlsignale PCBSELi angeschlossen sind und die ausgewählte Bank mit der Spaltenauswahlschaltung 20 verbinden. Die trennenden Bereiche 12 und 14 sind zwischen der von den benachbarten Bänken RB0 und RB1 gemeinsam genutzten Spaltenauswahlschaltung 20 und dem unteren und oberen Teil der jeweiligen benachbarten Bänke RB0 und RB1 angeordnet und verbinden die ausgewählte Bank mit der Spaltenauswahlschaltung 20 und trennen die nicht ausgewählte Bank von der Spaltenauswahlschaltung 20. Mit anderen Worten werden die NMOS-Transistoren des trennenden Bereiches 12, der über dem oberen Teil der zweiten Bank RB1 angeordnet ist, leitend geschaltet, wenn das Bankauswahlsignal PCBSEL2_U zum Auswählen des oberen Teils der zweiten Bank RB1 aktiviert wird, so dass die ungeradzahligen Bitleitungspaare BLi und /BLi, i = 2n + 1 und n = 0, ..., 31, der zweiten Bank RB1 mit der Spaltenauswahlschaltung 20 verbunden werden.
Die Spaltenauswahlschaltung 20 weist acht 4:1-Spaltenauswahlteile 31, ..., 38 und einen 8:1-Spaltenauswahlteil 40 auf. Jeder 4:1-Spaltenauswahlteil 31, ..., 38 wählt von vier Zeilenbitleitungspaaren in Abhängigkeit von ersten Spaltenauswahlsignalen CSLF0, CSLF1, CSLF2 bzw. CSLF3, die an erste Spaltenauswahltransistoren TFi, i = 0, ..., 7, angelegt werden, ein Bitleitungspaar aus und ordnet es dem 8:1-Spaltenauswahlteil 40 zu. Letzterer wählt von den Ausgangssignalen der acht 4:1-Spaltenauswahlteile 31, ..., 38 in Abhängigkeit von zweiten Spaltenauswahlsignalen CSLS0, CSLS1, ..., CSLS7, die jeweils an zweite Spaltenauswahltransistoren TSi_1 und TSi_2, i = 0, ..., 7, angelegt werden, ein Ausgangssignal aus und transferiert das ausgewählte Ausgangssignal zu einem Dateneingabe-/Datenausgabeleitungspaar I0, /I0.
Die mit dem oberen und unteren Teil der zweiten Bank RB1 in der Spaltenauswahlschaltung 20 verbundene Dateneingabe-/Datenausgabeleitung I0 ist jedoch mit einer hohen Übergangsbelastung von den 16 zweiten Spaltenauswahltransistoren TSi_1 und TSi_2, i = 0, ..., 7, beaufschlagt. Das bedeutet, dass es durch die Verwendung der Spaltenauswahlschaltung 120 gemäß 2 im Vergleich zur Spaltenauswahlschaltung 20 von 13 möglich ist, die Übergangsbelastung zu minimieren.
Außerdem stellt das Halbleiterspeicherbauelement 10 von 13 die Spaltenauswahlschaltung 20 mit den ersten und zweiten Spaltenauswahlsignalen CSLFi und CSLSj, i = 0, ..., 3 und j = 0, ..., 7, in eine Richtung senkrecht zu den Bitleitungen und parallel zu den Wortleitungen bereit. Für eine solche Architektur müssen jedoch die Linien der ersten und zweiten Spaltenauswahlsignale CSLFi und CSLSj, i = 0, ..., 3 und j = 0, ..., 7, in den Schnittpunktbereichen CJT angeordnet sein, wie zum Halbleiterspeicherbauelement 200 von 6 beschrieben, was die Schnittpunktfläche erhöht. Als Folge hiervor vergrößern sich die Bereiche der Sub-Wortleitungstreiber SWD, was die Chipabmessung vergrößert.
Des weiteren sind dadurch, dass durch die zweiten Spaltenauswahltransistoren TSi_1 und TSi_2, i = 0, ..., 7, in den 8:1-Spaltenauswahlbereichen 40 Bauraum des Halbleiterspeicherbauelementes belegt wird, der Datenleitungsentzerrer 114 und der Abtastverstärker-Leistungstreiber 116, wie in 6 gezeigt, in den Schnittpunkten CJT angeordnet und nicht in der Spaltenauswahlschaltung 120, wie dies bei der Spaltenauswahlschaltung 120 von 2 der Fall ist, was die Chipabmessung weiter erhöht. Das erfindungsgemäße Halbleiterspeicherbauelement hat somit gegenüber dem Halbleiterspeicherbauelement von 13 den Vorteil einer geringeren Abmessung.

Claims

Halbleiterspeicherbauelement mit – einer Mehrzahl von Bänken (RB0, RB1) in einem Speicherblock, – mehreren Bitleitungen (BLO, /BLO ...), – einer Dateneingabe-/Datenausgabeleitung (I0, /I0), die sich über die Bänke hinweg erstreckt, und – wenigstens einer Spaltenauswahlschaltung (120) zum Auswählen einer der Bänke und zum Auswählen einer der Bitleitungen in der ausgewählten Bank, um Daten auf der ausgewählten Bitleitung zu der Dateneingabe-/Datenausgabeleitung zu übertragen, – wobei die wenigstens eine Spaltenauswahlschaltung (120) folgende Elemente enthält: – eine Mehrzahl erster Auswahlbereiche (122) zum Verbinden der Bitleitungen der ausgewählten Bank mit zugehörigen ersten Datenleitungen in Abhängigkeit von einem Bankauswahlsignal, mit dem eine Bank ausgewählt wird, – eine Mehrzahl zweiter Auswahlbereiche (124) zum Verbinden der ersten Datenleitungen mit einer zweiten Datenleitung in Abhängigkeit von einem jeweiligen Spaltenauswahlsignal, welches die Adresse der jeweiligen Bitleitung repräsentiert, und – einen dritten Auswahlbereich (126) zum Verbinden der zweiten Datenleitung mit der Dateneingabe-/Datenausgabeleitung in Abhängigkeit vom Bankauswahlsignal.
Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die von dem zweiten und dem dritten Auswahlbereich gemeinsam genutzte, zweite Datenleitung mit wenigstens einer der ersten Datenleitungen entsprechend dem Spaltenauswahlsignal verbindbar ist.
Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das Spaltenauswahlsignal dasjenige Signal ist, welches zum Auswählen von Bitleitungen in der ausgewählten Bank decodiert wird.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass eine Signalleitung für das Bankauswahlsignal senkrecht zu den Bitleitungen angeordnet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Dateneingabe-/Datenausgabeleitung von den mehreren Bänken gemeinsam genutzt wird und mit dem dritten Auswahlbereich der wenigstens einen Spaltenauswahlschaltung verbunden ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die ersten, die zweiten und der dritte Auswahlbereich jeweils NMOS-Transistoren aufweisen.
Halbleiterspeicherbauelement nach Anspruch 6, weiter dadurch gekennzeichnet, dass ein NMOS-Transistor der ersten Auswahlbereiche mit einer Gate-Elektrode an das Bankauswahlsignal, mit einer Source-Elektrode an die Bitleitung und mit einer Drain-Elektrode an die erste Datenleitung angeschlossen ist.
Halbleiterspeicherbauelement nach Anspruch 6 oder 7, weiter dadurch gekennzeichnet, dass ein NMOS-Transistor der zweiten Auswahlbereiche mit einer Gate-Elektrode an das Spaltenauswahlsignal, mit einer Source-Elektrode an die erste Datenleitung und mit einer Drain-Elektrode an die zweite Datenleitung angeschlossen ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 8, weiter dadurch gekennzeichnet, dass ein NMOS-Transistor des dritten Auswahlbereichs mit einer Gate-Elektrode an das Bankauswahlsignal, mit einer Source-Elektrode an die zweite Datenleitung und mit einer Drain-Elektrode an die Dateneingabe-/Datenausgabeleitung angeschlossen ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass – die Bänke in Zeilen und Spalten angeordnet sind und sich mehrere Dateneingabe-/Datenausgabeleitungen teilen und – die Spaltenauswahlschaltungen zwischen den Bänken angeordnet sind, wobei jede von benachbarten Bänken gemeinsam zum Übertragen von Daten von der ausgewählten Bitleitung zu den Dateneingabe-/Datenausgabeleitungen genutzt wird.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 10, weiter dadurch gekennzeichnet, dass die Bitleitungen der Bänke in geradzahlige und ungeradzahlige Bitleitungen aufgeteilt sind und die Spaltenauswahlschaltung von den geradzahligen Bitleitungen oder den ungeradzahligen Bitleitungen benachbarter Bänke gemeinsam genutzt wird.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 11, weiter dadurch gekennzeichnet, dass Signalleitungen für die Spaltenauswahlsignale in eine Richtung parallel zu den Bitleitungen angeordnet sind.
Verfahren zum Aufbau eines Halbleiterspeicherbauelementes nach einem der Ansprüche 1 bis 12, mit folgenden Schritten: – Anordnen eines Bitleitungs-Abtastverstärkers zum Abtasten der Daten auf den Bitleitungen, – Anordnen der Spaltenauswahlschaltung (120) mit den ersten Auswahlbereichen, den zweiten Auswahlbereichen und dem dritten Auswahlbereich, wobei der dritte Auswahlbereich im Bitleitungs-Abtastverstärkerbereich zwischen den Bänken angeordnet wird, – Anordnen eines Abtastverstärker-Leistungstreibers zum Zuführen von Leistungsspannen zu dem Bitleitungs-Abtastverstärker und – Anordnen eines Datenleitungsentzerrers zum Entzerren der zweiten Datenleitung.
Aufbauverfahren nach Anspruch 13, weiter dadurch gekennzeichnet, dass der jeweilige Datenleitungsentzerrer im Bitleitungs-Abtastverstärkerbereich angeordnet wird.
Aufbauverfahren nach Anspruch 13 oder 14, weiter dadurch gekennzeichnet, dass ein Abtastverstärker-Leistungstreiber im Bitleitungs-Abtastverstärkerbereich angeordnet wird.