DE68922841T2 - Halbleiterspeicheranordnung, fähig um Datendegradierung einer nichtausgewählten Zelle zu verhindern. - Google Patents

Description

• Diese Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung, und insbesondere auf eine Halbleiterspeichervorrichtung, die in der Lage ist, die Degradation von Daten einer nichtausgewählten Speicherzelle zu verhindern. Als Gemeinsamkeit mit EP-A-0254139 bezieht sich die vorliegende Erfindung auf eine Halbleiterspeichervorrichtung, die ein Speicherzellenarray umfaßt, welches eine Bitleitung mit einer Vielzahl von Speicherzellen enthält, von denen jede aus einem MOS- Transistor mit einem schwebenden Gate aufgebaut ist, einem Steuergate und einem Drain, zur Speicherung von Daten; eine Spannungsversorgungs-Schaltvorrichtung zur selektiven Versorgung als Spannungsversorgungspotential aus ersten und zweiten Spannungsversorgungspotentialen in Übereinstimmung mit einem Eingabe-Einschreibe-Steuersignal; Mittel zur Auswahl einer Speicherzelle in der Bitleitung; eine Gatepotentialsteuerschaltung zur Erzeugung einer ersten Ausgabe in Übereinstimmung mit dem Spannungsversorgungspotential der Spannungsversorgungs- Schaltvorrichtung und Zuführung der ersten Ausgabe zum Steuergate einer ausgewählten Speicherzelle, wobei während des Einschreibemodus die erste Ausgabe auf das zweite Spannungsversorgungspotential gesetzt wird für ausgewählte Speicherzellen und auf ein Referenzpotential für nichtausgewählte Speicherzellen; Drainpotentialsteuermittel zur Erzeugung einer zweiten Ausgabe in Übereinstimmung mit einem ihnen zugeführten erniedrigten Potential und zur Ausgabe der zweiten Ausgabe an die Drains der Speicherzellen; und Spannungsquellenpotential-Erniedrigungsmittel zur Erniedrigung des zweiten Spannungsquellenpotentials um einen vorbestimmten Wert um das erniedrigte Potential zu erhalten und zur Zuführung des erniedrigten Potentials zu den Drainpotential-Steuermitteln.
• Figur 1 zeigt die schematische Konstruktion einer konventionellen Halbleiterspeichervorrichtung, z.B. einem konventionellen elektrischen datenprogrammierbaren nichtflüchtigen Halbleiterspeicher (EPROM). In Figur 1 sind Speicherzellen MCl und MCn jeweils aus einem nichtflüchtigen Transistor gebildet. Figur 2 ist eine Querschnittsansicht, die die Konstruktion einer Speicherzelle MCl zeigt. Die Source 72 und die Drain 73 sind aus n+-Typ-Diffusionsgebieten gebildet und im Oberflächengebiet eines p-Typ-Substrats 71 gebildet, ein schwebendes Gate 74 ist über dem Abschnitt des Substrats gebildet, welches zwischen Source und Drain liegt, und ein Steuergate 75 ist über dem schwebenden Gate gebildet. Die Schichtdicke jenes Abschnitts der isolierenden Schicht 76, welche zwischen dem Substrat 71 und dem schwebenden Gate 74 liegt wird auf tox1 eingestellt und die Schichtdicke jenes Abschnittes der isolierenden Schicht 76, welche zwischen dem schwebenden Gate 74 und dem Steuergate 75 liegt wird auf tox2 eingestellt.
• Da der EPROM ein nichtflüchtiger Speicher ist, können in die Speicherzelle MC1 programmierte Daten permanent gespeichert werden, es sei denn, alle gespeicherten Daten werden gelöscht durch Anwendung von ultravioletter Strahlung. In diesem Fall bedeutet ''Datenprogrammierung", daß Elektronen in das schwebende Gate 74 der Speicherzelle MC1 injiziert werden und die Daten der Speicherzelle auf "0" gesetzt wird. Das heißt, daß die Speicherzelle MC1, welche "1"-Daten hat nicht programmiert wird und in den Löschzustand gesetzt wird, in welchem kein Elektron in das schwebende Gate 74 injiziert wird. Aus diesem Grund wird, um Daten in die Speicherzelle zu programmieren, z.B. eine Hochspannung Vpp von 12,5 Volt gleichzeitig an das Drain 73 und das Steuergate 75 der Speicherzelle angelegt von welcher es gewünscht wird, daß sie das Datum "0" speichert, wodurch heiße Elektronen dazu gebracht werden, in das schwebende Gate vom Kanal her injiziert zu werden. Als Ergebnis wird die Schwellspannung des programmierten Speicherzelltransistors erhöht und somit werden Daten in die Speicherzelle MC1 des EPROM programmiert. Der Programmiervorgang wird ausgeführt durch Verwendung einer Ausschließlichverwendungseinrichtung, welche als EPROM- Schreiber bezeichnet wird. Das EPROM ist auf einer Vorrichtung montiert, welche den EPROM nach dem Programmiervorgang verwendet.
• Im Auslesemodus wird eine Spannung Vcc von z.B. 5 Volt an das Steuergate 75 angelegt zum Auslesen von in der Speicherzelle MC1 gespeicherten Daten.
• Wie oben beschrieben ist im EPROM die Stärke einer an das Steuergate 75 angelegten Spannung, wenn Daten programmiert werden, in die Datenspeicherzelle MC1 verschieden von jener, welche angelegt wird, wenn Daten ausgelesen werden von der Speicherzelle. Zum Beispiel wird eine Spannung Vcc (5 Volt) angelegt im Datenauslesevorgang, und eine Spannung Vpp (12,5 Volt) angelegt im Datenprogrammiervorgang. Daher ist es notwendig, eine Umschaltschaltung zum Schalten der Spannungen Vcc und Vpp vorzusehen zusätzlich zu den extern zugeführten Spannungsquellenspannungen Vcc (5 Volt), Vpp (12,5 Volt) und Vss (0 Volt).
• Unter Bezugnahme wieder auf Figur 1, wird die Umschaltung zwischen den Spannungen Vcc und Vpp durchgeführt durch Verwendung einer Spannungsumschaltschaltung 102. Die Umschaltschaltung 102 wird mit einer normalen Datenauslesespannung Vcc über den Anschluß 142 versorgt und mit der Datenprogrammierungs-Hochspannung Vpp über Anschluß 144 versorgt und liefert die Spannung Vcc oder Vpp als Spannung SW gemäß eines Programmierungssteuersignals (Schreibfreigabesignal = write enable signal). Die Spannung Vpp wird auch dem Programmiersteuerabschnitt 104 zugeführt. Der Programmiersteuerabschnitt 104 beinhaltet den Transistor 134, dessen Drain und Source jeweils verbunden sind mit dem Anschluß 144 bzw. der Spaltenauswahlgateschaltung 108 und enthält den Programmierungssteuerpuffer 132, welcher angeschlossen ist, um die Spannung Vpp als Spannungsquellenspannung zu empfangen und welcher verbunden ist mit einem Gate des Transistors 134, um die Gatespannung des Transistors 134 entsprechend der Programmierdaten Din zu steuern.
• Der Spaltendecoder 106 decodiert eine Spaltenadresse, welche in der Eingabeadresse enthalten ist, um das decodierte Resultat an die Spaltenauswahlgateschaltung 108 auszugeben. Die Schaltung 108 beinhaltet eine Vielzahl von N-Kanal-MOS- Transistoren und wählt die Speicherzelle MC1 auf der Grundlage des decodierten Resultats des Decoders 106 aus. Der Zeilendecoder 110 decodiert eine Zeilenadresse, welche in der Eingabeadresse enthalten ist, um das decodierte Ergebnis an den Zeilenadreßpuffer 112 auszugeben. Der Puffer 112 wird mit der Spannung SW von der Schaltung 102 versorgt als Spannungsquellenspannung und liefert eine Spannung an das Steuergate 75 der Speicherzelle MC1.
• Drain und Source der Speicherzelle MC1 sind jeweils verbunden mit der Bitleitung 120 bzw. mit dem Erdspannungsanschluß Vss. Die Bitleitung 120 ist verbunden mit einem Eingabeanschluß eines Leseverstärkers 116 über eine Vielzahl von Transistoren der Spaltenauswahlgateschaltung 108. Der Leseverstärker 116 liest "1"- oder "0"-Daten, welche in der Speicherzelle MC1 gespeichert sind durch Vergleichen des Potentials der Bitleitung 120, welches variiert gemäß der gespeicherten Daten in einer Speicherzelle MC1, welche ausgewählt ist durch den Zeilendecoder 110 und Spaltendecoder 106 mit einer Eingabereferenzspannung, welche später beschrieben wird.
• Die Referenzspannungserzeugungsschaltung 122 liefert eine Referenzspannung an den Leseverstärker 116. Die Schaltung 122 beinhaltet die blinde Zelle DC, welche aufgebaut ist durch den gleichen nichtflüchtigen Transistor wie Speicherzelle MC1, die blinde Bitleitung 118 und die Spaltenauswahlgateschaltung 114, welche die gleiche Anzahl von normalerweise eingeschalteten (normally turned on) Transistoren hat wie die in Reihe geschalteten Transistoren in der Spaltenauswahlgateschaltung 108. Die Höhe der Referenzspannung wird bestimmt durch Einschalten der blinden Zelle DC. Um ein stabiles Referenzpotential zu erhalten ist es notwendig, die Transistorcharakteristiken der Speicherzelle MC1 und der blinden Zelle DC als zueinander gleich zu entwerfen.
• Mit der obigen Konstruktion, wenn Daten in die Speicherzelle MC1 einprogrammiert werden, wird die Hochspannung Vpp als Spannung SW von der Spannungsquellen-Umschaltschaltung 102 an die Zeilenadressenpufferschaltung 112 geliefert. Gleichzeitig wird die Hochspannung Vpp von dem Programmiersteuerpuffer 132 an das Gate des Programmiersteuerungstransistors 134 geliefert. Wenn die Schwellspannung des Transistors 134 gleich Vth ist, wird eine Spannung (Vpp-Vth) an das Drain der Speicherzelle MC1 über die Spaltenauswahlgateschaltung 108 geliefert. Ferner wird die Hochspannung Vpp von dem Zeilenadreßpuffer 112 an das Steuergate der Speicherzelle MC1 geführt. Als Ergebnis fließt ein Strom in den Source-Drain- Pfad der Speicherzelle MC1, wodurch heiße Elektronen dazu gebracht werden, in das schwebende Gate 74 injiziert zu werden, um die Schwellspannung der Speicherzelle MC1 zu erhöhen. Auf diese Weise werden Daten in die Speicherzelle MC1 programmiert.
• Wenn Daten ausgelesen werden von der Speicherzelle MC1, wird eine Spannung Vcc als Spannung SW von der Spannungsquellen- Umschaltschaltung 102 an den Zeilenadreßpuffer 112 geliefert. Zu dieser Zeit wird die Spannung Vcc vom Zeilenadreßpuffer 112 an das Steuergate der Speicherzelle MC1 geliefert, wodurch es gestattet wird, daß eine in der Speicherzelle MC1 gespeicherten Datum entsprechende Spannung an den Leseverstärker 116 über die Spaltenauswahlgateschaltung 108 geliefert wird. Eine Referenzspannung wird ebenfalls von der Referenzspannungs-Erzeugungsschaltung 122 an den Leseverstärker 116 geliefert. Dann vergleicht der Leseverstärker 116 die von der Speicherzelle MC1 zugeführte Spannung mit jener von der blinden Zelle DC zugeführten Spannung und gibt das Vergleichsergebnis als Auslesedatum an die Datenleitung.
• Figur 3 zeigt die Spannungs-Stromcharakteristik in einem Fall, wo Daten geschrieben oder programmiert werden in die Speicherzelle MC1 aus Figur 1. In Figur 3 deutet die charakteristische Kurve a, welche durch eine durchgezogene Linie abgebildet wird, die Charakteristik der Speicherzelle MC1 selbst und die charakteristische Kurve b, welche durch gestrichelte Linien gezeigt wird, deutet die stationäre Charakteristik aller Transistoren der Spaltenauswahlgateschaltung 108 an, welche in Reihe verbunden sind mit dem Transistor 134. In diesem Fall ist der Schnittpunkt c zwischen den charakteristischen Kurven a und b der Arbeitspunkt.
• Wie in Figur 1 gezeigt, sind eine große Anzahl von Speicherzellen mit einer einzigen Bitleitung verbunden in einem wirklichen EPROM und nur eine der Speicherzellen wird in einen Dateneinschreibe- oder Programmierzustand gesetzt. In anderen Worten, wie in Figur 1 gezeigt, ist eine große Anzahl von Speicherzellen (MC1, ---, MCn) verbunden mit einer einzigen Bitleitung 120 und Ausgaben von Zeilenadreßpuffern 112 werden jeweils angelegt an die Steuergates der Speicherzellen. Eine Hochspannung Vpp wird nur von jenem der Puffer 112 geliefert, welcher verbunden ist mit dem Steuergate von einer der auszuwählenden Speicherzellen MC1 bis MCn und Referenzspannungen Vss von 0 Volt werden angelegt von anderen Puffern 112. Zum Beispiel, wenn die Speicherzelle MC1 ausgewählt ist, wird die Hochspannung Vpp nur an das Steuergate 75 der Speicherzelle MC1 angelegt und die Referenzspannungen Vss werden angelegt an die Steuergates der anderen Speicherzellen. Jedoch wie bereits beschrieben, wird eine Spannung von (Vpp-Vth) angelegt an die Drains von allen Speicherzellen, welche mit der gleichen Bitleitung verbunden sind und nichtausgewählte Speicherzellen werden einen Spannungsstreß erhalten aufgrund des Anlegens der Spannung (Vpp-Vth).
• Wenn eine Speicherzelle mit bereits darin gespeicherten Daten dem obigen Spannungsstreß ausgesetzt wird, werden in das schwebende Gate 74 injizierte Elektronen zu dem Drain 73 hin gezogen und schließlich in den Drain 73 entladen, womit die Schwellspannung der Speicherzelle erniedrigt wird und die darin gespeicherten Daten degradiert werden. Dieses Phänomen wird als "Drain-Durch"-Phänomen ("drain-through" phenomenon) bezeichnet.
• Figur 4 ist ein charakteristisches Diagramm, welches das Verhältnis zwischen dem elektrischen Feld EDF zwischen dem Drain und dem schwebenden Gate einer Speicherzelle und dem Verhältnis in der Variation der Schwellspannung Δ Vth zur Ausgangsschwellspannung Vth zeigt, wobei die Anwendungsdauer des Spannungsstresses als Parameter verwendet wird. Wie in Figur 4 gezeigt, wenn die Drainspannung höher wird und die Intensität des elektrischen Feldes EDF zwischen dem Drain und dem schwebenden Gate höher wird, oder wenn die Streßanwendungszeit länger wird, dann kann eine größere Menge von Elektronen emittiert werden, wodurch die Variation Δ Vth in der Schwellspannung erhöht wird. Somit, um das ''Drain- Durch"-Phänomen zu unterdrücken ist es notwendig, die Streßanwendungszeit zu reduzieren oder das elektrische Feld zwischen Drain und schwebendem Gate der nichtausgewählten Speicherzelle zu unterdrücken. Da jedoch die Streßanwendungszeit bestimmt wird durch das Produkt (n.Tpw) aus der Datenprogrammierzeit Tpw für jede Speicherzelle und der Anzahl n von Speicherzellen, welche mit der gleichen Bitleitung verbunden sind, gibt es eine Schranke bei der Verkürzung der Zeit. Andererseits, um das elektrische Feld zwischen dem Drain und dem schwebenden Gate der Speicherzelle zu unterdrücken, kann die Schichtdicke tox1 der isolierenden Schicht 76 in Figur 2 vergrößert werden, um den Drain 73 von dem schwebenden Gate 74 durch einen größeren Abstand zu trennen. Wird jedoch die Schichtdicke tox1 der Isolationsschicht erhöht, wird die Leitfähigkeit der Speicherzelle im Lesemodus reduziert, wodurch die Datenauslesegeschwindigkeit erniedrigt wird und die Einschreibe- oder Programmierzeit verlängert wird.
• Wie oben beschrieben, kann die Auslesegeschwindigkeit erniedrigt und die Einschreibe- oder Programmierzeit verlängert werden, wenn ein Versuch gemacht wird zu verhindern, daß Daten nichtausgewählter Speicherzellen verschlechtert werden durch den Spannungsstreß, welcher angelegt wird an nichtausgewählte Speicherzellen, welche nicht ausgewählt sind in dem Dateneinschreibe- oder Programmiermodus.
• Diese Erfindung wurde gemacht im Hinblick auf die obige Überlegung, und eine Aufgabe dieser Erfindung ist es, eine Halbleiterspeichervorrichtung zu schaffen, welche in der Lage ist zu verhindern, daß nichtausgewählte Speicherzellen degradiert werden durch die Anwendung von Spannungsstreß ohne dabei die Auslesegeschwindigkeiten zu erniedrigen und die Einschreibegeschwindigkeiten zu erhöhen.
• Die vorliegende Erfindung gemäß einer ihrer Aspekte ist dadurch gekennzeichnet, daß während des Einschreibemodus die zweite Ausgabe niedriger eingestellt wird als ein erstes Schwellpotential, welche zuläßt, daß Elektronen emittiert werden von dem schwebenden Gate in den Drain der nichtausgewählten Speicherzelle und höher als ein zweites Schwellpotential, welches die Programmierzeit der ausgewählten Speicherzelle ungünstig beeinflußt.
• Gemäß der Erfindung aus einem anderen Aspekt, wird ein Verfahren geschaffen zur Verhinderung, daß gespeicherte Daten in nichtausgewählten Speicherzellen degradiert werden in einer Schwebendgatezelle-Halbleiterspeichervorrichtung während des Einschreibemodus, welche die Schritte umfaßt: Liefern eines hohen Spannungsquellenpotentials an das Steuergate einer ausgewählten Speicherzelle einer Vielzahl von Speicherzellen und Liefern eines Referenzpotentials an die Steuergates der nichtausgewählten Speicherzellen aus der Vielzahl von Speicherzellen; Erniedrigung des hohen Spannungsquellenpotentials um einen vorbestimmten Wert, um ein erniedrigtes hohes Spannungsquellenpotential zu erhalten; und Erzeugung einer Ausgabe aus dem erniedrigten hohen Spannungsquellenpotential und Liefern der Ausgabe an die Drains der Vielzahl von Speicherzellen; wobei die Ausgabe niedriger ist als ein erstes Schwellpotential, welches es Elektronen erlaubt von dem schwebenden Gate in das Drain der nichtgewählten Speicherzelle emittiert zu werden und höher als ein zweites Schwellpotential, welches die Programmierzeit der ausgewählten Speicherzelle ungünstig beeinflußt.
• Wie oben beschrieben, kann gemäß dieser Erfindung eine Halbleiterspeichervorrichtung geschaffen werden, welche verhindern kann, daß Daten in einer nichtausgewählten Speicherzelle degradiert werden durch einen Spannungsstreß ohne eine Erniedrigung der Auslesegeschwindigkeit und einer Erhöhung der Einschreibezeit zu verursachen.
• Diese Erfindung kann besser verstanden werden, ausgehend von der folgenden detaillierten Beschreibung, zusammengenommen mit den begleitenden Zeichnungen, in welchen:
• Figur 1 ein Blockdiagramm ist, welches einen schematischen Aufbau eines konventionellen EPROM zeigt;
• Figur 2 eine Querschnittsansicht ist, welche den Aufbau einer in Figur 1 gezeigten Speicherzelle zeigt;
• Figur 3 ein Diagramm der Betriebscharakteristik der Speicherzelle aus Figur 1 ist;
• Figur 4 ein Diagramm der Degradationscharakteristik der in Figur 1 gezeigten Speicherzelle ist;
• Figur 5 ein Schaltbild ist, welches den schematischen Aufbau eines EPROM gemäß einer Ausführung dieser Erfindung zeigt;
• Figur 6 ein Schaltbild ist, welches den Aufbau einer Spannungserniedrigungsschaltung und einer Einlesesteuerschaltung in der in Figur 5 gezeigten Ausführung zeigt;
• Figur 7 ein Schaltbild ist, welches einen weiteren Aufbau der Spannungserniedrigungsschaltung zeigt; und
• Figur 8 ein Diagramm der Charakteristik zur Veranschaulichung des Prinzips dieser Erfindung ist.
• Nun wird eine Halbleiterspeichervorrichtung gemäß einer Ausführung dieser Erfindung unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. Teile, welche gleich sind wie jene in Figur 1 gezeigten, werden durch die gleichen Bezugsziffern bezeichnet und eine Erklärung für sie wird weggelassen.
• Figur 5 zeigt den Aufbau eines EPROMs gemäß einer Ausführung dieser Erfindung. In Figur 5 wird die gewöhnliche Datenauslesespannung Vcc von 5 Volt geliefert an den Spannungsquellenanschluß 142 und die Hochspannung Vpp von z.B. 12,5 Volt, welche verwendet wird zum Dateneinschreiben wird geliefert an den Spannungsquellenanschluß 144. Jede der Speicherzellen MC1 bis MCn ist ein nichtflüchtiger Transistor, welcher ein schwebendes Gate 74 und ein Steuergate 75 hat. Der Source der Speicherzelle MC1 ist angeschlossen, um eine Referenzspannung Vss von 0 Volt zu empfangen. Der Drain und Source des N-Kanal-MOS-Transistors 134 für die Einschreibe- oder Programmiersteuerung sind jeweils verbunden mit dem Spannungsquellenanschluß 144 und der Spaltenauswahlschaltung 108, welche eine Vielzahl von N- Kanal-MOS-Transistoren zum Auswählen einer der Speicherzellen enthält. Der Einschreibesteuerpuffer 132 liefert ein Einschreibedaten entsprechendes Signal Din an das Gate des Transistors 134. Ferner erniedrigt die Spannungserniedrigungsschaltung 17 die Spannungsquellenspannung Vpp, welche geliefert wird an den Spannungsquellenanschluß 144 um einen vorbestimmten Wert und liefert die erniedrigte Spannung Vpp' an den Puffer 132 als eine Spannungsquellenspannung. Die Spannungsumschaltschaltung 102 liefert eine der an die Spannungsquellenanschlüsse 142 und 144 gelieferten Spannungsquellenspannungen Vcc und Vpp an den Zeilenadreßpuffer 112 über den Knoten 23 als Spannung SW entsprechend einem Einlesesteuersignal WE.
• Die Halbleiterspeichervorrichtung dieser Erfindung basiert auf dem folgenden Prinzip. Figur 4 ist ein Charakteristikdiagramm, welches das Verhältnis zwischen der Programmierzeit Tpw in der aus einem nichtflüchtigen Transistor aufgebauten Speicherzelle und der Variation Δ Vth in der Schwellspannung zeigt, und die Drainspannung wird als Parameter verwendet. Die Variation Δ Vth in der Schwellspannung nimmt zu, wenn die Programmierzeit Tpw länger wird. Jedoch kann die Einschreibecharakteristik entsprechend der Drainspannung variieren nur wenn die Programmierzeit Tpw gleich oder kleiner ist als eine voreingestellte Programmierzeit Tpw0. Das heißt, wenn die Programmierzeit Tpw die voreingestellte Programmierzeit Tpw0 überschreitet, kann der Einfluß der Drainspannung auf die Einschreibecharakteristik vernachlässigt werden. Zum Beispiel, wenn tox1 = 200 Å, die Kanallänge L = 0,9 um und die Drainspannung auf 6 Volt oder mehr eingestellt ist in der Speicherzelle des in Figur 2 gezeigten Aufbaus, kann die Programmierzeit Tpw0 eingestellt werden als 1 us. Damit wird es möglich, Tpw = 25 us zu erfüllen, welches die Standardspezifikation eines EPROMS mit einer Speicherkapazität von 4 M Bits ist.
• Mit dem obigen Aufbau, unter der Annahme, daß die Speicherzelle MC1 im Dateneinschreibemodus ausgewählt ist, dann wird die von dem Zeilenadreßpuffer 112 ausgegebene hohe Spannung Vpp angelegt an das Steuergate 75 der Speicherzelle MC1. Zu dieser Zeit wird eine Spannung Vpp', welche kleiner ist als die hohe Spannung Vpp um einen voreingestellten Wert, z.B. der Schwellspannung Vth, ausgegeben von dem Einschreibesteuerpuffer 132. Als Ergebnis wird eine Spannung (Vpp'-Vth) geliefert an die Spaltenauswahlgateschaltung 108 über den Transistor 134 und angelegt an den Drain der Speicherzelle MC1, wodurch es ermöglicht wird, daß Daten in die Speicherzelle MC1 geschrieben oder programmiert werden.
• Die Spannung (Vpp'-Vth) wird auch angelegt an die Drains der nichtausgewählten Speicherzellen. In diesem Fall wird die Spannung (Vpp'-Vth) so eingestellt, daß Elektronen nicht von den schwebenden Gates der nichtausgewählten Speicherzellen emittiert werden, sogar wenn die Spannung (Vpp'-Vth) angelegt wird an die Drains der nichtausgewählten Speicherzellen.
• Genauer gesagt, wird die Spannung (Vpp'-Vth) niedriger eingestellt als das Produkt des elektrischen Feldes E0 in Figur 4 und der Schichtdicke tox1 der isolierenden Schicht in Figur 2 und höher eingestellt als die Drainspannung, welche nicht die in Figur 8 gezeigte Einschreibecharakteristik degradiert. Als Ergebnis kann verhindert werden, daß in den nichtausgewählten Speicherzellen gespeicherte Daten degradiert werden durch einen Spannungsstreß ohne daß die Auslesegeschwindigkeit und die Einschreibegeschwindigkeit erniedrigt werden.
• Figur 6 ist ein Schaltbild, welches die spezifische Konstruktion des Einschreibesteuerpuffers 132 und der Spannungsquellen-Spannungssenkungsschaltung 17 zeigt.
• Wie in Figur 6 gezeigt, enthält die Spannungsquellen- Spannungserniedrigungsschaltung 17 erniedrigende N-Kanal-MOS- Transistoren 21, P-Kanal-MOS-Transistoren, welche ein Gate haben, dem die Spannung Vcc zugeführt wird und einen vorspannstromeinstellenden MOS-Transistor 23 des Verarmungstyps. Die MOS-Transistoren 21 und 22 sind vom Anreicherungstyp. Der MOS-Transistor 23 gestattet das Fließen eines voreingestellten Vorspannstromes. Wenn die hohe Spannung Vpp höher ist als die Spannung Vcc um mehr als einen voreingestellten Wert, wird der Transistor 22 eingeschaltet, wodurch eine Spannung Vpp', welche niedriger ist als die Spannung Vpp um die Schwellspannung Vth des Transistors 21 entwickelt wird auf dem Ausgabeknoten 24. Ferner, da der Transistor 22 in der Schaltung verwendet wird, kann der Fluß eines nutzlosen Stromes verhindert werden durch Ausschalten des Transistors 22, wenn eine gewöhnliche Spannungsversorgungsspannung Vcc an den Spannungsversorgungsanschluß 142 geliefert wird.
• Der Einschreibesteuerpuffer 132 beinhaltet den CMOS-Inverter 31, dem die Spannung Vcc als eine Spannungsquellenspannung geliefert wird, die N-Kanal-MOS-Transistoren 34 und 35, welche in Reihe geschaltet sind zwischen dem Ausgabeknoten 32 des Inverters 31 und dem Knoten 33 und welche jeweils Gates haben, welche mit Spannungen Vcc und Vpp' versorgt werden, den P-Kanal-MOS-Transistor 37, welcher verbunden ist zwischen dem Spannungsknoten Vpp' und dem Ausgabeknoten 36 und welcher ein mit dem Knoten 33 verbundenes Gate hat, den N-Kanal-MOS- Transistor 38, welcher verbunden ist zwischen dem Ausgabeknoten 36 und dem Referenzspannungsanschluß Vss und welcher ein mit dem Knoten 32 verbundenes Gate hat, und den P-Kanal-MOS-Transistor 39, welcher zwischen dem Spannungsknoten Vpp' und dem Knoten 33 verbunden ist und welcher ein mit dem Ausgabeknoten 36 verbundenes Gate hat.
• Mit dem obigen Aufbau, wenn dem Inverter 31 zugeführte Eingabedaten den logischen Wert "1" der Spannung Vcc haben, wird der Knoten 32 auf die Spannung Vss eingestellt und der Ausgabeknoten 36 wird über den Transistor 37 auf die Spannung Vpp' geladen. Zu diesem Zeitpunkt wird eine an das Drain der Speicherzelle MC1 über den Transistor 134 angelegte Spannung eingestellt auf (Vpp-2Vth), welches niedriger ist als die Spannung Vpp um die Schwellspannung Vth des Transistors 134. Im Gegensatz dazu, wenn die dem Inverter 31 zugeführten Daten den logischen Wert "0" haben, wird der Knoten 32 auf die Spannung Vcc eingestellt und der Ausgabeknoten 36 wird auf die Spannung Vss über den Transistor 38 entladen.
• In einem Fall, wo ein Einschreibestrom von z.B. 16 mA zugeführt wird und eine Spannung von 12,5 Volt als hohe Spannung Vpp zugeführt wird, wenn eine Spannung des Ausgabeknotens 36 des Einschreibesteuerpuffers 132 auf (Vpp- Vth) eingestellt wird, wird eine an den Drain der Speicherzelle MC1 angelegte Spannung auf ungefähr 7 Volt eingestellt. Unter der Annahme, daß die Schichtdicke tox1 in Figur 2 auf 200 Å eingestellt wird und die Programmierzeit Tpw eingestellt ist auf 25 usek, dann ist die Spannung von 7 Volt ausreichend niedriger als 8 Volt, bei welchen es beginnen kann, daß die Elektronen durch den Spannungsstreß emittiert werden und ist ausreichend höher als 6 Volt, bei welchen die Drainspannung die Programmierzeit Tpw beeinflussen kann. Die untere Schranke der Schichtdicke der Isolationsschicht in der Speicherzelle, welche der Drainspannung von (Vpp-Vth) standhalten kann, welche auftritt im Einschreibemodus in der konventionellen Speicherzelle ist ungefähr 240 Å. Wird die Speicherzelle jedoch mit einer solchen Schichtdicke gebildet, wird ein Quellenstrom im Auslesemodus abnehmen und die Zugriffszeit wird um ungefähr 10 ns verlängert.
• Figur 7 zeigt den Aufbau einer Modifikation der Spannungserniedrigungsschaltung 17. In der Schaltung der Figur 7 werden n N-Kanal-MOS-Transistoren 42 in Reihe geschaltet zwischen dem Spannungsknoten Vpp und dem Ausgabeknoten 41, an welchem die Ausgabespannung Vpp' gewonnen wird. Mit diesem Aufbau wird eine Spannung, die niedriger als die Spannung Vpp um n x Vth ist, d.h. der Gesamtsumme der Schwellspannungen Vth der n Transistoren 43, erhalten.
• Die Erfindung kann effektiver gemacht werden durch Verwendung einer Verbundschicht von z.B. Oxidschicht-Nitridschicht- Oxidschicht (ONO-Schicht) als Isolationsschicht der Speicherzelle. Die Standhaltungsspannung einer solchen Verbundschicht ist im allgemeinen höher als die einer einzelnen geschichteten Schicht und nur eine geringe Anzahl von Ladungen kann von dem schwebenden Gate in das Steuergate bewegt werden, sogar wenn eine hohe Spannung angelegt wird an das Steuergate. Somit kann der Effekt dieser Erfindung bedeutend werden, wenn eine Verbundschicht, wie eine ONO- Schicht verwendet wird als Isolationsschicht 76, die gebildet wird zwischen dem schwebenden Gate 74 und dem Steuergate 75 der Speicherzelle MC1 aus Figur 2.
• Bezugsziffern in den Ansprüchen dienen dem besseren Verständnis und beschränken nicht den Umfang.

Claims (9)

1. Eine Halbleiterspeichervorrichtung umfassend:

ein Speicherzellarray, welches eine Bitleitung enthält, welche eine Vielzahl von Speicherzellen (MC1-MCn) hat, von denen jede aufgebaut ist aus einem MOS-Transistor, welcher ein schwebendes Gate, ein Steuergate und ein Drain hat, zur Speicherung von Daten;

Spannungsquellen-Schaltmittel (102) zur selektiven Zuführung als Spannungsquellenpotential eines Potentials aus ersten und zweiten Spannungsquellenpotentialen (Vcc, Vpp) in Übereinstimmung mit einem Eingabe-Einschreibe- Steuersignal (WE);

Mittel (106) zur Auswahl einer Speicherzelle (MC1) in der Bitleitung;

eine Gatepotentialsteuerschaltung (112) zur Erzeugung einer ersten Ausgabe in Übereinstimmung mit dem Spannungsquellenpotential der Spannungsquellen- Umschaltmittel (102) und Zuführung der ersten Ausgabe an das Steuergate der ausgewählten Speicherzelle (MC1), wodurch während des Einschreibemodus die erste Ausgabe eingestellt wird auf das zweite Spannungsquellenpotential (Vpp) für ausgewählte Speicherzellen und auf ein Referenzpotential (Vss) für nichtgewählte Zellen;

Drainpotentialsteuermittel (132, 134) zur Erzeugung einer zweiten Ausgabe (Vpp'-Vth) in Übereinstimmung mit einem erniedrigten Potential (Vpp'), welches ihnen geliefert wird und Ausgabe der zweiten Ausgabe an die Drains der Speicherzellen (MC1-MCn); und

Spannungsquellenpotential-Erniedrigungsmittel (17) zur Erniedrigung des zweiten Spannungsquellenpotentials (Vpp) um einen voreingestellten Wert zur Erhaltung des erniedrigten Potentials (Vpp') und Liefern des erniedrigten Potentials an die Drainpotentialsteuermittel (132, 134);

dadurch gekennzeichnet, daß während des Einschreibemodus die zweite Ausgabe (Vpp'-Vth) niedriger eingestellt wird als ein erstes Schwellpotential, welches Elektronen gestattet, emittiert zu werden von dem schwebenden Gate in das Drain der nichtgewählten Speicherzellen (MC2-MCn) und höher als ein zweites Schwellpotential, welches die Programmierzeit für die gewählte Speicherzelle (MC1) ungünstig beeinflußt.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungsquellenumschaltmittel (102) Mittel beinhalten zur Auswahl des ersten Spannungsquellenpotentials (Vcc) als Spannungsquellenpotential in einem Datenauslesemodus und der zweiten Spannungsquellenspannung (Vpp) als Spannungsquellenpotential in dem Dateneinschreibemodus.

3. Eine Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Drainpotentialsteuermittel (132, 134) angeordnet sind, um das zweite erniedrigte ausgegebene Potential (Vpp'-Vth) zu erzeugen, welches niedriger ist als das erniedrigte Potential (Vpp'), um ein drittes Schwellpotential (Vth) eines MOS-Transistors (134) aus den Drainpotentialsteuermitteln.

4. Vorrichtung nach einer der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jede Speicherzelle (MC1-MCn) weiter eine Isolationsschicht (76) enthält, welche gebildet ist zwischen dem schwebenden Gate (74) und dem Steuergate (75) und wobei die Isolationsschicht (76) eine Verbundschicht aus Oxidschicht-Nitridschicht- Oxidschicht ist.

5. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Potentialerniedrigungsmittel (17) umfassen:

einen ersten MOS-Transistor (21) des N-Kanal- Anreicherungstyps, welcher ein erstes Drain, ein erstes Gate und ein erstes Source hat, wobei das zweite Spannungsquellenpotential (Vpp) angelegt wird an das erste Drain und das erste Gate;

einen zweiten MOS-Transistor (22) des P-Kanal- Anreicherungstyps, welcher ein zweites Drain, ein zweites Gate hat, welches versorgt werden mit dem ersten Spannungsquellenpotential (Vcc) und ein zweites Source hat, welches verbunden ist mit dem ersten Source des ersten MOS-Transistors (21), zur Zuführung des erniedrigten Potentials (Vpp') an die Drainpotentialsteuermittel (132, 134); und ein MOS-Transistor (23) des Verarmungstyps, welcher ein drittes Source hat, welches verbunden ist mit dem zweiten Drain des zweiten Transistors (22) zur Einstellung eines Vorspannstromes.

6. Vorrichtung nach jedem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Potentialerniedrigungsmittel (17) umfassen:

n MOS-Transistoren (42) (n ist größer als 1 und eine ganze Zahl), welche miteinander in Reihe geschaltet sind, wobei ein Drain eines Erststufentransistors der n MOS-Transistoren versorgt wird mit dem zweiten Spannungsquellenpotential (Vpp) und ein erniedrigtes Potential (Vpp') gewonnen wird von einem Source des Transistors der letzten Stufe der n MOS-Transistoren.

7. Verfahren zur Verhinderung, daß Daten in einer nichtausgewählten Speicherzelle degradiert werden in einer Schwebendgatezellen-Halbleiterspeichervorrichtung während des Einschreibemodus, umfassend die Schritte:

Zuführung eines hohen Spannungsquellenpotentials (Vpp) an das Steuergate einer ausgewählten Speicherzelle (MC1) aus einer Vielzahl von Speicherzellen (MC1-MCn) und Zuführung einer Referenzspannung (Vss) an die Steuergates der nichtgewählten Speicherzellen aus der Vielzahl von Speicherzellen;

Erniedrigung des hohen Spannüngsquellenpotentials (Vpp) um einen voreingestellten Wert zur Erhaltung eines erniedrigten hohen Leistungspotentials (Vpp'); und Erzeugung einer Ausgabe (Vpp'-Vth) aus dem erniedrigten hohen Leistungspotential (Vpp') und Zuführung der Ausgabe an die Drains der Vielzahl von Speicherzellen (MC1-MCn), wobei die Ausgabe (Vpp'-Vth) niedriger ist als ein erstes Schwellpotential, welches Elektronen gestattet, emittiert zu werden von dem schwebenden Gate in das Drain der nichtgewählten Speicherzellen (MC2-MCn) und höher ist als ein zweites Schwellpotential, welches die Programmierzeit der gewählten Speicherzelle (MC1) ungünstig beeinflußt.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Schritt der Erzeugung der Ausgabe (Vpp'-Vth) einen Schritt beinhaltet zur Erhaltung eines Potentials, welches niedriger ist als das erniedrigte hohe Leistungspotential (Vpp') um das Schwellpotential (Vth) eines MOS-Transistors (134).

9. Verfahren nach Anspruch 7 und 8, dadurch gekennzeichnet, daß eine Isolationsschicht (76), welche eine Verbundschicht aus Oxidschicht-Nitridschicht-Oxidschicht ist, gebildet wird zwischen dem schwebenden Gate (74) und dem Steuergate (75) jeder Speicherzelle (MC1-MCn).