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DE68920491T2 - Integrierte Halbleiterschaltung, bestehend aus einer Differenztransistorschaltung mit einem Paar von FETs. - Google Patents

Integrierte Halbleiterschaltung, bestehend aus einer Differenztransistorschaltung mit einem Paar von FETs.

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Publication number
DE68920491T2
DE68920491T2 DE68920491T DE68920491T DE68920491T2 DE 68920491 T2 DE68920491 T2 DE 68920491T2 DE 68920491 T DE68920491 T DE 68920491T DE 68920491 T DE68920491 T DE 68920491T DE 68920491 T2 DE68920491 T2 DE 68920491T2
Authority
DE
Germany
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divided
drain regions
gate
regions
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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DE68920491T
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DE68920491D1 (de
Inventor
Nobuo C O Intellectual P Koide
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
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Publication of DE68920491D1 publication Critical patent/DE68920491D1/de
Publication of DE68920491T2 publication Critical patent/DE68920491T2/de
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  • Junction Field-Effect Transistors (AREA)
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

  • Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung mit
  • a) einer Differenztransistorschaltung (20), die einen ersten und einen zweiten FET (Q1b, Q2b) aufweist, die jeweils mit einem Drain, einer Source und einem Gate versehen sind, und deren Sources miteinander verbunden sind, mit:
  • b) mehreren ersten unterteilten Drainbereichen (ΔD1) und zweiten unterteilten Drainbereichen (ΔD2) in derselben Anzahl wie jener der ersten unterteilten Drainbereiche (ΔD1), wobei die ersten und zweiten unterteilten Drainbereiche (ΔD1, ΔD2) abwechselnd in regelmäßigen Abständen angeordnet sind, und jeweils als die Drains des ersten und zweiten FETs dienen;
  • c) mehreren unterteilten Sourcebereichen (ΔS), die jeweils zwischen zwei benachbarten ersten und zweiten, unterteilten Drainbereichen (ΔD1, ΔD2) angeordnet sind, und als die Sources des ersten und zweiten FETs (Q1b, Q2b) dienen;
  • d) mehreren ersten unterteilten Gateelektroden (ΔG1), die zwischen den ersten unterteilten Drainbereichen (ΔD1) und den unterteilten Sourcebereichen (ΔS) angeordnet sind und als das Gate des ersten FET (Q1b) dienen; und
  • e) mehreren zweiten unterteilten Gateelektroden (ΔG2), die zwischen den zweiten unterteilten Drainbereichen (ΔD2) und den unterteilten Sourcebereichen (ΔS) angeordnet sind und als das Gate des zweiten FET (Q2b) dienen;
  • f) wobei die mehreren ersten unterteilten Drainbereiche (ΔD1) miteinander über eine erste Drainverdrahtung (LD1) verbunden sind;
  • g) die mehreren zweiten unterteilten Drainbereiche (ΔD2) miteinander über eine zweite Drainverdrahtung (LD2) verbunden sind;
  • h) die mehreren unterteilten Sourcebereiche (ΔS) miteinander über eine Sourceverdrahtung (LS) verbunden sind;
  • i) die mehreren ersten unterteilten Gateelektroden (ΔG1) miteinander über eine erste Gateverdrahtung (LG1) verbunden sind, und die mehreren zweiten unterteilten Gateelektroden (ΔC2) miteinander über eine zweite Gateverdrahtung (LG2) verbunden sind.
  • Eine integrierte Halbleiterschaltung mit den voranstehend angegebenen Merkmalen ist in der US-A-4 084 173 beschrieben. Diese Schaltung nach dem Stand der Technik soll den Spannungsoffset verringern, der anderenfalls auftreten könnte, wenn die beiden FETs als Differenzverstärker eingesetzt werden. Die erste und zweite Drainverdrahtung erstrecken sich entlang der Seite der Schaltung nach dem Stand der Technik.
  • Die integrierte Halbleiterschaltung nach dem Stand der Technik kann einen Differenzverstärker oder Operationsverstärker aufweisen, der mit einer Source gekoppelten Differenz-Feldeffekttransistorschaltung versehen ist, welche ein Paar von MESFETs (Feldeffekttransistoren mit Schottkybarrieregate) oder ein Paar von MOSFETs (Feldeffekttransistoren mit isoliertem Gate) aufweist. Die bei derartigen Schaltungen nach dem Stand der Technik auftretenden Schwierigkeiten werden nachstehend erläutert.
  • Figur 1 zeigt eine übliche Differenztransistorschaltung, die ein Paar von MESFETs verwendet, und Figur 2 zeigt ein ebenes Muster der Schaltung. In den Figuren 1 und 2 wird die Sourceelektrode S gemeinsam für zwei MESFETs Q1 und Q2 verwendet. Die Sourceelektrode S ist mit der Sourceelektrodenverdrahtung LS verbunden, welche eine Sourceklemme TS aufweist. Drainelektroden D1 und D2 sind jeweils an eine Drainelektrodenverdrahtung LD1 mit einer Drainklemme TD1 bzw. eine Drainelektrodenverdrahtung LD2 mit einer Drainklemme TD2 angeschlossen. Gateelektroden G1 und G2 sind jeweils mit einer Gateelektrodenverdrahtung LG1 mit einer Gateklemme TG1 bzw. einer Gateelektrodenverdrahtung LG2 mit einer Gateklemme TG2 verbunden. In Figur 2 bezeichnen die Bezugsziffern 11 und 12 jeweils Verbindungsabschnitte zwischen Gateelektroden G1 und G2 der FETs Q1 und Q2 und Metallverdrahtungen LG1 und LG2. Weiterhin gibt der Bereich 10, der von gestrichelten Linien umgeben ist, die Position eines aktiven Bereiches an, welcher Source- und Drainbereiche des N&spplus;-Typs mit hoher Verunreinigungskonzentration aufweist, die in einem halbisolierenden GaAs-Substrat ausgebildet sind.
  • Wenn die Offsetspannung der Differenztransistorschaltung verringert wird, so ist es wesentlich, die elektrischen Eigenschaften, beispielsweise die Durchgangs-Admittanz oder die Drainspannungs-Stromcharakteristik der beiden FETs aneinander anzupassen (nachstehend werden angepaßte elektrische Eigenschaften als Paareigenschaften bezeichnet) Aus diesem Grund werden die Formen und Materialien entsprechender Abschnitte eines Paars von MESFETs Q1 und Q2 einander gleich gewählt, beispielsweise die Verunreinigungskonzentrationsverteilungen der aktiven Kanalschicht und deren Abmessungen. Wenn die Paareigenschaften gepaarter FETs Q1 und Q2 zufriedenstellend sind, so treten dieselben Änderungen der elektrischen Eigenschaften der FETs auf, selbst wenn sich die Energiequellenspannung oder die Temperatur geändert hat. Daher kann das Auftreten der Offsetspannung verhindert und ein stabiler Betrieb erreicht werden.
  • Da bei einer Schaltung mit dem in Figur 2 gezeigten Muster die Drainelektroden D1 und D2 extrem nahe aneinander angeordnet sind, können die Paareigenschaften der FETs Q1 und Q2 verhältnismäßig zufriedenstellend eingestellt werden. Allerdings weist die Schaltung in der Hinsicht einen Nachteil auf, daß die Betriebsgeschwindigkeit niedrig ist. Dieser Nachteil wird nachstehend unter Bezugnahme auf Figur 3 erläutert.
  • In Figur 3 gibt die Abszisse die Breite WG jeder der Elektroden G1 und G2 an, und die Ordinate gibt die Ausbreitungsverzögerungszeit Tpd einer Differenztransistorschaltung an, welche FETs aufweist, die eine Gateelektrodenbreite WG aufweisen. Die Ausbreitungsverzögerungszeit Tpd stellt die Zeit dar, die dafür erforderlich ist, daß ein zwischen Ausgangsklemmen TD1 und TD2 auftauchendes Ausgangssignal ein vorbestimmtes, gemessenens Potential erreicht (beispielsweise ein Potential, welches 50 % der Amplitude des Signals aufweist), nachdem ein Differenzeingangssignal, welches aus einer Rechteckimpulswelle besteht, zwischen Eingangsklemmen TG1 und TG2 angelegt wurde. Im allgemeinen nimmt mit wachsender Gateelektrodenbreite WG der Gatestrom zu, und nimmt die Ausbreitungsverzögerungszeit TPd ab, wie durch eine Kurve A in Figur 3 gezeigt ist. Tatsächlich jedoch, wie durch die Kurve B in Figur 3 dargestellt ist, nimmt die Ausbreitungsverzögerungszeit Tpd zu, wenn die Gateelektrodenbreite WG größer als ein vorbestimmter Wert wird. Dies führt dazu, daß die Betriebsgeschwindigkeit der Differenztransistorschaltung mit dem in Figur 2 gezeigten Muster nicht ausreichend erhöht werden kann, selbst wenn die Gateelektrodenbreite WG erhöht wird. Der Grund dafür, daß eine untere Grenze für die Ausbreitungsverzögerungszeit Tpd vorhanden ist, liegt darin, daß die parasitäre Eingangskapazität des FET und der Spannungsabfall in dem verteilten, äquivalenten Widerstand R der Gateelektrode bei einem Anstieg der Gateelektrodenbreite Wg zunehmen.
  • Wie voranstehend erläutert können bei der üblichen Differenztransistorschaltung mit dem in Figur 2 gezeigten Muster ausreichend zufriedenstellende Paareigenschaften der gepaarten FETs erreicht werden, jedoch kann deren Betriebsgeschwindigkeit nicht ausreichend erhöht werden.
  • Ein Ziel der vorliegenden Erfindung besteht in der Bereitstellung einer integrierten Halbleiterschaltung, bei welcher die Paareigenschaften von zwei FETs, welche eine Differenztransistorschaltung bilden, in zufriedenstellender Weise eingestellt werden können, und die Betriebsgeschwindigkeit der Differenztransistorschaltung ausreichend erhöht werden kann.
  • Gemäß der vorliegenden Erfindung wird eine integrierte Halbleiterschaltung mit den voranstehend angegebenen Merkmalen a) bis i) zur Verfügung gestellt, welche sich dadurch auszeichnet, daß die erste und zweite Drainverdrahtung (LD1, LD2) oberhalb des Anordnungsmusters der ersten und zweiten unterteilten Drainbereiche (ΔD1, ΔD2), der unterteilten Sourcebereiche (ΔS), und der ersten und zweiten unterteilten Gateelektroden (ΔG1, ΔG2) angeordnet sind.
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung sind die erste und zweite Gateverdrahtung (LG1, LG2) entlang den jeweiligen Seiten und auf diesen des Anordnungsmuster der unterteilten Sourcebereiche (ΔS) und der ersten und zweiten unterteilten Gateelektroden (ΔG1, ΔG2) angeordnet.
  • Gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung ist die erste Gateverdrahtung (LG1) so angeordnet, daß sie die ersten unterteilten Drainbereiche (ΔD1) in Zusammenarbeit mit den ersten unterteilten Gateelektroden (ΔG1) umgibt, abgesehen von dem äußersten der ersten unterteilten Drainbereiche (ΔD1) , und ist die zweite Gateverdrahtung (LG2) so angeordnet, daß sie die zweiten unterteilten Drainbereiche (ΔD2) in Zusammenarbeit mit den zweiten unterteilten Gateelektroden (ΔG2) umgibt, abgesehen von dem äußersten der zweiten unterteilten Drainbereiche (ΔD2).
  • Die Erfindung wird noch besser aus der nachstehenden, ins einzelne gehenden Beschreibung verständlich, im Zusammenhang mit den beigefügten Zeichnungen. Es zeigt:
  • Fig. 1 ein Schaltbild einer üblichen Differenztransistorschaltung;
  • Fig. 2 eine Aufsicht mit einer Darstellung des ebenen Musters der Differenztransistorschaltung von Figur 1;
  • Fig. 3 ein Diagramm, welches eine Variation der Ausbreitungsverzögerungszeit in bezug auf die Breite der Gateelektrode eines FET zeigt;
  • Fig. 4 ein Schaltbild einer Differenztransistorschaltung gemäß einer Ausführungsform der vorliegenden Erfindung;
  • Fig. 5 eine Aufsicht des Anordnungsmusters eines Paars von FETs, welche die in Figur 4 gezeigte Differenztransistorschaltung bilden;
  • Fig. 6 eine Querschnittsansicht des in Figur 5 gezeigten Anordnungsmusters;
  • Fig. 7 eine Querschnittsansicht des Anordnungsmusters von Figur 5, in einem Fall, in welchem MOSFETs in dem Muster angeordnet sind;
  • Fig. 8 eine Aufsicht des Anordnungsmusters eines Paars von FETs, die nicht von der vorliegenden Erfindung umfaßt werden; und
  • Fig. 9 eine Aufsicht auf das Anordnungsmusters eines Paars von FETs gemäß einer dritten Ausführungsform.
  • Figur 4 zeigt eine Differenztransistorschaltung 20 gemäß einer Ausführungsform der vorliegenden Erfindung, bei welcher die Differenztransistorschaltung 20 durch ein Paar von MESFETs gebildet wird. In Figur 4 ist das Gate G1 des N-Kanal-MESFETs Q1b an die Gateklemme TG1 über eine Verdrahtung LG1 angeschlossen. Der Drain D1 des FET Q1b ist mit der ersten Drainklemme TG1 über eine Verdrahtung LD1 verbunden, und mit einer Energiequellenklemme VDD über eine Verdrahtung LD1 und einen Widerstand R1. Das Gate G2 des N-Kanal-MESFET Q2b ist an die Gateklemme TG2 über eine Verdrahtung LG2 angeschlossen. Der Drain G2 des FET Q2b ist mit der Drainklemme TG2 über eine Verdrahtung LD2 verbunden, und mit der Energiequellenklemme VDD über eine Verdrahtung LD2 und ein Widerstand R2.
  • Die Sources S der FETs Q1b und Q2b sind miteinander verbunden, und ein Verbindungsknoten TS dazwischen ist an die Masseklemme VSS über einen Widerstand R3 angeschlossen.
  • Figur 5 zeigt das Anordnungsmuster der FETs Q1b und Q2b, welche die in Figur 4 gezeigte Differenztransistorschaltung 2a bilden. In den Figuren 4 und 5 ist der Drain D1 des FETs Q1b in drei Drainbereiche ΔD1 unterteilt. Weiterhin ist der Drain D2 des FETs Q2b in drei Drainbereiche ΔD2 unterteilt. Die unterteilten Drainbereiche ΔD1 und ΔD2 sind so ausgebildet, daß sie dieselben Abmessungen aufweisen. Die Drainbereiche ΔD1 des FETS Q1b und die Drainbereiche ΔD2 des FETs Q2b sind abwechselnd in regelmäßigen Abständen angeordnet, wie in Figur 5 gezeigt ist.
  • Die gemeinsamen Sources der FETs Q1b und Q2b sind jeweils in fünf Sourcebereiche ΔS mit denselben Abmessungen unterteilt. Unterteilte Sourcebereiche ΔS sind zwischen benachbarten unterteilten Drainbereichen ΔD1 und ΔD2 vorgesehen. Das Gate G1 des FETs Q1b ist in fünf Gateelektroden ΔG1 unterteilt, welche dieselbe Gateelektrodenbreite WG aufweisen.
  • Unterteilte Gateelektroden ΔG1 sind jeweils zwischen einem entsPrechenden Bereich eines der unterteilten Drainbereiche Δ D1 und einem benachbarten Bereich der unterteilten Sourcebereiche ΔS angeordnet. Ebenso wie das Gate G1 des FETs Q1b ist das Gate G2 des FETs Q2b in fünf Gateelektroden ΔG2 unterteilt, welche dieselbe Gateelektrodenbreite WG aufweisen. Unterteilte Gateelektroden ΔG2 sind jeweils zwischen einem entsprechenden Bereich der unterteilten Drainbereiche ΔD2 und einem benachbarten Bereich der unterteilten Sourcebereiche ΔS angeordnet.
  • Elektroden unterteilter Drainbereiche ΔD1 sind miteinander über die Verdrahtung LD1 verbunden, und Elektroden unterteilter Drainbereiche ΔD2 sind miteinander über die Verdrahtung LD2 verbunden. Weiterhin sind Elektroden der unterteilten Sourcebereiche ΔS über die Verdrahtung LS verbunden. Entsprechend sind die unterteilten Gateelektroden ΔG1 miteinander über die Verdrahtung LG1 verbunden, und die unterteilten Gateelektroden ΔG2 sind-miteinander über die Verdrahtung LG2 verbunden.
  • Im allgemeinen tritt eine parasitäre Kapazität am Schnittpunkt der Verdrahtungen auf, und hierdurch wird die Betriebsgeschwindigkeit der Differenztransistorschaltung verringert. Bei der vorliegenden Anordnung sind die Verdrahtungen LG1 und LG2 an den jeweiligen Seiten der Anordnung angeordnet, die aus den unterteilten Sourcebereichen ΔS, den unterteilten Drainbereichen ΔD1 und ΔD2, und den unterteilten Gateelektroden ΔG1 und ΔG2 besteht, und gleichzeitig sind die Verdrahtungen LD1 und LD2 oberhalb der Anordnung aus den unterteilten Source- und Drainbereichen und den unterteilten Gateelektroden angeordnet. Mit anderen Worten weist die Anordung, die aus den unterteilten Sourcebereichen ΔS, den unterteilten Drainbereichen ΔD1 und ΔD2, und den unterteilten Gateelektroden ΔG1 und ΔG2 besteht, die Verdrahtung LG1 auf einer Seite und die Verdrahtung LG2 auf ihrer anderen Seite auf. Weiterhin sind bei der Anordnung die Verdrahtungen LD1 und LD2 darüber angeordnet. Durch diese Struktur kann die Anzahl der Schnittpunkte der Verdrahtungen verringert werden, wodurch die parasitäre Kapazität verringert wird.
  • Bei den FETs Q1b und Q2b des in Figur 5 gezeigten Anordnungsmusters sind die unterteilten Sourcebereiche, die unterteilten Drainbereiche und die unterteilten Gateelektroden der FETs Q1b und Q2b nahe beieinander und abwechselnd angeordnet. Selbst wenn das Material des Substrat s und die Herstellungsbedingungen geändert werden, können daher die Paareigenschaften der FETs Q1b und Q2b auf die bevorzugte Weise eingestellt werden. Darüber hinaus sind die Gates G1 und G2 der FETs Q1b und Q2b jeweils in mehrere unterteilte Gateelektroden ΔG1 und ΔG2 unterteilt, so daß der verteilte Widerstand der Gateelektrode jedes der FETs Q1b und Q2b niedriger eingestellt werden kann als jener des üblichen FETs, dessen Gateelektrode nicht unterteilt ist. Dies führt dazu, daß die Differenztransistorschaltung gemäß der vorliegenden Ausführungsform gute Paareigenschaften der FETs und eine hohe Betriebsgeschwindigkeit erreichen kann.
  • Durch von dem Erfinder durchgeführte Experimente wurde bestätigt, daß die Ausbreitungsverzögerungszeit Tpd der Differenztransistorschaltung gemäß der vorliegenden Ausführungsform mit dem in Figur 5 gezeigten Muster um 10 bis 20% verringert wurde, verglichen mit jener der konventionellen Schaltung.
  • Figur 6 ist eine Querschnittsansicht des ebenen Musters von Figur 5, entlang der Verdrahtung LD1. In Figur 6 sind Draindiffusionsschichten 24a und 24b des N&spplus;-Typs mit hoher Verunreinigungskonzentration und eine Sourceschicht 25 des N&spplus;-Typs in einem der Hauptoberflächenbereiche eines halbisolierenden GaAs-Substrats 23 vorgesehen. Weiterhin sind aktive Bereiche 26 des N&spplus;-Typs zwischen der Draindiffusionsschicht 24a des N&spplus;-Typs und der Sourcediffusionsschicht 25 des N&spplus;-Typs und zwischen der Draindiffusionsschicht 24b des N&spplus;-Typs und der Sourcediffusionsschicht 25 des N&spplus;-Typs in dem Oberflächenbereich des Substrats 23 angeordnet. Die Drainelektrode 28a ist auf der Draindiffusionsschicht 24a des N&spplus;-Typs über einen Metallfilm 27a gebildet, welche in ohm'schem Kontakt mit der Draindiffusionsschicht 24a des N&spplus;-Typs steht. Auf ähnliche Weise ist die Drainelektrode 28b auf der Draindiffusionsschicht 24b des N&spplus;-Typs über einen Metallfilm 27b ausgebildet, der in ohm'schem Kontakt mit der Draindiffusionsschicht 24b des N&spplus;-Typs steht.
  • Die Sourceelektrode 30 ist auf der Sourcediffusionsschicht 25 des N&spplus;-Typs über einen Metallfilm 29 ausgebildet, der in ohm'schen Kontakt mit der Sourcediffusionsschicht 25 des N&spplus;-Typs steht. Weiterhin sind unterteilte Gateelektroden ΔG1 und ΔG2 jeweils auf aktiven Bereichen 26 des N-Typs vorgesehen und stehen mit diesen in einem Schottky-Kontakt. Die Drainelektrode 28a ist mit der Verdrahtung LD1, die auf einem Isolierzwischenfilm 31 vorgesehen ist, über einen Kontaktabschnitt 32 verbunden.
  • In Figur 6 bilden die Draindiffusionsschicht 24a des N&spplus;-Typs, der Metallfilm 27a und die Drainelektrode 28a den unterteilten Drainbereich ΔD1, und die Draindiffusionsschicht 24b des N&spplus;-Typs, der Metallfilm 27b und die Drainelektrode 28b bilden den unterteilten Drainbereich ΔD2. Weiterhin bilden die Sourcediffusionsschicht 25 des N&spplus;-Typs, der Metallfilm 29 und die Sourceelektroden 30 den unterteilten Sourcebereich ΔS.
  • Bei der voranstehenden Ausführungsform wird eine Differenztransistorschaltung mit MESFETs beschrieben, jedoch läßt sich die Transistoranordnung gemäß der vorliegenden Erfindung auch bei einer Differenztransistorschaltung einsetzen, welche MOSFETs aufweist.
  • Figur 7 ist eine Querschnittsansicht eines ebenen Musters, welches dem von Figur 5 entspricht, und bei welchem MOSFETs statt der MESFETs eingesetzt werden. In diesem Fall wird ein Siliziumsubstrat 40 des P-Typs statt des GaAs-Substrats 23 von Figur 6 verwendet, und sind Gateisolierfilme 41 jeweils zwischen dem Substrat 40 und den unterteilten Gateelektroden ΔG1 und ΔG2 vorgesehen. Weiterhin sind aktive Bereiche 26 des N-Typs bei diesem Beispiel nicht vorgesehen. Die anderen Abschnitte sind dieselben wie in Figur 6.
  • Figur 8 zeigt das Anordnungsmuster eines Paars von FETs, welche eine Differenztransistorschaltung bilden, die nicht von der vorliegenden Erfindung umfaßt wird. Bei dieser Ausführungsform ist die Anordnung der unterteilten Sourcebereiche ΔS, der unterteilten Drainbereiche ΔD1 und ΔD2, und der unterteilten Gateelektroden ΔG1 und ΔG2 ebenso wie bei den entsprechenden Abschnitten und Elektroden der ersten Ausführungsform von Figur 5. Auch bei dieser Ausführungsform kann der Widerstand der Gateelektrode verringert werden, und können die Paareigenschaften der FETs verbessert werden. Das Verdrahtungsmuster bei der zweiten Ausführungsform unterscheidet sich von jenem der ersten Ausführungsform.
  • Es ist nämlich die Gateverdrahtung LG1 entlang beiden Seiten und auf diesen der Anordnung der unterteilten Drainbereiche ΔD1 und ΔD2, der unterteilten Sourcebereiche ΔS und der unterteilten Gateelektroden ΔG1 und ΔG2 vorgesehen. In diesem Fall ist die Verdrahtung LG1 so angeordnet, daß sie die unterteilten Drainbereiche ΔD1 umgibt, abgesehen von dem äußersten der unterteilten Drainbereiche ΔD1, in Zusammenarbeit mit den unterteilten Gateelektroden ΔG1.
  • Entsprechend ist die Verdrahtung LG2 entlang beiden Seiten und auf diesen der Anordnung der unterteilten Drainbereiche ΔD1 und ΔD2, der unterteilten Gateelektroden ΔG1 und ΔG2, und der unterteilten Sourcebereiche ΔS angeordnet. In diesem Fall ist die Verdrahtung LG2 so angeordnet, daß sie die unterteilten Drainbereiche ΔD2 umgibt, abgesehen von dem äußersten der unterteilten Drainbereiche ΔD2, in Zusammenarbeit mit den unterteilten Gateelektroden ΔG2.
  • Wie voranstehend erläutert sind die unterteilten Gateelektroden ΔG1 miteinander in verschiedenen Abschnitten verbunden, und die unterteilten Gateelektroden ΔG2 sind miteinander in verschiedenen Abschnitten verbunden, so daß die Gateströme der unterteilten Gateelektroden ΔG1 konstant ausgebildet werden können, und die Gateströme der unterteilten Gateelektroden ΔG2 konstant ausgebildet werden können. Dies führt dazu, daß ein Paar von FETs erhalten werden kann, die verbesserte Paareigenschaften aufweisen.
  • Figur 9 zeigt das Anordnungsmuster eines Paars von FETs, welche eine Differenztransistorschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung bilden. Wie bei der zweiten Ausführungsform von Figur 8 ist ein Verdrahtungsmuster bei der vorliegenden Ausführungsform vorgesehen, bei welchem die Verdrahtung LG1 und die unterteilten Gateelektroden ΔG1 so angeordnet sind, daß sie die unterteilten Drainbereiche ΔD1 umgeben, und die Verdrahtung LG2 und die unterteilten Gateelektroden ΔG2 so angeordnet sind, daß sie die unterteilten Drainbereiche ΔD2 umgeben. Diese Ausführungsform unterscheidet sich von der voranstehend geschilderten Ausführungsform darin, daß die Verdrahtungen LD1 und LD2 oberhalb des Anordnungsmusters aus den unterteilten Drainbereichen ΔD1 und ΔD2, den unterteilten Sourcebereichen ΔS und den unterteilten Gateelektroden ΔG1 und ΔG2 angeordnet sind.
  • Bei der dritten Ausführungsform kann die Anzahl der Schnittpunkte zwischen den Verdrahtungen verringert werden, verglichen mit dem Fall der zweiten Ausführungsform, und daher kann die parasitäre Kapazität zwischen den Verdrahtungen verringert werden. Dies führt dazu, daß eine Differenztransistorschaltung erhalten werden kann, deren Betriebsgeschwindigkeit höher ist als jene der zweiten Ausführungsform.
  • Wie voranstehend erläutert kann bei der Differenztransistorschaltung unter Verwendung des Anordnungsmusters eines Paars von FETs gemäß der vorliegenden Erfindung die Betriebsgeschwindigkeit verbessert werden, und können auch die Paareigenschaften der Differenztransistorschaltung verbessert werden.
  • Bezugszeichen in den Patentansprüchen sollen zum besseren Verständnis dienen und nicht den Schutzumfang einschränken.

Claims (3)

1. Integrierte Halbleiterschaltung mit
a) einer Differenztransistorschaltung (20), die einen ersten und einen zweiten FET (Q1b, Q2b) aufweist, die jeweils mit einem Drain, einer Source und einem Gate versehen sind, und deren Sources miteinander verbunden sind, mit:
b) mehreren ersten unterteilten Drainbereichen (ΔD1) und zweiten unterteilten Drainbereichen (ΔD2) in derselben Anzahl wie jener der ersten unterteilten Drainbereiche (ΔD1), wobei die ersten und zweiten unterteilten Drainbereiche (ΔD1, ΔD2) abwechselnd in regelmäßigen Abständen angeordnet sind, und jeweils als die Drains des ersten und zweiten FETs dienen;
c) mehreren unterteilten Sourcebereichen (ΔS), die jeweils zwischen zwei benachbarten ersten und zweiten, unterteilten Drainbereichen (ΔD1, ΔD2) angeordnet sind, und als die Sources des ersten und zweiten FETs (Q1b, Q2b) dienen;
d) mehreren ersten unterteilten Gateelektroden (ΔG1), die zwischen den ersten unterteilten Drainbereichen (ΔD1) und den unterteilten Sourcebereichen (ΔS) angeordnet sind und als das Gate des ersten FET (Q1b) dienen; und
e) mehreren zweiten unterteilten Gateelektroden (ΔG2), die zwischen den zweiten unterteilten Drainbereichen (ΔD2) und den unterteilten Sourcebereichen (ΔS) angeordnet sind und als das Gate des zweiten FET (Q2b) dienen;
f) wobei die mehreren ersten unterteilten Drainbereiche (ΔD1) miteinander über eine erste Drainverdrahtung (LD1) verbunden sind;
g) die mehreren zweiten unterteilten Drainbereiche (D2) miteinander über eine zweite Drainverdrahtung (LD2) verbunden sind;
h) die mehreren unterteilten Sourcebereiche (ΔS) miteinander über eine Sourceverdrahtung (LS) verbunden sind;
i) die mehreren ersten unterteilten Gateelektroden (ΔG1) miteinander über eine erste Gateverdrahtung (LG1) verbunden sind, und die mehreren zweiten unterteilten Gateelektroden (ΔG2) miteinander über eine zweite Gateverdrahtung (LG2) verbunden sind;
dadurch gekennzeichnet, daß
j) die erste und zweite Drainverdrahtung (LD1, LD2) oberhalb des Anordnungsmusters der ersten und zweiten unterteilten Drainbereiche (ΔD1, ΔD2), der unterteilten Scurcebereiche (ΔS) und der ersten und zweiten unterteilten Gateelektroden (ΔG1, ΔG2) angeordnet sind.
2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Gateverdrahtungen (LG1, LG2) entlang den jeweiligen Seiten und auf diesen des Anordnungsmusters der unterteilten Sourcebereiche (ΔS) und der ersten und zweiten unterteilten Gateelektroden (ΔG1, ΔG2) angeordnet sind.
3. Integrierte Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Gateverdrahtung (LG1) so angeordnet ist, daß sie die ersten unterteilten Drainbereiche (ΔD1) in Zusammenarbeit mit den ersten unterteilten Gateelektroden (ΔG1) umgibt, abgesehen von dem äußersten der ersten unterteilten Drainbereiche (ΔD1), und daß die zweite Gateverdrahtung (LG2) so angeordnet ist, daß sie die zweiten unterteilten Drainbereiche (ΔD2) in Zusammenarbeit mit den zweiten unterteilten Gateelektroden (ΔG2) umgibt, abgesehen von dem äußersten der zweiten unterteilten Drainbereiche (ΔD2).
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