JP5699826B2 - レイアウト方法及び半導体装置の製造方法 - Google Patents

Description

本発明は、レイアウト方法及び半導体装置の製造方法に関する。

半導体装置の微細化が進むなか、半導体装置の製造工程の一工程である露光工程では、形成するパターンが接近してくると光の干渉により、意図したパターンが形成できなくなる場合がある。

そこで、目的のパターンを２つのマスクを用いて、２回に分けて形成するダブルパターニング（二重露光）という技術が知られている。この手法によれば、それぞれのマスクを用いた露光の際には比較的広いピッチでパターンを形成できるので、波長が長い露光装置でも高解像度でパターンを形成することができる。

国際公開第２００５／０４１３０１号 特開２０１０−１２９８９５号公報 特開２００１−１６８１９７号公報

しかし、ダブルパターニングは、目的のパターンを２つのマスクを用いて、２回に分けて形成するため、１回目と２回目で形成されるパターンのばらつき（たとえば、ウェハやチップ全体でのばらつき）に違いが生じる。これにより、トランジスタの特性のばらつきが大きくなる問題があった。

発明の一観点によれば、以下に示すような、コンピュータによって実行されるレイアウト方法が提供される。このレイアウト方法は、並列に配置される複数のゲート電極パターンを交互に、ダブルパターニングの第１の露光工程で形成する第１のパターン及び第２の露光工程で形成する第２のパターンとして設定し、前記第１のパターンと前記第２のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトする。

また、発明の一観点によれば、以下に示すような、コンピュータによって実行されるレイアウト方法が提供される。このレイアウト方法は、並列に配置される複数のゲート電極パターンを交互に、ダブルパターニングの１回目の露光で形成する第１のパターン及び２回目の露光で形成する第２のパターンとして設定し、前記第１または前記２のパターンの一方を、ダミーのゲート電極パターンとして設定し、設定された前記ダミーのゲート電極パターンを除く前記ゲート電極パターンを用いたトランジスタを含む回路をレイアウトする。

また、発明の一観点によれば、以下に示すような、ダブルパターニングを用いた半導体装置の製造方法が提供される。この半導体装置の製造方法は、露光により第１のトランジスタの第１のゲート電極パターンを形成する第１の露光工程と、露光により前記第１のゲート電極パターンと並列に配置される第２のトランジスタの第２のゲート電極パターンを形成する第２の露光工程と、前記第１のゲート電極パターンと、前記第２のゲート電極パターンとを並列に接続する配線工程と、を含む。

また、発明の一観点によれば、以下に示すような、ダブルパターニングを用いた半導体装置の製造方法が提供される。この半導体装置の製造方法は、露光によりトランジスタのゲート電極パターンを形成する第１の露光工程と、露光により前記ゲート電極パターンと並列に配置されるダミーのゲート電極パターンを形成する第２の露光工程と、を含む。

開示のレイアウト方法及び半導体装置の製造方法によれば、ダブルパターニングによるトランジスタの特性ばらつきを抑えることができる。

第１の実施の形態のレイアウト方法の一例を示す図である。 本実施の形態のレイアウト方法によって得られる２入力ＮＡＮＤ回路の回路例を示す図である。 ２入力ＮＡＮＤ回路のレイアウトの比較例を示す図である。 ２入力ＮＡＮＤ回路の回路図の比較例を示す図である。 ゲート遅延のばらつきの分布の例を示す図である。 第１の実施の形態のレイアウト方法を適用した場合の、ゲート遅延のばらつきの分布の例を示す図である。 レイアウト工程の一例の処理の流れを示すフローチャートである。 半導体装置の製造プロセスの一部の流れを示すフローチャートである。 第２の実施の形態のレイアウト方法の一例を示すフローチャートである。 並列に配置されるゲート電極パターンの例を示す図である。 第２の実施の形態のレイアウト方法によるレイアウト例を示す図である。 本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。

以下、本発明の実施の形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のレイアウト方法の一例を示す図である。

レイアウト方法は、設計装置（図１２に示すようなコンピュータ）によって実行される。
図１では、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）のゲート電極パターン１０，１１，１２，１３，１４，１５が複数並列に配置されたレイアウトが示されている。ゲート電極パターン１０〜１５は、ｐチャネル型ＭＯＳＦＥＴ形成用の活性領域２０ｐ，２１ｐ，２２ｐ，２３ｐ，２４ｐ，２５ｐと、ｎチャネル型ＭＯＳＦＥＴ形成用の活性領域２０ｎ，２１ｎ，２２ｎ，２３ｎ，２４ｎ，２５ｎに跨るように配置されている。

このようなゲート電極パターン１０〜１５を形成する際、狭いピッチで形成するために、半導体装置の製造プロセスにおける露光工程ではダブルパターニングが行われる。
本実施の形態のレイアウト方法では、ダブルパターニングを考慮して、設計段階において、以下の処理が行われる。

設計装置は、まず、並列に配置される複数のゲート電極パターン１０〜１５を交互に、ダブルパターニングの第１の露光工程（１回目の露光工程）で形成するパターン、第２の露光工程（２回目の露光工程）で形成するパターンとして設定する（ステップＳ１）。

たとえば、図１の例では、設計装置は、ゲート電極パターン１１，１３，１５を第１の露光工程で形成するパターンとして設定し、ゲート電極パターン１０，１２，１４を第２の露光工程で形成するパターンとして設定する。

以上のように設定したのち、設計装置は、第１の露光工程で形成するパターンと、第２の露光工程で形成するパターンとを、並列に接続したトランジスタ対を含む回路をレイアウトする（ステップＳ２）。

図１の右下には、２入力ＮＡＮＤ回路のレイアウトを生成した例が示されている。
第１の露光工程で形成するゲート電極パターン１１と第２の露光工程で形成するゲート電極パターン１４を並列に接続する配線パターン３０が生成されており、これによりトランジスタ対が形成される。また、第１の露光工程で形成するゲート電極パターン１３と、第２の露光工程で形成するゲート電極パターン１２を並列に接続する配線パターン３１が生成されており、これによりトランジスタ対が形成される。他に２入力ＮＡＮＤ回路を形成するための配線パターン３２と、ＶＤＤ電源配線パターン３３、ＶＳＳ電源線パターン３４が形成されている。

この例では、２入力ＮＡＮＤ回路の一方の入力信号が、配線パターン３０を介して、ゲート電極パターン１１，１４に並列に供給され、ゲート電極パターン１１，１４を用いて形成されるトランジスタ対を同時にオンまたはオフさせるようにレイアウトされている。

また、２入力ＮＡＮＤ回路の他方の入力信号が、配線パターン３１を介して、ゲート電極パターン１２，１３に並列に供給され、ゲート電極パターン１２，１３を用いて形成されるトランジスタ対を同時にオンまたはオフさせるようにレイアウトされている。

なお、活性領域２０ｐ〜２５ｐと活性領域２０ｎ〜２５ｎは、活性領域３５ｐ，３５ｎとして、設定され直されている。また、ゲート電極パターン１０，１５は、トランジスタの形成には用いられず、セル間のリーク電流防止などのためのダミーパターンとされている。

このようなレイアウトによって、以下に示すような回路図の２入力ＮＡＮＤ回路が得られる。
図２は、本実施の形態のレイアウト方法によって得られる２入力ＮＡＮＤ回路の回路例を示す図である。

本実施の形態のレイアウト方法によって得られる２入力ＮＡＮＤ回路は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８を有している。トランジスタＴｒ１〜Ｔｒ４は、ｐチャネル型ＭＯＳＦＥＴであり、トランジスタＴｒ５〜Ｔｒ８は、ｎチャネル型ＭＯＳＦＥＴである。

トランジスタＴｒ１〜Ｔｒ４のソースはＶＤＤ電源配線ｖｄｄに接続され、ドレインは、トランジスタＴｒ５，Ｔｒ６のドレインと出力端子ｏｕｔに接続されている。トランジスタＴｒ１，Ｔｒ２のゲートは、入力端子ｉｎＡに接続され、トランジスタＴｒ３，Ｔｒ４のゲートは、入力端子ｉｎＢに接続されている。

トランジスタＴｒ５，Ｔｒ６のソースは、トランジスタＴｒ７，Ｔｒ８のドレインに接続され、ゲートは入力端子ｉｎＢに接続されている。トランジスタＴｒ７，Ｔｒ８のソースは、ＶＳＳ電源配線ｖｓｓに接続され、ゲートは入力端子ｉｎＡに接続されている。

トランジスタＴｒ１は、図１のゲート電極パターン１１と活性領域３５ｐを用いて形成され、トランジスタＴｒ２は、ゲート電極パターン１４と活性領域３５ｐを用いて形成される。トランジスタＴｒ３は、ゲート電極パターン１２と活性領域３５ｐを用いて形成され、トランジスタＴｒ４は、ゲート電極パターン１３と活性領域３５ｐを用いて形成される。

トランジスタＴｒ５は、図１のゲート電極パターン１２と活性領域３５ｎを用いて形成され、トランジスタＴｒ６は、ゲート電極パターン１３と活性領域３５ｎを用いて形成される。トランジスタＴｒ７は、ゲート電極パターン１１と活性領域３５ｎを用いて形成され、トランジスタＴｒ８は、ゲート電極パターン１４と活性領域３５ｎを用いて形成される。

図１に示したように、配線パターン３０によりゲート電極パターン１１，１４を並列に接続することで、図２のようにトランジスタＴｒ１，Ｔｒ２とトランジスタＴｒ７，Ｔｒ８はペアｐ１，ｐ２として機能する。また、図１に示したように、配線パターン３１によりゲート電極パターン１２，１３を並列に接続することで、図２のようにトランジスタＴｒ３，Ｔｒ４とトランジスタＴｒ５，Ｔｒ６はペアｐ３，ｐ４として機能する。

このように、第１の露光工程で形成されるゲート電極パターン１１，１２と、第２の露光工程で形成されるゲート電極パターン１３，１４を並列に接続して、トランジスタをペアで用いることで、ダブルパターニングで発生する特性ばらつきを低減できる。

また、第１の露光工程で形成されるゲート電極パターン１１，１２と、第２の露光工程で形成されるゲート電極パターン１３，１４を並列に接続することで、トランジスタのゲート幅が広がることになり、電流を多く流せるようになる。

ここで、上記のようなレイアウト方法に対する比較例として、ペアのトランジスタを作らない２入力ＮＡＮＤ回路をダブルパターニングで生成する場合について説明する。
図３は、２入力ＮＡＮＤ回路のレイアウトの比較例を示す図である。

ゲート電極パターン４０，４１，４２，４３は、並列に複数配置されており、ゲート電極パターン４１，４２の下には、ｐチャネル型ＭＯＳＦＥＴ用の活性領域５０ｐと、ｎチャネル型ＭＯＳＦＥＴ用の活性領域５０ｎが配置されている。ゲート電極パターン４０，４３は、ダミーパターンとされている。

さらに、ゲート電極パターン４２を挟む活性領域５０ｎ間と、ゲート電極パターン４１，４２間の活性領域５０ｐ，５０ｎを電気的に接続する配線パターン５１と、ＶＤＤ電源配線パターン５２と、ＶＳＳ電源配線パターン５３が配置されている。

図４は、２入力ＮＡＮＤ回路の回路図の比較例を示す図である。
図３に示したレイアウトによって得られる２入力ＮＡＮＤ回路は、トランジスタＴｒ１０，Ｔｒ１１，Ｔｒ１２，Ｔｒ１３を有している。トランジスタＴｒ１０，Ｔｒ１１は、ｐチャネル型ＭＯＳＦＥＴであり、トランジスタＴｒ１２，Ｔｒ１３は、ｎチャネル型ＭＯＳＦＥＴである。

トランジスタＴｒ１０，Ｔｒ１１のソースはＶＤＤ電源配線ｖｄｄに接続され、ドレインは、トランジスタＴｒ１２のドレインと出力端子ｏｕｔに接続されている。トランジスタＴｒ１０のゲートは、入力端子ｉｎＡに接続され、トランジスタＴｒ１１のゲートは、入力端子ｉｎＢに接続されている。

トランジスタＴｒ１２のソースは、トランジスタＴｒ１３のドレインに接続され、ゲートは入力端子ｉｎＢに接続されている。トランジスタＴｒ１３のソースは、ＶＳＳ電源配線ｖｓｓに接続され、ゲートは入力端子ｉｎＡに接続されている。

トランジスタＴｒ１０は、図３のゲート電極パターン４１と活性領域５０ｐを用いて形成され、トランジスタＴｒ１１は、ゲート電極パターン４２と活性領域５０ｐを用いて形成される。

トランジスタＴｒ１２は、図３のゲート電極パターン４２と活性領域５０ｎを用いて形成され、トランジスタＴｒ１３は、ゲート電極パターン４１と活性領域５０ｎを用いて形成される。

ダブルパターニングによって、ゲート電極パターン４１，４３を第１の露光工程で形成し、ゲート電極パターン４０，４２を第２の露光工程で形成する場合、トランジスタＴｒ１０〜Ｔｒ１３に、たとえば、以下のようなゲート遅延のばらつきが生じる。

図５は、ゲート遅延のばらつきの分布の例を示す図である。
横軸がゲート遅延であり、縦軸が、そのゲート遅延を示すトランジスタの個数（たとえば、ウェハまたはチップ全体での個数）である。

分布６０ａは、第１の露光工程で形成されるゲート電極パターン４１を用いたトランジスタＴｒ１０，Ｔｒ１３のゲート遅延のばらつきの例である。分布６０ｂは、第２の露光工程で形成されるゲート電極パターン４２を用いたトランジスタＴｒ１１，Ｔｒ１２のゲート遅延のばらつきの例である。

ダブルパターニングでは、露光工程を第１の露光工程と、第２の露光工程と分けてゲート電極パターン４１〜４３を形成するので、図５のような２つのばらつきの分布６０ａ，６０ｂが得られ、全体的なばらつきが大きくなる。

これに対し、図１に示した第１の実施の形態のレイアウト方法によれば、以下のようなゲート遅延のばらつきの分布が得られる。
図６は、第１の実施の形態のレイアウト方法を適用した場合の、ゲート遅延のばらつきの分布の例を示す図である。

横軸がゲート遅延であり、縦軸が、そのゲート遅延を示すトランジスタの個数（たとえば、ウェハまたはチップ全体での個数）である。
分布６１は、図２に示したような、ペアｐ１〜ｐ４のトランジスタのゲート遅延のばらつきを示している。点線で示した図５の分布６０ａ，６０ｂと比べて、全体的なばらつきの範囲が狭くなっている。

このように、第１の露光工程で形成されるゲート電極パターン１１，１２と、第２の露光工程で形成されるゲート電極パターン１３，１４を並列に接続して、トランジスタをペアで用いることで、ダブルパターニングで発生するゲート遅延のばらつきを抑制できる。

図７は、レイアウト工程の一例の処理の流れを示すフローチャートである。
設計装置は、ネットリスト６５やデザインルール６６などを入力して、図１に示したようなレイアウト方法を用いてレイアウト設計を行う（ステップＳ１０）。その後、設計装置はＤＲＣ（Design Rule Checking）やＬＶＳ（Layout Versus Schematic）などの検証を行い（ステップＳ１１）、エラーが発生しないか判定する（ステップＳ１２）。検証により、エラーが発生した場合には、ステップＳ１０からの処理が繰り返され、エラーが発生しない場合、設計装置はレイアウトデータを抽出する（ステップＳ１３）。

半導体装置の製造プロセスでは、前述のレイアウト工程によって生成されたレイアウトデータなどをもとにマスクが生成され、そのマスクを用いてダブルパターニングによる露光工程及びエッチング処理が行われ、実際にゲート電極パターンなどが形成される。その後、配線工程などが実施され、半導体装置が完成する。

図８は、半導体装置の製造プロセスの一部の流れを示すフローチャートである。
図１に示したように設計されるゲート電極パターン１０〜１５は、ゲート電極パターン形成工程（ステップＳ２０）で形成される。ゲート電極パターン１０〜１５は、前述したように、ダブルパターニングにより形成される。ゲート電極パターン形成工程は、第１の露光工程（ステップＳ２０ａ）と、第２の露光工程（ステップＳ２０ｂ）を含む。

第１の露光工程では、レイアウト工程にて設定された内容にしたがって、露光装置による露光で、たとえば、ゲート電極パターン１１，１３，１５が形成される。ゲート電極パターン１１は、図２のトランジスタＴｒ１，Ｔｒ７のゲートとなる。ゲート電極パターン１３は、図２のトランジスタＴｒ４，Ｔｒ６のゲートとなる。

第２の露光工程では、レイアウト工程にて設定された内容にしたがって、露光装置による露光で、たとえば、ゲート電極パターン１０，１２，１４が形成される。ゲート電極パターン１２は、図２のトランジスタＴｒ３，Ｔｒ５のゲートとなる。ゲート電極パターン１４は、図２のトランジスタＴｒ２，Ｔｒ８のゲートとなる。

ゲート電極パターン形成工程では、エッチングにより、上記ゲート電極パターン１１〜１５を完成させる。
その後、図示を省略しているが、ソースやドレイン電極パターンの形成が行われたのち、配線工程（ステップＳ２１）が行われる。配線工程では、図１に示したようなレイアウトに応じて配線が形成される。本実施の形態では、たとえば、第１の露光工程で形成されたゲート電極パターン１１，１２と、第２の露光工程で形成されたゲート電極パターン１３，１４を並列に接続する配線が形成される。

その後、各種の検査や組み立て工程が行われ、半導体装置が完成する。
なお、上記では、２入力ＮＡＮＤ回路をレイアウトする例について説明したが、これに限定されない。

クロックラインなどのクリティカルパスに使われる回路（フリップフロップなど）やカレントミラー回路など、トランジスタの特性ばらつきを抑制したい回路のレイアウトの際に、上記のようなレイアウト方法を適用することで、ばらつきの少ない回路が得られる。

すなわち、レイアウトの際に、第１の露光工程で形成されるゲート電極パターンと、第２の露光工程で形成されるゲート電極パターンを並列に接続して、トランジスタをペアで用いることで、ダブルパターニングで発生するゲート遅延のばらつきを低減できる。

（第２の実施の形態）
図９は、第２の実施の形態のレイアウト方法の一例を示すフローチャートである。
第１の実施の形態のレイアウト方法と同様に、設計装置は、まず、並列に配置されるゲート電極パターンを交互に、ダブルパターニングの第１の露光工程で形成するパターン、第２の露光工程で形成するパターンとして設定する（ステップＳ３０）。

図１０は、並列に配置されるゲート電極パターンの例を示す図である。
ＭＯＳＦＥＴのゲート電極パターン７０，７１，７２，７３，７４が複数並列に配置されたレイアウトが示されている。ゲート電極パターン７０〜７４は、ｐチャネル型ＭＯＳＦＥＴ形成用の活性領域８０ｐ，８１ｐ，８２ｐ，８３ｐ，８４ｐ上と、ｎチャネル型ＭＯＳＦＥＴ形成用の活性領域８０ｎ，８１ｎ，８２ｎ，８３ｎ，８４ｎ上に配置されている。

ステップＳ３０の処理では、設計装置は、たとえば、ゲート電極パターン７１，７３を第１の露光工程で形成するパターンとして設定し、ゲート電極パターン７０，７２，７４を第２の露光工程で形成するパターンとして設定する。

そして、設計装置は、設定した一方のパターンをダミーパターンとして設定する（ステップＳ３１）。たとえば、設計装置は、第２の露光工程で形成するゲート電極パターン７０，７２，７４をダミーパターンとして設定する。

次に、設計装置は、ダミーパターンとして設定されたゲート電極パターンを除くゲート電極パターンを用いたトランジスタを含む回路をレイアウトし、レイアウトデータを生成する（ステップＳ３２）。

図１１は、第２の実施の形態のレイアウト方法によるレイアウト例を示す図である。
図１１では、前述のステップＳ３１の処理で、ゲート電極パターン７０，７２，７４がダミーパターンとして設定された場合の、２入力ＮＡＮＤ回路のレイアウト例が示されている。

ゲート電極パターン７１，７３と、各活性領域８１ｐ，８１ｎ，８３ｐ，８３ｎ間を接続する配線パターン９０，９１、ＶＤＤ電源配線パターン９２、ＶＳＳ電源配線パターン９３により２入力ＮＡＮＤ回路がレイアウトされている。

ダミーパターンとして設定されたゲート電極パターン７０，７２，７４の下にあった、図１０の活性領域８０ｐ，８０ｎ，８２ｐ，８２ｎ，８４ｐ，８４ｎについては、レイアウトから削除されている。

このようなレイアウトの２入力ＮＡＮＤ回路の回路図は、図４に示したものと同じである。
ただし、第２の実施の形態のレイアウト方法では、ダブルパターニングの一方の露光工程で形成するゲート電極パターンをダミーパターンとして、トランジスタの形成には用いないようにすることで、特性ばらつきを抑制できる。たとえば、図５に示したような２つのばらつきの分布６０ａ，６０ｂを、どちらか一方にすることができる。

また、トランジスタの形成に用いるゲート電極パターンを、ダブルパターニングの一方の露光工程で形成するもののみとすることで、特性ばらつきの見積もりを容易に行うことができる。

以上のような第２の実施の形態のレイアウト方法も、図７に示したレイアウト設計（ステップＳ１０）の工程で実行される。また、生成された図１１のようなレイアウトデータをもとに、図８に示したような半導体装置の製造プロセスが実施される。

すなわち、第１の露光工程では、露光によりトランジスタのゲート電極パターンを形成し、第２の露光工程では、露光により第１の露光工程で形成したゲート電極パターンと並列に配置されるダミーのゲート電極パターン（つまりダミーパターン）を形成する。

なお、第１の露光工程で、ダミーパターンを形成し、第２の露光工程で、ゲート電極パターンを形成するようにしてもよい。
なお、上記では、２入力ＮＡＮＤ回路をレイアウトする例について説明したが、これに限定されない。

クロックラインなどのクリティカルパスに使われる回路（フリップフロップなど）やカレントミラー回路など、トランジスタの特性ばらつきを抑制したい回路のレイアウトの際に、上記のようなレイアウト方法を適用することで、ばらつきの少ない回路が得られる。

すなわち、レイアウトの際に、第１の露光工程か第２の露光工程で形成されるゲート電極パターンをどちらか一方を用いてトランジスタを形成することで、ダブルパターニングで発生するゲート遅延のばらつきを低減できる。

以上のような第１または第２のレイアウト方法は、たとえば、以下に示すようなコンピュータにて実現される。
図１２は、本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。コンピュータ１００は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０８を介してＲＡＭ（Random Access Memory）１０２と複数の周辺機器が接続されている。

ＲＡＭ１０２は、コンピュータ１００の主記憶装置として使用される。ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に用いる各種データが格納される。

バス１０８に接続されている周辺機器としては、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）１０３、グラフィック処理装置１０４、入力インタフェース１０５、光学ドライブ装置１０６、及び通信インタフェース１０７がある。

ＨＤＤ１０３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ１０３は、コンピュータ１００の二次記憶装置として使用される。ＨＤＤ１０３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。

グラフィック処理装置１０４には、モニタ１０４ａが接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令にしたがって、画像をモニタ１０４ａの画面に表示させる。モニタ１０４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。

入力インタフェース１０５には、キーボード１０５ａとマウス１０５ｂとが接続されている。入力インタフェース１０５は、キーボード１０５ａやマウス１０５ｂから送られてくる信号をＣＰＵ１０１に送信する。なお、マウス１０５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。

光学ドライブ装置１０６は、レーザ光などを利用して、光ディスク１０６ａに記録されたデータの読み取りを行う。光ディスク１０６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク１０６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。

通信インタフェース１０７は、ネットワーク１０７ａに接続されている。通信インタフェース１０７は、ネットワーク１０７ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。

以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
以上、実施の形態に基づき、本発明のレイアウト方法及び半導体装置の製造方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０〜１５ ゲート電極パターン
２０ｐ〜２５ｐ，２０ｎ〜２５ｎ，３５ｐ，３５ｎ 活性領域
３０〜３２ 配線パターン
３３ ＶＤＤ電源配線パターン
３４ ＶＳＳ電源配線パターン

Claims (5)

1. コンピュータによって実行されるレイアウト方法において、
   並列に配置される複数のゲート電極パターンを交互に、ダブルパターニングの第１の露光工程で形成する第１のパターン及び第２の露光工程で形成する第２のパターンとして設定し、
   前記第１のパターンと前記第２のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトする、
   ことを特徴とするレイアウト方法。
2. 入力信号が、前記複数のゲート電極パターンのうち、前記トランジスタ対の前記第１のパターンと設定された第１のゲート電極パターン及び前記第２のパターンと設定された第２のゲート電極パターンに並列に供給されるようにレイアウトすることを特徴とする請求項１に記載のレイアウト方法。
3. コンピュータによって実行されるレイアウト方法において、
   並列に配置される複数のゲート電極パターンを交互に、ダブルパターニングの１回目の露光で形成する第１のパターン及び２回目の露光で形成する第２のパターンとして設定し、
   前記第１または前記２のパターンの一方を、ダミーのゲート電極パターンとして設定し、
   設定された前記ダミーのゲート電極パターンを除く前記ゲート電極パターンを用いたトランジスタを含む回路をレイアウトする、
   ことを特徴とするレイアウト方法。
4. ダブルパターニングを用いた半導体装置の製造方法において、
   露光により第１のトランジスタの第１のゲート電極パターンを形成する第１の露光工程と、
   露光により前記第１のゲート電極パターンと交互に並列に配置される第２のトランジスタの第２のゲート電極パターンを形成する第２の露光工程と、
   前記第１のゲート電極パターンと、前記第２のゲート電極パターンとを並列に接続する配線工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. ダブルパターニングを用いた半導体装置の製造方法において、
   露光によりトランジスタのゲート電極パターンを形成する第１の露光工程と、
   露光により前記ゲート電極パターンと交互に並列に配置されるダミーのゲート電極パターンを形成する第２の露光工程と、
   を含むことを特徴とする半導体装置の製造方法。
   

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