DE60317401T2

DE60317401T2 - Verfahren und Vorrichtung zur Taktrückgewinnung

Info

Publication number: DE60317401T2
Application number: DE60317401T
Authority: DE
Inventors: Christohe Scarabello; Yann Deval; Jean-Baptiste Begueret; Pascal Fouillat; Jean-Yves Le Gall; Michel Pignol
Original assignee: Centre National dEtudes Spatiales CNES
Current assignee: Centre National dEtudes Spatiales CNES
Priority date: 2002-04-04
Filing date: 2003-04-04
Publication date: 2008-09-18
Anticipated expiration: 2023-04-05
Also published as: ES2297109T3; FR2838265A1; ATE378746T1; FR2838265B1; EP1351428A1; DE60317401D1; EP1351428B1

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung für die Übertragung von Digitaldaten auf einer seriellen Verbindung im Basisband mit einer Nennfrequenz fn von über 500 MHz zwischen einem Sender und einem Empfänger, die durch einen Datenübertragungskanal verbunden sind (Kabel (entweder mit einem einzigen Leitungsdraht oder mit zwei Drähten für eine Differentialverbindung) oder Lichtleitfaser, oder Einkanal-Funkfrequenz ...) von der Art „Punkt-zu-Punkt".
Eine solche Übertragung von Digitaldaten durch eine serielle Verbindung im Basisband kann zum Beispiel für die Verbindung von Computern (Netzen) oder anderen digitalen Vorrichtungen (Digitalfernsehen, Raumfahrtsysteme, ...) eingesetzt werden. Bei diesen seriellen digitalen Verbindungen im Basisband ist es notwendig, empfängerseitig aus dem empfangenen Signal analoger Art (elektrisches oder optisches Signal) einerseits die Werte der von diesem empfangenen Signal nacheinander übertragenen Digitaldaten zu extrahieren, und andererseits das diesen Daten entsprechende Taktsignal. Das Taktsignal, das im Empfänger zum Extrahieren der Daten benutzt wird, muß genau mit dem Frequenztakt dieser Daten im empfangenen Signal synchronisiert sein. Nun können die Sendetakte und die Empfangstakte variieren, und dies insbesondere je nach den Versorgungsspannungen und der Temperatur, so daß diese Synchronisierung nicht durch einfache Konstruktion erreicht werden kann (Wahl von identischen Takten). Der Empfänger schließt also notwendigerweise eine Vorrichtung für die Taktextraktion ein, die sogenannte CR („clock recovery").
Für die seriellen Verbindungen im Basisband mit hoher Datenrate über Kabel (über 500 Mio Bit/Sek.) wie für die Ultrahochfrequenz-Verbindungen im Basisband von der Einkanal-Art werden auf einem einzigen Kanal die Informationen „Daten" und „Takt” zusammen übermittelt. Damit kann bei diesen Frequenzen jede schwierige Paarung auf der Länge der Signalpfade vermieden werden. Das Signal muß codiert sein, damit der Zeichenempfänger dann die Information „Takt" aus dem Inneren des empfangenen Signals extrahieren kann.
Der Sender wandelt die Daten von N parallelen Bit, die mit einer Wortfrequenz getaktet sind, mit Hilfe einer Codier- und Serialisierungsfunktion in ein serielles Signal in Worten von M Bit um. Wenn N = 8 oder 16 Bit, hat man üblicherweise M = 10, 12 oder 20 Bit.
Der Empfänger führt die umgekehrte Verarbeitung durch. Er empfängt das serielle Signal in Worten von M Bit, die er in Daten mit N parallelen Bit umwandelt. Die Vorrichtung für die Taktextraktion extrahiert den Takt anhand der Bit dieser Daten. Eine Entscheidungsschaltung bildet Momentwerte des erhaltenen seriellen Signals, indem sie es mit der Bit-Taktfrequenz synchronisiert. Die Wortfrequenz wird durch einen Frequenzteiler von der Bitfrequenz abgeleitet. Die parallelen Daten werden durch einen Decodierer M Bit/N Bit und eine Entserialisierungsfunktion wieder gewonnen.
Bisher wurden die meisten Komponenten der Taktextraktion CR ab einer Schleife mit Phasenverriegelung, der sogenannten PLL, ausgeführt, die im wesentlichen am Ausgang eines die Impulse erzeugenden Schaltkreises, die den auf- und absteigenden Flanken des erhaltenen Signals entsprechen, einen Phasenkomparator umfaßt, der über ein Schleifenfilter ein Einstellsignal an einen spannungsgesteuerten Oszillator, einen sogenannten VCO, liefert. Der VCO liefert ein internes Taktsignal an eine Entscheidungs-Kippschaltung, was ermöglicht, die Daten des erhaltenen Signals zu extrahieren.
Die PLL ist ein Schleifensystem, in dem die Phase eines Signals an die Phase eines Bezugssignals gebunden ist. Dieses System funktioniert auf den Übergängen des ankommenden seriellen Signals. Folglich wird bei manchen Ausführungen ein „Impulsgenerator"-Kreis eingesetzt, damit bei jedem Übergang (auf- und absteigend) des ankommenden Signals ein Impuls mit fester Dauer erzeugt wird; Die spektrale Leistungsdichte des somit erzielten Signals enthält also eine Energielinie, die bei der Bittaktfrequenz nicht null ist, wobei dieses Signal zur Speisung der PLL dient.
Es werden zwei Funktionsmodi unterschieden:

– Wenn die Phasen der beiden Signale (Takt und Daten) nicht übereinstimmen, erzeugt der Phasenkomparator eine Fehlerspannung. Diese Spannung wird vom Schleifenfilter gefiltert, und ihr Mittelwert steuert direkt den VCO;
– Wenn die Schleife verriegelt ist, sind die beiden Signale phasengleich, und es wird keinerlei Fehlerspannung erzeugt.

Es gibt viele Arten von Phasenkomparatoren, aber die Phasen-/Frequenzdetektoren werden am meisten eingesetzt. Durch ihre Empfindlichkeit auf die Unterschiede der ankommenden Daten vereinfachen sie in der Tat die Verriegelung der PLL. Sie sind mit einer Lastpumpe verbunden, was einen Erfassungsbereich ermöglicht, der den gesamten Variationsbereich des VCO und in der Theorie einen statischen Fehler null abdeckt, wenn die Schleife verriegelt wird.
Das Schleifenfilter extrahiert den durchschnittlichen Wert der Fehlerspannung des Phasenkomparators. Es handelt sich um ein Tiefpaßfilter. Es kann passiv oder aktiv sein.
Der VCO muß ein sehr streng bindendes Lastenheft bezüglich Phasenrauschen und Bereich der Frequenzvariation erfüllen. Es gibt zwei große Familien von VCO:

– Die Kipp-Oszillatoren wie zum Beispiel die astabilen oder die Ring-Oszillatoren;
– Die Netz-Oszillatoren LC; Dabei handelt es sich um Oberschwingungs-Oszillatoren, nämlich Oszillatoren mit negativem Widerstand oder auch solche mit Phasenverschiebung.

Eine PLL führt somit eine ständige Anpassung der Phase des internen Taktsignals an die Phase des erhaltenen Signals durch, indem sie die Frequenz leicht verändert, um die eventuelle Phasenverschiebung auszugleichen.
Im Fall der Übertragung von Daten mit einer langen Serie aufeinanderfolgender identischer Bit (also ohne Übergang) wäre keine Fehlerspannung verfügbar, und folglich würde der VCO abweichen, bis er zu seiner Ruhefrequenz zurückkehrt und somit die Steuerung unterbricht. Zur Vermeidung dieses Verlusts an Synchronisierung müssen die Daten codiert werden, damit das vom Empfänger erhaltene Signal eine ausreichende Dichte an Transitionen enthält.
Die klassischste Lösung sind die PLL Schleifen, die seit vielen Jahren für die Funktion Taktextraktion CR eingesetzt werden. Sie stellen alle einen hohen Verbrauch dar. Selbst bei den einfachsten Ausführungsmodi ist in der Tat ein Oszillator erforderlich, der Auflagen bezüglich des Phasenrauschens und des Funktionsbereichs hat, ein Schleifenfilter, von dem die Eigenschaften der PLL hinsichtlich Geschwindigkeit und Phasenrauschen abhängen, ein Phasenkomparator und Flankendetektor, die mit der Bit-Frequenz funktionieren. Außerdem können die Elemente gewisser Filter oder Oszillatoren, wie zum Beispiel die Quarz-Oszillatoren nicht voll integriert werden, oder die totale Einbindung des Kreises erfolgt zum Nachteil der Größe des Kreises.
Sie weisen ferner insbesondere hinsichtlich der Frequenz Funktionsgrenzen auf. Die Entwicklung von PLL Schleifen, die mit Verbindungen mit hoher Rate verträglich sind (Hochfrequenztakt über 500 MHz) ist somit eine ständige Sorge in diesem Forschungsbereich (siehe zum Beispiel „A 0.155, 0.622- und 2.488-GB/s Automatic Bit-Rate Selecting clock and Data Recovery IC for Bit-Rate Transparent SDH Systems" von C. Scheytt et al. IEEE Journal of Solid State Circuits, Band 34, Nr. 12, Dezember 1999; „Differential CMOS circuits for 622-MHz/933-MHz Clock and Data Recovery Applications" von H. Djahanshahi et al., IEEE Journal of Solid State Circuits, Band 35, Nr. 6, Juni 2000, ...). Mit den im Moment für die Datenübertragung vorgesehenen immer höheren Frequenzen (mehrere Gigahertz für industrielle Anwendungen, über 10 Gigahertz für Laboranwendungen) und trotz einer permanenten Forschung in dieser Richtung kann nichtsdestoweniger mit den Schaltkreisen auf PLL-Grundlage eine CR Funktion nur mit komplexen und kostspieligen technologischen Lösungen sowohl bei ihrer Ausführung als auch ihrem Energieverbrauch erzielt werden, und die meistens relativ schwache praktische Leistungen zeigen (relativ hohe Bitfehlerrate).
Unter den anderen vorgesehenen Lösungen zur Ausführung einer CR Funktion kann die Schleife mit Fristverriegelung, die sogenannte DLL, genannt werden, die 1990 entwickelt wurde und den Vorteil aufweist, daß sie mit der digitalen Festkörpertechnologie ausgeführt werden kann. Diese DLL Schleifen bieten jedoch relativ schwache Leistungen hinsichtlich des „jitter", das heißt von plötzlich auftretendem Phasenrauschen oder Phasenverschiebung. Daher wird in der Publikation „A 155 MHz Clock Recovery Delay-and-Phase-Locked Loop" von T. H. Lee et al. IEEE Journal of Solid State Circuits, Band 27, Nr. 12, Dezember 1992 empfohlen, die DLL und die PLL zu kombinieren, um dem Problem mit dem „jitter" abzuhelfen. Außerdem verbrauchen die DLL Schleifen auch viel Energie und erfordern Transistoren in hoher Anzahl.
Manche Autoren haben auch vorgeschlagen, einen optoelektronischen Oszillator zu benutzen, der OEO genannt wird (zum Beispiel „A High-Speed Photonic clock and Carrier Regenerator" X.5. Yao, G. Lutes, TDA Progress Report, 15. Mai 1995, SS 202–210). Ein solcher Oszillator besteht aus einem Pumpenlaser und einem Gegenreaktionskreis mit Einsatz verschiedener Elemente. Auf einem solchen optischen Oszillator bringt eine Synchronisierung Probleme mit sich, und zwar sowohl unter dem Gesichtspunkt der Ausführung der Kreise, die keine VLSI Kreise sein können und einen Hohlraumresonator notwendig machen, als auch unter dem Gesichtspunkt des Verbrauchs.
Ferner wird im Dokument US-6 256 361 ein Taktrückgewinnungskreis beschrieben, der für den Betrieb bei relativ geringen Frequenzen konzipiert ist (experimentiert mit 155, 520 MHz und 184, 320 MHz). Der beschriebene Kreis ist analoger Art. Der Kreis umfaßt einen Impulsgenerator, dessen Struktur nicht präzisiert wird, und einen eingabeverriegelten Oszillator von der Art Colpitts, der eine manuelle Regelung der Frequenz durch eine variable Induktivität mit hoher Leistung L1 notwendig macht. Die Ausführung eines solchen Kreises kann nicht kompatibel mit Frequenzen über 500 MHz sein und macht eine vorherige präzise Regelung der variablen Induktivität L1 erforderlich, damit das Einschwingen in der Frequenz möglich wird. Er ist also im Einsatz sehr schwierig, was seine Anwendungen beträchtlich begrenzt. Er ist insbesondere nicht mit einer Festkörpertechnologie verträglich und auch nicht mit einer Einbindung in ein Raumsystem, in dem nach dem Start keinerlei Regelung erlaubt ist, insbesondere zur Berücksichtigung eines eventuellen Abtreibens der elektronischen Komponenten.
In der Publikation GABARA T. XP010340781 wird auch ein Taktrückgewinnungskreis beschrieben, der einen in Einspeisung verriegelten CMOS LC Oszillator umfaßt und mit Frequenzen von 1 bis 5 GHz kompatibel ist. Dieser Oszillator erhält die Datenreihe NRZ über eine Impedanz. Es ist keinerlei Impulsgenerator vorgesehen. Der Betrieb dieser Montage stützt sich also auf ein Fehlen des Signals NRZ, nämlich das Vorhandensein einer Restlinie mit der Bittaktung, die auf eine Asymmetrie zurückzuführen ist, die in den meisten reellen NRZ Signalen angetroffen wird. Wenn somit das NRZ Signal perfekt ist, ist die Montage nicht funktionsfähig. Ferner muß auch hier eine Kontrolle mit einer Gleichspannung vorgesehen werden, damit die Frequenz des Oszillators präzise derjenigen der seriellen Daten am Eingang angepaßt wird. Nichtsdestoweniger führt die geringste Abweichung der Temperatur oder der Spannung, die im Rahmen einer industriellen Anwendung unvermeidlich ist, zum Kippen des Kreises.
Im Dokument US 6,317,008 wird ein Taktrückgewinnungskreis beschrieben, der einen Einspeisungs-Oszillator umfaßt, dessen Eigenfrequenz im Verriegelungsbereich der Frequenz des am Eingang dieses Oszillators anliegenden Signals angepaßt werden muß, und zwar mit Hilfe einer Kontrolle der Gleichspannung dieses Oszillators.
In diesem Zusammenhang zielt die Erfindung darauf ab, ein Verfahren und eine Vorrichtung für die synchronisierte Übertragung von Digitaldaten in Serie im Basisband vorzuschlagen, die mit Nennfrequenzen mit über 500 MHz – und insbesondere mit über 1 GHz, was über 10 GHz hinausgehen kann – kompatibel sind, indem spontan eine Synchronisierung in der Frequenz gesichert wird, ohne eine vorherige präzise Anpassung der Nennfrequenz des Oszillators notwendig zu machen, die eine ausreichend geringe Bitfehlerrate aufweisen, damit sie mit den vorgesehenen Anwendungen kompatibel sind, die auf einem integrierten digitalen Festkörperschaltkreis insbesondere von der Art VLSI ausgeführt werden können, die eine einfache und zuverlässige Konzeption aufweisen, wirtschaftlich bei der Ausführung sind und einen geringen Energieverbrauch haben, und die in vielen Anwendungen für digitale serielle Verbindungen im Basisband eingesetzt werden können.
Die Erfindung zielt insbesondere darauf ab, ein solches Verfahren und eine solche Vorrichtung anzubieten, die vorteilhafterweise an die Anwendungen in der Luft- und Raumfahrt angepaßt sind, für die Ausführung von Onboard-Systemen in Luft- und Raumschiffen, bei denen die Auflagen hinsichtlich Gewicht, Volumen, Energieverbrauch, Zuverlässigkeit und Lebensdauer von höchster Wichtigkeit sind.
Hierfür betrifft die Erfindung ein Verfahren nach Anspruch 1.
Die Erfindung erstreckt sich auf eine Vorrichtung nach Anspruch 11.
Es wird darauf hingewiesen, daß Einspeisungs-Oszillatoren seit langem bekannt sind. Ein Einspeisungs-Oszillator ist ein Oszillator mit Eigenfrequenz fos, der aber, wenn er durch ein periodisches Frequenzsignal fd gespeist wird, sich auf dieser Frequenz fd synchronisiert, indem es dieser Frequenz fd unter der Bedingung ein Ausgangssignal liefert, daß fd ausreichend nahe an fos liegt. Es ist auch bekannt, daß die Einspeisungs-Oszillatoren auch für die Trägerfrequenz- und/oder Taktrückgewinnung anstelle der PLL in den modulierten Funkverbindungen oder den WLAN Netzen (örtliche drahtlose Schleife) oder UMTS (Mobiltelefon der 3. Generation) benutzt werden können, wo die Übertragung der Informationen durch Übereinanderlegen der Information erfolgt, die auf einer Trägerwelle übertragen werden soll: die Trägerfrequenz. Nachstehend die bekanntesten Modulationen:

– Die Amplitudenmodulation (AM), die darin besteht, die Information durch Variationen der Amplitude der Trägerwelle zu codieren;
– Die Frequenzmodulation (FM), die darin besteht, die Information durch Variationen der Frequenz der Trägerwelle zu codieren;
– Die Phasenmodulation (PSK), die darin besteht, die Information durch Phasensprünge der Trägerwelle zu codieren.

Das Ensemble bestehend aus Trägerwelle und Nutzsignal wird „modulierte Welle" genannt. Die Netze WLAN und UMTS funktionieren auf mehreren anderen und komplexeren Arten, insbesondere die Ausbreitung des Spektrums durch Frequenzsprung (FHSS).
Bei einer Übertragung durch Modulation wie zum Beispiel diejenige der Modulation durch Phasenverschiebung (QPSK) können mit der sequentiellen Logik der Rekonstruktion die Daten (oder das modulierende Signal) wiedergefunden werden. Die in der Welle enthaltenen Daten benötigen keine besondere Formgebung (oder Codierung), denn die Information über den Takt ist in der Frequenz der Trägerwelle und im Verhältnis Takt Worte/Bandbreite des Kanals enthalten. Wenn die Frequenz der Trägerwelle und die Bandbreite bekannt sind, kann der Worttakt zurückgewonnen werden. Im Absolutfall ist also ein Empfang eines Signals, das nur „0" oder nur „1" enthält, theoretisch möglich, denn der Takt ist in den Daten nicht enthalten.
Bei diesen Übertragungen durch Modulation ist das übertragene Signal also immer periodisch (Trägerfrequenz), und das Problem an der Basis dieser Erfindung stellt sich also nicht. Die Kenntnisse bezüglich der in den modulierten Übertragungen eingesetzten Einspeisungs-Oszillatoren sind also nicht auf serielle Verbindungen im Basisband umsetzbar, wo die Probleme der Synchronisierung mit hoher Rate viel komplexer sind.
Insbesondere konnte das überraschende Ergebnis der Erfindung nicht vorausgesehen werden, nach dem ein Einspeisungs-Oszillator mit einem nicht periodischen Eingangssignal benutzt werden könnte, indem er an einen Impulsgenerator wie oben genannt gekoppelt wird. Es konnte auch nichts daran denken lassen, daß eine Feinregelung der Nennfrequenz des Oszillators in der Praxis nicht notwendig ist, das der Kreis spontan eine Synchronisierung der Frequenz auf einem breiten Bereich sicherstellt.
Ferner muß festgehalten werden, daß die Einspeisungs-Oszillatoren bei den modulierten Verbindungen für die Rückgewinnung der Trägerfrequenz oder des Takts im wesentlichen in der bipolaren Technologie und in den Bereichen mit Frequenzen unter 100 MHz vorgesehen worden waren, wo die Lösungen wie zum Beispiel die herkömmlichen PLL in Wirklichkeit zufrieden stellen. Nichts ließ also daran denken, daß ein einfacher in einem integrierten Festkörper-Schaltkreis ausgeführter Einspeisungs-Oszillator, und wenn er auch von einem nicht periodischen Signal gespeist wird, in der Tat in Verbindung mit einer geeigneten Codierung des gesendeten Signals eine echte Lösung im Bereich der seriellen Verbindungen im Basisband (ohne Modulation) mit hoher Rate (über 500 MBit/s) bieten könnte.
Bei einer erfindungsgemäßen Vorrichtung umfaßt der aus dem Impulsgenerator und dem Einspeisungs-Oszillator gebildete Taktrückgewinnungskreis eine geringe Anzahl Komponenten, die wenig anspruchsvollen Funktionsbedingungen unterliegen (weniger anspruchsvoll als bei Komponenten einer PLL) und können leicht in einen integrierten Festkörper-Schaltkreis relativ einfacher Herstellung (einfacher als eine PLL), zuverlässiger und wirtschaftlicher eingebunden werden. Die geringe Anzahl Komponenten, die im Rhythmus der Daten funktionieren, führen einen geringen Energieverbrauch mit sich. Durch die Einfachheit und die geringe Anzahl der Komponenten wird die Funktion bei hohen Frequenzen möglich. Es muß hierzu festgehalten werden, daß sich herausstellt, daß die Ausführung des Oszillators in Form eines integrierten Festkörper-Schaltkreises nach den geläufigen Technologien in der Tat durch die Konstruktion zum Erreichen einer hohen Resonanzfrequenz des Einspeisungs-Oszillators, insbesondere über 500 MHz führt.
Vorteilhafterweise und erfindungsgemäß ist der Taktrückgewinnungskreis auf einem integrierten Festkörper-Schaltkreis gebildet, der den Impulsgenerator und den Einspeisungs-Oszillator einbindet.
Durch das Fehlen einer Schleife, des Schleifenfilters und der Fehlersteuerung ist die Zeit für die Synchronisierung des Einspeisungs-Oszillators im Verhältnis zu derjenigen einer PLL stark reduziert und in Wirklichkeit praktisch sofort.
Die Eigenfrequenz der vom Einspeisungs-Oszillator freien Oszillation fos kann eventuell nicht genau der Bittaktfrequenz fsr des erhaltenen Signals entsprechen. Nichtsdestoweniger kann bei jedem mit dem Bittakt synchronisierten Impuls des Impulssignals, wenn es auch ein nicht periodisches Signal bildet, in Wirklichkeit der Einspeisungs-Oszillator auf die Bittaktfrequenz fsr abgestimmt werden.
Vorteilhafterweise und erfindungsgemäß sind der Impulsgenerator und der Einspeisungs-Oszillator so angepaßt, daß die Breite der vom Impulsgenerator abgegebenen Stromimpulse die Hälfte der Periode ausmacht, die der Eigenfrequenz fos des Einspeisungs-Oszillators entspricht.
Vorteilhafterweise und erfindungsgemäß sind der Impulsgenerator und der Einspeisungs-Oszillator so angepaßt, daß die Breite der vom Impulsgenerator abgegebenen Stromimpulse geringer als die Hälfte der Periode ist, die der Eigenfrequenz fos des Einspeisungs-Oszillator entspricht. Bevorzugterweise ist die Breite der Impulse etwas geringer als die Hälfte der Periode der Eigenfrequenz fos. Damit wird ein optimaler Synchronisierungsbereich erzielt.
Da das erhaltene Signal ein serielles Signal und repräsentativ für die digitalen Daten ist, wird es theoretisch aus Rechteckimpulsen gebildet, (wenn es sich in der Praxis auch eher um Kurven handelt) und weist aufsteigende Flanken (das heißt mehr oder weniger schnelle Übergänge) und absteigende Flanken auf. Vorteilhafterweise und erfindungsgemäß ist der Impulsgenerator so angepaßt, daß er an den Einspeisungs-Oszillator ein Impulssignal abgibt, das repräsentativ für eine einzige Kategorie von Flanken ist, die in der Kategorie der aufsteigenden Flanken und der Kategorie der absteigenden Flanken gewählt wird, und mit dieser Kategorie der Flanken des erhaltenen Signals synchronisiert ist. In der Tat ist mit Überraschung festgestellt worden, daß trotz der Tatsache, daß die Verwendung von nur einer der Kategorien von Flanken (entweder die aufsteigenden Flanken oder die absteigenden Flanken) eine nur halb so häufige Neusynchronisierung des Oszillators auf der Bitfrequenz des erhaltenen Signals stattfindet, und in Wirklichkeit erfolgt diese Neusynchronisierung richtig und mit viel weniger Rauschen am Ausgang als wenn alle Flanken des Signals verwendet werden. Eine der Erklärungen dieses überraschenden Ergebnisses könnte in der Tatsache liegen, daß die aufsteigenden Flanken in der Praxis nicht streng phasengleich mit den absteigenden Flanken wären (Asymmetrie der Verbreitungszeiten zwischen dem Übergang von „0" zu „1" und dem Übergang von „1" zu „0").
Der Einspeisungs-Oszillator ist ein synchroner Oszillator, der zwei Feldeffekttransistoren umfaßt, die nach einer Differentialtopologie gekoppelt sind. Vorteilhafterweise und erfindungsgemäß umfaßt der Einspeisungs-Oszillator zwei symmetrische Zweige parallel, die jeweils einen Feldeffekttransistor, eine Serieninduktivität und eine parallele Kapazität umfassen. Vorteilhafterweise und erfindungsgemäß ist die Induktivität in jedem Zweig durch den Eingangs-/Ausgangs-Knotenpunkt mit dem Transistor verbunden, der mit einer Stromquelle des Impulsgenerators verbunden ist. Vorteilhafterweise und erfindungsgemäß sind die Feldeffekttransistoren von der Art MOS. Vorteilhafterweise und erfindungsgemäß werden die beiden Zweige von einer gemeinsamen Speisungsquelle gespeist, die mit jeder Induktivität verbunden ist, und von einer gemeinsamen Stromquelle, die zwischen ersten Klemmen (insbesondere die Quellen) der Transistoren und dem schwächsten Potential (Masse) verbunden ist, wobei die Induktivität und die Kapazität jedes Zweigs mit einer zweiten Klemme (insbesondere der Drain) des Transistors verbunden sind, die auch mit der Steuerelektrode des Transistors des anderen Zweigs verbunden ist. Somit weist der Einspeisungs-Oszillator eine Differentialtopologie auf, die symmetrisch gegenüber der Masse ist, was die Koppelungen der Substrate minimiert. Außerdem weist diese Struktur ein hohes Verhältnis zwischen Synchronisierungs-/Amplitudenbereich des synchronisierenden Stroms auf und fördert also die Synchronisierung. Sie kann problemlos auf einem integrierten Schaltkreis nach der Festkörper-Technologie mit einer hohen Eigenfrequenz fos der Oszillation ausgeführt werden.
Erfindungsgemäß umfaßt der Impulsgenerator zwei parallele Stromquellen, die dafür angepaßt sind, daß sie Signale gleicher Amplitude, gleicher Frequenz aber in Phasenverschiebung abgeben. Somit bietet der Impulsgenerator auch eine Differentialstruktur.
Der Empfänger umfaßt eine Entscheidungsschaltung, die die seriellen Digitaldaten ab dem erhaltenen Signal und vom Empfangstaktsignal abgibt, das vom aus dem Taktrückgewinnungskreis empfangenen Signal extrahiert ist. Diese Entscheidungsschaltung kann aus einer einfachen Kippschaltung D gebildet sein. Bei einer Variante umfaßt der Empfänger vorteilhafterweise und erfindungsgemäß eine Entscheidungsschaltung, die das Empfangstaktsignal und das erhaltene Signal erhält und eine Anzahl von mindestens gleich 3 – insbesondere ungeraden – Kippschaltungen D umfaßt, die die Daten liefern, die nach im Verhältnis zu den Impulsen des Empfangstaktsignals getrennten Verschiebungsdauern verschoben, jedoch normalerweise in der Periode der Nennfrequenz fn des Empfangstaktsignals inbegriffen sind. Eine Entscheidungslogik bildet ein Ausgangssignal der Entscheidungsschaltung entsprechend dem Ausgangswert, der mehrheitlich von diesen Kippschaltungen bis zur folgenden Flanke des Empfangstaktsignals gegeben wird. Damit wird garantiert, daß die wiedergegebenen seriellen Datensignale auf dem erhaltenen Signal gut phasengleich abgestimmt sind, und dies sogar bei anliegenden Parasitenimpulsen im empfangenen Signal. Diese Entscheidungslogik verringert also die Bitfehlerrate.
Zum Beispiel werden drei Kippschaltungen benutzt, von denen eine um eine halbe Periode der Nennfrequenz fn gegenüber der Flanke des rückgewonnenen Takts verschoben ist, und die beiden anderen sind beidseitig davon zum Beispiel um 1/4 Periode und um 3/4 Periode der Nennfrequenz fn verschoben. Ferner kann bei Benutzung mehrerer phasenverschobener Kippschaltungen die Präsenz einer Abweichung der Phase in einer oder in einer anderen Richtung entdeckt werden. Diese Information der Entdeckung kann an das System gegeben werden, das auf geeignete Weise reagieren kann, und dies insbesondere bei kritischen Daten (zum Beispiel Kontrolldaten eines Raumfahrtsystems), indem eine Neusynchronisierung der Leitung und/oder eine Neuübertragung der Daten angefordert wird.
Die für das gesendete Signal (und also auch für das erhaltene Signal) benutzte Codierung ist so angepaßt, daß die Übergangsrate dafür ausreicht, eine genügend häufige Neusynchronisierung des Einspeisungs-Oszillators sicherzustellen, indem jeglicher Bitfehler vermieden wird. In der Praxis hängt die einzuhaltende Übergangsrate von der Differenz ab, die wirklich zwischen der Nennfrequenz fn und der Eigenfrequenz fos des Oszillators besteht. Es ist mit Überraschung festgestellt worden, daß die Übergangsrate nur ausreichend hoch liegen muß, damit der Einspeisungs-Oszillator ein periodisches synchronisiertes Signal abgibt, während er selbst ein nicht periodisches Signal erhält.
Die optimale Übergangsrate kann im Experiment angepaßt werden (je nach den vorgesehenen Anwendungen und insbesondere nach der als annehmbar betrachteten Fehlerrate ...). Die benutzte Codierung mit der die Übergangsrate gesichert werden kann, kann unter diversen Codierungen gewählt werden, die an sich bekannt sind und diese Eigenschaft aufweisen, und insbesondere eine der nachstehenden Codierungen: Störcodierung, 8B/10B Codierung „Fibrechannel", 8B/12B „Start/Stop", ...
Die Erfindung betrifft auch ein Verfahren und eine Vorrichtung, die in Kombination durch alle oder einen Teil der weiter oben oder nachstehend erwähnten Merkmale gekennzeichnet sind.
Weitere Ziele, Merkmale und Vorteile der Erfindung werden sich beim Lesen der nachstehenden Beschreibung eines ihrer Ausführungsmodi herausstellen, der nur als Beispiel und ohne Begrenzung gegeben wird, und die sich auf die Figuren im Anhang bezieht:
Die 1 ist ein allgemeines Schaltbild einer seriellen Verbindung im Basisband;
Die 2 ist ein Funktionsschaltbild eines Empfängers einer seriellen Verbindung im Basisband;
Die 3 ist ein Funktionsschaltbild eines Teils eines Empfangs einer erfindungsgemäßen seriellen Verbindung im Basisband;
Die 4 ist ein Schema eines Ausführungsmodus eines Taktrückgewinnungskreises eines Empfängers einer erfindungsgemäßen Vorrichtung;
Die 5 ist ein Beispiel eines Chronogramms von Signalen an den Punkten A, B, C des Impulsgenerators der 4;
Die 6 ist ein Schema eines Ausführungsmodus einer Entscheidungsschaltung eines Empfängers einer erfindungsgemäßen Vorrichtung;
Die 7a, 7b, 7c sind Chronogramme von Signalen, die von den einzelnen Kippschaltungen der Entscheidungsschaltung in drei verschiedenen möglichen Situationen abgegeben werden;
Auf der 1 sind die wichtigsten Funktionen dargestellt worden, mit denen eine Übertragung von Digitaldaten auf einer seriellen Verbindung im Basisband nach einer Nennfrequenz fn ausgeführt werden kann, die über 500 MHz zwischen einem Sender 1 und einem Empfänger 2 gewünscht wird, die durch einen einzigen Datenübertragungskanal 5 verbunden sind, von der Art Punkt zu Punkt. Die zu übertragenden Digitaldaten 10 müssen vom Sender 1 auf dem Kanal 5 gesendet und dann vom Empfänger 2 erhalten werden, der Digitaldaten 30 generiert, die den gesendeten Digitaldaten 10 entsprechen. Die Daten werden auf diesem Übertragungskanal 5 in Form eines analogischen Signals transportiert, das aufsteigende Flanken (Übergänge) und absteigende Flanken umfaßt und diese Daten in codierter Form und seriell darstellt. Der einzige Übertragungskanal 5 kann aus einem einzigen elektrischen Leitungsdraht oder aus einer einzigen Lichtleitfaser oder aus einer Funkverbindung mit Einkanalfrequenz (kein Differentialsignal) gebildet sein. Bei einer Variante und bei den nachstehend dargestellten und beschriebenen Beispielen kann das Signal differential übertragen werden, und der Übertragungskanal 5 umfaßt dann zwei Leitungen (zwei elektrische Leitungsdrähte oder zwei Lichtleitfasern), die zwei Komponenten in Phasenverschiebung des gleichen Signals übertragen.
Die zu übertragenden Digitaldaten 10 umfassen parallele Daten in Form von N Bit, wobei N eine beliebige ganze Zahl ist, die zum Beispiel gleich 8, 16, 32, ... sein kann, die auf einem Parallelbus 11 abgegeben werden, und ein Taktsignal 12, das die Frequenz bestimmt, die sogenannte Wortfrequenz, der Darstellung der Wörter aus parallelen Daten. Die parallelen Daten werden an einen Codierungs- und Serialisierungskreis 13 abgegeben, der ein serielles Datensignal mit zwei Komponenten DATA und DATA in Phasenverschiebung abgibt. Der Worttakt 12 wird an einen Frequenzvervielfacherkreis 14 abgegeben, der ein Taktsignal 15 an die Frequenz, die sogenannte Bitfrequenz, abgibt, die der Nennübertragungsfrequenz fn 15 Datenbits auf dem Kanal 5 entspricht. Dieses Taktsignal Bit 15 wird an den Codierungs- und Serialisierungskreis 13 abgegeben. Dieser Kreis 13 gibt also serielle Digitaldaten auf einer seriellen Leitung 16 an einen Übertragungsverstärker 3 ab, dessen Ausgang den Übertragungskanal 5 mit einem Signal im Basisband speist, dem sogenannten ausgegebenen Signal, mit zwei Komponenten in Phasenverschiebung, die repräsentativ für die Digitaldaten und nach der Bittaktfrequenz getaktet sind, die der Nennfrequenz fn der Funktion der Übertragung entspricht. Der Frequenzvervielfacherkreis 14 des Senders 1 umfaßt einen internen Frequenzsendetakt fe, der der Nennfrequenz fn entspricht, der aber nicht streng identisch mit dieser gewünschten theoretischen Nennfrequenz fn ist. In der Tat ist das vom Verstärker 3 auf dem Übertragungskanal 5 gesendete Signal nach der Bittaktfrequenz getaktet, die von der internen Taktfrequenz fe des Senders 1 bestimmt wird.
Der Empfänger 2 umfaßt einen Empfangsverstärker 4, der das serielle Signal im Basisband, das sogenannte empfangene Signal, vom Übertragungskanal 5 empfängt (zwei Komponenten in Phasenverschiebung) und gibt das serielle verstärkte Signal 18 ab, das DATA IN und DATA IN entspricht, einerseits an einen Taktrückgewinnungskreis 19 und andererseits an eine Entscheidungsschaltung 24, was ermöglicht, die Digitaldaten DATA OUT und DATA OUT auf einer seriellen Digitalverbindung 26 wiederzugeben. Der Taktrückgewinnungskreis 19 gibt ein Empfangstaktsignal 20 CLOCK und CLOCK in Phasenverschiebung ab, das zumindest deutlich synchronisiert ist und phasengleich mit der Bittaktfrequenz fsr des erhaltenen Signals.
Ausgehend von diesem Empfangstaktsignal CLOCK, CLOCK und dem verstärkten erhaltenen Signal DATA IN und DATA IN kann die Entscheidungsschaltung 24 ein Digitalsignal DATA OUT, DATA OUT abgeben, das serielle Bit umfaßt, die mindestens deutlich synchronisiert und phasengleich mit dem erhaltenen Signal sind. Dieses serielle Digitalsignal 26 wird an einen Kreis 27 zur Decodierung und zur Parallelsetzung abgegeben, der so angepaßt ist, daß er Daten auf einen Parallelbus 29 abgibt. Das Empfangstaktsignal 20 wird an einen Frequenzteilungskreis 27 abgegeben, der einen Takt 28 an die Wortfrequenz abgibt, die einerseits an den Kreis zur Decodierung und zur Parallelsetzung 27 abgegeben wird, und andererseits in die parallelen Daten 29 eingebunden wird, um mit ihnen empfangene parallele Digitaldaten 30 zu bilden, um mit ihnen die empfangenen parallelen Digitaldaten 30 zu bilden, die vom Empfänger 2 generiert werden.
Die 4 stellt einen bevorzugten Ausführungsmodus eines erfindungsgemäßen Taktrückgewinnungskreises 19 dar, der einen Impulsgeneratorkreis 40 und einen Einspeisungs-Oszillator oder synchronen Oszillator 50 umfaßt.
Der Einspeisungs-Oszillator 50 ist ein Resonatorkreis, der einen Dipol bildet, der von den Eingangsleitungen 36a, 36b mit zwei Komponenten ein Signal erhält und am Ausgang ein Taktsignal mit zwei Komponenten CLOCK, CLOCK auf den Ausgangsleitungen 37a, 37b abgibt. Wenn keine Daten anliegen, hat der Einspeisungs-Oszillator 50 eine Eigenfrequenz fos. Wenn ein aus Synchronisierungsimpulsen bestehendes Signal mit einer Frequenz fsr an die Eingangsleitungen 36a, 36b geschickt wird, und wenn diese Frequenz fsr ausreichend nahe an fos liegt, beginnt der Einspeisungs-Oszillator 50 praktisch sofort mit dem Schwingen bei der Frequenz fsr und gibt das Taktsignal an diese Frequenz ab. Dieser Einspeisungs-Oszillator 50 hat also die Fähigkeit, sich auf einem äußeren Signal oder seinen Sub-Harmonischen zu verriegeln unter der Bedingung, daß die Frequenz fsr in ihrem Funktionsbereich ist, der auch Erfassungsbereich genannt wird. Der Einspeisungs-Oszillator 50 weicht nach jedem Synchronisierungsimpuls langsam zu seiner Eigenfrequenz fos ab, und zwar bis zum nächsten Synchronisierungsimpuls.
Die Differentialsynchronisierung auf dem Rhythmus der eintretenden Daten erfordert die Ausführung eines Impulsgenerators 40, der mit den Kapazitätsklemmen des Resonanzkreises des Einspeisungs-Oszillators 50 verbunden ist.
Das Prinzip des Impulsgenerators 40 besteht darin, ausschließlich die aufsteigenden Flanken (oder ausschließlich die absteigenden Flanken) des erhaltenen verstärkten Signals 18 DATA IN zu benutzen, um die Impulse auszuführen, die für die Synchronisierung des (nicht dargestellten) Einspeisungs-Oszillators 50 notwendig sind. Es kann auch nur eine einzige der Komponenten DATA IN (3) oder DATA IN des erhaltenen Signal 18 für die Speisung des Taktrückgewinnungskreises 19 benutzt werden.
Die bei der Sendung für die digitale Verbindung verwendete Codierung muß an die Merkmale des Einspeisungs-Oszillators 50 angepaßt sein. Wenn in der Tat die seriellen Daten Worte mit zu vielen aufeinanderfolgenden identischen Bits umfassen, kann es sein, daß der Einspeisungs-Oszillator 50 nicht mehr gesteuert wird und wieder zu seiner Eigenfrequenz zurückkehrt. Der Bitübergangssatz muß also entsprechend angepaßt werden. Er kann experimentell bestimmt werden je nach der Differenz zwischen der Eigenfrequenz fos des Oszillators 50 und der Bitfrequenz fsr des erhaltenen Signals und je nach der als annehmbar betrachteten Bitfehlerrate. Die Mindestübergangsrate kann vor der Herstellung durch Simulation bewertet werden, indem der ungünstigste Wert bestimmt wird, der für die Frequenz fos des Oszillators 50 erzielt werden kann. Und nach der Fertigung des Kreises kann eventuell diese Mindestübertragungsrate nach dem für fos erzielten Echtwert und der als annehmbar betrachteten Bitfehlerrate verfeinert werden.
Es kann jede Art von Codierung verwendet werden, die eine Mindestübergangsrate gewährleistet, wie zum Beispiel: Störsender, 8B/10B „Fibrechannel", 8B/12B „Start/Stop", usw.
Der dargestellte Einspeisungs-Oszillator 50 ist ein Oszillator mit negativem Widerstand, der ein gekoppeltes Paar Transistoren MOS 34a, 34b benutzt.
Der Kreis des Einspeisungs-Oszillators 50 umfaßt:

– Eine Spannungsquelle 31, die mit der positiven Speisung Vcc des Kreises verbunden ist;
– Eine Stromquelle 35, deren Ausgang das geringste Potential (0 Volt oder Masse) aufweist;
– Zwischen der Spannungsquelle 31 und der Stromquelle 35 zwei identische Zweige 38a, 38b parallel, die jeweils seriell eine Induktivität 32a, 32b und einen Transistor 34a, 34b umfassen, der beim dargestellten Beispiel ein NMOS ist. In jedem Zweig ist die Induktivität 32a, 32b zwischen der Spannungsquelle 31 und dem Drain D des Transistors 34a, 34b angeordnet, mit dem sie durch einen Knotenpunkt 39a, 39b verbunden ist. Die Quelle S des Transistors 34a, 34b ist mit der Stromquelle 35 verbunden. Die Steuerelektrode G des Transistors 34a, 34b eines Zweigs 38a, 38b ist mit dem Knotenpunkt 39b, 39a verbunden, das heißt mit dem Drain des Transistors 34b, 34a des anderen Zweigs 38b, 38a. Natürlich sind je nach Art des verwendeten Transistors andere Montagen unter Einhaltung der Polungen der Transistoren möglich.

Die Knotenpunkte 39a, 39b der beiden Zweige 38a, 38b sind durch zwei identische Kapazitäten 33a, 33b verbunden, die in Serie im jeweiligen Verhältnis montiert sind, jedoch parallel zwischen den Knotenpunkten 39a, 39b im Verhältnis zu den Zweigen 38a, 38b. Die Knotenpunkte 39a, 39b bilden die Eingänge/Ausgänge des Oszillators 50 jeweils für jede Komponente des Signals. Jeder Knotenpunkt 39a, 39b steht an der Verbindung der Induktivität 32a, 32b, der Kapazität 33a, 33b und des Transistors 34a, 34b.
Der Impulsgenerator 40 weist zwei Stromquellen 23a, 23b auf, die jeweils mit den Knotenpunkten 39a, 39b der beiden Zweige 38a, 38b verbunden sind.
Diese Struktur bietet zwei Vorteile: Einerseits ist ihre Topologie unterschiedlich, was ein Pluspunkt hinsichtlich der Substratkoppelungen ist, denn sie ist im Verhältnis zur Masse symmetrisch, und andererseits ist diese Struktur sehr günstig für die Synchronisierung, denn ihr Verhältnis (Synchronisierungsbereich)/(Amplitude des synchronisierenden Stroms) ist sehr groß im Vergleich zu den Oszillatoren von der Art Colpitts oder Hartley.
Bei einer digitalen Verbindung, die bei einer Rate von 1 GBit/s funktionieren soll, muß der Einspeisungs-Oszillator 50 eine Eigenschwingungsfrequenz fos so nahe wie möglich an 1 GHz aufweisen.
In der Theorie ergibt sich eine freie Schwingungsfrequenz ωos:
Wie zum Beispiel: C' = C + 2 Cgd C'' = Cgs + Cgb + Cdb + Cox1 + Cint
Cgd, Cgs, Cgb, Cdb stellen jeweils einzeln die Kapazitäten Steuerelektrode-Drain, Steuerelektrode-Quelle, Steuerelektrode-Substrat und Drain-Substrat eines Transistors 34a, 34b dar, wobei gm die Transkonduktanz der Transistoren 34a, 34b darstellt, gl die Last des Oszillators, r, Cox1 und Cint sind interne Parameter des Modells jeder Induktanz 32a, 32b.
Mit der Spannungsquelle 31 kann der Mittelwert der Schwingungssignale auf 1,25 V (Vcc/2) zentriert werden. Somit sind die beiden Stromquellen 23a, 23b des Impulsgenerators 40 identisch gepolt. Mit der Stromquelle 35 des Oszillators 50 kann die für das Funktionieren des Oszillators 50 gewünschte Polung erzielt werden. Zum Beispiel hat jede für das Funktionieren bei 1 GHz kalibrierte Induktivität 32a, 32b einen Wert von 5,6 nH.
Zur Erhaltung der Symmetrie gegenüber der Masse sind anstelle von einer einzigen Kapazität zwei Kapazitäten 33a, 33b in Serie vorgesehen, die zum Beispiel jeweils einen Wert von 3,9 pF haben.
Bei einer ersten Simulation eines solchen Oszillators 50 im Leerbetrieb ergeben sich bei der Beobachtung der Eigenschwingung Werte für fos = 1,025 GHz und mit Amplitude 1,6 V. Diese Schwingungen sind auf 1,21 V zentriert, und der Polungsstrom beträgt 7,68 mA für einen abgegebenen Strom von 14 mA.
Für die unterschiedliche Synchronisierung auf der Grundfrequenz des Einspeisungs-Oszillators 50 mit negativem Widerstand ist der Ansatz von vom Impulsgenerator 40 abgegebenen Impulsen auf die Knotenpunkte 29a, 29b des Resonanzkreises notwendig. In diesem Impulsgenerator 40 ist keinerlei Strukturteil mit der Masse verbunden. Um diese Schwierigkeit zu umgehen, werden die beiden Stromquellen 23a, 23b zwischen den Knotenpunkten 39a, 39b auf jeder Seite der Kapazitäten 33a, 33b mit gleicher Amplitude, gleicher Frequenz, jedoch phasenverschoben benutzt.
Das allgemeine Prinzip des Impulsgenerators 40 nutzt die Verbreitungszeit Δt eines elementaren logischen Operators, der zum Beispiel mindestens ein NOT Gate 21 umfaßt, um eine Verzögerung zu generieren. Ausgehend vom Signal DATA IN, das dieser logische Kreis 22 an seinem Eingang (Punkt A) erhalten hat, gibt er am Ausgang ein Verzugssignal ab (Punkt B). Dieses Verzugssignal (Punkt B) liegt an einem Eingang eines NOR Gates 22 an, wobei das ursprüngliche serielle Signal 18 DATA IN direkt am anderen Eingang dieses NOR Gates 22 anliegt. Am Ausgang C des NOR Gates 22 werden die Spannungsimpulse mit einer Breite erzeugt, die der Verbreitungszeit Δt durch das NOT Gate 21 entspricht. Somit werden (5) jedes Mal, wenn die Zustandsänderung „0" zu „1" eintritt, Spannungsimpulse mit dem gleichen Rhythmus wie das serielle Signal 18 DATA IN erzeugt. Das Signal A auf 5 ist die Komponente DATA IN des verstärkten seriellen Signals 18, das am Eingang (Punkt A) des Impulsgenerators 40 ankommt. Das Signal B auf 5 ist dasjenige, das am Ausgang des NOT Gates 21 erzielt wird. Das Signal C ist das Impulssignal, das am Punkt 4 auf der 4 erzielt wird.
Zur Erzielung der Stromimpulse sind die beiden Stromquellen 23a, 23b parallel am Ausgang des NOR Gates 22 plaziert.
Eine der Stromquellen 23a gibt positive Impulse ab. Die andere Stromquelle 23b gibt negative Impulse ab.
Zur Erzielung eines ausreichenden Synchronisierungsbereichs muß die notwendige Amplitude und die Breite der Impulse in Strom berechnet werden. Die Erfinder haben festgelegt, daß trotz der Tatsache, daß die Impulse nicht periodisch sind, bei einem solchen Kreis, wenn die Impulse im Strom eine weit geringere Breite als die Hälfte einer Periode des Ausgangssignals des Oszillators 50 haben, der Synchronisierungsbereich optimal ist und wie folgt angegeben wird:
Wobei:

– Fg du Fx die Koeffizienten der Frequenzelastizität sind, die die Empfindlichkeit der Ausgangsfrequenz des Oszillators 50 gegenüber dem reellen Teil beziehungsweise dem imaginären Teil des Resonanzkreises darstellen;
– V0 ist die Amplitude der Spannung an den Klemmen des Impulsgenerators 40 in Ruhestellung;
– Isync ist der Mittelwert des Synchronisierungsstroms.

Der Synchronsierungsbereich steht im Verhältnis zu Isync. Dieser physikalische Parameter kann so geregelt werden, daß der erforderliche Bereich erzielt wird.
Nichts hindert daran, eine grobe Anpassung von fos durch Kalibrierung auf dem integrierten Schaltkreis vorzusehen. Nichtsdestoweniger sichert der erfindungsgemäße Kreis in Wirklichkeit durch die Konstruktion eine Synchronisierung auf Frequenz auf einem sehr breiten Bereich.
Bei an Prototypen des Kreises durchgeführten Versuchen hat sich gezeigt, daß der Einspeisungs-Oszillator 50 fähig ist, einen Takt wiederzugeben, sobald die Übergangsrate der Bit des erhaltenen Signals ausreicht.
Auf den 3 und 6 wird ferner die Entscheidungsschaltung 24 dargestellt, mit der reine digitale serielle Daten DATA OUT, DATA OUT ab dem erhaltenen verstärkten seriellen Signal 18 DATA IN, DATA IN wiederhergestellt werden können und ab dem Bittaktsignal am Eingang 20 CLOCK, CLOCK extrahiert aus diesem erhaltenen Signal 18 durch den Kreis 19. Die Komponenten DATA IN, DATA IN werden an getrennte Verzugskreise 61 abgegeben, die einen Kreis mit Kippschaltungen D 62 speisen. Letzterer erhält auch die Komponenten CLOCK, CLOCK des Bittaktsignals am Eingang und gibt serielle digitale Daten an eine Entscheidungslogik 63 ab, die die reinen digitalen seriellen Daten DATA OUT, DATA OUT abgibt, die perfekt nach dem Eingangstakt CLOCK, CLOCK synchronisiert sind und also mindestens deutlich auf dem erhaltenen Signal DATA IN, DATA IN synchronisiert sind.
Der Kreis mit getrennten Verzügen 61 umfaßt eine Anzahl NR höher als 2 – insbesondere ungerade – im dargestellten Beispiel gleich drei Verzugslinien LR1, LR2, LR3, die jeweils das Signal DATA IN, DATA IN erhalten und Signale erzeugen, die diesem Signal entsprechen, aber um einen vorbestimmten Festwert ΔTR1, ΔTR2, ΔTR3 unter Tn verzögert, wo Tn die Periode der Nennfrequenz fn ist. Einer dieser Werte ΔTR2 ist bevorzugterweise gleich Tn/2, wobei die anderen symmetrisch um diesen zentralen Wert verteilt sind.
Jede Verzugszeile LR1, LR2, LR3 ist aus einer oder mehreren logischen Gates geformt, zum Beispiel NOT Gates, die eine vorbestimmte Phasenverzögerung abgeben.
Die drei Verzüge ΔTR1, ΔTR2, ΔTR3, die von den Verzugszeile LR1, LR2, LR3 abgegeben werden, sind getrennt. Jede davon ist zum Beispiel ein Vielfaches eines vorbestimmten ganzen Bruchs von unter oder gleich Tn/(NR + 1) der Nennperiode Tn. Der Wert Tn/(NR + 1) ist bevorzugt. Mit NR = 3 wird zum Beispiel folgendes gewählt: ΔTR1 = Tn/4 ΔTR2 = 2 Tn/4 ΔTR3 = 3 Tn/4
Bei diesen Werten ist das von der zweiten Verzugslinie LR2 theoretisch phasengleich mit der absteigenden Flanke des Empfangstakts (dargestellt durch CLOCK auf den 7a, 7b, 7c). Die Kippschaltung D62 umfaßt NR getrennte Kippschaltungen D, wobei DFF1, DFF2 beziehungsweise DFF3 die aus den NR Verzugslinien LR1, LR2, LR3 hervorgegangenen Signale erhalten sowie das Empfangstaktsignal CLOCK, CLOCK. Diese Kippschaltungen D bilden Momentwerte des Signals, das sie an ihren Eingängen D erhalten, um an ihren Ausgängen Q reine auf den Empfangstakt CLOCK, CLOCK synchronisierte Digitaldaten abgeben.
Die 7a, 7b, 7c geben drei Beispiele von Signalen (auf diesen Figuren wird nur eine einzige Komponente dargestellt), die am Eingang von den drei Kippschaltungen DFF1, DFF2, DFF3 erhalten werden und die Werte der Ausgänge Q1, Q2 beziehungsweise Q3 angeben, die von diesen Kippschaltungen nach der relativen Phase des Empfangssignals CLOCK im Verhältnis zum empfangenen Signal DATA IN gegeben werden. Es kann in der Tat sein, daß eine leichte Abweichung der Phase im Empfangstaktsignal CLOCK, CLOCK eintritt, das vom synchronen Oszillator 50 gegeben wird.
Im Fall der 7a ist das Empfangstaktsignal CLOCK in etwa phasengleich mit dem Signal DATA IN. Die drei Kippschaltungen geben den gleichen Wert ab Q1 = Q2 = Q3, gleich 1 im dargestellten Beispiel.
Im Fall der 7b weist das Taktsignal CLOCK eine leichte Abweichung mit Verzug auf dem Signal DATA IN auf, wobei eine der Kippschaltungen DFF3 einen fehlerhaften Wert Q3 = 0 abgibt, während die beiden anderen DFF1, DFF2 einen richtigen Wert Q1 = Q2 = 1 abgeben.
Im Fall der 7c weist das Taktsignal CLOCK eine leichte Abweichung mit Voreilung auf dem Signal DATA IN auf, wobei eine der Kippschaltungen DFF1 einen fehlerhaften Wert Q1 = 0 abgibt, während die beiden anderen DFF2, DFF3 einen richtigen Wert Q2 = Q3 = 1 abgeben.
Im Fall der 7b, 7c kann eine Information über eine Abweichung der Phase von einem (nicht dargestellten) logischen Kreis gegeben werden, die dann vom System genutzt wird.
Mit der Entscheidungslogik 63 können auch als serielle Digitaldaten DATA OUT, DATA OUT gegeben werden, wobei der mehrheitlich von den einzelnen NR Kippschaltungen DFF1, DFF2, DFF3 der Kippschaltung 62 gegebene Wert, und dies ungeachtet des Anliegens eines Störimpulses im erhaltenen Signal, der den Wert eines der Ausgänge Q1, Q2, Q3 ändern würde. Diese Entscheidungslogik 63 umfaßt für jede Komponente des Signals eine erste Stufe mit drei NAND Gates 64a, 64b, deren Ausgänge ein neues NAND Gate 65a, 65b speisen, die einen Eingang einer Kippschaltung DFF 4 speist, die erneut Momentwerte der Daten auf dem Signal CLOCK, CLOCK bildet, um an ihren Ausgängen Q das Signal der seriellen Digitaldaten 26 DATA OUT, DATA OUT abzugeben, die perfekt auf dem Signal CLOCK, CLOCK synchronisiert sind.
Nach einer HCMOS7 (0,25 μm) Technologie des Herstellers STMicroelectronics (Grenoble, Frankreich) ist ein integrierter Festkörper-Schaltkreis ausgeführt worden. Dieser VLSI Kreis wird nach der CMOS Technologie ohne spezifische analogische Schicht ausgeführt. Dieser integrierte Schaltkreis umfaßte den Impulsgenerator und den Einspeisungs-Oszillator 50. Die Komponenten, die auf dem Schaltkreis den meisten Platz belegen, sind die Induktivitäten 32a, 32b des Oszillators 50. Es stellt sich heraus, daß ihre Abmessung bei einer solchen Integration einer hohen fos Frequenz entspricht, die im Beispiel bei 1 GHz lag.
Nachtstehende Ergebnisse sind erzielt worden:

– Der Oszillator 50 bleibt auf ein Signal PRBS31 synchronisiert (beliebige binäre Sequenz bei 31) mit 94 ps Abweichung der Phase (Spitze zu Spitze) und 11,0 ps quadratische Mittelwert (RMS) der Phasenabweichung:
– Mit einem Signal PRBS7 (beliebige binäre Sequenz bei 7), erhält man eine Phasenabweichung von 60 ps (Spitze zu Spitze) und einen typischen Abstand der Phasenabweichung von 9,8 ps im quadratischen Mittelwert (RMS).

Die Entscheidungsschaltung 24 kann auf dem gleichen integrierten Festkörper-Schaltkreis ausgeführt werden, wie der Taktrückgewinnungskreis 19. Ein solcher Kreis ist nach einer HCMOS8d Technologie (0,18 μm) von STMicroelectronics ausgeführt worden. Der Einspeisungs-Oszillator 50 ist mit einem LC Kreis mit 900 × 750 μm² ausgeführt worden.
Bei diesen Abmessungen erhält man noch eine Frequenz fos von 1 GHz. Der Oszillator 50 bleibt auf einem PRBS11 Signal mit 1,49 ps als quadratischem Mittelwert (RMS) der Phasenabweichung synchronisiert.
Die Erfindung kann Gegenstand vieler Ausführungsvarianten im Vergleich zum Ausführungsmodus sein, der hier als Beispiel ohne Begrenzung beschrieben und dargestellt ist. Insbesondere die Polungen und logischen Funktionen können geändert und angepaßt werden, um die gleichen Ergebnisse zu erzielen. Der Einspeisungs-Oszillator 50 kann anders ausgeführt werden, zum Beispiel mit anderen Transistoren als NMOS. Die Entscheidungsschaltung 24 kann NR = 5 Kippschaltungen D und Verzugslinien umfassen oder im Gegenteil aus einer einzigen Kippschaltung D gebildet sein.

Claims

Verfahren zur Übertragung von Digitaldaten auf einer seriellen Verbindung im Basisband mit einer Nennfrequenz fn von über 500 MHz zwischen einem Sender (1) und einem Empfänger (2), die durch einen Datenübertragungskanal (5) verbunden sind, bei dem: – Der Sender (1) auf dem Kanal (5) ein serielles Signal im Basisband sendet, das sogenannte gesendete Signal, das für die zu übertragenden Digitaldaten repräsentativ ist und gemäß einer Bit-Taktfrequenz fsr getaktet ist, die der Nennfrequenz fn entspricht; – Der Empfänger (2): – einen Taktrückgewinnungskreis (19) umfaßt, der geeignet ist, ein Taktsignal, ein sogenanntes Empfangstaktsignal, zu generieren, das zumindest deutlich synchronisiert und in Phase mit der Bit-Taktfrequenz fsr des seriellen Signals im Basisband, dem sogenannten empfangenen Signal, ist, das der Empfänger (2) vom Übertragungskanal (5) erhält, wobei dieser Taktrückgewinnungskreis (19) einen Einspeisungs-Oszillator (50) umfaßt, der in einen monolithischen integrierten Schaltkreis eingebunden ist, der zwei Zweige umfaßt, die jeweils einen Feldeffekt-Transistor (34a, 34b) mit Negativwiderstand umfassen, wobei die beiden Transistoren (34a, 34b) nach einer Differentialtopologie gekoppelt sind, wobei der Oszillator (50) eine Eigenfrequenz fos hat, die zumindest deutlich der Nennfrequenz fn entspricht und einen Ausgang (37a, 37b) umfaßt, der ein Empfangstaktsignal abgibt, das zumindest deutlich synchronisiert und in Phase mit der Bit-Taktferquenz fsr des empfangenen Signals ist, dadurch gekennzeichnet, daß im Taktrückgewinnungskreis (19) ein Impulsgenerator (40) eingesetzt wird, der ein Signal mit Digitalimpulsen mit der Frequenz von Flanken des empfangenen Signals abgibt, der zwei Stromquellen (23a, 23b) umfaßt, die geeignet sind, Differentialimpulse im Phasengegensatz abzugeben, die jeweils mit Knotenpunkten (39a, 39b) für Eingänge/Ausgänge der beiden Zweige (38a, 38b) des Oszillators (50) verbunden sind.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dem Einspeisungs-Oszillator (50) ein Impulssignal geliefert wird, das repräsentativ für eine einzige Kategorie von Flanken ist, die unter der Kategorie der ansteigenden Flanken und der Kategorie der absteigenden Flanken gewählt wird und mit dieser Kategorie der Flanken des empfangenen Signals synchronisiert ist.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Impulsgenerator (40) und der Einspeisungs-Oszillator (50) geeignet sind, damit die Breite der vom Impulsgenerator (40) abgegebenen Stromimpulse in Höhe der Hälfte der Periode beträgt, die der Eigenfrequenz fos des Einspeisungs-Oszillators (50) entspricht.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Impulsgenerator (40) und der Einspeisungs-Oszillator (50) geeignet sind, damit die Breite der vom Impulsgenerator (40) abgegebenen Stromimpulse unter der Hälfte der Periode beträgt, die der Eigenfrequenz fos des Einspeisungs-Oszillators (50) entspricht.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein monolithischer integrierter Schaltkreis eingesetzt wird, der den Taktrückgewinnungskreis (19) bildet, der den Impulsgenerator (40) und den Einspeisungs-Oszillator (50) einschließt.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die beiden Zweige (38a, 38b) des Einspeisungs-Oszillators (50) symmetrisch und parallel sind und jeweils einen Feldeffekttransistor (34a, 34b), eine Serieninduktivität (32a, 32b) und eine parallele Kapazität (33a, 33b) umfassen.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß in jedem Zweig (38a, 38b) die Induktivität (32a, 32b) durch den Eingangs-/Ausgangs-Knotenpunkt (39a, 39b) mit dem Transistor (34a, 34b) verbunden ist, der mit einer Stromquelle des Impulsgenerators (40) verbunden ist.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 6 oder 7, dadurch gekennzeichnet, daß die beiden Zweige (38a, 38b) von einer gemeinsamen Spannungsquelle (31) gespeist werden, die mit jeder Induktivität (32a, 32b) verbunden ist, und von einer gemeinsamen Stromquelle (35), die zwischen ersten Klemmen der Transistoren (34a, 34b) und dem schwächsten Potential verbunden ist, wobei die Induktivität (32a, 32b) und die Kapazität (33a, 33b) jedes Zweigs (38a, 38b) mit einer zweiten Klemme des Transistors (34a, 34b) verbunden sind, die auch mit der Steuerelektrode des Transistors (34a, 34b) des anderen Zweigs (38b, 38a) verbunden ist.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die beiden Stromquellen (23a, 23b) des Impulsgenerators (40) parallel montiert und geeignet sind, Signale mit der gleichen Amplitude und der gleichen Frequenz abzugeben.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Empfänger (2) eine Entscheidungsschaltung (24) umfaßt, die das Empfangstaktsignal und das empfangene Signal erhält und eine Anzahl von zumindest gleich 3 Kippschaltungen D umfaßt, die die Daten liefern, die nach im Verhältnis zu den Impulsen des Empfangstaktsignals getrennten Verschiebungsdauern verschoben, jedoch normalerweise in der Periode der Nennfrequenz fn inbegriffen sind.
Vorrichtung zur Übertragung von Digitaldaten auf einer seriellen Verbindung im Basisband mit einer Nennfrequenz fn von über 500 MHz zwischen einem Sender (1) und einem Empfänger (2), die durch einen Datenübertragungskanal (5) verbunden sind, bei dem: – Der Sender (1) geeignet ist, auf dem Kanal (5) ein serielles Signal im Basisband zu senden, das sogenannte gesendete Signal, das für die zu übertragenden Digitaldaten repräsentativ ist und gemäß einer Bit-Taktfrequenz fsr getaktet ist, die der Nennfrequenz fn entspricht; – Der Empfänger (2): – Umfaßt einen Taktrückgewinnungskreis (19), der geeignet ist, ein Taktsignal, ein sogenanntes Empfangstaktsignal, zu generieren, das zumindest deutlich synchronisiert und in Phase mit der Bit-Taktfrequenz fsr des seriellen Signals im Basisband, dem sogenannten empfangenen Signal, ist, das der Empfänger (2) vom Übertragungskanal (5) erhält, wobei der Taktrückgewinnungskreis (19) einen Einspeisungs-Oszillator (50) umfaßt, der in einen monolithischen integrierten Schaltkreis eingebunden ist, der zwei Zweige umfaßt, die jeweils einen Feldeffekt-Transistor (34a, 34b) mit Negativwiderstand umfassen, wobei die beiden Transistoren (34a, 34b) nach einer Differentialtopologie gekoppelt sind, wobei der Oszillator (50) eine Eigenfrequenz fos hat, die zumindest deutlich der Nennfrequenz fn entspricht und einen Ausgang (37a, 37b) umfaßt, der ein Empfangstaktsignal abgibt, das zumindest deutlich synchronisiert und in Phase mit der Bit-Taktferquenz fsr des empfangenen Signals ist, dadurch gekennzeichnet, daß der Taktrückgewinnungskreis (19) einen Impulsgenerator (40) umfasst, der ein Signal mit Digitalimpulsen mit der Frequenz von Flanken des empfangenen Signals abgibt, der zwei Stromquellen (23a, 23b) umfaßt, die geeignet sind, Differentialimpulse im Phasengegensatz abzugeben, die jeweils mit Knotenpunkten (39a, 39b) für Eingänge/Ausgänge der beiden Zweige (38a, 38b) des Oszillators (50) verbunden sind.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Impulsgenerator (40) geeignet ist, dem Einspeisungs-Oszillator (50) ein Impulssignal zu liefern, das repräsentativ für eine einzige Kategorie von Flanken ist, die unter der Kategorie der ansteigenden Flanken und der Kategorie der absteigenden Flanken gewählt wird und mit dieser Kategorie der Flanken des empfangenen Signals synchronisiert ist.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 11 oder 12, dadurch gekennzeichnet, daß der Impulsgenerator (40) und der Einspeisungs-Oszillator (50) geeignet sind, damit die Breite der vom Impulsgenerator (40) abgegebenen Stromimpulse in Höhe der Hälfte der Periode beträgt, die der Eigenfrequenz fos des Einspeisungs-Oszillators (50) entspricht.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 11 bis 13, dadurch gekennzeichnet, daß der Impulsgenerator (40) und der Einspeisungs-Oszillator (50) geeignet sind, damit die Breite der vom Impulsgenerator (40) abgegebenen Stromimpulse unter der Hälfte der Periode beträgt, die der Eigenfrequenz fos des Einspeisungs-Oszillators (50) entspricht.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 11 bis 14, dadurch gekennzeichnet, daß der Taktrückgewinnungskreis (19) auf einem monolithischen integrierten Schaltkreis gebildet wird, der den Impulsgenerator (40) und den Einspeisungs-Oszillator (50) einschließt.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die beiden Zweige (38a, 38b) des Einspeisungs-Oszillators (50) symmetrisch und parallel sind und jeweils einen Feldeffekttransistor (34a, 34b), eine Serieninduktivität (32a, 32b) und eine parallele Kapazität (33a, 33b) umfassen.
Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß in jedem Zweig (38a, 38b) die Induktivität (32a, 32b) durch den Eingangs-/Ausgangs-Knotenpunkt (39a, 39b) mit dem Transistor (34a, 34b) verbunden ist, der mit einer Stromquelle des Impulsgenerators (40) verbunden ist.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 16 oder 17, dadurch gekennzeichnet, daß die beiden Zweige (38a, 38b) von einer gemeinsamen Spannungsquelle (31) gespeist werden, die mit jeder Induktivität (32a, 32b) verbunden ist, und von einer gemeinsamen Stromquelle (35), die zwischen ersten Klemmen der Transistoren (34a, 34b) und dem schwächsten Potential verbunden ist, wobei die Induktivität (32a, 32b) und die Kapazität (33a, 33b) jedes Zweigs (38a, 38b) mit einer zweiten Klemme des Transistors (34a, 34b) verbunden sind, die auch mit der Steuerelektrode des Transistors (34a, 34b) des anderen Zweigs (38b, 38a) verbunden ist.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 11 bis 18, dadurch gekennzeichnet, daß die beiden Stromquellen (23a, 23b) des Impulsgenerators (40) parallel montiert und geeignet sind, Signale mit der gleichen Amplitude und der gleichen Frequenz abzugeben.
Verfahren nach einem beliebigen der vorstehenden Ansprüche 11 bis 19, dadurch gekennzeichnet, daß der Empfänger (2) eine Entscheidungsschaltung (24) umfaßt, die das Empfangstaktsignal und das empfangene Signal erhält und eine Anzahl von zumindest gleich 3 Kippschaltungen D umfaßt, die die Daten liefern, die nach im Verhältnis zu den Impulsen des Empfangstaktsignals getrennten Verschiebungsdauern verschoben, jedoch normalerweise in der Periode der Nennfrequenz fn inbegriffen sind.